JPS62154755A - 半導体装置の電極 - Google Patents
半導体装置の電極Info
- Publication number
- JPS62154755A JPS62154755A JP29263285A JP29263285A JPS62154755A JP S62154755 A JPS62154755 A JP S62154755A JP 29263285 A JP29263285 A JP 29263285A JP 29263285 A JP29263285 A JP 29263285A JP S62154755 A JPS62154755 A JP S62154755A
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- JP
- Japan
- Prior art keywords
- thin film
- silicide
- electrode
- region
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の電極に関し、特に高度に集積化に
伴い微細化した素子に好適な電極に関する。
伴い微細化した素子に好適な電極に関する。
近年、半導体集積回路素子のｆｔｖ極材料として、従来
広く用いられてきたアルミニウム及至その合金に換り、
各種の比較的高融点の金属のシリサイドの使用が試みら
れてきた。さらに浅い接合に対応する平担な界面を有す
るシリサイド電極の形成方法に関しては例えばＪ 、Ｖ
ａｃ、Ｓｃｉ、Ｔｅｃｈｎｏｌ、。
広く用いられてきたアルミニウム及至その合金に換り、
各種の比較的高融点の金属のシリサイドの使用が試みら
れてきた。さらに浅い接合に対応する平担な界面を有す
るシリサイド電極の形成方法に関しては例えばＪ 、Ｖ
ａｃ、Ｓｃｉ、Ｔｅｃｈｎｏｌ、。
１９ （３）、 １９８１．７６７〜７６９ページにい
くつかの提案が述べられているが、微細化に適した自己
整合型の電極の形成が困難であり、またあるものは製造
条件の制御が難かしい。
くつかの提案が述べられているが、微細化に適した自己
整合型の電極の形成が困難であり、またあるものは製造
条件の制御が難かしい。
本発明の目的は素子各部の寸法が例えば１μｍ以下とな
るような更に微細化した半導体装置にも支障なく使用す
ることのできる電極の構造を提供することにある。
るような更に微細化した半導体装置にも支障なく使用す
ることのできる電極の構造を提供することにある。
半導体電極、殊に薄い不純物ドープ層上に形成される１
ｆｔ極は平担性が大きな要件とされてきた。
ｆｔ極は平担性が大きな要件とされてきた。
平担性を阻害する大きな要因は金属と半導体の界面にお
ける新たな結晶（例えばシリサイド）の核発生が不均一
に生じることにある。一方電極は平担であるよりもむし
ろ電界集中を生じやすい端部においてより浅い方が、微
細素子においては良好な結果を得た。このような形状の
電極は核発生及び成長の制御によって形成することがで
きろ。
ける新たな結晶（例えばシリサイド）の核発生が不均一
に生じることにある。一方電極は平担であるよりもむし
ろ電界集中を生じやすい端部においてより浅い方が、微
細素子においては良好な結果を得た。このような形状の
電極は核発生及び成長の制御によって形成することがで
きろ。
以下、本発明の実施例を第１図により説明する。
第１図（ａ）はＭＯ８型電界効果トランジスタ（ＭＯＳ
−ＦＥＴ）の製造工程においてゲート電極が形成され、
ソース（またはドレイン）の不純物領域が形成された後
の半導体基体主表面近傍の断面図である。図において記
号１は１導電型を有する半導体基体、２は上記基体１と
反対の導電型を有するソース（またはドレイン）領域、
３はゲート酸化膜、４はゲート、５．６は絶縁膜、７は
ソース（またはドレイン）電極用開口部を、それぞれ表
わす。
−ＦＥＴ）の製造工程においてゲート電極が形成され、
ソース（またはドレイン）の不純物領域が形成された後
の半導体基体主表面近傍の断面図である。図において記
号１は１導電型を有する半導体基体、２は上記基体１と
反対の導電型を有するソース（またはドレイン）領域、
３はゲート酸化膜、４はゲート、５．６は絶縁膜、７は
ソース（またはドレイン）電極用開口部を、それぞれ表
わす。
次に第１図（ｂ）に示すようにシリサイドを形成する金
属、例えばタングステン、モリブデン。
属、例えばタングステン、モリブデン。
チタンなどの薄膜８を被着し、さらに望ましくは上記薄
膜８とは異る物質の薄膜９を被着する。
膜８とは異る物質の薄膜９を被着する。
しかる後スパッタエッチ等の方向性のよいエツチング法
を用いて基体主面に平行な部分から薄膜９を除去し、第
１図（Ｑ）に示した構造を得る。
を用いて基体主面に平行な部分から薄膜９を除去し、第
１図（Ｑ）に示した構造を得る。
薄膜９が薄膜８と異る物質であることを望ましい理由は
このエツチングにおける終点を制御よく決定するためで
あり、このため薄膜９は薄膜８より高いエツチング速度
を有する物質であることが更に望ましい。通常薄膜９に
はＣＶＤ法によって形成したＳ、ｔ（ｈ膜、 ５ｉｓＮ
４膜などを用いることができる。薄膜９のエツチング残
部９′が側部上に残る。
このエツチングにおける終点を制御よく決定するためで
あり、このため薄膜９は薄膜８より高いエツチング速度
を有する物質であることが更に望ましい。通常薄膜９に
はＣＶＤ法によって形成したＳ、ｔ（ｈ膜、 ５ｉｓＮ
４膜などを用いることができる。薄膜９のエツチング残
部９′が側部上に残る。
平均投影ｉ＋ａ程がほぼ薄膜８の膜厚となる条件を選び
、イオン打込みを行う。イオン種はシリコンを始め少く
とも同程度の質量を有し基体中で電気的に不活性な元素
、および領域２と同一導電型を与える不純物であって基
体中での拡散係数の小さい元素の種の中から選ぶことが
できる。このようにして第１図（ｄ）の如く薄膜８を構
成する物ｒｔを一方の成分とするシリサイド層１０を形
成する。
、イオン打込みを行う。イオン種はシリコンを始め少く
とも同程度の質量を有し基体中で電気的に不活性な元素
、および領域２と同一導電型を与える不純物であって基
体中での拡散係数の小さい元素の種の中から選ぶことが
できる。このようにして第１図（ｄ）の如く薄膜８を構
成する物ｒｔを一方の成分とするシリサイド層１０を形
成する。
次に薄膜８を構成する金属のシリサイド化温度付近の温
度で熱処理を行う。熱処理は金属の酸化を避けろように
条件で行う、薄膜９をこの熱処理温度において薄膜８と
反応するような物質から選んだ場合にはその残部９′は
熱処理に先立って選択的にエツチングしておく必要であ
る。薄膜９が５ｉＯｚ、 ５ｉｘＮａもしくはその複合
膜である場合には、通常その必要はない。第１図（Ｑ）
は熱処理後の構造を示す、前工程で形成したシリサイド
領域１０に接続した薄いシリサイド領域１０’が形成さ
れる。この領域１０’を均一性よく薄く形成するために
は熱処理温度を比較的低く設定するのが適当である。薄
膜８の被着前の基体前処理および被着の条件を適切に保
つことによって、この温度は通常シリサイド化温度とし
て知られている温度より数十度程度低い温度までを選ぶ
ことが可能である。このようにして金属と半導体との原
界面から測ったシリサイドと半導体との界面の深さが中
央部において４０ｎｍ、周辺部において２０ｎｍ以下稈
Ｊσの浅い電極を制御性よく形成することができた。
度で熱処理を行う。熱処理は金属の酸化を避けろように
条件で行う、薄膜９をこの熱処理温度において薄膜８と
反応するような物質から選んだ場合にはその残部９′は
熱処理に先立って選択的にエツチングしておく必要であ
る。薄膜９が５ｉＯｚ、 ５ｉｘＮａもしくはその複合
膜である場合には、通常その必要はない。第１図（Ｑ）
は熱処理後の構造を示す、前工程で形成したシリサイド
領域１０に接続した薄いシリサイド領域１０’が形成さ
れる。この領域１０’を均一性よく薄く形成するために
は熱処理温度を比較的低く設定するのが適当である。薄
膜８の被着前の基体前処理および被着の条件を適切に保
つことによって、この温度は通常シリサイド化温度とし
て知られている温度より数十度程度低い温度までを選ぶ
ことが可能である。このようにして金属と半導体との原
界面から測ったシリサイドと半導体との界面の深さが中
央部において４０ｎｍ、周辺部において２０ｎｍ以下稈
Ｊσの浅い電極を制御性よく形成することができた。
この後薄膜９の残部９′および薄膜８をシリサイド１０
および１０′を選択的にエツチング除去することにより
、シリサイド電極１０．１０’を自己整合的に形成する
ことができる。以後１反応抑制用のいわゆるバリア金属
の被着（および加工）、配線用金属の被着および加工を
通常の工程により行い、半導体装置を完成させることが
できる。
および１０′を選択的にエツチング除去することにより
、シリサイド電極１０．１０’を自己整合的に形成する
ことができる。以後１反応抑制用のいわゆるバリア金属
の被着（および加工）、配線用金属の被着および加工を
通常の工程により行い、半導体装置を完成させることが
できる。
薄膜８がタングステンである場合にはシリサイド膜１０
．１０′形成後の残りの部分をバリア金層膜ないしその
一部として使用しうろことは勿論である。さらに、薄膜
８の膜形成条件を適当に選ぶことによって、薄膜９の被
着を省略することも可能である。
．１０′形成後の残りの部分をバリア金層膜ないしその
一部として使用しうろことは勿論である。さらに、薄膜
８の膜形成条件を適当に選ぶことによって、薄膜９の被
着を省略することも可能である。
本発明によれば薄いシリサイド層を制御性よく形成でき
るので浅い拡散層上の電極を歩留りよく形成できる効果
があり、特に電界集中を生じやすい電極周辺部の電極が
浅く制御されていることにより微細素子の広くかつ安定
な動作範囲をｔ（？られる効果がある。
るので浅い拡散層上の電極を歩留りよく形成できる効果
があり、特に電界集中を生じやすい電極周辺部の電極が
浅く制御されていることにより微細素子の広くかつ安定
な動作範囲をｔ（？られる効果がある。
第１図（ａ）乃至（ｅ）は本発明の一実施例を示す工程
図である。 １・・・基体半導体、２・・・１と逆導電型の不純物ｈ
′り、ｔｏ、１０’・・・電極シリサイド層。 代理人 弁理士 小用勝ｙ（、″ゝゝ ゝ〜−Ｌ） 冨 ｊ 図 （ｂ） 冨 １ 図 、 とｌ）
図である。 １・・・基体半導体、２・・・１と逆導電型の不純物ｈ
′り、ｔｏ、１０’・・・電極シリサイド層。 代理人 弁理士 小用勝ｙ（、″ゝゝ ゝ〜−Ｌ） 冨 ｊ 図 （ｂ） 冨 １ 図 、 とｌ）
Claims (1)
- 電極孔中央部に周辺部より深いシリサイド層を有するこ
とを特徴とする半導体装置の電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263285A JPS62154755A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263285A JPS62154755A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の電極 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154755A true JPS62154755A (ja) | 1987-07-09 |
Family
ID=17784304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29263285A Pending JPS62154755A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154755A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199852A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH0964363A (ja) * | 1995-06-16 | 1997-03-07 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2002084682A (ja) * | 2000-09-05 | 2002-03-22 | Fuji Electric Co Ltd | 無停電電源装置および無停電電源装置検査方法 |
-
1985
- 1985-12-27 JP JP29263285A patent/JPS62154755A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199852A (ja) * | 1989-01-27 | 1990-08-08 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH0964363A (ja) * | 1995-06-16 | 1997-03-07 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2002084682A (ja) * | 2000-09-05 | 2002-03-22 | Fuji Electric Co Ltd | 無停電電源装置および無停電電源装置検査方法 |
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