JPH09326369A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09326369A
JPH09326369A JP14133296A JP14133296A JPH09326369A JP H09326369 A JPH09326369 A JP H09326369A JP 14133296 A JP14133296 A JP 14133296A JP 14133296 A JP14133296 A JP 14133296A JP H09326369 A JPH09326369 A JP H09326369A
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JP
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layer
film
diffusion layer
silicon substrate
cobalt
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JP14133296A
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English (en)
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Hiromi Gohara
ひろみ 轟原
Hideo Miura
英生 三浦
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】シリコン基板とコバルトシリサイド膜との接続
界面に剥がれが生じることなく、低抵抗の拡散層を有す
る半導体装置の製造方法を提供する。 【解決手段】シリコン基板１にＡｓを注入して高濃度拡
散層（ｎ＋層）８を形成する工程と、高濃度拡散層（ｎ
＋層）８に接するようにコバルト膜９を堆積させる工程
と、熱処理によって高濃度拡散層（ｎ＋層）８上にコバ
ルトシリサイド膜１０が形成する工程とを含む半導体装
置の製造方法で、高濃度拡散層（ｎ＋層）８のシリコン
基板１表面のＡｓ濃度を５×１０18〜４×１０21／cm3
に制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体製造方法に関
し、特に基板と金属配線層コンタクト部分のシリサイド
化の工程をを含む半導体製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化，微細化に
ともなって、高速動作のために金属配線と半導体接続部
分のコンタクト抵抗の低減が望まれている。低抵抗化の
ため、シリコンと金属との界面にシリサイド層を形成す
る方法がとられている。シリコン基板表面と金属配線と
を電気的に接続するコンタクト部においても、例えば特
開平7−74128号に示すように、シリコン基板上の拡散層
と金属配線とのコンタクト部分及びゲート電極上面にシ
リサイド膜を形成する半導体装置の製造方法が提案され
ている。
【０００３】
【発明が解決しようとする課題】シリコン基板と金属配
線との界面にシリサイド膜を形成することによって低い
コンタクト抵抗が得られる。しかし、シリコンと金属と
のシリサイド反応によりシリサイド膜を形成する場合、
膜の体積変化に起因して応力発生し、これによりシリサ
イド反応が阻害される場合もあり、安定なシリサイド膜
を形成し、良好にすることが、重要な課題となってい
る。Ａｓを打ち込んだｎ型拡散層上にコバルトシリサイ
ド膜を形成する場合、ｎ型拡散層の基板表面のＡｓ濃度
が高いと、コバルトシリサイド膜とシリコン基板との接
続界面で、多数のボイドが発生することが、実験により
明らかになった。図４にコバルトシリサイド形成前のシ
リコン基板表面のＡｓ濃度とコバルトシリサイド／シリ
コン基板界面におけるボイド発生率との関係を示すグラ
フを示す。不純物としてＡｓを打ち込んだｎ型拡散層上
にコバルトシリサイド膜を形成する場合、図４に示すよ
うに、Ａｓを打ち込んだｎ型拡散層の基板表面における
Ａｓ濃度が、５×１０21／cm3 以上の場合にコバルトシ
リサイド膜とシリコン基板（拡散層）との界面に多数の
ボイドの発生率が急激に高くなることが明らかとなっ
た。ボイドの発生は、シリサイド膜とシリコン基板との
密着力の低下につながる。
【０００４】一方、低抵抗の拡散層を形成するために
は、不純物のドーズ量は通常１×1013／cm2 以上である
必要があり、この場合、適当な熱処理後、基板表面近傍
の不純物濃度は５×１０18／cm3 以上である。
【０００５】本発明の目的は、低抵抗、かつ、シリサイ
ド膜とシリコン基板の接続界面で剥がれの生じない半導
体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、シリコン基板にＡｓを注入して高濃度拡
散層（ｎ＋層）を形成する工程と、前記高濃度拡散層
（ｎ＋層）に接するようにコバルト膜を堆積させる工程
と、熱処理によって前記高濃度拡散層（ｎ＋層）上にコ
バルトシリサイド膜が形成する工程とを含む半導体装置
の製造方法で、前記高濃度拡散層(ｎ＋層)のシリコン基
板表面のＡｓ濃度を５×１０18〜４×１０21／cm3 に制
御することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の第一の実施例を図
１（ａ)〜(ｅ）を使用して説明する。
【０００８】図１は本発明の実施例であるＭＯＳトラン
ジスタの製造工程の一部を示す横断面図である。
【０００９】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であってもよい。次に、多結晶シリ
コン電極とフィールド酸化膜２をマスクにしてシリコン
基板１にリンをイオン注入し、熱処理を施し、ＬＤＤ(L
ightly Doped Drain）構造の低濃度拡散層（ｎ−層）５
を形成する。ここでのイオン注入条件は、例えばエネル
ギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜１０14
／cm2 である。
【００１０】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。
【００１１】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにコバル
ト膜９を堆積させる。
【００１２】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。
【００１３】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ（Static Random Access Memory)，マイコン等に
使用してもよい。
【００１４】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。
【００１５】次に、本発明の第二の実施例を図２（ａ)
〜(ｅ）を使用して説明する。
【００１６】図２は本発明の他の実施例であるＭＯＳト
ランジスタの製造工程の一部を示す横断面図である。
【００１７】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であっても構わない。次に、多結晶
シリコン電極とフィールド酸化膜２をマスクにしてシリ
コン基板１にリンをイオン注入し、熱処理を施し、ＬＤ
Ｄ（Lightly Doped Drain）構造の低濃度拡散層(ｎ−
層）５を形成する。ここでのイオン注入条件は、例えば
エネルギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜
１０14／cm2 である。
【００１８】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。
【００１９】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにチタン
膜１１を堆積させ、チタン膜１１に接するようにコバル
ト膜９を堆積させる。
【００２０】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。
【００２１】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ(Static Random Access Memory),マイコン等に使
用しても構わない。
【００２２】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。
【００２３】また、露出したシリコン基板１，高濃度拡
散層（ｎ＋層）８上にチタン膜１１を介してコバルト膜
９を堆積することによって、熱処理によってシリサイド
を形成する際にコバルト原子がシリコン基板１表面に拡
散する速度が低下され、シリコン基板１表面で、シリコ
ンとコバルトがゆっくりと反応することによって、コバ
ルトシリサイドがエピタキシャル成長し、電気抵抗がよ
り低く、かつ、より耐熱性の高いコバルトシリサイド膜
１０が形成される。
【００２４】次に、本発明の第三の実施例を図３（ａ)
〜(ｅ）を使用して説明する。
【００２５】図３は本発明のさらに他の実施例であるＭ
ＯＳトランジスタの製造工程の一部を示す横断面図であ
る。
【００２６】（ａ）シリコン基板１上に一般的に使用さ
れている選択酸化法によりフィールド酸化膜２を形成す
る。次に、熱酸化法によりシリコン基板１露出部に、Ｍ
ＯＳトランジスタのゲート酸化膜３としてシリコン酸化
膜を形成する。シリコン酸化膜上に、ＭＯＳトランジス
タのゲート電極４として例えばＣＶＤ法により多結晶シ
リコン膜を形成する。フォトリソグラフィー法でレジス
トパターンを形成し、それをマスクとしてエッチング法
により多結晶シリコン膜とシリコン酸化膜とをパターン
化してＭＯＳ構造を形成する。なお、ゲート電極４材料
は多結晶シリコンに限定されるものではなく、タングス
テン等の高融点金属材料，金属シリサイド材料、あるい
はこれらの積層構造であっても構わない。次に、多結晶
シリコン電極とフィールド酸化膜２をマスクにしてシリ
コン基板１にリンをイオン注入し、熱処理を施し、ＬＤ
Ｄ（Lightly Doped Drain）構造の低濃度拡散層（ｎ−
層)５を形成する。ここでのイオン注入条件は、例えば
エネルギは１０〜６０ｋｅＶ、ドーズ量は１×１０12〜
１０14／cm2 である。
【００２７】（ｂ）次に、シリコン基板１，多結晶シリ
コン電極、およびゲート酸化膜３全面に、ＣＶＤ法等に
よりシリコン酸化膜を形成し、絶縁膜の異方性エッチン
グを行うことにより多結晶シリコン電極の側面にサイド
ウォール７を形成する。多結晶シリコン電極，その側面
のサイドウォール７、およびフィールド酸化膜２をマス
クとして、シリコン基板１にＡｓをイオン注入し、熱処
理を施してソース・ドレイン領域となるＬＤＤ構造の高
濃度拡散層（ｎ＋層）８を形成する。ここでのイオン注
入条件は、エネルギが１０〜６０ｋｅＶ，ドーズ量が１
×１０13〜８×１０15／cm2 である。例えば、イオン注
入後の熱処理を８５０℃，２０分間行うと、シリコン基
板１表面近くのＡｓ濃度は、５×１０18〜４×１０21／
cm3 となる。なお、拡散層の構造は必ずしもＬＤＤ構造
に限定されるものではない。
【００２８】（ｃ）その後、例えばスパッタリング法等
により、露出したシリコン基板１，高濃度拡散層（ｎ＋
層）８上に、フィールド酸化膜２，多結晶シリコン電
極、およびサイドウォール７全面に接するようにコバル
ト膜９を堆積させ、コバルト膜９に接するように窒化チ
タン膜１２を堆積させる。
【００２９】（ｄ）次に、熱処理によって高濃度拡散層
のシリコンとコバルト膜９とのシリサイド反応により、
拡散層上にコバルトシリサイド膜１０が形成される。な
お、シリサイドを形成するための熱処理温度は、３５０
℃以上であり、５５０℃以上であることが好ましい。こ
のように、熱処理によって、高濃度拡散層上選択的にシ
リサイド膜を形成させた後、フィールド酸化膜２上およ
びサイドウォール７上等の未反応コバルト膜９はエッチ
ングによって除去される。なお、図１（ｄ）にはゲート
電極４上にもコバルトシリサイド膜１０を形成した場合
について示したが、必ずしも、ゲート電極４上にコバル
トシリサイド膜１０を形成する必要はない。
【００３０】（ｅ）その後、所望の工程を行い、ＭＯＳ
トランジスタを完成させる。例えば、コバルトシリサイ
ド膜１０，サイドウォール７およびフィールド酸化膜２
に全面に接するように絶縁膜１３を形成した後、コンタ
クトホールを形成し、一層目配線１４の形成、さらに層
間絶縁膜１５の形成、等を行う。さらに必要に応じて二
層目以降の配線及び絶縁膜の形成が行われ、ＭＯＳトラ
ンジスタ構造が完成する。本工程は、あくまでも参考例
であり、これに限定されるものではなく、配線層数も一
層に限定されるものではない。また、本ＭＯＳトランジ
スタはＤＲＡＭ（Dynamic Random Access Memory)，Ｓ
ＲＡＭ(Static Random Access Memory)，マイコン等に
使用しても構わない。
【００３１】工程（ｂ）に示すように、高濃度拡散層
（ｎ＋層）８を形成する際のイオン注入条件を、エネル
ギを１０〜６０ｋｅＶ，ドーズ量を１×１０13〜８×１
０15／cm2 とし、適当な熱処理（例えば８５０℃，２０
分間）を施すことで、シリコン基板１表面のＡｓ濃度を
５×１０18〜４×１０21／cm3 に制御することが可能で
ある。このようにシリコン基板１表面のＡｓ濃度を制御
することにより、コバルトシリサイド形成後のコバルト
シリサイド膜１０とシリコン基板１との界面にボイドが
発生することがなく（図４）、密着性のよい低抵抗なコ
ンタクトが得られる。
【００３２】また、コバルト膜９を堆積させた後、窒化
チタン膜１２を堆積させた状態でコバルトシリサイド形
成のための熱処理を行うことによって、熱処理過程でコ
バルト膜９が酸化するのを防ぎ、コバルトシリサイド膜
１０が安定に形成される効果がある。なお、この実施例
では、コバルト膜９の上面に窒化チタン膜１２を堆積さ
せた場合について説明したが、窒化チタン膜１２に限定
されるものではなく、コバルト膜９への酸素の拡散を防
止できる膜であればよい。
【００３３】
【発明の効果】本発明によれば、Ａｓを注入して形成す
る高濃度拡散層（ｎ＋層）８のシリコン基板表面のＡｓ
濃度を５×１０18〜４×１０21／cm3 に制御することに
より、コバルトシリサイド形成後、コバルトシリサイド
膜１０とシリコン基板界面におけるボイドの発生を防止
することができる、剥がれの心配がなく、かつ、シリコ
ンとコバルトシリサイドとの接触抵抗を低減できる良好
なコンタクトを形成することができる。
【図面の簡単な説明】
【図１】本発明の実施例であるＭＯＳトランジスタの製
造工程の一部を示す断面図。
【図２】本発明の第二の実施例であるＭＯＳトランジス
タの製造工程の一部を示す断面図。
【図３】本発明の第三の実施例であるＭＯＳトランジス
タの製造工程の一部を示す断面図。
【図４】コバルトシリサイド形成前のシリコン基板表面
のＡｓ濃度とコバルトシリサイド／シリコン基板界面に
おけるボイド発生率との関係を示すグラフ。
【符号の説明】
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、５…低濃度拡散層（ｎ−
層）、７…サイドウォール、８…高濃度拡散層（ｎ＋
層）、９…コバルト膜、１０…コバルトシリサイド膜、
１３…絶縁膜、１４…一層目配線、１５…層間絶縁膜。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】シリコン基板にＡｓを注入して高濃度拡散
    層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
    ＋層）に接するようにコバルト膜を堆積させる工程と、
    熱処理によって前記高濃度拡散層（ｎ＋層）上にコバル
    トシリサイド膜を形成する工程とを含む半導体装置の製
    造方法において、前記高濃度拡散層（ｎ＋層）の前記シ
    リコン基板表面のＡｓ濃度が５×１０18〜４×１０21／
    cm3 であることを特徴とする半導体装置の製造方法。
  2. 【請求項２】シリコン基板にＡｓを注入して高濃度拡散
    層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
    ＋層）に接するようにチタン膜を堆積し、その上面にコ
    バルト膜を堆積させる工程と、熱処理によって前記高濃
    度拡散層（ｎ＋層）上にコバルトシリサイド膜が形成す
    る工程とを含む半導体装置の製造方法において、前記高
    濃度拡散層(ｎ＋層)のシリコン基板表面のＡｓ濃度が５
    ×１０18〜４×１０21／cm3 であることを特徴とする半
    導体装置の製造方法。
  3. 【請求項３】シリコン基板にＡｓを注入して高濃度拡散
    層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
    ＋層）に接するようにコバルト膜を堆積させる工程と、
    熱処理によって前記高濃度拡散層（ｎ＋層）上にコバル
    トシリサイド膜が形成する工程とを含む半導体装置の製
    造方法において、前記シリコン基板に注入するＡｓのド
    ーズ量を１×１０13〜８×１０15／cm2 とすることを特
    徴とする半導体装置の製造方法。
  4. 【請求項４】シリコン基板にＡｓを注入して高濃度拡散
    層（ｎ＋層）を形成する工程と、前記高濃度拡散層（ｎ
    ＋層）に接するようにチタン膜を堆積し、その上面にコ
    バルト膜を堆積させる工程と、熱処理によって前記高濃
    度拡散層（ｎ＋層）上にコバルトシリサイド膜が形成す
    る工程とを含む半導体装置の製造方法において、前記シ
    リコン基板に注入するＡｓのドーズ量を１×１０13〜８
    ×１０15／cm2 とすることを特徴とする半導体装置の製
    造方法。
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JP (1) JPH09326369A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000022659A1 (en) * 1998-10-13 2000-04-20 Genitech Co., Ltd. Method of forming cobalt-disilicide contacts using a cobalt-carbon alloy thin film
US6657265B2 (en) 2000-12-25 2003-12-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and its manufacturing method

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