JPH0195558A - Ldd構造のmis形トランジスタの製造方法 - Google Patents
Ldd構造のmis形トランジスタの製造方法Info
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- JPH0195558A JPH0195558A JP25293687A JP25293687A JPH0195558A JP H0195558 A JPH0195558 A JP H0195558A JP 25293687 A JP25293687 A JP 25293687A JP 25293687 A JP25293687 A JP 25293687A JP H0195558 A JPH0195558 A JP H0195558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はLDD (ライト・ドープド・ドレイン)構造
のMIS (金属−絶縁膜一半導体)形トランジスタの
製造方法に関するものである。
のMIS (金属−絶縁膜一半導体)形トランジスタの
製造方法に関するものである。
従来の技術
MIS形トランジスタの微細化技術が進むにつれ、ドレ
イン領域のゲート電極近傍での高電界によるホットエレ
クトロン現象の発生が顕著となってきた。これを抑制す
るためにLDD構造と呼ばれるMIS形トランジスタが
形成されている。
イン領域のゲート電極近傍での高電界によるホットエレ
クトロン現象の発生が顕著となってきた。これを抑制す
るためにLDD構造と呼ばれるMIS形トランジスタが
形成されている。
以下に従来のMIS形の一種であるLDD構造のMO3
形トランジスタの製造方法について第2図の工程断面図
を参照して説明する。
形トランジスタの製造方法について第2図の工程断面図
を参照して説明する。
まず、ρ形シリコン基板1の上に酸化シリコン膜からな
るゲート酸化膜2とポリシリコン膜からなるゲート電極
3を順次積層する(第2図a)。
るゲート酸化膜2とポリシリコン膜からなるゲート電極
3を順次積層する(第2図a)。
次に、ゲート電極3をマスクにして燐イオン4をドーズ
量を少なくして注入し、低不純物濃度のソース領域5と
ドレイン領域6を形成する(第2図b)。続いてシリコ
ン基板10表面に酸化シリコン膜7を形成する(第2図
C)。次に、異方性ドライエツチングを行いゲート電極
3の側面にスペーサ8となる部分を残して酸化シリコン
膜7を除去する(第2図d)。この後、ゲート電極3と
スペーサ8をマスクとして砒素イオン9をドーズ量を多
くして注入し、高不純物濃度のソース領域1゜とドレイ
ン領域11を形成する(第2図e)。
量を少なくして注入し、低不純物濃度のソース領域5と
ドレイン領域6を形成する(第2図b)。続いてシリコ
ン基板10表面に酸化シリコン膜7を形成する(第2図
C)。次に、異方性ドライエツチングを行いゲート電極
3の側面にスペーサ8となる部分を残して酸化シリコン
膜7を除去する(第2図d)。この後、ゲート電極3と
スペーサ8をマスクとして砒素イオン9をドーズ量を多
くして注入し、高不純物濃度のソース領域1゜とドレイ
ン領域11を形成する(第2図e)。
以上の工程によりドレイン領域のゲート電極3近傍では
低不純物濃度のドレイン領域6が形成されるため高電界
にならない。
低不純物濃度のドレイン領域6が形成されるため高電界
にならない。
・発明が解決しようとする問題点
しかしながら上記従来の製造方法ではゲート電極3を露
出した状態でイオン注入するためゲート電極3を形成し
ているポリシリコン膜のグレイン中のチャネリングによ
り注入された燐あるいは砒素イオンがゲート酸化膜2を
突き抜けてチャンネル領域にn形層を形成する。その結
果トランジスタ特性が不安定になるという問題点を有し
ていた。
出した状態でイオン注入するためゲート電極3を形成し
ているポリシリコン膜のグレイン中のチャネリングによ
り注入された燐あるいは砒素イオンがゲート酸化膜2を
突き抜けてチャンネル領域にn形層を形成する。その結
果トランジスタ特性が不安定になるという問題点を有し
ていた。
例えば、第3図に示すように、ゲート電圧(Vo)とド
レイン電流(Io)の特性を調べるとドレイン電圧(V
o)が5vのとき、ソースとドレインを交換すると、ゲ
ート電圧が低い領域で図示するように、Aの曲線とBの
曲線に分かれて、対称性を示さなくなり変動がみられる
。なお、第3図は横軸がゲート電圧(Va)で縦軸がt
ag(In)である。また、ソース電圧はOvで基板電
圧は一2Vのときの実験結果である。
レイン電流(Io)の特性を調べるとドレイン電圧(V
o)が5vのとき、ソースとドレインを交換すると、ゲ
ート電圧が低い領域で図示するように、Aの曲線とBの
曲線に分かれて、対称性を示さなくなり変動がみられる
。なお、第3図は横軸がゲート電圧(Va)で縦軸がt
ag(In)である。また、ソース電圧はOvで基板電
圧は一2Vのときの実験結果である。
本発明は上記従来の問題点を解決するもので、ゲート電
極のグレイン中のチャネリングによるイオン注入時にチ
ャンネル領域にn形の拡散層が形成されるのを防止する
LDD構造のMIS形トランジスタの製造方法を提供す
ることを目的とするものである。
極のグレイン中のチャネリングによるイオン注入時にチ
ャンネル領域にn形の拡散層が形成されるのを防止する
LDD構造のMIS形トランジスタの製造方法を提供す
ることを目的とするものである。
゛問題点を解決するための手段
本発明のLDD構造のMIS形トランジスタの製造方法
は一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少な(とも前記ゲート電極の
上に薄い第1の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第2の絶縁膜を形成する工程と、異方
性ドライエツチングを行い前記第1の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第2の絶縁膜を前記
ゲート電極の側面部分に残して前記第2の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたものである。
は一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少な(とも前記ゲート電極の
上に薄い第1の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第2の絶縁膜を形成する工程と、異方
性ドライエツチングを行い前記第1の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第2の絶縁膜を前記
ゲート電極の側面部分に残して前記第2の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたものである。
作用
本発明のLDD構造のMIS形トランジスタの製造方法
によれば、ゲート電極上に形成された薄い絶縁膜により
、これがイオン注入時にマスク効果となり、不純物イオ
ンがゲート酸化膜を突き抜けて、チャンネル領域に半導
体基板とは逆導電形の拡散層が形成されることを防ぐこ
とができる。
によれば、ゲート電極上に形成された薄い絶縁膜により
、これがイオン注入時にマスク効果となり、不純物イオ
ンがゲート酸化膜を突き抜けて、チャンネル領域に半導
体基板とは逆導電形の拡散層が形成されることを防ぐこ
とができる。
実施例
本発明のLDD構造のMO8形トランジスタの製造方法
の一実施例について、第1図に示した工程断面図を参照
しながら説明する。
の一実施例について、第1図に示した工程断面図を参照
しながら説明する。
まず、p形シリコン基板1の上に酸化シリコン膜とポリ
シリコン膜を順次積層し、写真食刻法によりゲート酸化
膜2とゲート電極3を形成する(第1図a)。次に、1
000℃以下の温度で酸化し、シリコン基板1とゲート
電極3の表面に薄い酸化シリコン膜12を形成する。こ
のとき、ゲート電極3の上の酸化レートが1に対してシ
リコン基板1の上の酸化レートが1以下になる条件でゲ
ート電極3の上に400Aから500Aの厚さの酸化シ
リコン膜12を形成する(第1図b)。
シリコン膜を順次積層し、写真食刻法によりゲート酸化
膜2とゲート電極3を形成する(第1図a)。次に、1
000℃以下の温度で酸化し、シリコン基板1とゲート
電極3の表面に薄い酸化シリコン膜12を形成する。こ
のとき、ゲート電極3の上の酸化レートが1に対してシ
リコン基板1の上の酸化レートが1以下になる条件でゲ
ート電極3の上に400Aから500Aの厚さの酸化シ
リコン膜12を形成する(第1図b)。
次に、イオン注入法により燐イオン4を加速電圧60K
eV、ドーズ量が10 ”〜10 ”atom/ an
tの条件で打ち込んで低不純物濃度のソース領域5とド
しイン領域6を形成する(第1図C)。続いて、シリコ
ン基板1を酸化して、シリコン酸化膜12の上に、厚さ
が4000A 〜6000A(7)酸化シリコン膜7を
形成する(第1図d)。この後、異方性ドライエツチン
グを行い、ゲート電極3の側面にスペーサ8となる部分
を残して酸化シリコン膜7を除去する。このとき、酸化
シリコン膜12は少な(ともゲート電極3の上に残るよ
うにする(第1図e)。さらにイオン注入法により砒素
イオン9を加速電圧40KeV、ドーズ量が10 ”
〜1016atom/ cdの条件で打ち込み、高不純
物濃度のソース領域10とドレイン領域11を形成する
(第1図f)。
eV、ドーズ量が10 ”〜10 ”atom/ an
tの条件で打ち込んで低不純物濃度のソース領域5とド
しイン領域6を形成する(第1図C)。続いて、シリコ
ン基板1を酸化して、シリコン酸化膜12の上に、厚さ
が4000A 〜6000A(7)酸化シリコン膜7を
形成する(第1図d)。この後、異方性ドライエツチン
グを行い、ゲート電極3の側面にスペーサ8となる部分
を残して酸化シリコン膜7を除去する。このとき、酸化
シリコン膜12は少な(ともゲート電極3の上に残るよ
うにする(第1図e)。さらにイオン注入法により砒素
イオン9を加速電圧40KeV、ドーズ量が10 ”
〜1016atom/ cdの条件で打ち込み、高不純
物濃度のソース領域10とドレイン領域11を形成する
(第1図f)。
以上の工程により、燐および砒素をイオン注入するとき
、ゲート電極の上に形成された薄い酸化シリコン膜12
がマスクとなるため、イオンがゲート酸化膜2を突き抜
はチャンネル領域にn形の拡散層を形成する事を防ぐこ
とができる。
、ゲート電極の上に形成された薄い酸化シリコン膜12
がマスクとなるため、イオンがゲート酸化膜2を突き抜
はチャンネル領域にn形の拡散層を形成する事を防ぐこ
とができる。
このため、ゲート電圧(Va)とドレイン電流(Io)
の特性は、ゲート電圧が低い領域でも、ソースとドレイ
ンを交換しても第3図のBのような曲線となり対称性を
損なうことがなくなり変動はおこらない。
の特性は、ゲート電圧が低い領域でも、ソースとドレイ
ンを交換しても第3図のBのような曲線となり対称性を
損なうことがなくなり変動はおこらない。
なお、本実施例では、1000℃以下の温度でゲート電
極を形成しているポリシリコン膜を酸化して薄い酸化シ
リコン膜を形成し、この酸化シリコン膜をマスクにして
イオン注入を行ったが、このマスクは粒径の小さい物な
ら酸化シリコン膜に限らず窒化シリコン膜やその他の絶
縁膜でもよい。
極を形成しているポリシリコン膜を酸化して薄い酸化シ
リコン膜を形成し、この酸化シリコン膜をマスクにして
イオン注入を行ったが、このマスクは粒径の小さい物な
ら酸化シリコン膜に限らず窒化シリコン膜やその他の絶
縁膜でもよい。
また、本実施例では、ゲート電極の材料としてポリシリ
コンを使用したが、これに限定するものではなく、モリ
ブデンやタングステン等の高融点金属やそれらのシリサ
イド等の電極材料を用いても良い。
コンを使用したが、これに限定するものではなく、モリ
ブデンやタングステン等の高融点金属やそれらのシリサ
イド等の電極材料を用いても良い。
発明の効果
本発明のLDD構造のMIS形トランジスタによれば、
ゲート電極の上に形成された薄い絶縁膜が、イオン注入
時にマスクとなるため、イオンがゲート絶縁膜を突き抜
けてチャンネル領域に拡散層”+形成することを防ぐこ
とができる。これにより、トランジスタ特性が不安定に
なることを防止することができる。またスペーサ形成用
の酸化シリコン膜の形成時間をイオン注入用マスクのた
めの酸化シリコン膜がゲート電極の側面に形成されてい
るため少な(することができる。
ゲート電極の上に形成された薄い絶縁膜が、イオン注入
時にマスクとなるため、イオンがゲート絶縁膜を突き抜
けてチャンネル領域に拡散層”+形成することを防ぐこ
とができる。これにより、トランジスタ特性が不安定に
なることを防止することができる。またスペーサ形成用
の酸化シリコン膜の形成時間をイオン注入用マスクのた
めの酸化シリコン膜がゲート電極の側面に形成されてい
るため少な(することができる。
第1図は本発明のLDD構造のMO3形トランジスタの
製造方法の実施例を示す工程断面図、第2図は従来のL
DD構造のMO8形トランジスタの製造方法を示す工程
断面図、第3図はゲート電圧(Vo)とドレイン電流(
ID)の特性を示すグラフである。 1・・・・・・シリコン基板、2・・・・・・ゲート酸
化膜、3・・・・・・ゲート電極、4・・・・・・燐イ
オン、5・・・・・・低不純物濃度のソース領域、6・
・・・・・低不純物濃度のドレイン領域、7,12・・
・・・・酸化シリコン膜、8・・・・・・スペーサ、9
・・・・・・砒素イオン、10・・・・・・高不純物濃
度のソース領域、11・・・・・・高不純物濃度のドレ
イン領域。 代理人の氏名 弁理士 中尾敏男 ほか1名3− ゲー
ト電千阪 第2図 第3図
製造方法の実施例を示す工程断面図、第2図は従来のL
DD構造のMO8形トランジスタの製造方法を示す工程
断面図、第3図はゲート電圧(Vo)とドレイン電流(
ID)の特性を示すグラフである。 1・・・・・・シリコン基板、2・・・・・・ゲート酸
化膜、3・・・・・・ゲート電極、4・・・・・・燐イ
オン、5・・・・・・低不純物濃度のソース領域、6・
・・・・・低不純物濃度のドレイン領域、7,12・・
・・・・酸化シリコン膜、8・・・・・・スペーサ、9
・・・・・・砒素イオン、10・・・・・・高不純物濃
度のソース領域、11・・・・・・高不純物濃度のドレ
イン領域。 代理人の氏名 弁理士 中尾敏男 ほか1名3− ゲー
ト電千阪 第2図 第3図
Claims (1)
- 一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少なくとも前記ゲート電極の
上に薄い第1の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第2の絶縁膜を形成する工程と、異方
性ドライエッチングを行い前記第1の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第2の絶縁膜を前記
ゲート電極の側面部分に残して前記第2の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたことを特徴とするLDD構造
のMIS形トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25293687A JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ldd構造のmis形トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25293687A JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ldd構造のmis形トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0195558A true JPH0195558A (ja) | 1989-04-13 |
Family
ID=17244221
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25293687A Pending JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ldd構造のmis形トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0195558A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0582541A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-10-07 JP JP25293687A patent/JPH0195558A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0582541A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体装置の製造方法 |
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