JPH1196276A - 半導体演算回路 - Google Patents

半導体演算回路

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JPH1196276A
JPH1196276A JP9257015A JP25701597A JPH1196276A JP H1196276 A JPH1196276 A JP H1196276A JP 9257015 A JP9257015 A JP 9257015A JP 25701597 A JP25701597 A JP 25701597A JP H1196276 A JPH1196276 A JP H1196276A
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input
potential
transistor
electrode
gate
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JP9257015A
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Sunao Shibata
直 柴田
Akira Nakada
明良 中田
Masahiro Yoda
正宏 譽田
Tadahiro Omi
忠弘 大見
Takehisa Nitta
雄久 新田
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ULTLA CLEAN TECHNOLOGY KAIHATS
ULTLA CLEAN TECHNOLOGY KAIHATSU KENKYUSHO KK
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ULTLA CLEAN TECHNOLOGY KAIHATS
ULTLA CLEAN TECHNOLOGY KAIHATSU KENKYUSHO KK
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction 

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Abstract

(57)【要約】 【解決手段】 スイッチ素子を介して所定の電位を有す
る信号線に接続されたゲート電極と、これと容量結合す
る少なくとも２つの入力電極を有するソース電極とが接
続された２つのＭＯＳ型トランジスタからなる半導体演
算回路において、第１のＭＯＳ型トランジスタの第１及
び第２の入力電極に第１及び第２の電圧を印加し、第２
のＭＯＳ型トランジスタの第１及び第２の入力電極に入
力信号電圧を印加し、２つのスイッチ素子を導通させて
ゲート電極の信号線の電位とした後、遮断してゲート電
極を電気的にフローティングとし、第２のＭＯＳ型トラ
ンジスタの第１及び第２の入力電極に第１及び第２の電
圧を入力し、第１のＭＯＳトランジスタの第１及び第２
の入力電極に入力信号電圧を入力することにより、第１
及び第２の電圧と第１及び第２の入力電極ゲート電極に
対する結合容量比により決定される電圧と、入力信号電
圧と結合容量比により決定される電圧との差分絶対値を
演算する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体演算回路係わ
り、特にアナログ、多値データを高速且つ高精度に演算
することが出来る演算回路に関する。
【０００２】
【関連する技術】近年、コンピュータ技術の発展に伴
い、データ処理技術の進歩には実に目覚しいものがあ
る。しかし、人間が行なっているような柔軟な情報処理
を実現しようとすると、現在のコンピュータでは実時間
で演算結果を出すことがほとんど不可能であるといわれ
ている。その理由として、我々が日常生活で取り扱って
いる情報はアナログ量であり、まず第１に非常にデータ
量が多く、しかもそのデータは不正確であり、そして曖
昧である、という事実が挙げられる。この極度に冗長な
アナログデータをすべてデジタル量に変換し、１つ１つ
厳格無比なデジタル演算を行なっているところに現在の
情報処理システムの問題点がある。
【０００３】一例を挙げるなら画像処理である。例え
ば、１つの画面を５００×５００の２次元画素アレイに
とりこんだとすると、画素数は全部で２５００００個と
なり、各画素ごとに赤、緑、青の３原色の強度を８ｂｉ
ｔで表すと実に１画面の静止画で７５万バイトの情報量
となる。動画では時間とともにこの画像データが増大し
ていく。そういった状況の中で取り込んだ１つの画面に
最も似かよった画面を過去に取り込み蓄積しておいた膨
大な数の画面の中から探し出すといった情報処理を考え
てみる。この一見簡単そうに思える処理でも、画面の情
報であるアナログベクトルを扱い、アナログベクトル間
の距離を計算し最も近い距離のものを選びださなければ
ならない。もし、コンピュータによってこの処理を実行
しようとすると、まずアナログベクトルをすべてディジ
タルベクトルに変換し、その後四則演算を逐次行なわな
ければならず、現在のスーパーコンピュータをもってし
ても、実時間でこれらの大量の「１」「０」情報を操作
し画面の認識・理解に結びつけるのは不可能であるとい
われている。
【０００４】一方、この困難を克服するために、アナロ
グ量である外界情報をそのまま取り入れてアナログ量の
まま演算・処理を行なうことにより、最も人間に近い情
報処理を実現しようという努力がなされている。このア
プローチは実時間で処理をするには最も適した方法であ
るが、いまだ実現されておらず、現在実時間でかつ高精
度で演算を行なえるような半導体演算回路は存在しな
い。
【０００５】
【発明が解決しようとする課題】本発明は以上の点に鑑
みなされたものであり、高速でかつ高精度にアナログベ
クトルについての演算を行なうことの出来る半導体演算
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体演算回路
は、スイッチ素子を介して所定の電位を有する信号線に
接続されたゲート電極と、該ゲート電極と容量結合する
少なくとも２つの入力電極を有するＭＯＳ型トランジス
タのソース電極が互いに接続された２つのＭＯＳ型トラ
ンジスタからなる半導体演算回路において、第１のＭＯ
Ｓ型トランジスタの第１の及び第２の入力電極にそれぞ
れ第１の電圧及び第２の電圧を印加し、第２のＭＯＳ型
トランジスタの第１及び第２の入力電極の両方に入力信
号電圧を印加し、続いて前記２つのスイッチ素子を導通
させて前記ゲート電極の前記信号線の電位とした後、前
記２つのスイッチ素子を遮断して前記ゲート電極を電気
的にフローティングとし、さらに、前記第２のＭＯＳ型
トランジスタの第１及び第２の入力電極にそれぞれ前記
第１の電圧及び第２の電圧を入力し、前記第１のＭＯＳ
トランジスタの第１及び第２の入力電極に前記入力信号
電圧を入力することにより、前記第１の電圧及び第２の
電圧と前記第１及び第２の入力電極ゲート電極に対する
結合容量比により決定される電圧と、前記入力信号電圧
と前記結合容量比により決定される電圧との差分絶対値
を演算することを特徴とする。
【０００７】
【作用】本発明では、複雑な制御回路を必要とせず、ゲ
ート電極にスイッチ素子を設け、入力を入れ替えること
により極めて高速且つ高精度なアナログベクトル演算が
可能となった。
【０００８】
【実施例】以下本発明の実施例を図面を用いて説明す
る。
【０００９】（第１の実施例）図１は、第１の実施例を
示す回路図である。
【００１０】１０１，１０２はＮＭＯＳトランジスタで
あり、１０３，１０４はそれぞれ例えばＮ+ポリシリコ
ンで形成されたゲート電極で、ゲート電極１０３はＮＭ
ＯＳトランジスタ１０１の、ゲート電極１０４はＮＭＯ
Ｓトランジスタ１０２のＯＮ・ＯＦＦ状態をそれぞれ制
御している。
【００１１】ＮＭＯＳ１０１，１０２のドレイン１０
５，１０６はここでは互いに接続され、例えばＰＭＯＳ
スイッチ１０７をスイッチ素子として介し、ここでは５
Ｖの信号線１０８に接続されている。一方、ＮＭＯＳ１
０１，１０２のソース１０９，１１０は互いに接続さ
れ、ＮＭＯＳ１１１をスイッチ素子として介し、ここで
は０Ｖの接地電位１１２に接続されている。ＮＭＯＳ１
０１のゲート電極１０３は例えばＮＭＯＳ１１３をスイ
ッチ素子として介し、ここでは０Ｖの接地電位１１４に
接続され、ＮＭＯＳ１１３をスイッチ素子として用いる
ことによりゲート電極１０３を所定の電位と等しくする
ことができ、さらにまたＮＭＯＳ１１３をＯＦＦ状態に
することにより、電気的にフローティングとすることが
出来る。
【００１２】ＮＭＯＳ１０２のゲート電極１０４は、例
えばＮＭＯＳ１１５をスイッチ素子として介し、ここで
は０Ｖの接地電位１１６に接続され、ＮＭＯＳ１１５を
スイッチとして用いることによりゲート電極１０４を所
定の電位と等しくすることができ、さらにまたＮＭＯＳ
１１５をＯＦＦ状態にすることにより電気的にフローテ
ィングとすることが出来る。ＮＭＯＳトランジスタ１０
１のゲート電極１０３に入力電極１１７が容量Ｃ1で容
量結合されるとともに入力電極１１８が容量Ｃ2で容量
結合され、またＮＭＯＳトランジスタ１０２のゲート電
極１０４に入力電極１１９が容量Ｃ3で容量結合される
とともに入力電極１２０が容量Ｃ4で容量結合されてい
る。この時、それぞれの結合容量の関係はここでは例え
ばＣ1／Ｃ2＝Ｃ3／Ｃ4となっている。
【００１３】本実施例では、第１の電圧を電源電圧（Ｖ
DD）、第２の電圧を接地電圧（ＶSS）とするが、これに
限ることはない。
【００１４】入力電極１１７は、ここでは例えばＣＭＯ
Ｓ構成のトランスミッションゲート１２１をスイッチ素
子として入力電極１２９に接続され、またここでは例え
ばＣＭＯＳ構成のトランスミッションゲート１２２をス
イッチ素子として例えば接地電位１３０に接続されてい
る。入力電極１１８は、ここでは例えばＣＭＯＳ構成の
トランスミッションゲート１２３をスイッチ素子として
入力電極１２９に接続され、またここでは例えばＣＭＯ
Ｓ構成のトランスミッションゲート１２４をスイッチ素
子として例えば電源電位１３１に接続されている。入力
電極１１９は、ここでは例えばＣＭＯＳ構成のトランス
ミッションゲート１２５をスイッチ素子として入力電極
１２９に接続され、またここでは例えばＣＭＯＳ構成の
トランスミッションゲート１２６をスイッチ素子として
例えば接地電位１３０に接続されている。入力電極１２
０は、ここでは例えばＣＭＯＳ構成のトランスミッショ
ンゲート１２７をスイッチ素子として入力電極１２９に
接続され、またここでは例えばＣＭＯＳ構成のトランス
ミッションゲート１２８をスイッチ素子として例えば電
源電位１３１に接続されている。ここでは、入力電極１
１７，１１８，１１９，１２０と、入力電極１２９，接
地電位１３０，電源電位１３１を接続するためにＣＭＯ
Ｓ構成のトランスミッションゲート１２１，１２２，１
２３，１２４，１２５，１２６，１２７，１２８をスイ
ッチ素子として用いているが、これはこの半導体演算回
路が精度よく演算できるように用いただけであり、他の
スイッチ素子をＣＭＯＳ構成のトランスミッションゲー
ト１２１，１２２，１２３，１２４，１２５，１２６，
１２７，１２８の代わりに用いても本発明の効果に全く
変化は生じない。
【００１５】また、ＮＭＯＳトランジスタ１０１，１０
２のソース１０９，１１０は、例えば外部の容量負荷１
３２に接続され、ソース・フォロワ回路としてゲート電
極１０３の電位ＶFG1、ゲート電極１０４の電位ＶFG2の
うち高いほうの電位を外部にＶoutとして読みだすこと
が出来る構成になっている。ここでＶoutはＶFG1−ＶT
H1あるいはＶFG2−ＶTH2のうち高いほうの電圧であり、
ＶTH1はＮＭＯＳ１０１のゲート電極１０３から、ＶTH2
はＮＭＯＳ１０２のゲート電極１０４からみた閾値電圧
である。例えば、ＶTH1＝ＶTH2＝０Ｖとしておけば、Ｖ
outはＶFG1あるいはＶFG2のうち高いほうの電圧とな
る。ここでは簡単のためにＶTH1＝ＶTH2＝０Ｖとしてお
り、０Ｖ以外の値でも本発明の効果に全く問題はない。
【００１６】出力電位ＶoutはここではＮＭＯＳトラン
ジスタ１１１をＯＦＦ状態とすることで得られる。この
時、出力電位ＶoutはＮＭＯＳトランジスタ１１１がＯ
Ｎ状態の時０Ｖだったが、ＮＭＯＳトランジスタ１１１
をＯＦＦ状態としたことで０Ｖから上昇を始め、ＮＭＯ
Ｓトランジスタ１０１，１０２のそれぞれのゲート電極
とそれぞれのソースの間のそれぞれの電位差が閾値とな
り、ＮＭＯＳトランジスタ１０１，１０２の両方のトラ
ンジスタがＯＦＦ状態となるまで上昇するため、結果的
に出力電位ＶoutはＶFG1、ＶFG2のうち高い方の電圧が
出力されるのである。
【００１７】ここではＮＭＯＳトランジスタ１０１，１
０２のドレイン１０５，１０６はここでは互いに接続さ
れ、ＰＭＯＳトランジスタ１０７をスイッチ素子として
介し、５Ｖの信号線１０８から電流が流れることを防
ぎ、消費電力を押さえるために設置したものである。従
って、トランジスタ１０７の代わりに他のスイッチを用
いても、本発明の効果に全く変化はない。
【００１８】また、ＰＭＯＳトランジスタ１０７のスイ
ッチ素子のかわりに抵抗、コンデンサを使用してもよい
し、何も使用せずＮＭＯＳトランジスタ１０１，１０２
のドレイン１０５，１０６を直接５Ｖの信号線１０８に
接続されていても、本発明の効果に全く変化はない。さ
らに、ドレイン１０５，１０６は特に互いを接続する必
要はなく、別々に先に述べたような手段を用いて５Ｖの
信号線１０８に接続しても何ら問題は生じない。ここで
は、回路設計上便宜を図るため、ドレイン１０５，１０
６を互いに接続しただけである。
【００１９】次に、この回路の動作について説明する。
【００２０】ＮＭＯＳトランジスタ１０１のゲート電極
１０３に容量結合している入力電極１１７及び入力電極
１１８には、まず始めに入力電極１２９の電位（Ｖin）
がＣＭＯＳ構成のトランスミッションゲート１２１，１
２３を介して入力されるとともに、ＮＭＯＳトランジス
タ１０２のゲート電極１０４に容量結合している入力電
極１１９には接地電位１３０の電位（ＶSS）がＣＭＯＳ
構成のトランスミッションゲート１２８を介して入力さ
れるとともに、入力電極１２０には電源電位１３１の電
位（ＶDD）がＣＭＯＳ構成のトランスミッションゲート
１２６を介して入力される。その時、ゲート電極１０
３，１０４はＮＭＯＳトランジスタ１１３，１１５をそ
れぞれ導通させることにより、ここでは例えば０Ｖの接
地電位に等しくしておく。そして、現在導通しているス
イッチ素子１２１，１２３，１２６，１２８が遮断され
る前に、現在導通しているＮＭＯＳトランジスタのスイ
ッチ素子１１３，１１５を遮断し、ゲート電極１０３，
１０４を電気的にフローティング状態にする。
【００２１】その後、導通しているスイッチ素子１２
１，１２４，１２６，１２８を遮断し、ともに今度はス
イッチ素子１２２，１２４，１２５，１２７を導通さ
せ、入力電極１１７の電位を接地電位（ＶSS）に、入力
電極１１８の電位を電源電位（Ｖ DD）に、入力電極１１
９の電位を入力電極１２９の電位（Ｖin）に、入力電極
１２０の電位を入力電極１２９の電位（Ｖin）に等しく
する。つまり、はじめゲート電極１０３，１０４を接地
電位に等しくしておき、入力電極１１７，１１８を入力
電極１２９の電位に等しくし、入力電極１１９を接地電
極１３０の接地電位に、入力電極１２０を電源電位１３
１の電源電位に等しくしておく。そしてゲート電極を電
気的にフローティングとした後に、入力電極１１７，１
１８，１１９，１２０をはじめの状態とは入れ替えて、
それぞれ接地電位（ＶSS）、電源電位（ＶDD）、入力電
位（Ｖin）、入力電位（Ｖin）と等しくする。
【００２２】なお、ここでは入力電極１１７，１１８の
電位をまず入力電極１２９の入力電位（Ｖin）に等しく
し、入力電極１１９の電位を接地電位、入力電極１２０
の電位を電源電位にした。しかし、入力電極１１７，１
１８と１１９，１２０に入力する順序は、先に述べた順
序と反対にしても何ら問題がないのはいうまでもない。
この回路の動作の本質が入力電極１１７，１１８と１１
９，１２０に入力する際に、１度目と２度目で入力を入
れ替えるからである。
【００２３】ここで、接地電極１３０の接地電位
（ＶSS）を入力電極１１７に入力し、電源電極１３１の
電源電位（ＶDD）を入力電極１１８に入力した時に表現
される電圧について説明を行なう。先に述べたように入
力電極１１７は容量Ｃ1で、入力電極１１８は容量Ｃ2で
ゲート電極１０３に容量結合している。それぞれの電極
に接地電位、電源電位を与えた時に表される電圧をＶm
とすると、その電圧は入力電極の結合容量比で表され、
Ｖm＝（Ｃ1・ＶSS＋Ｃ2・ＶDD）／（Ｃ1＋Ｃ2）とな
る。
【００２４】また、容量Ｃ3で結合している入力電極１
１９、容量Ｃ4で結合している入力電極１２０について
も同じように表され、Ｖm＝（Ｃ3・ＶSS＋Ｃ4・ＶDD）
／（Ｃ3＋Ｃ4）となる。
【００２５】ここでは、先に述べたように、入力電極１
１７と入力電極１１８の結合容量比と入力電極１１９と
入力電極１２０の結合容量比は同じであり、式で表すと
Ｃ1／Ｃ2＝Ｃ3／Ｃ4となる。
【００２６】また、ここでは、接地電位が入力電極１１
７と入力電極１１９に、電源電位が入力電極１１８と入
力電極１２０に与えられているが、この順序が反対にな
っても本発明の効果に何ら影響を及ぼさないのはいうま
でもない。この回路の本質が入力電極１１７，１１８と
１１９，１２０のそれぞれの結合容量比によって表現さ
れる値が決定されるからである。
【００２７】入力を入れ替えた後、ゲート電極１０３の
電位はＶm−Ｖin、ゲート電極１０４の電位はＶin−Ｖm
となっている。これは、入力を入れ替える前にゲート電
極１０３，１０４が電気的にフローティングとなってい
るため、入力を入れ替えるとはじめ入力されていた電位
と後から入力された電位の差の分だけゲート電極１０
３，１０４が引き上げられるためである。これにより、
互いの入力に関して差分をとったことになる。
【００２８】出力動作になると、ここでは先に述べたよ
うにＮＭＯＳトランジスタ１１１がＯＦＦ状態となるこ
とで、ゲート電極１０３の電位（Ｖin−Ｖm）、ゲート
電極１０４の電位（Ｖm−Ｖin）のうち大きな電位が出
力されるのである。これにより、入力に対して互いに差
分をとり、その結果のうち大きな値を出力することが出
来るので、最大値を検出したことになる。そして、最終
的な出力結果Ｖoutを数式で表すと、｜Ｖin−Ｖm｜とな
る。
【００２９】ここでは、例えば入力電極１１７の結合容
量Ｃ1と入力電極１１８の結合容量Ｃ2の比を６：１０と
し、同じく入力電極１１９の結合容量Ｃ3と入力電極１
２０の結合容量Ｃ4の比を６：１０とする。また、入力
電極１２９の入力電位を２Ｖ、接地電極１３０の接地電
位を０Ｖ、電源電極１３１の電源電位を５Ｖとして考え
る。この時、結合容量比Ｃ1：Ｃ2、Ｃ3：Ｃ4により表現
される電圧は先に述べた数式により３．１２５Ｖとな
る。まず、スイッチ素子１２１を導通することで入力電
極１１７に入力電極１２９の電位２Ｖを入力するととも
に、スイッチ素子１２３を導通させることで入力電極１
１８に入力電極１２９の電位２Ｖを入力する。また、ス
イッチ素子１２８を導通させることで入力電極１１９に
接地電極１３０の電位０Ｖを入力するとともに、スイッ
チ素子１２６を導通させることで入力電極１２０に電源
電極１３１の電位５Ｖを入力することで、アナログ電圧
３．１２５Ｖを表現する。
【００３０】その時、ゲート電極１０３，１０４はそれ
ぞれＮＭＯＳトランジスタ１１３，１１５を導通させる
ことで接地電位０Ｖと等しくしておく。
【００３１】１０ＮＳＥＣたったあと、ＮＭＯＳトラン
ジスタ１１３，１１５を遮断し、ゲート電極１０３，１
０４を電気的にフローティング状態にし、ゲート電極１
０３，１０４をそれぞれ接地電位０Ｖに保っておく。そ
して、２ＮＳＥＣたったあとスイッチ素子１２１，１２
３，１２６，１２８をＯＦＦ状態とし、ともにスイッチ
素子１２２，１２４，１２５，１２７をＯＮ状態とする
ことで入力電極１２９の電位２Ｖを入力電極１１９，１
２０に、接地電極１３０の接地電位０Ｖを入力電極１１
７に、電源電極１３１の電源電位５Ｖを入力電極１１８
にそれぞれ入力する。
【００３２】この時、ゲート電極１０３の電位ははじめ
２Ｖ入力されていたのが次に３．１２５Ｖ入力されたこ
とで、その差の１．１２５Ｖだけゲート電極１０３が引
き上げられ１．１２５Ｖとなる。一方、ゲート電極１０
４の電位ははじめ３．１２５Ｖ入力されたいたのが次に
２Ｖ入力されたことで、その差の１．１２５Ｖだけゲー
ト電極１０４の電位が引き下げられ−１．１２５Ｖとな
る。しかし、実際にはＮＭＯＳトランジスタ１１５を構
成しているＰＮ接合が順バイアスになるので、０Ｖから
ビルトインポテンシャル分までしか下がらないが、回路
上問題にはならない。
【００３３】最後に、出力動作でＮＭＯＳトランジスタ
１１１をＯＦＦ状態とし、ＰＭＯＳトランジスタ１０７
をＯＮ状態とすることでＮＭＯＳトランジスタ１０１，
１０２がソースフォロワ回路として動作し、ゲート電極
１０３，１０４のうち大きな電位を保っているゲート電
極１０３の電位１．１２５Ｖが出力される。
【００３４】この例について、実際にテスト回路を作成
し測定を行なった。その結果を図２に示す。図２ではゲ
ート電極に結合する容量の比を１７種類作り、先に述べ
た例以外の事例についても例として測定を行なってい
る。テスト回路試作のプロセス条件により、トランジス
タの閾値やその他のパラメータのばらつきなどにより、
完全に｜Ｖin−Ｖm｜は満たしておらず、係数がかかる
が、全体の特性としては正しいものが得られていること
が分かる。これはプロセス条件並びにトランジスタの閾
値を制御することにより、より高精度な特性を得られる
ことが分かっている。図２より、明らかなように全ての
事例について正しく動作していることが分かる。
【００３５】ここで、具体的な例として、入力電極１２
９の電位を２Ｖ、接地電極１３０の電位を０Ｖ、電源電
極１３１の電位を５Ｖとして扱ったが、もちろん任意の
アナログ値で演算可能であることは言うまでもない。ま
た、ゲート電極１０３に容量結合する入力電極１１７，
１１８の結合容量（Ｃ1，Ｃ2）の比を６：１０とし、ゲ
ート電極１０４に容量結合する入力電極１１９，１２０
の結合容量（Ｃ3，Ｃ4）の比を６：１０として扱った
が、もちろん任意の比で演算可能であることは言うまで
もない。
【００３６】ここで、ＮＭＯＳトランジスタ１１１，１
１３，１１５をスイッチ素子として用いているが、その
代わりにＰＭＯＳトランジスタ、ＣＭＯＳ構成のトラン
スミッションゲートなどを他のスイッチ素子として用い
ても何ら問題は生じない。また、ＮＭＯＳトランジスタ
について、ここではスイッチ素子を用いているがスイッ
チ素子の代わりに抵抗、コンデンサを用いても何ら問題
は生じない。また、接地電位１１２についてもここでは
回路設計上便宜を図るため０Ｖとしたが、接地電位を０
Ｖ以外のほかの電圧としても、本発明の効果に影響を与
えるものではない。
【００３７】また、ここではゲート電極１０３，１０４
に容量結合する入力電極を２つとし、その比によりアナ
ログ電圧を表現していたが、ゲート電極に容量結合する
入力電極の数を任意の数としそれらの入力電極に適当な
電位を加えることで、任意のアナログ電圧を表現するこ
とができ、かつ入力信号との差分絶対値を演算すること
が出来ることは言うまでもない。
【００３８】以上述べたように、本発明の回路では、入
力を入れ替えること、ゲート電極に容量結合する入力端
子の結合容量比によりアナログ電圧を表現することと、
ゲート電極１０３，１０４にスイッチ素子１１３，１１
５をつけゲート電極１０３，１０４を接地電位と等しく
したり電気的にフローティング状態とすることで、入力
データについて互いの差分をとることができ、また差分
をとった結果大きな値を選びだすことが出来るため最終
的に入力されたデータの差分絶対値を実時間でしかも高
精度で演算できる回路を実現できた。
【００３９】現在、このようなアナログ値で表される入
力データについて互いの差分をとり大きな値のみを選び
だすといった情報処理を行なうには、まずアナログ値の
データをＡ／Ｄ変換し、その後コンピュータにより膨大
な四則演算を行なわなければならず、実時間で結果を出
すことは不可能である。しかし、今回発明した半導体演
算回路を用いれば図１に示したような簡単な回路で実現
でき、しかも高速で演算を行なうことが出来る。従っ
て、本発明は今まで実現できなかったことを実現できた
という意味で、大変有意義なものである。
【００４０】（第２の実施例）図３は、第２の実施例を
示す回路図である。
【００４１】３０１，３０２はＰＭＯＳトランジスタで
あり、３０３，３０４はそれぞれ例えばＮ+ポリシリコ
ンで形成されたゲート電極で、ゲート電極３０３はＰＭ
ＯＳトランジスタ３０１の、ゲート電極３０４はＰＭＯ
Ｓトランジスタ３０２のＯＮ・ＯＦＦ状態をそれぞれ制
御している。
【００４２】ＰＭＯＳ３０１，３０２のドレイン３０
５，３０６はここでは互いに接続され、例えばＮＭＯＳ
スイッチ３０７をスイッチ素子として介し、ここでは５
Ｖの信号線３０８に接続されている。一方、ＰＭＯＳ３
０１，３０２のソース電極３０９，３１０は互いに接続
され、ＰＭＯＳ３１１をスイッチ素子として介し、ここ
では０Ｖの接地電位３１２に接続されている。ＰＭＯＳ
３０１のゲート電極３０３は例えばＰＭＯＳ３１３をス
イッチ素子として介し、ここでは０Ｖの接地電位３１４
に接続され、ＰＭＯＳ３１３をスイッチ素子として用い
ることによりゲート電極３０３を所定の電位と等しくす
ることができ、さらにまたＰＭＯＳ３１３をＯＦＦ状態
にすることにより、電気的にフローティングとすること
が出来る。
【００４３】ＰＭＯＳ３０２のゲート電極３０４は、例
えばＰＭＯＳ３１５をスイッチ素子として介し、ここで
は０Ｖの接地電位３１６に接続され、ＰＭＯＳ３１５を
スイッチとして用いることによりゲート電極３０４を所
定の電位と等しくすることができ、さらにまたＰＭＯＳ
３１５をＯＦＦ状態にすることにより電気的にフローテ
ィングとすることが出来る。ＰＭＯＳトランジスタ３０
１のゲート電極３０３に入力電極３１７が容量Ｃ1で容
量結合されるとともに入力電極３１８が容量Ｃ2で容量
結合され、またＰＭＯＳトランジスタ３０２のゲート電
極３０４に入力電極３１９が容量Ｃ3で容量結合される
とともに入力電極３２０が容量Ｃ4で容量結合されてい
る。この時、それぞれの結合容量の関係はここでは例え
ばＣ1／Ｃ2＝Ｃ3／Ｃ4となっている。
【００４４】入力電極３１７は、ここでは例えばＣＭＯ
Ｓ構成のトランスミッションゲート３２１をスイッチ素
子として入力電極３２９に接続され、またここでは例え
ばＣＭＯＳ構成のトランスミッションゲート３２２をス
イッチ素子として例えば接地電位３３０に接続されてい
る。入力電極３１８は、ここでは例えばＣＭＯＳ構成の
トランスミッションゲート３２３をスイッチ素子として
入力電極３２９に接続され、またここでは例えばＣＭＯ
Ｓ構成のトランスミッションゲート３２４をスイッチ素
子として例えば電源電位３３１に接続されている。入力
電極３１９は、ここでは例えばＣＭＯＳ構成のトランス
ミッションゲート３２５をスイッチ素子として入力電極
３２９に接続され、またここでは例えばＣＭＯＳ構成の
トランスミッションゲート３２６をスイッチ素子として
例えば接地電位３３０に接続されている。入力電極３２
０は、ここでは例えばＣＭＯＳ構成のトランスミッショ
ンゲート３２７をスイッチ素子として入力電極３２９に
接続され、またここでは例えばＣＭＯＳ構成のトランス
ミッションゲート３２８をスイッチ素子として例えば電
源電位３３１に接続されている。ここでは、入力電極３
１７，３１８，３１９，３２０と、入力電極３２９，接
地電位３３０，電源電位３３１を接続するためにＣＭＯ
Ｓ構成のトランスミッションゲート３２１，３２２，３
２３，３２４，３２５，３２６，３２７，３２８をスイ
ッチ素子として用いているが、これはこの半導体演算回
路が精度よく演算できるように用いただけであり、他の
スイッチ素子をＣＭＯＳ構成のトランスミッションゲー
ト３２１，３２２，３２３，３２４，３２５，３２６，
３２７，３２８の代わりに用いても本発明の効果に全く
変化は生じない。
【００４５】また、ＰＭＯＳトランジスタ３０１，３０
２のソース３０９，３１０は、例えば外部の容量負荷３
３２に接続され、ソース・フォロワ回路としてゲート電
極３０３の電位ＶFG1、ゲート電極３０４の電位ＶFG2の
うち低いほうの電位を外部にＶoutとして読みだすこと
が出来る構成になっている。ここでＶoutはＶFG1−ＶT
H1あるいはＶFG2−ＶTH2のうち高い方の電圧であり、Ｖ
TH1はＰＭＯＳ３０１のゲート電極３０３から、ＶTH2は
ＰＭＯＳ３０２のゲート電極３０４からみた閾値電圧で
ある。例えば、ＶTH1＝ＶTH2＝０Ｖとしておけば、Ｖou
tはＶFG1あるいはＶFG2のうち低いほうの電圧となる。
ここでは、簡単のためにＶTH1＝ＶTH2＝０Ｖとしてお
り、０Ｖ以外の値でも本発明の効果に全く問題はない。
【００４６】出力電位ＶoutはここではＰＭＯＳトラン
ジスタ３１１をＯＦＦ状態とすることで得られる。この
時、出力電位ＶoutはＰＭＯＳトランジスタ３１１がＯ
Ｎ状態の時０Ｖだったが、ＰＭＯＳトランジスタ３１１
をＯＦＦ状態としたことで０Ｖから上昇を始め、ＰＭＯ
Ｓトランジスタ３０１，３０２のそれぞれのゲート電極
とそれぞれのソースの間のそれぞれの電位差が閾値とな
り、ＰＭＯＳトランジスタ３０１，３０２の両方のトラ
ンジスタがＯＦＦ状態となるまで下降するため、結果的
に出力電位ＶoutはＶFG1、ＶFG2のうち低いの電圧が出
力されるのである。
【００４７】ここではＰＭＯＳトランジスタ３０１，３
０２のドレイン３０５，３０６はここでは互いに接続さ
れ、ＮＭＯＳトランジスタ３０７をスイッチ素子として
介し、０Ｖの接地電位３０８に電流が流れることを防
ぎ、消費電力を押さえるために設置したものである。従
って、トランジスタ３０７の代わりに他のスイッチを用
いても、本発明の効果に全く変化はない。
【００４８】また、ＮＭＯＳトランジスタ３０７のスイ
ッチ素子の代わりに抵抗、コンデンサを使用してもよい
し、何も使用せずＰＭＯＳトランジスタ３０１，３０２
のドレイン３０５，３０６を直接接地電位３０８に接続
されていても、本発明の効果に全く変化はない。さら
に、ドレイン３０５，３０６は特に互いを接続する必要
はなく、別々に先に延べたような手段を用いて０Ｖの接
地電位３０８に接続しても何ら問題は生じない。ここで
は、回路設計上便宜を図るため、ドレイン３０５，３０
６を互いに接続しただけである。
【００４９】次に、この回路の動作について説明する。
【００５０】ＰＭＯＳトランジスタ３０１のゲート電極
３０３に容量結合している入力電極３１７及び入力電極
３１８には、まず始めに入力電極３２３の電位（Ｖin）
がＣＭＯＳ構成のトランスミッションゲート３２１，３
２３を介して入力されるとともに、ＰＭＯＳトランジス
タ３０２のゲート電極３０４に容量結合している入力電
極３１９には接地電位３３０の電位（ＶSS）がＣＭＯＳ
構成のトランスミッションゲート３２８を介して入力さ
れるとともに、入力電極３２０には電源電位１３１の電
位（ＶDD）がＣＭＯＳ構成のトランスミッションゲート
３２６を介して入力される。その時、ゲート電極３０
３，３０４はＰＭＯＳトランジスタ３１３，３１５をそ
れぞれ導通させることにより、ここでは例えば０Ｖの接
地電位に等しくしておく。そして、現在導通しているス
イッチ素子３２１，３２３，３２６，３２８が遮断され
る前に、現在導通しているＰＭＯＳトランジスタのスイ
ッチ素子３１３，３１５を遮断し、ゲート電極３０３，
３０４を電気的にフローティング状態にする。
【００５１】その後、導通しているスイッチ素子３２
１，３２４，３２６，３２８を遮断し、ともに今度はス
イッチ素子３２２，３２４，３２５，３２７を導通さ
せ、入力電極３１７の電位を接地電位（ＶSS）に、入力
電極３１８の電位を電源電位（Ｖ DD）に、入力電極３１
９の電位を入力電極３２９の電位（Ｖin）に、入力電極
３２０の電位を入力電極３２９の電位（Ｖin）に等しく
する。つまり、はじめゲート電極３０３，３０４を接地
電位に等しくしておき、入力電極３１７，３１８を入力
電極３２９の電位に等しくし、入力電極３１９を接地電
極３３０の接地電位に、入力電極３２０の電源電位３３
１の電源電位に等しくしておく。そして、ゲート電極を
電気的にフローティングとした後に、入力電極３１７，
３１８，３１９，３２０を始めの状態とは入れ替えて、
それぞれの接地電位（ＶSS）、電源電位（ＶDD）、入力
電位（Ｖin）と等しくする。ここでは入力電極３１７，
３１８の電位をまず入力電極３２９の入力電位（Ｖin）
に等しくし、入力電極３１９の電位を接地電位、入力電
極３２０の電位を電源電位にした。しかし、入力電極３
１７，３１８と３１９，３２０に入力する順序は、先に
延べた順序と反対にしても何ら問題がないのは言うまで
もない。この回路の動作の本質が入力電極３１７，３１
８と３１９，３２０に入力する際に、１度目と２度目で
入力を入れ替えるからである。
【００５２】ここで、接地電極３３０の接地電位
（ＶSS）を入力電極３１７に入力し、電源電極３３１の
電源電位（ＶDD）を入力電極３１８に入力した時に表現
される電圧について説明を行なう。先に述べたように入
力電極３１７は容量Ｃ1で、入力電極３１８は容量Ｃ2で
ゲート電極３０３に容量結合している。それぞれの電極
に接地電位、電源電位を与えた時に表される電圧をＶm
とすると、その電圧は入力電極の結合容量比で表され、
Ｖm＝（Ｃ1・ＶSS＋Ｃ2・ＶDD）／（Ｃ1＋Ｃ2）とな
る。
【００５３】また、容量Ｃ３で結合している入力電極３
１９、容量Ｃ4で結合している入力電極３２０について
も同じように表され、Ｖm＝（Ｃ3・ＶSS＋Ｃ4・ＶDD）
／（Ｃ3＋Ｃ4）となる。ここでは、先に述べたように、
入力電極３１７と入力電極３１８の結合容量比と入力電
極３１９と入力電極３２０の結合容量比は同じであり、
式で表すとＣ1／Ｃ2＝Ｃ3／Ｃ4となる。また、ここで
は、接地電位が入力電極３１７と入力電極３１９に、電
源電位が入力電極３１８と入力電極３２０に与えられて
いるが、この順序が反対にな っても本発明の効果に何
ら影響を及ぼさないのは言うまでもない。この回路の本
質が入力電極３１７，３１８と３１９，３２０のそれぞ
れの結合容量比によって表現されるからである。
【００５４】入力を入れ替えた後、ゲート電極３０３の
電位はＶDD＋Ｖm−Ｖin、ゲート電極３０４の電位はＶ
DD＋Ｖin−Ｖmとなっている。これは、入力を入れ替え
る前にゲート電極３０３，３０４が電気的にフローティ
ングとなっているため、入力を入れ替えるとはじめ入力
されていた電位と後から入力された電位の差の分だけゲ
ート電極３０３，３０４の電位がＶDDから引き上げられ
るためである。これにより、互いの入力に関して差分を
とりその結果をＶDDから引いたことになる。
【００５５】出力動作になると、ここでは先に述べたよ
うにＰＭＯＳトランジスタ３１１がＯＦＦ状態となるこ
とで、ゲート電極３０３の電位（ＶDD＋Ｖm−Ｖin）、
ゲート電極３０４の電位（ＶDD＋Ｖin−Ｖm）のうち大
きな電位が出力されるのである。これにより、入力に対
して互いに差分をとり、その結果のうち小さな電位が出
力されるのである。これにより、入力に対して互いに差
分をとった後ＶDDから引き、その結果のうち小さな値を
出力することが出来るので、最小値を検出したことにな
る。そして、最終的な出力結果Ｖoutを数式で表すと、
｜ＶDD−（Ｖin−Ｖm）｜となる。
【００５６】ここでは、例えば入力電極３１７の結合容
量Ｃ1と入力電極３１８の結合容量Ｃ2の比を６：１０と
し、同じく入力電極３１９の結合容量Ｃ3と入力電極３
２０の結合容量Ｃ4の比を６：１０とする。また、入力
電極３２９の入力電位を２Ｖ、接地電極３３０の接地電
位を０Ｖ、電源電極３３１の電源電位を５Ｖとして考え
る。この時、結合容量比Ｃ1：Ｃ2、Ｃ3：Ｃ4により表現
される電圧は先に述べた数式により３．１２５Ｖとな
る。まず、スイッチ素子３２１を導通することで入力電
極３１７に入力電極３２９の電位２Ｖを入力するととも
に、スイッチ素子３２３を導通させることで入力電極３
１８に入力電極３２９の電位２Ｖを入力する。また、ス
イッチ素子３２８を導通させることで入力電極３１９に
接 地電極３３０の電位０Ｖを入力するとともに、スイ
ッチ素子３２６を導通させることで入力電極３２０に電
源電極３３１の電位５Ｖを入力することで、アナログ電
圧３．１２５Ｖを表現する。
【００５７】その時、ゲート電極３０３，３０４はそれ
ぞれＰＭＯＳトランジスタ３１３，３１５を導通させる
ことで接地電位０Ｖと等しくしておく。
【００５８】１０ＮＳＥＣたったあと、ＰＭＯＳトラン
ジスタ３１３，３１５を遮断し、ゲート電極３０３，３
０４を電気的にフローティング状態にし、ゲート電極３
０３，３０４をそれぞれ電源電位５Ｖに保っておく。そ
して、２ＮＳＥＣたったあとスイッチ素子３２１，３２
３，３２６，３２８をＯＦＦ状態とし、ともにスイッチ
素子３２２，３２４，３２５，３２７をＯＮ状態とする
ことで入力電極３２９の電位２Ｖを入力電極３１９，３
２０に、接地電極３３０の接地電位０Ｖを入力電極３１
７に、電源電極３３１の電源電位５Ｖを入力電極３１８
にそれぞれ入力する。
【００５９】この時、ゲート電極３０３の電位ははじめ
２Ｖ入力されていたのが次に３．１２５Ｖ入力されたこ
とで、その差の１．１２５Ｖだけゲート電極３０３が引
き上げられ６．１２５Ｖとなる。一方、ゲート電極３０
４の電位ははじめ３．１２５Ｖ入力されたいたのが次に
２Ｖ入力されたことで、その差の１．１２５Ｖだけゲー
ト電極３０４の電位が引き下げられ３．８７５Ｖとな
る。しかし、実際にはＰＭＯＳトランジスタ３１５を構
成しているＰＮ接合が順バイアスになるので、５Ｖから
ビルトインポテンシャル分までしか上がらないが、回路
上問題にはならない。
【００６０】最後に、出力動作でＰＭＯＳトランジスタ
３１１をＯＦＦ状態とし、ＮＭＯＳトランジスタ３０７
をＯＮ状態とすることでＰＭＯＳトランジスタ３０１，
３０２がソースフォロワ回路として動作し、ゲート電極
３０３，３０４のうち小さな電位を保っているゲート電
極３０３の電位３．８７５Ｖが出力される。
【００６１】ここで、具体的な例として、入力電極３２
９の電位を２Ｖ、接地電極３３０の電位を０Ｖ、電源電
極３３１の電位を５Ｖとして扱ったが、もちろん任意の
アナログ値で演算可能であることは言うまでもない。ま
た、ゲート電極３０３に容量結合する入力電極３１７，
３１８の結合容量（Ｃ1，Ｃ2）の比を６：１０とし、ゲ
ート電極３０４に容量結合する入力電極３１９，３２０
の結合容量（Ｃ3，Ｃ4）の比を６：１０として扱った
が、もちろん任意の比で演算可能であることは言うまで
もない。
【００６２】ここで、ＰＭＯＳトランジスタ３１１，３
１３，３１５をスイッチ素子として用いているが、その
代わりにＮＭＯＳトランジスタ、ＣＭＯＳ構成のトラン
スミッションゲートなどを他のスイッチ素子として用い
ても何ら問題は生じない。また、ＰＭＯＳトランジスタ
について、ここではスイッチ素子を用いているがスイッ
チ素子の代わりに抵抗、コンデンサを用いても何ら問題
は生じない。また、接地電位３１２についてもここでは
回路設計上便宜を図るため０Ｖとしたが、接地電位を０
Ｖ以外のほかの電圧としても、本発明の効果に影響を与
えるものではない。
【００６３】また、ここではゲート電極３０３，３０４
に容量結合する入力電極を２つとし、その比によりアナ
ログ電圧を表現していたが、ゲート電極に容量結合する
入力電極の数を任意の数としそれらの入力電極に適当な
電位を加えることで、任意のアナログ電圧を表現するこ
とができ、かつ入力信号との差分絶対値を演算すること
が出来ることは言うまでもない。
【００６４】以上述べたように、本発明の回路では、入
力を入れ替えること、ゲート電極に容量結合する入力端
子の結合容量比によりアナログ電圧を表現することと、
ゲート電極３０３，３０４にスイッチ素子３１３，３１
５をつけゲート電極３０３，３０４を電源電位と等しく
したり電気的にフローティング状態とすることで、入力
データについて互いの差分をとりＶDDから引き算を行な
うことができ、またその結果の中から小さな値を選びだ
すことが出来るため最終的に入力されたデータとの一致
度を高精度で演算できる回路を実現できた。
【００６５】現在、このようなアナログ値で表される入
力データについて互いの一致度をもとめ最も一致度の高
いデータを選びだすといった情報処理を行なうには、ま
ずアナログ値のデータをＡ／Ｄ変換し、その後コンピュ
ータにより膨大な四則演算を行なわなければならず、実
時間で結果を出すことは不可能である。しかし、今回発
明した半導体演算回路を用いれば図３に示したような簡
単な回路で実現でき、しかも高速で演算を行なうことが
出来る。従って、本発明は今まで実現できなかったこと
を実現できたという意味で、大変有意義なものである。
【００６６】（実施例３）図４は、第３の実施例を示す
回路図である。この実施例は第１の実施例とほとんど同
じ構成をしている。従って、変化したところの構成及び
動作原理のみ説明を行なう。
【００６７】電荷キャンセルトランジスタ４０１はここ
ではＮＭＯＳトランジスタであり、ソースとドレインは
直接接続されている。そして電荷キャンセルトランジス
タ４０１をＮＭＯＳトランジスタ１０１のゲート電極に
接続されている。この電荷キャンセルトランジスタ４０
１のゲート幅がここでは例えば、ＮＭＯＳトランジスタ
１１３のゲート幅の半分になるように、またその他の条
件については全く同じになるように設計されている。
【００６８】動作としては、ＮＭＯＳトランジスタ１１
３がＯＮ状態の時には電荷キャンセルトランジスタ４０
１はＯＦＦ状態であり、ＮＭＯＳトランジスタ１１３が
ＯＦＦ状態の時には電荷キャンセルトランジスタ４０１
はＯＮ状態となる。つまり、ＯＮ状態、ＯＦＦ状態が互
いに正反対になるように構成されている。
【００６９】電荷キャンセルトランジスタ４０２はここ
ではＮＭＯＳトランジスタであり、ソースとドレインは
直接接続されている。そして電荷キャンセルトランジス
タ４０２をＮＭＯＳトランジスタ１０２のゲート電極に
接続されている。この電荷キャンセルトランジスタ４０
２のゲート幅がここでは例えば、ＮＭＯＳトランジスタ
１１５のゲート幅の半分になるように、またその他の条
件については全く同じになるように設計されている。
【００７０】動作としては、ＮＭＯＳトランジスタ１１
５がＯＮ状態の時には電荷キャンセルトランジスタ４０
２はＯＦＦ状態であり、ＮＭＯＳトランジスタ１１５が
ＯＦＦ状態の時には電荷キャンセルトランジスタ４０２
はＯＮ状態となる。つまり、ＯＮ状態、ＯＦＦ状態が互
いに正反対になるように構成されている。
【００７１】電荷キャンセルトランジスタ４０３はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０３は入力電極１１７
に接続されている。この電荷キャンセルトランジスタ４
０３について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２１のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００７２】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２１がＯＮ状態の時、電荷キャンセル
トランジスタ４０３はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２１がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０３はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０３とＣＭＯＳ
構成のトランスミッションゲート１２１のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００７３】電荷キャンセルトランジスタ４０４はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０４は入力電極１１７
に接続されている。この電荷キャンセルトランジスタ４
０４について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２２のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００７４】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２２がＯＮ状態の時、電荷キャンセル
トランジスタ４０４はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２２がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０４はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０４とＣＭＯＳ
構成のトランスミッションゲート１２２のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００７５】電荷キャンセルトランジスタ４０５はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０５は入力電極１１８
に接続されている。この電荷キャンセルトランジスタ４
０５について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２３のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００７６】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２３がＯＮ状態の時、電荷キャンセル
トランジスタ４０５はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２３がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０５はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０５とＣＭＯＳ
構成のトランスミッションゲート１２３のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００７７】電荷キャンセルトランジスタ４０６はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０６は入力電極１１８
に接続されている。この電荷キャンセルトランジスタ４
０６について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２４のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００７８】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２４がＯＮ状態の時、電荷キャンセル
トランジスタ４０６はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２４がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０６はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０６とＣＭＯＳ
構成のトランスミッションゲート１２４のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００７９】電荷キャンセルトランジスタ４０７はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０７は入力電極１２０
に接続されている。この電荷キャンセルトランジスタ４
０７について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２５のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００８０】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２５がＯＮ状態の時、電荷キャンセル
トランジスタ４０７はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２５がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０７はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０７とＣＭＯＳ
構成のトランスミッションゲート１２５のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００８１】電荷キャンセルトランジスタ４０８はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０８は入力電極１２０
に接続されている。この電荷キャンセルトランジスタ４
０８について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２６のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００８２】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２６がＯＮ状態の時、電荷キャンセル
トランジスタ４０８はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２６がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０８はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０８とＣＭＯＳ
構成のトランスミッションゲート１２６のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００８３】電荷キャンセルトランジスタ４０９はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０９は入力電極１１９
に接続されている。この電荷キャンセルトランジスタ４
０９について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート１２７のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００８４】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２７がＯＮ状態の時、電荷キャンセル
トランジスタ４０９はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２７がＯＦＦ状態の時、
電荷キャンセルトランジスタ４０９はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４０９とＣＭＯＳ
構成のトランスミッションゲート１２７のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００８５】電荷キャンセルトランジスタ４１０はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ４０１０は入力電極１１
９に接続されている。この電荷キャンセルトランジスタ
４１０について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここ
ではＣＭＯＳ構成のトランスミッションゲート１２８の
ＰＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよ
うに、またその他の条件については全く同じになるよう
に設計されている。
【００８６】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート１２８がＯＮ状態の時、電荷キャンセル
トランジスタ４１０はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート１２８がＯＦＦ状態の時、
電荷キャンセルトランジスタ４１０はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ４１０とＣＭＯＳ
構成のトランスミッションゲート１２８のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【００８７】電荷キャンセルトランジスタ４０１，４０
２，４０３，４０４，４０５，４０６，４０７，４０
８，４０９，４１０を図４のように接続するのは、１１
３，１１５，１２１，１２２，１２３，１２４，１２
５，１２６，１２７，１２８のスイッチ素子をＰＭＯ
Ｓ、ＮＭＯＳなどで実現した時にある問題が生じるから
である。トランジスタをスイッチとして用いた場合、そ
のＯＮ状態ＯＦＦ状態を決めるのはそのトランジスタの
ゲート電極に与えられる電圧信号である。その電圧信号
を０Ｖから５Ｖまで変化させることにより、トランジス
タがＯＮ状態であるかＯＦＦ状態であるかが決定され
る。
【００８８】問題はそのゲート電極に与えられる信号が
切り替わる時、例えばＮＭＯＳについて考えてみると５
Ｖから０Ｖへ変化してトランジスタがＯＮ状態からＯＦ
Ｆ状態へ移行する時、ＮＭＯＳトランジスタのチャネル
にたまっていた電荷の一部がスイッチをつないでいる両
方の電極に流れだしてしまい、出力側の電位を若干であ
るが変動させてしまうことである。出力側の電位が変動
すると演算結果の誤差につながってしまい、正確な演算
が出来なくなってしまう怖れがある。ここで出力側の電
位とはゲート電極１０３，１０４、入力電極１１７，１
１８，１１９，１２０のことである。
【００８９】この問題の解決方法としては、回路中のス
イッチ素子に与えるクロック電圧について、例えば５Ｖ
から０Ｖへクロック電圧が変化する時間が長ければほと
んど問題がないが、回路全体の動作速度を速めようとす
るとどうしてもクロック電圧が変化する時間を短くしな
いと対応できない。変化する時間が短くなると出力側に
はトランジスタのチャネルから現われた電荷の影響がま
すます大きくなってしまうのである。従って、ある程度
以上の高速化は望めなくなってしまうのである。
【００９０】この問題をクロックフィードスルーという
のだが、この問題に関して現在出力側に現われてくる電
荷の量は一般的にスイッチトランジスタのチャネルにた
まっていた電荷のちょうど半分の大きさであるといわれ
ている。
【００９１】従って、もしここでゲート幅が半分でしか
もソースとドレインをつないだトランジスタを出力側に
接地し、スイッチトランジスタとＯＮ状態、ＯＦＦ状態
になるタイミングを反対にしておけば、ちょうどスイッ
チトランジスタがＯＦＦ状態になる時に出力側に現われ
てきた電荷を電荷キャンセルトランジスタのチャネルで
ＯＮ状態になる課程で吸収することができ、また、スイ
ッチトランジスタがＯＮ状態になる時には電荷キャンセ
ルトランジスタのチャネルからＯＦＦ状態になる課程で
現われてきた電荷をスイッチトランジスタのチャネルに
よって吸収することが出来るため、このクロックフィー
ドスルーの問題が解決できるのである。
【００９２】従って、より高精度にアナログ演算をする
ことが可能となるのである。ただし、ここでは電荷キャ
ンセルトランジスタのゲート幅をそれぞれ対応している
スイッチ素子のトランジスタのゲート幅の半分とした
が、クロック電圧の電圧変化の時間によって出力側に現
われてくる電荷の量が現在一般的にいわれている電荷の
量と微妙に違ってくるので、必ずしもゲート幅は半分で
なければならないというわけではなく場合によって違っ
てくる。従って、電荷キャンセルトランジスタのゲート
幅は必ずしも半分とは限らず、スイッチ素子に対応した
大きさをとる。
【００９３】（第４の実施例）図５は、第４の実施例を
示す図である。この実施例は第２の実施例とほとんど同
じ構成をしている。従って、変化したところの構成及び
動作原理のみ説明を行なう。
【００９４】電荷キャンセルトランジスタ５０１はここ
ではＰＭＯＳトランジスタであり、ソースとドレインは
直接接続されている。そして電荷キャンセルトランジス
タ５０１をＰＭＯＳトランジスタ３０１のゲート電極に
接続されている。この電荷キャンセルトランジスタ５０
１のゲート幅がここでは例えば、ＰＭＯＳトランジスタ
３１３のゲート幅の半分になるように、またその他の条
件については全く同じになるように設計されている。
【００９５】動作としては、ＰＭＯＳトランジスタ３１
３がＯＮ状態の時には電荷キャンセルトランジスタ５０
１はＯＦＦ状態であり、ＰＭＯＳトランジスタ３１３が
ＯＦＦ状態の時には電荷キャンセルトランジスタ５０１
はＯＮ状態となる。つまり、ＯＮ状態、ＯＦＦ状態が互
いに正反対になるように構成されている。
【００９６】電荷キャンセルトランジスタ５０２はここ
ではＰＭＯＳトランジスタであり、ソースとドレインは
直接接続されている。そして電荷キャンセルトランジス
タ５０２をＰＭＯＳトランジスタ３０２のゲート電極に
接続されている。この電荷キャンセルトランジスタ５０
２のゲート幅がここでは例えば、ＰＭＯＳトランジスタ
３１５のゲート幅の半分になるように、またその他の条
件については全く同じになるように設計されている。
【００９７】動作としては、ＰＭＯＳトランジスタ３１
５がＯＮ状態の時には電荷キャンセルトランジスタ５０
２はＯＦＦ状態であり、ＰＭＯＳトランジスタ３１５が
ＯＦＦ状態の時には電荷キャンセルトランジスタ５０２
はＯＮ状態となる。つまり、ＯＮ状態、ＯＦＦ状態が互
いに正反対になるように構成されている。
【００９８】電荷キャンセルトランジスタ５０３はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０３は入力電極３１７
に接続されている。この電荷キャンセルトランジスタ５
０３について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２１のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【００９９】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２１がＯＮ状態の時、電荷キャンセル
トランジスタ５０３はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２１がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０３はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０３とＣＭＯＳ
構成のトランスミッションゲート３２１のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１００】電荷キャンセルトランジスタ５０４はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０４は入力電極３１７
に接続されている。この電荷キャンセルトランジスタ５
０４について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２２のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１０１】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２２がＯＮ状態の時、電荷キャンセル
トランジスタ５０４はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２２がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０４はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０４とＣＭＯＳ
構成のトランスミッションゲート３２２のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１０２】電荷キャンセルトランジスタ５０５はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０５は入力電極３１８
に接続されている。この電荷キャンセルトランジスタ５
０５について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２３のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１０３】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２３がＯＮ状態の時、電荷キャンセル
トランジスタ５０５はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２３がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０５はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０５とＣＭＯＳ
構成のトランスミッションゲート３２３のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１０４】電荷キャンセルトランジスタ５０６はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０６は入力電極３１８
に接続されている。この電荷キャンセルトランジスタ５
０６について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２４のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１０５】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２４がＯＮ状態の時、電荷キャンセル
トランジスタ５０６はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２４がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０６はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０６とＣＭＯＳ
構成のトランスミッションゲート３２４のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１０６】電荷キャンセルトランジスタ５０７はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０７は入力電極３２０
に接続されている。この電荷キャンセルトランジスタ５
０７について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２５のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１０７】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２５がＯＮ状態の時、電荷キャンセル
トランジスタ５０７はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２５がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０７はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０７とＣＭＯＳ
構成のトランスミッションゲート３２５のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１０８】電荷キャンセルトランジスタ５０８はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０８は入力電極３２０
に接続されている。この電荷キャンセルトランジスタ５
０８について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２６のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１０９】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２６がＯＮ状態の時、電荷キャンセル
トランジスタ５０８はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２６がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０８はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０８とＣＭＯＳ
構成のトランスミッションゲート３２６のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１１０】電荷キャンセルトランジスタ５０９はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５０９は入力電極３１９
に接続されている。この電荷キャンセルトランジスタ５
０９について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２７のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１１１】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２７がＯＮ状態の時、電荷キャンセル
トランジスタ５０９はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２７がＯＦＦ状態の時、
電荷キャンセルトランジスタ５０９はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５０９とＣＭＯＳ
構成のトランスミッションゲート３２７のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１１２】電荷キャンセルトランジスタ５１０はＮＭ
ＯＳ、ＰＭＯＳ両方のソースとドレインを接続されてい
るＣＭＯＳ構成のトランスミッションゲートであり、こ
の電荷キャンセルトランジスタ５１０は入力電極３１９
に接続されている。この電荷キャンセルトランジスタ５
１０について、ＰＭＯＳ、ＮＭＯＳのゲート幅はここで
はＣＭＯＳ構成のトランスミッションゲート３２８のＰ
ＭＯＳ、ＮＭＯＳのゲート幅のちょうど半分になるよう
に、またその他の条件については全く同じになるように
設計されている。
【０１１３】動作としては、ＣＭＯＳ構成のトランスミ
ッションゲート３２８がＯＮ状態の時、電荷キャンセル
トランジスタ５１０はＯＦＦ状態であり、ＣＭＯＳ構成
のトランスミッションゲート３２８がＯＦＦ状態の時、
電荷キャンセルトランジスタ５１０はＯＮ状態となる。
つまり、電荷キャンセルトランジスタ５１０とＣＭＯＳ
構成のトランスミッションゲート３２８のＯＮ、ＯＦＦ
状態は互いに正反対になるように構成されている。
【０１１４】電荷キャンセルトランジスタ５０１，５０
２，５０３，５０４，５０５，５０６，５０７，５０
８，５０９，５１０を図５のように接続するのは、３１
３，３１５，３２１，３２２，３２３，３２４，３２
５，３２６，３２７，３２８のスイッチ素子をＰＭＯ
Ｓ、ＮＭＯＳなどで実現した時にある問題が生じるから
である。トランジスタをスイッチとして用いた場合、そ
のＯＮ状態ＯＦＦ状態を決めるのはそのトランジスタの
ゲート電極に与えられる電圧信号である。その電圧信号
を０Ｖから５Ｖまで変化させることにより、トランジス
タがＯＮ状態であるかＯＦＦ状態であるかが決定され
る。
【０１１５】問題はそのゲート電極に与えられる信号が
切り替わる時、例えばＮＭＯＳについて考えてみると５
Ｖから０Ｖへ変化してトランジスタがＯＮ状態からＯＦ
Ｆ状態へ移行する時、ＮＭＯＳトランジスタのチャネル
にたまっていた電荷の一部がスイッチをつないでいる両
方の電極に流れだしてしまい、出力側の電位を若干であ
るが変動させてしまうことである。出力側の電位が変動
すると演算結果の誤差につながってしまい、正確な演算
が出来なくなってしまう怖れがある。ここで出力側の電
位とはゲート電極３０３，３０４、入力電極３１７，３
１８，３１９，３２０のことである。
【０１１６】この問題の解決方法としては、回路中のス
イッチ素子に与えるクロック電圧について、例えば５Ｖ
から０Ｖへクロック電圧が変化する時間が長ければほと
んど問題がないが、回路全体の動作速度を速めようとす
るとどうしてもクロック電圧が変化する時間を短くしな
いと対応できない。変化する時間が短くなると出力側に
はトランジスタのチャネルから現われた電荷の影響がま
すます大きくなってしまうのである。従って、ある程度
以上の高速化は望めなくなってしまうのである。
【０１１７】この問題をクロックフィードスルーという
のだが、この問題に関して現在出力側に現われてくる電
荷の量は一般的にスイッチトランジスタのチャネルにた
まっていた電荷のちょうど半分の大きさであるといわれ
ている。
【０１１８】従って、もしここでゲート幅が半分でしか
もソースとドレインをつないだトランジスタを出力側に
接地し、スイッチトランジスタとＯＮ状態、ＯＦＦ状態
になるタイミングを反対にしておけば、ちょうどスイッ
チトランジスタがＯＦＦ状態になる時に出力側に現われ
てきた電荷を電荷キャンセルトランジスタのチャネルで
ＯＮ状態になる課程で吸収することができ、また、スイ
ッチトランジスタがＯＮ状態になる時には電荷キャンセ
ルトランジスタのチャネルからＯＦＦ状態になる課程で
現われてきた電荷をスイッチトランジスタのチャネルに
よって吸収することが出来るため、このクロックフィー
ドスルーの問題が解決できるのである。
【０１１９】従って、より高精度にアナログ演算をする
ことが可能となるのである。ただし、ここでは電荷キャ
ンセルトランジスタのゲート幅をそれぞれ対応している
スイッチ素子のトランジスタのゲート幅の半分とした
が、クロック電圧の電圧変化の時間によって出力側に現
われてくる電荷の量が現在一般的にいわれている電荷の
量と微妙に違ってくるので、必ずしもゲート幅は半分で
なければならないというわけではなく場合によって違っ
てくる。従って、電荷キャンセルトランジスタのゲート
幅は必ずしも半分とは限らず、スイッチ素子に対応した
大きさをとる。
【０１２０】（第５の実施例）図６は、第５の実施例を
示す回路図である。この実施例は第１の実施例とほとん
ど同じ構成をしている。第１の実施例では、ＮＭＯＳト
ランジスタ１０１，１０２のソース１０９，１１０が互
いに接続されＮＭＯＳをスイッチ素子として介して接地
電位１１２に接続されていたが、ここではスイッチ素子
の代わりに電流源６０１を介して接地電位１１２に接続
されている。基本的な動作は実施例１の場合と同じなの
で、変化したところの構成及び動作原理について述べ
る。
【０１２１】ここでは、ＮＭＯＳトランジスタ１０１，
１０２のソース１０９，１１０が互いに接続され電流源
６０１を介して接地電位１１２に接続されている。
【０１２２】動作としては、ここでは実施例１と同じよ
うに動作させ、ゲート電極１０３，１０４の電位をそれ
ぞれ入力電圧の差分の値にする。その後、スイッチ素子
１０７をＯＮ状態としゲート電極１０３，１０４の電位
の大きいほうの電位が、電流源６０１により流れた電流
分の電圧効果分だけ下がってＶoutとして出力される。
【０１２３】電流源６０１を設けず、実施例１にあるよ
うなスイッチ素子１１１を用いて演算を行なうと出力
端子が、出力動作時にフローティングとなり、またソー
ス・フォロワ動作をすることで演算結果を出力していた
ので、動作速度が遅いという問題があった。ここでは、
スイッチ素子の代わりに電流源６０１を用いることによ
り、常に電流をある一定値流しているので、非常に早い
応答速度を得ることが出来る。
【０１２４】常に電流を流すことにより、消費電力の問
題が生じる可能性もあるが、これは設計段階において、
非常に微少な電流を流すことにすれば、何も問題は生じ
ない。
【０１２５】また、ここでは入力信号の切り替えに使用
するスイッチ素子に電荷キャンセルトランジスタを全く
設けない回路構成をあげているが、より高精度な演算を
行なうために電荷キャンセルトランジスタを設けた回路
を構成してもよいことは言うまでもない。
【０１２６】これにより、出力端子をフローティングに
なる時に問題となる応答速度の遅さを解決し、かつ高精
度なアナログ演算を実現することができた。
【０１２７】（第６の実施例）図７は、第６の実施例を
示す回路図である。この実施例は第２の実施例とほとん
ど同じ構成をしている。第２の実施例では、ＰＭＯＳト
ランジスタ３０１，３０２のソース３０９，３１０が互
いに接続されＰＭＯＳをスイッチ素子として介して電源
電位３１２に接続されていたが、ここではスイッチ素子
の代わりに電流源７０１を介して電源電位３１２に接続
されている。基本的な動作は実施例１の場合と同じなの
で、変化したところの構成及び動作原理について述べ
る。
【０１２８】ここでは、ＰＭＯＳトランジスタ３０１，
３０２のソース３０９，３１０が互いに接続され電流源
７０１を介して電源電位１１２に接続されている。
【０１２９】動作としては、ここでは実施例３と同じよ
うに動作させ、ゲート電極３０３，３０４の電位をそれ
ぞれ入力電圧の差分を電源電位（ＶDD）から引いた値に
する。その後、スイッチ素子３０７をＯＮ状態としゲー
ト電極３０３，３０４の電位の小さいほうの電位が、電
流源７０１により流れた電流分の電圧効果分だけ上がっ
てＶoutとして出力される。
【０１３０】電流源７０１を設けず、実施例３にあるよ
うなスイッチ素子３１１を用いて演算を行なうと出力端
子が、出力動作時にフローティングとなり、またソース
・フォロワ動作をすることで演 算結果を出力していた
ので、動作速度が遅いという問題があった。ここでは、
スイッチ素子の代わりに電流源７０１を用いることによ
り、常に電流をある一定値流しているので、非常に早い
応答速度を得ることが出来る。
【０１３１】常に電流を流すことにより、消費電力の問
題が生じる可能性もあるが、これは設計段階において、
非常に微少な電流を流すことにすれば、何も問題は生じ
ない。
【０１３２】また、ここでは入力信号の切り替えに使用
するスイッチ素子に電荷キャンセルトランジスタを全く
設けない回路構成をあげているが、より高精度な演算を
行なうために電荷キャンセルトランジスタを設けた回路
を構成してもよいことは言うまでもない。
【０１３３】これにより、出力端子をフローティングに
なる時に問題となる応答速度の遅さを解決し、かつ高精
度なアナログ演算を実現することができた。
【０１３４】（第７の実施例）図８は、第７の実施例を
示す回路図である。この実施例では、実施例１で述べた
回路（ＲＯＭ型差分絶対値回路）を複数並べそれぞれの
ＮＭＯＳトランジスタのソース電極を互いに接続してい
る。ここでは、この回路の入力データ数は１種類として
いるが、それぞれのＮＭＯＳトランジスタのゲート電極
に容量結合している端子の結合容量の比が３種類となっ
ている。これは実施例１からも明らかなように、入力デ
ータ数が２つの場合、差分を行なうＮＭＯＳトランジス
タが２つ必要である。従って、入力データ数が３つ以上
になった場合、３つの中から２つをもれなく選び出して
それぞれについて差分絶対値をとるので、3Ｃ2＝６の計
算から３組のＲＯＭ型差分絶対値回路を用いて実現でき
るのである。
【０１３５】この回路はここでは例えばＮＭＯＳトラン
ジスタ８０１，８０２，８０３，８０４，８０５，８０
６のそれぞれのソース電極８０７，８０８，８０９，８
１０，８１１，８１２をすべて接続し、ＮＭＯＳトラン
ジスタ８１３をスイッチ素子として介して接地電位８１
４に接続されている。また、ＮＭＯＳトランジスタ８０
１，８０２，８０３，８０４，８０５，８０６のドレイ
ン電極８１６，８１７，８１８，８１９，８２０，８２
１はそれぞれ接続され、ＰＭＯＳトランジスタ８２２を
スイッチ素子として介して電源電位８２３に接続されて
いる。ソース電極８０７，８０８，８０９，８１０，８
１１，８１２を例えば外部容量負荷８１５に接続するこ
とでこの回路の演算結果を外部に出力として読みだすこ
とができる。また、この回路では、ＮＭＯＳトランジス
タ８０１，８０２のそれぞれのゲート電極に入力端子８
２４，８２５，８２６，８２７が容量Ｃ1，Ｃ2，Ｃ3，
Ｃ4でそれぞれ容量結合されており、結合容量比はＣ1／
Ｃ2＝Ｃ3／Ｃ4となっており、ＮＭＯＳトランジスタ８
０３，８０４のそれぞれのゲート電極に入力端子８２
８，８２９，８３０，８３１が容量Ｃ5，Ｃ6，Ｃ7，Ｃ8
でそれぞれ容量結合されており、結合容量比はＣ5／Ｃ6
＝Ｃ7／Ｃ8となっており、ＮＭＯＳトランジスタ８０
５，８０６のそれぞれのゲート電極に入力端子８３２，
８３３，８３４，８３５が容量Ｃ9，Ｃ10，Ｃ11，Ｃ12
でそれぞれ容量結合されており、結合容量比はＣ9／Ｃ
10＝Ｃ11／Ｃ12となっている。
【０１３６】回路動作は例えばここでは、ＮＭＯＳ８０
１，８０２の組における容量結合の比で表現されるアナ
ログ電圧をＶmx、ＮＭＯＳ８０３，８０４の組における
容量結合の比で表現されるアナログ電圧をＶmy、ＮＭＯ
Ｓ８０５，８０６の組における容量結合の比で表現され
るアナログ電圧をＶmzとすると、この回路での入力電圧
の組み合わせは、（Ｖin，Ｖmx）、（Ｖin，Ｖmy）、
（Ｖin，Ｖmz）となる。それぞれの組についての回路の
具体的な動作原理は実施例１で述べた動作原理と同じで
あるのでここでは省略する。この実施例の中ではそれぞ
れの組の回路での演算結果｜Ｖin−Ｖmx｜、｜Ｖin−Ｖ
my｜、｜Ｖin−Ｖmz｜の中から最大値が出力される。
【０１３７】また、必要な回路数は入力データの数によ
り、入力データ数をＮとすると実施例１で述べた回路を
一組の回路とするとNＣ2／２で計算される数の組だけ必
要となる。
【０１３８】これにより、入力データ数を２つだけでは
なくそれ以上のデータ数を扱うことができ、多くのデー
タの中からもっとも似かよった２つのデータを高速でし
かも高精度で選び出すことが出来る。
【０１３９】ここでは、外部から入力するデータ数を１
種類とし、ＮＭＯＳトランジスタのゲート電極に容 量
結合する入力端子の結合容量の比で決まるアナログ電圧
の種類を３種類ある例を挙げたが、入力端子の結合容量
の比で決まるアナログ電圧の種類を１種類とし、外部か
ら入力するデータ数を３種類としても何ら問題がないの
は言うまでもない。
【０１４０】また、ここでは、個別の組の回路として実
施例１で述べたＲＯＭ型差分絶対値回路を用いたが、他
に実施例３、実施例５で述べた回路を用いても問題がな
いのは言うまでもない。
【０１４１】（第８の実施例）図９は、第８の実施例を
示す回路図である。この実施例では、実施例２で述べた
回路（ＲＯＭ型差分絶対値回路）を複数並べそれぞれの
ＰＭＯＳトランジスタのソース電極を互いに接続してい
る。ここでは、この回路の入力データ数は１種類として
いるが、それぞれのＰＭＯＳトランジスタのゲート電極
に容量結合している端子の結合容量の比が３種類となっ
ている。これは実施例２からも明らかなように、入力デ
ータ数が２つの場合、差分を行なうＰＭＯＳトランジス
タが２つ必要である。従って、入力データ数が３つ以上
になった場合、３つの中から２つをもれなく選び出して
それぞれについて差分絶対値をとるので、3Ｃ2＝６の計
算から３組のＲＯＭ型差分絶対値回路を用いて実現でき
るのである。
【０１４２】この回路はここでは例えばＰＭＯＳトラン
ジスタ９０１，９０２，９０３，９０４，９０５，９０
６のそれぞれのソース電極９０７，９０８，９０９，９
１０，９１１，９１２をすべて接続し、ＰＭＯＳトラン
ジスタ９１３をスイッチ素子として介して電源電位９１
４に接続されている。また、ＰＭＯＳトランジスタ９０
１，９０２，９０３，９０４，９０５，９０６のドレイ
ン電極９１６，９１７，９１８，９１９，９２０，９２
１はそれぞれ接続され、ＮＭＯＳトランジスタ９２２を
スイッチ素子として介して接地電位９２３に接続されて
いる。ソース電極９０７，９０８，９０９，９１０，９
１１，９１２を例えば外部容量負荷９１５に接続するこ
とでこの回路の演算結果を外部に出力として読みだすこ
とができる。また、この回路では、ＰＭＯＳトランジス
タ９０１，９０２のそれぞれのゲート電極に入力端子９
２４，９２５，９２６，９２７が容量Ｃ1，Ｃ2，Ｃ3，
Ｃ4でそれぞれ容量結合されており、結合容量比はＣ1／
Ｃ2＝Ｃ3／Ｃ4となっており、ＰＭＯＳトランジスタ９
０３，９０４のそれぞれのゲート電極に入力端子９２
８，９２９，９３０，９３１が容量Ｃ5，Ｃ6，Ｃ7，Ｃ8
でそれぞれ容量結合されており、結合容量比はＣ5／Ｃ6
＝Ｃ7／Ｃ8となっており、ＰＭＯＳトランジスタ９０
５，９０６のそれぞれのゲート電極に入力端子９３２，
９３３，９３４，９３５が容量Ｃ9，Ｃ10，Ｃ11，Ｃ12
でそれぞれ容量結合されており、結合容量比はＣ9／Ｃ
10＝Ｃ11／Ｃ12となっている。
【０１４３】回路動作は例えばここでは、ＰＭＯＳ９０
１，９０２の組における容量結合の比で表現されるアナ
ログ電圧をＶmx、ＰＭＯＳ９０３，９０４の組における
容量結合の比で表現されるアナログ電圧をＶmy、ＰＭＯ
Ｓ９０５，９０６の組における容量結合の比で表現され
るアナログ電圧をＶmzとすると、この回路での入力電圧
の組み合わせは、（Ｖin，Ｖmx）、（Ｖin，Ｖmy）、
（Ｖin，Ｖmz）となる。それぞれの組についての回路の
具体的な動作原理は実施例２で述べた動作原理と同じで
あるのでここでは省略する。この実施例の中ではそれぞ
れの組の回路での演算結果｜ＶDD＋（Ｖin−Ｖmx）｜、
｜ＶDD＋（Ｖin−Ｖmy）｜、｜ＶDD＋（Ｖin−Ｖmz）｜
の中から最小値が出力される。
【０１４４】また、必要な回路数は入力データの数によ
り、入力データ数をＮとすると実施例１で述べた回路を
一組の回路とするとNＣ2／２で計算される数の組だけ必
要となる。
【０１４５】これにより、入力データ数を２つだけでは
なくそれ以上のデータ数を扱うことができ、多くのデー
タの中からもっとも似かよった２つのデータを高速でし
かも高精度で選び出すことが出来る。
【０１４６】ここでは、外部から入力するデータ数を１
種類とし、ＰＭＯＳトランジスタのゲート電極に容量結
合する入力端子の結合容量の比で決まるアナログ電圧の
種類を３種類ある例を挙げたが、入力端子の結合容量の
比で決まるアナログ電圧の種類を１種類とし、外部から
入力するデータ数を３種類としても何ら問題がないのは
言うまでもない。
【０１４７】また、ここでは、個別の組の回路として実
施例１で述べたＲＯＭ型差分絶対値回路を用いたが、他
に実施例４、実施例６で述べた回路を用いても問題がな
いのは言うまでもない。
【０１４８】（第９の実施例）図１０は、第９の実施例
を示す回路図である。この実施例では、ここでは実施例
１に示した回路を複数並べ、それぞれの出力を電極１０
０１に容量結合している。これにより、それぞれの回路
で演算した結果を平均化することができる。
【０１４９】この実施例での回路構成を述べる。実施例
１で示した回路（ＲＯＭ型差分絶対値回路）を複数に並
べている。差分絶対値回路のそれぞれの出力の電極１０
０２，１００３，１００４は電極１００１に容量Ｃ1，
Ｃ2，Ｃ3で容量結合している。この容量Ｃ1，Ｃ2，Ｃ3
はここではすべて等しくされている。
【０１５０】これにより、それぞれの２つのデータがど
のくらい似かよっているのかが演算でき、しかもそれら
の演算結果を平均化することができるので、アナログ量
で表される情報を高速にかつ高精度に圧縮することがで
きる。
【０１５１】ここでは、個別の回路の組み合わせとして
実施例１で述べたＲＯＭ型差分絶対値回路を用いたが、
他に個別の回路として、実施例３、実施例５、実施例７
で述べた回路を用いてもそれぞれの目的によって使い分
ければよく、問題がないことは言うまでもない。
【０１５２】（第１０の実施例）図１１は、第１０の実
施例を示す回路図である。この実施例では、ここでは実
施例２に示した回路を複数並べ、それぞれの出力を電極
１１０１に容量結合している。これにより、それぞれの
回路で演算した結果を平均化することができる。
【０１５３】この実施例での回路構成を述べる。実施例
２で示した回路（ＲＯＭ型差分絶対値回路）を複数に並
べている。差分絶対値回路のそれぞれの出力の電極１１
０２，１１０３，１１０４は電極１１０１に容量Ｃ1，
Ｃ2，Ｃ3で容量結合している。この容量Ｃ1，Ｃ2，Ｃ3
はここではすべて等しくされている。
【０１５４】これにより、それぞれの２つのデータがど
のくらい似かよっているのかが演算でき、しかもそれら
の演算結果を平均化することができるので、アナログ量
で表される情報を高速にかつ高精度に圧縮することがで
きる。
【０１５５】ここでは、個別の回路の組み合わせとして
実施例２で述べたＲＯＭ型差分絶対値回路を用いたが、
他に個別の回路として、実施例４、実施例６、実施例８
で述べた回路を用いてもそれぞれの目的によって使い分
ければよく、問題がないことは言うまでもない。
【０１５６】（第１１の実施例）図１２は、第１１の実
施例を示す回路図である。この実施例は、例えば実施例
１で述べたＲＯＭ型差分絶対値回路を複数並べ、それぞ
れの出力をウィナーテークオール回路の入力端子に入力
することにより、それぞれのＲＯＭ型差分絶対値回路の
演算結果の中でどの結果が最も小さい値であるかを演算
する回路である。
【０１５７】このウィナーテークオール回路をＲＯＭ型
差分絶対値回路と組み合わせて用いることにより、入力
されてきたデータが今までに蓄積されていた膨大な数の
データの中のどのデータに近いかが高速で且つ高精度で
演算することができる。
【０１５８】また、ここでは例えば３つのＲＯＭ型差分
絶対値回路と３入力のウィナーテークオール回路を組み
合わせた回路構成をしているが、もちろんＲＯＭ型差分
絶対値回路をいくつ用いても、その数だけウィナーテー
クオール回路の入力数を組み合わせれば問題がないこと
は言うまでもない。さらに、この実施例のＲＯＭ型差分
絶対値回路では例えば実施例１で述べたような回路を用
いたが、これについても実施例３、実施例５、実施例
７、実施例９で述べたような回路を用いても問題がない
ことは言うまでもない。そして、ウィナーテークオール
回路についてもここでは例として以下に述べるウィナー
テークオール回路を用いたが、同じ機能を持った回路で
あれば、この実施例のウィナーテークオール回路の代わ
りに用いても問題がないことは言うまでもない。
【０１５９】ここで例として取りあげたウィナーテーク
オール回路については、例えば第１４図に示す構成を有
する回路を用いればよい。なお、図１４に示す回路は、
特開平６−５３４３１号公報に開示されている。
【０１６０】（第１２の実施例）図１３は、第１２の実
施例を示す回路図である。この実施例は、例えば実施例
２で述べたＲＯＭ型差分絶対値回路を複数並べ、それぞ
れの出力をウィナーテークオール回路の入力端子に入力
することにより、それぞれのＲＯＭ型差分絶対値回路の
演算結果の中でどの結果が最も大きい値であるかを演算
する回路である。
【０１６１】このウィナーテークオール回路をＲＯＭ型
差分絶対値回路と組み合わせて用いることにより、入力
されてきたデータが今までに蓄積されていた膨大な数の
データの中のどのデータに近いかが高速で且つ高精度で
演算することができる。
【０１６２】また、ここでは例えば３つのＲＯＭ型差分
絶対値回路と３入力のウィナーテークオール回路を組み
合わせた回路構成をしているが、もちろんＲＯＭ型差分
絶対値回路をいくつ用いても、その数だけウィナーテー
クオール回路の入力数を組み合わせれば問題がないこと
は言うまでもない。さらに、この実施例のＲＯＭ型差分
絶対値回路では例えば実施例２で述べたような回路を用
いたが、これについても実施例４、実施例６、実施例
８、実施例１０で述べたような回路を用いても問題がな
いことは言うまでもない。そして、ウィナーテークオー
ル回路についてもここでは例として以下に述べるウィナ
ーテークオール回路を用いたが、同じ機能を持った回路
であれば、この実施例のウィナーテークオール回路の代
わりに用いても問題がないことは言うまでもない。
【０１６３】ここで例として取りあげたウィナーテーク
オール回路については、例えば第１４図に示す構成を有
する回路を用いればよい。
【０１６４】
【発明の効果】本発明では、複雑な制御回路を必要とせ
ず、ゲート電極にスイッチ素子を設け、入力を入れ替え
ることにより極めて高速且つ高精度なアナログベクトル
演算が可能となった。
【図面の簡単な説明】
【図１】第１の実施例に関わる回路図である。
【図２】第１の実施例に関わる試作回路の測定結果であ
る。
【図３】第２の実施例に関わる回路図である。
【図４】第３の実施例に関わる回路図である。
【図５】第４の実施例に関わる回路図である。
【図６】第５の実施例に関わる回路図である。
【図７】第６の実施例に関わる回路図である。
【図８】第７の実施例に関わる回路図である。
【図９】第８の実施例に関わる回路図である。
【図１０】第９の実施例に関わる回路図である。
【図１１】第１０の実施例に関わる回路図である。
【図１２】第１１の実施例に関わる回路図である。
【図１３】第１２の実施例に関わる回路図である。
【図１４】本発明において好適に用いられるウィナーテ
ークオール回路の例を示す回路概念図である。
【符号の説明】
１０１，１０２ ＮＭＯＳトランジスタ、 １０３，１０４ ゲート電極、 １０５，１０６ ドレイン、 １０７ ＰＭＯＳトランジスタ、 １０８ 信号線、 １０９，１１０ ソース、 １１１，１１３，１１５ ＮＭＯＳトランジスタ、 １１２，１１４，１１６ 接地電位、 １１７，１１８，１１９，１２０ 入力電極、 １２１，１２２，１２３，１２４，１２５，１２６，１
２７，１２８ ＣＭＯＳ構成のトランスミッションゲー
ト、 １２９ 入力電極、 １３０ 接地電位、 １３１ 電源電位、 ３０１，３０２ ＰＭＯＳトランジスタ、 ３０３，３０４ ゲート電極、 ３０５，３０６ ドレイン、 ３０７ ＮＭＯＳトランジスタ、 ３０８ 信号線、 ３０９，３１０ ソース電極、 ３１１，３１３，３１５ ３１２，３１４，３１６ 接地電位、 ３１７，３１８，３１９，３２０ 入力電極、 ３２１，３２２，３２３，３２４，３２５，３２６，３
２７，３２８ ＣＭＯＳ構成のトランスミッションゲー
ト、 ３２９ 入力電極、 ３３０ 接地電位、 ３３１ 電源電位、 ４０１，４０２，４０３，４０４，４０５，４０６，４
０７，４０８，４０９，４１０ 電荷キャンセルトラン
ジスタ、 ５０１，５０２，５０３，５０４，５０５，５０６，５
０７，５０８，５０９，５１０ 電荷キャンセルトラン
ジスタ、 ６０１，７０１ 電流源、 ８０１，８０２，８０３，８０４，８０５，８０６ Ｎ
ＭＯＳトランジスタ、 ８０７，８０８，８０９，８１０，８１１，８１２ ソ
ース電極、 ８１３ ＮＭＯＳトランジスタ、 ８１４ 接地電位、 ８１５ 外部容量負荷、 ８１６，８１７，８１８，８１９，８２０，８２１ ド
レイン電極、 ８２２ ＰＭＯＳトランジスタ、 ８２３ 電源電位、 ８２４，８２５，８２６，８２７，８２８，８２９，８
３０，８３１，８３２，８３３，８３４，８３５ 入力
端子、 ９０１，９０２，９０３，９０４，９０５，９０６ Ｐ
ＭＯＳトランジスタ、 ９０７，９０８，９０９，９１０，９１１，９１２ ソ
ース電極、 ９１３ ＰＭＯＳトランジスタ、 ９１４ 電源電位、 ９１５ 外部容量負荷、 ９１６，９１７，９１８，９１９，９２０，９２１ ド
レイン電極、 ９２２ ＮＭＯＳトランジスタ、 ９２３ 接地電位、 ９２４，９２５，９２６，９２７，９２８，９２９，９
３０，９３１，９３２，９３３，９３４，９３５ 入力
端子、 １００１，１００２，１００３，１００４ 出力の電
極、 １１０１，１１０２，１１０３，１１０４ 出力の電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号 (72)発明者 中田 明良 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 譽田 正宏 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301 (72)発明者 新田 雄久 東京都文京区本郷４丁目１番４号株式会社 ウルトラクリーンテクノロジー開発研究所 内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 スイッチ素子を介して所定の電位を有す
    る信号線に接続されたゲート電極と、該ゲート電極と容
    量結合する少なくとも２つの入力電極を有するＭＯＳ型
    トランジスタのソース電極が互いに接続された２つのＭ
    ＯＳ型トランジスタからなる半導体演算回路において、 第１のＭＯＳ型トランジスタの第１の及び第２の入力電
    極にそれぞれ第１の電圧及び第２の電圧を印加し、第２
    のＭＯＳ型トランジスタの第１及び第２の入力電極の両
    方に入力信号電圧を印加し、続いて前記２つのスイッチ
    素子を導通させて前記ゲート電極の前記信号線の電位と
    した後、前記２つのスイッチ素子を遮断して前記ゲート
    電極を電気的にフローティングとし、さらに、前記第２
    のＭＯＳ型トランジスタの第１及び第２の入力電極にそ
    れぞれ前記第１の電圧及び第２の電圧を入力し、前記第
    １のＭＯＳトランジスタの第１及び第２の入力電極に前
    記入力信号電圧を入力することにより、前記第１の電圧
    及び第２の電圧と前記第１及び第２の入力電極ゲート電
    極に対する結合容量比により決定される電圧と、前記入
    力信号電圧と前記結合容量比により決定される電圧との
    差分絶対値を演算することを特徴とする半導体演算回
    路。
  2. 【請求項２】 前記ＭＯＳ型トランジスタがＮチャンネ
    ルＭＯＳ型トランジスタであり、前記信号線が接地電位
    に接続されていることを特徴とする請求項１に記載の半
    導体演算回路。
  3. 【請求項３】 前記ＭＯＳ型トランジスタがＰチャンネ
    ルＭＯＳ型トランジスタであり、前記信号線が正の電源
    線に接続されていることを特徴とする請求項１に記載の
    半導体演算回路。
  4. 【請求項４】 前記ソース電極が容量負荷に接続される
    とともに、前記ソース電極電位を接地電位とするための
    スイッチ素子を備えたことを特徴とする請求項２に記載
    の半導体演算回路。
  5. 【請求項５】 前記ソース電極が容量負荷に接続される
    とともに、前記ソース電極電位を正の電源電位とするた
    めのスイッチ素子を備えたことを特徴とする請求項３に
    記載の半導体演算回路。
  6. 【請求項６】 前記ソース電極が電流源に接続されたこ
    とを特徴とする請求項１乃至５のいずれか１項に記載の
    半導体演算回路。
  7. 【請求項７】 前記ソース電極が電流源に接続されると
    ともに、前記ソース電極電位を接地電位とするためのス
    イッチ素子を備えたことを特徴とする請求項２に記載の
    半導体演算回路。
  8. 【請求項８】 前記ソース電極が電流源に接続されると
    ともに、前記ソース電極電位を正の電源電位とするため
    のスイッチ素子を備えたことを特徴とする請求項３に記
    載の半導体演算回路。
  9. 【請求項９】 前記第１のＭＯＳ型トランジスタの少な
    くとも２つある入力電極とゲート電極の結合容量をそれ
    ぞれＣ1，Ｃ2とするとともに、前記第２のＭＯＳ型トラ
    ンジスタの少なくとも２つある入力電極とゲート電極の
    結合容量をそれぞれＣ3，Ｃ4とした半導体演算回路にお
    いて、それぞれの結合容量の比がＣ1／Ｃ2＝Ｃ3／Ｃ4と
    なることを特徴とする請求項１乃至８のいずれか１項に
    記載の半導体演算回路。
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