JP3421365B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に多数の入力データの大小比較をハードウェアを用いて
高速に行うことのできる高機能半導体集積回路を提供す
るものである。
【０００２】
【従来の技術】情報処理や自動制御の分野では、数値で
表現されたデータを比較して、その大小を判別すること
が非常に重要な役割を果している。
【０００３】例えば、２つの数のうち大きな方をみつけ
ることや、複数の入力データの中から最大の値をもった
データを選び出すこと、あるいは複数のデータをその数
値の大きな順番に並びかえるいわゆるソーティング等々
である。
【０００４】このような操作は、通常計算機を用いて行
うことができるが、数多くの演算を必要とするため、時
間がかかり実時間制御に用いることは非常に困難であっ
た。特にロボット等の制御に用いる場合には、ロボット
にとりつけて計算する必要があるため、小さなＬＳＩチ
ップで実現することが要求される。
【０００５】そこで、マイクロプロセッサを用いて、そ
のプログラミングで行おうとすると膨大な時間がかかっ
てしまい実用化はほとんど不可能である。そこでハード
ウェアで直接大小比較を行う回路をつくろうと研究・開
発が行われているが、回路実現のためには数多くの素子
を必要とし、且つ何段もの回路を通して演算を行うた
め、小型で高速演算可能なＬＳＩはまだ実現されていな
い。
【０００６】
【発明が解決しようとする課題】そこで本発明の目的
は、簡単な回路を用いて高速に複数のデータの大小比較
の演算を行うことのできる半導体装置を提供することを
目的としている。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
基板上に一導電型の半導体領域を有し、この領域内に設
けられた反対導電型のソース及びドレイン領域を有し、
前記ソース及びドレイン領域を隔てる領域上に絶縁膜を
介して儲けられた、電位的にフローティング状態にある
フローティングゲート電極を有し、絶縁膜を介して前記
フローティングゲート電極と容量結合する複数の入力ゲ
ート電極を有する、二個以上のニューロンＭＯＳトラン
ジスタを備える半導体装置であって、 前記フローティン
グゲートにより共通に接続されたｎ型ニューロンＭＯＳ
ＦＥＴとｐ型ニューロンＭＯＳＦＥＴにより形成された
インバータ回路を二個以上含むインバータ回路群と、前
記インバータ回路の第１の入力ゲート電極に、前記イン
バータ回路群に属する全てのインバータ回路に対し共通
の第１の信号電圧を加える手段と、前記インバータ回路
の前記第一の入力ゲート電極以外の第２の入力ゲート電
極に、所定の第２の信号電圧を加える手段と、前記第１
の信号電圧の変化超過時間の結果として、前記インバー
タ回路群の少なくとも一個のインバータ回路において生
じる出力電圧の変化を検知する手段と、前記回路群に含
まれる各前記インバータ回路においてそれぞれ正帰還ル
ープを形成する手段とを備えることを特徴とする。本発
明の他の半導体装置は、基板上に一導電型の半導体領域
を有し、この領域内に設けられた反対導電型のソース及
びドレイン領域を有し、前記ソース及びドレイン領域を
隔てる領域上に絶縁膜を介して儲けられた、電位的にフ
ローティング状態にあるフローティングゲート電極を有
し、絶縁膜を介して前記フローティングゲート電極と容
量結合する複数の入力ゲート電極を有する、複数のニュ
ーロンＭＯＳトランジスタを備える半導体装置であっ
て、前記フローティングゲートにより共通に接続された
ｎ型ニューロンＭＯＳＦＥＴとｐ型ニューロンＭＯＳＦ
ＥＴにより形成されたインバータ回路と、前記インバー
タ回路の第１の入力ゲート電極に、複数のインバータ回
路に共通 な第１の信号電圧（Ｖ ａ ， Ｖ Ｒ ）を加える手
段と、前記インバータ回路の前記第１の入力ゲート電極
以外の第２の入力ゲート電極に、所定の第２の信号電圧
を加える手段と、前記インバータ回路に正帰還ループを
形成する手段とを備えることを特徴とする。
【０００８】
【実施例】以下に実施例をあげ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
【０００９】（実施例１）本発明の第１の実施例を、図
１（ａ）の回路図を用いて説明する。
【００１０】図において１０１，１０２はそれぞれＮチ
ャネルニューロンＭＯＳトランジスタ及びＰチャネル・
ニューロンＭＯＳトランジスタである。ニューロンＭＯ
Ｓトランジスタは、脳を構成する神経細胞であるニュー
ロンと同様の働きをするトランジスタであり、ニューロ
ンコンピュータを実現するために発明された全く新しい
概念のＭＯＳ型トランジスタである（発明者：柴田直、
大見忠弘、特開平３−６６７９号公報）。以下、このト
ランジスタをνＭＯＳと略称する。
【００１１】このνＭＯＳは、非常に強力な機能を有す
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いたことろに大きな特徴がある。νＭＯＳ
の構造、及び機能については、別途図２を用いて説明す
る。
【００１２】ＮチャネルνＭＯＳ（Ｎ−νＭＯＳと略）
及びＰチャネルνＭＯＳ（Ｐ−νＭＯＳと略）は各々、
ドレインが互に接続されており、ニューロンＭＯＳを用
いたＣＭＯＳ構成のインバータ回路となっている。これ
をＣｏｍｐｌｉｍｅｎｔａｒｙ νＭＯＳインバータ、
又は略してＣ−νＭＯＳインバータと呼ぶ。１０４はフ
ローティングゲートであり、二つのνＭＯＳ（１０１，
１０２）に共通のゲートとなっている。１０５，１０６
はそれぞれ入力ゲートであり、Ｃ1 ，Ｃ2 は各入力ゲー
トとフローティングゲート間の容量結合係数である。
【００１３】１０７，１０８，１０９は通常のインバー
タ回路であり、１１０，１１１はＮＭＯＳトランジスタ
でありスイッチの働きをしている。
【００１４】この回路には、Ｖa，Ｖb２つの信号電圧が
入力されており、Ｖaは例えば回路の動作を決める参照
電圧であり、Ｖbは任意に時間変化する信号電圧であ
る。この回路は、あらかじめ、Ｖaによって指定された
ピーク値よりＶbの値が大きくなるとＶoutがＶDD即ち
「１」に固定される回路である。
【００１５】つまり、Ｖaが例えば温度を表す信号だと
すれば、温度が規定の値をオーバーするとＶoutが１と
なり、アラームを出すシステム等に応用できる。
【００１６】図１（ａ）の回路の動作を説明するため
に、まず最初にνＭＯＳの構造と動作原理について説明
する。図２（ａ）は４入力のＮチャネルνＭＯＳトラン
ジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示したもの
であり、２０１は例えばＰ型のシリコン基板、２０２，
２０３はＮ+ 拡散層で形成されたソース及びドレイン、
２０４はソース・ドレイン間のチャネル領域２０５上に
設けられたゲート絶縁膜（例えばＳｉＯ2 膜）２０６は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、２０７は例えばＳｉＯ2 等
の絶縁膜、２０８ａ，２０８ｂ，２０８ｃ，２０８ｄは
入力ゲートで電極である。図２（ｂ）はνＭＯＳ動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
の様にＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，フローティングゲート
とシリコン基板間の容量結合係数をＣ0 とすると、フロ
ーティングゲートの電位ΦF は次式で与えられる。 ΦF ＝（１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ） 但し、ＣTOT ≡Ｃ0 ＋Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 はそれぞれ入力ゲート２０８
ａ，２０８ｂ，２０８ｃ，２０８ｄに印加されている電
圧であり、シリコン基板の電位は０Ｖ、すなわちアース
されているとした。
【００１７】今、ソース２０２の電位を０Ｖとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図２に示したνＭＯＳは、フローテ
ィングゲート２０６を通常のゲート電極とみなせば通常
のＮチャネルＭＯＳトランジスタと同じであり、そのゲ
ート電位ΦF が閾値（ＶTH * ）より大となるとソース２
０２，ドレイン２０３間の領域２０５に電子のチャネル
（Ｎチャネル）が形成され、ソース・ドレイン間が電気
的に接続される。即ち、 （１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ）＞ＶTH* の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。
【００１８】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図２（ａ）においてソース２０
２，ドレイン２０３及び基板２０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+ 拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
【００１９】次に図１（ａ）のＣ−νＭＯＳインバータ
１０３の動作について説明する。
【００２０】フローティングゲート１０４の電位をΦF
とすると、 となり、ΦF がフローティングゲートからみたインバー
タの反転電圧Ｖ1 *より大となったとき、即ち が満たされたとき、インバータ１０３はオンして、その
出力が反転する（但し、トランジスタ１１１はオン状態
にあり、Ｖａ＝Ｖａ’であると仮定した）。今、説明を
簡単にするためＣ0 ＜＜Ｃ1 ＋Ｃ2 の条件が満たされて
おり、Ｃ0が無視できると仮定する。 即ち ＣTOT ＝Ｃ1 ＋Ｃ2 と仮定する。Ｃ0 がＣ1 ＋Ｃ2 と同程度の値をとっても
以下の説明は全く同様になり立つことは言うまでもな
い。
【００２１】図１（ａ）の回路では、例えばＣ1 ＝Ｃ2
と設計されている。
【００２２】またＶ1 の値は例えば、ＶDD／２即ち、Ｖ
DDを５Ｖとして２．５Ｖに設定されている。これらの値
も、必要に応じて、その他の設定値に変更してもよいこ
とは言うまでもない。
【００２３】以上の条件下では、Ｃ−νＭＯＳインバー
タ１０３がオンする条件は、（２）式より Ｖa＋Ｖb≧５〔Ｖ〕 （３） となる。
【００２４】今、例えば、Ｖa＝２Ｖが入力されてお
り、Ｖbは０Ｖであったと仮定する。（３）式は満たさ
れていないから、インバータ１０３はオフで、その出力
電圧Ｖcは５Ｖとなっている。
【００２５】従ってＶOUT ＝０Ｖであり、ＮＭＯＳ１１
０のゲート電圧は０Ｖでスイッチはオフ、ＮＭＯＳ１１
１のゲート電圧は５Ｖでスイッチはオンとなっている。
【００２６】Ｖbが時間とともに変動しているとする
と、Ｖb≧３Ｖとなったときに（３）式が成り立ち、イ
ンバータ１０３がオンしてＶcは５Ｖから０Ｖに向かっ
て変化をはじめる。
【００２７】この変化は、インバータ１０７によって増
幅されＶOUT は急速に０から１（５Ｖ）に立ち上る。
【００２８】これにより、トランジスタ１１０のゲート
電圧は５Ｖとなりトランジスタはオンして導通する。即
ち、インバータ１０３に対しては出力ＶOUT が入力ゲー
ト１０５にフィードバック（帰還）されるのである。こ
れは、いうまでもなく正帰還であり、回路はＶOUT ＝１
を記憶することになる。即ち、νＭＯＳインバータ１０
３のオンとともに正帰還ループが自動的に閉じられ、ν
ＭＯＳインバータを用いた、いわゆるフリップ・フロッ
プ回路が現出するのである。
【００２９】以上の説明から明らかなように、図１
（ａ）に示した本発明の第一の実施例の回路は、Ｖbが
設定値（３Ｖ）を越えたときにのみ出力ＶOUT が１に固
定される回路となっている。
【００３０】このような簡単な構成で、ピーク値を検出
してアラームを出す回路が実現できる。例えば、ＶOUT
をランプやブザーのスイッチ制御に用いればよい。アラ
ームをリセットするにはＶb＝０に落としてやればよ
い。
【００３１】以上は、νＭＯＳインバータ１０３をたっ
た１つだけ用いた最も簡単な応用であるが、νＭＯＳイ
ンバータを複数個用いることにより、さらに高度な応用
が可能となる。これらについては第２の実施例以降で説
明する。
【００３２】尚、Ｖaを参照信号電圧で一定値とし、Ｖb
をモニターする信号の入力としたが、これは逆にしても
全く同様に動作する。即ち、Ｖbを一定の参照信号と
し、Ｖaをモニター信号としてもよい。またＶa、Ｖbが
同時に時間的に変動する信号入力であってもよいことは
言うまでもない。また、スイッチ１１０，１１１として
ＮＭＯＳトランジスタを用いたが、このスイッチの出力
電圧、例えばＶa’の最大値は、ＶDD−ＶTH （ＶTHは
ＮＭＯＳ１１１の閾電圧）であり、Ｖaがこの値より大
きいときは、第１の入力ゲート１０５への入力信号は、
ＶDD−ＶTHの一定値となる。
【００３３】Ｖa’の値として、必ずＶaと等しい値を得
るためには、トランジスタ１１１のかわりに例えば図１
（ｂ）に示したようなＣＭＯＳスイッチを用いればよ
く、このときはインバータ１０８の出力がＶDDである限
り、ＮＭＯＳ１１２、ＰＭＯＳ１１３のいずれか一方が
必ずオンしているので常にＶa＝Ｖa’となる。
【００３４】スイッチ１１０に関してもＮＭＯＳではな
く図１（ｂ）のＣＭＯＳスイッチを用いた方がよいこと
は言うまでもない。
【００３５】こられのスイッチトランジスタに関しては
図１（ａ）のようにＮＭＯＳのままで、例えばブートス
トラップ回路の手法を導入して、ゲート電圧を十分に高
くし、出力電圧が大きくなったときのトランジスタのカ
ットオフを防止してもよい。またインバータ１０８は必
ずしも必要ではない。このときはＶOUT を直接、ＮＭＯ
Ｓ１１０のゲート電極に接続し、その反転信号をＮＭＯ
Ｓ１１１のゲートに入力してやればよい。図１（ａ）の
回路のようにインバータ１０８を挿入し、このインバー
タに時間でτの遅れをもたせると、インバータ１０３の
出力が十分に安定した状態でフィードバックがかかるた
めノイズマージンが上昇するという効果がある。またト
ランジスタ１１１は省略してもよい。
【００３６】この場合は、Ｖaを出力している回路のト
ランジスタよりもインバータ１０７のトランジスタの電
流駆動力を十分大きくしておけばよい。あるいはトラン
ジスタ１１１の代りに抵抗を挿入し、その抵抗値をイン
バータ１０７のＮＭＯＳやＰＭＯＳのＯＮ抵抗よりも十
分大きくしておけばよい。
【００３７】また、図１（ａ）の回路では、Ｖbの入力
としてアナログ信号の場合についてのみ述べたが、これ
は例えばデジタル信号で与えてもよい。図１（Ｃ）は、
アナログ信号Ｖbにかわり、３ｂｉｔのデジタル信号、
Ｖb1 ，Ｖb2 ，Ｖb3 （Ｖb3が最下位ビット）を加えた
場合の実施例であり、Ｃ−νＭＯＳインバータ１０３の
部分のみとり出して書いてある。他の部分はすべて図１
（ａ）と同様である。図１（ａ）のＣ2 を３つのコンデ
ンサＣ2 '，Ｃ2 ''，Ｃ2 '''に分割し、それぞれに各ビ
ット信号が入力されている。このときＣ2 '：Ｃ2 ''：
Ｃ2 '''＝４：２：１とすると、（３）式に相当する式
は、 Ｖa＋１／７（４Ｖb1 ＋２Ｖb2 ＋Ｖb3 ） ≧５ （４） となり３ビットのバイナリ信号をＤ／Ａ変換した値が入
力信号となる。
【００３８】（実施例２）図３（ａ）は本発明の第２の
実施例を示す回路図であり、ＷＩＮＮＥＲ−ＴＡＫＥ−
ＡＬＬ回路と呼ばれる。つまりＶ1 、Ｖ2 ・・・Ｖnの
ｎ個の入力信号に対し、それぞれ出力Ｖ01 ，Ｖ02 ・・
・Ｖ0nが対応しており、最大入力に対応する出力のみ
「１」となり、その他はすべて「０」となる回路であ
る。勝者のみが「１」となって生き残り、他のものはす
べて０となるのでこの名前がつけられている。これは、
ニューラルネットワークをはじめとし、様々な画像処理
で極めて重要な働きをする回路である。
【００３９】図３（ａ）の回路は、図１（ａ）と同様の
回路ブロック３０１ａ，３０１ｂ，・・・を複数個並べ
た回路であり、図には代表として２個のブロックのみ示
したが、必要に応じて任意の個数に増やしてよい。（ｎ
個あるとする。）３０１のブロックにおいて、３０２は
Ｃ−νＭＯＳインバータであり、３０３は入力端子であ
りＶ1 なる信号が入力されている。
【００４０】３０４は制御記号入力端子であり、他のブ
ロックと共通の信号ＶR が入力されている。
【００４１】３０５はνＭＯＳインバータ３０２の出力
電圧を反転増幅するためのインバータであり、３０６ａ
は正帰還ループ開閉用のスイッチングトランジスタであ
る。
【００４２】図１（ａ）の回路と異なるのは、インバー
タ１０８の代りに、多入力（ｎ入力）ＮＯＲ回路３０７
が用いられていることであり、このＮＯＲ回路にはＶ
01 ，Ｖ02 ・・・Ｖ0nとすべてのブロックの出力信号が
入力されている。ＮＯＲ回路の出力ＶN は、各ブロック
に備えられたインバータ３０８で反転され、トランジス
タ３０６のオン、オフを制御するとともにＶR 信号をカ
ットするためのトランジスタ３０９のゲートに入力され
ている。
【００４３】本回路の動作は、図１（ａ）の回路動作と
基本は全く同じであり容易に理解することが出来る。
【００４４】図１（ａ）と同様にνＭＯＳインバータ３
０２に於いてＣ1 ＝Ｃ2 であり、さらにフローティング
ゲートからみた反転電圧 ＶI＝ＶDD／２＝５
［Ｖ］、Ｃ1 ＋Ｃ2 ＝ＣTOT であると仮定するとνＭＯ
Ｓインバータ３０２がオンするための条件は、（３）式
より Ｖ1 ＋ＶR ≧５［Ｖ］……………………………………（５） となる。（５）式の条件は他のすべてのブロックについ
ても同様であり、 Ｖi ＋ＶR ≧５［Ｖ］（ｉ＝１，２，……，ｎ）……（６） となる。
【００４５】次にＶR としては、例えば図３（ｂ）のよ
うに、時間とともに０Ｖから５Ｖ（ＶDD）まで直線的に
上昇する信号入力を用いる。ＶR は、すべてのブロック
に共通に加えられているので、Ｖi の最も大きな値の入
力されているブロックで最初に（６）式が満たされる。
今、説明の都合上、Ｖ1 がＶ1 ，Ｖ2 ，……，Ｖn の中
で最大値をもっており、例えばＶ1 ＝３．２Ｖであった
とする。そうするとＶR ＝１．８Ｖとなったときに
（５）式が成り立ち、νＭＯＳインバータ３０２がオン
し、その出力電圧Ｖx1はＶDD（５Ｖ）から０Ｖに向って
減少をはじめる。この変化はインバータ３０５によって
増幅され、インバータ３０５の出力Ｖ01は急速に０Ｖか
ら５Ｖに立ち上る。
【００４６】３０７はｎ入力のＮＯＲ回路であり、どれ
か１つでも入力が１となると出力が０に落ちる回路であ
る。つまり、３０１ａのブロックの出力Ｖ01が１になっ
たのを検知してＶN を０に下げる。この結果、ＮＭＯＳ
トランジスタ３０６ａ，３０６ｂ，……等がオンし、す
べてのブロックのフィードバックループが閉じられるこ
とになる。この時、各ブロックでは、そのブロックが出
力している電圧（Ｖ01，Ｖ02，……Ｖ0n）をそのままフ
リップ・プロップに記憶する。
【００４７】従ってＶ01のみ１となり、これ以外の出力
（Ｖ02，Ｖ03，……Ｖ0n）はすべて０となるのである。
つまり最大入力のセルのみ生きのこり、他はすべて０と
なる。
【００４８】このようにして最大入力を極めて容易に検
出することができるのである。
【００４９】従来、このようなＷｉｎｎｅｒ−Ｔａｋｅ
−Ａｌｌ機能実現には、コンピュータを用いて行うのが
普通であった。即ち、各入力信号を、アナログからデジ
タルに変換した後、各データの比較をすべて行うことに
より最大値をみつけていた。ｎ個のデータから最大値を
みつけるには、ｎ回の比較操作が必要であり、データ数
の増加とともに非常に多くの演算処理を要し、多大な時
間を要していた。従って、マイクロコンピュータ等で高
速に処理することは不可能であり、ロボット等の制御の
ための実時間処理実現は非常に困難であった。
【００５０】νＭＯＳを用いた本発明では、図３（ｂ）
のランプ電圧を１回掃引するだけで、回路が自動的に最
大値をみつけてくれる為、非常に高速に処理することが
可能となった。しかも、図３（ａ）に示したように、極
めて数少ない素子数で実現できるため、小さなチップ上
に集積可能となった。さらに、このＷｉｎｎｅｒ−Ｔａ
ｋｅ−Ａｌｌ回路以外にメモリやマイクロコンピュータ
さらにＤ／Ａ，Ａ／Ｄ変換器をすべて同一チップ上に集
積することも可能であり、ロボット等に組み込んで非常
に高度な情報処理を高速に行うことができ、その結果自
動制御技術、情報処理技術に限りない大きなインパクト
を与えている。数多くの応用の一例として、連想メモリ
チップがあり、これは、本発明の第４の実施例として後
に述べる。
【００５１】尚、上記実施例では、ＶR として図３
（ｂ）の様に直線的に増加するランプ電圧信号を用いた
が、これに限る必要はなく、時間とともにその電圧値が
増加する信号であればよい。例えば図３（ｃ）のような
回路を用いれば図３（ｄ）のようなＶR の出力波形が得
られる。これは、抵抗Ｒを通してコンデンサーＣを充電
する回路であり、その立上り時間はおおよそＲＣであ
る。
【００５２】図３（ｄ）より明らかなように、時間がＲ
Ｃを経過した後はＶR の変化がゆるやかになっているた
め、Ｖ1 ，Ｖ2 ，…Ｖn の入力電圧がいずれも小さく、
わずかな差で大小比較を行う際には、このようなＶR を
用いる方が精度が上る。
【００５３】図３（ｃ）ではＲとＣを用いたが、例えば
Ｒを省略し、ＰＭＯＳ３１０のオン抵抗をＮＭＯＳ３１
１のオン抵抗に較べ十分大きくしてやってもよい。また
図３（ｅ）に示したように、ＮＭＯＳ３１２を通してコ
ンデンサーＣに充電するようにしてもよい。こうすれば
ＶR がＶDDに近づくに従いトランジスタ３１２がオフに
近づくため益々その抵抗値が大きくなり、ＶR の増加の
割合は極めてゆるやかなものとなり、さらに精度のよい
比較を行うことができる。このときＶDD’−ＶTH＞ＶDD
としておくとＶRの最大値はＶDDとなる。
【００５４】また、ＶR としては、図３（ｆ）に示した
ような階段状の信号を入力してもよい。こうすると最大
入力との差がΔＶの範囲にあるすべてのブロックを同時
に１に固定することができる。つまり２つ以上の入力が
非常に接近している場合は、同時にそれらのブロックを
勝者（ｗｉｎｎｅｒ）と同定できるのである。これは、
ノイズ等による誤動作も防ぐという効果もある。ΔＶの
値を任意に設定することにより、様々な最大値検索範囲
の幅を選ぶことができる。
【００５５】同様の効果は、例えば図３（ｇ）のような
回路を図３（ａ）に追加することでも得られる。
【００５６】３０７は図３（ａ）のｎ−入力のＮＯＲ回
路であり、どれか１つの入力が１になると出力ＶN が０
に落ちる。しかし次段のインバータ３１３の入力電圧が
下がるのにはＲf Ｃf の時定数程度の時間を要するた
め、その出力ＶM は０のままである。即ち、どれか１つ
のブロックが１を出力してからＲf Ｃf の時間が経過し
てからＶM が０から１に変化する。
【００５７】このＶM を３０６ａ，３０６ｂのＮＭＯＳ
トランジスタのゲートに入力するとともに、一段インバ
ータを通してから、トランジスタ３０９のゲートに入力
してやれば、フィードバックループを閉じるとともに、
ＶR をカットすることができる。
【００５８】この場合、ＶR として例えば図３（ｂ）の
ような信号を用いる場合には、ＲfＣf をＴよりも十分
小さくとっておくとよい。そうすれば最大値に対しＶDD
×（Ｒf Ｃf ／Ｔ）程度の範囲にある入力のブロックを
１に固定することができる。また、ＶR としては、どの
ような波形を用いてもよい。例えば、図３（ｆ）のよう
な階段状のものと組合わせてもよい。このときＣf Ｒf
を各インバータが反転する時間より十分大きくとり且つ
Ｃf Ｒf ＜Δｔとしておくと正確にΔＶの巾で最大値を
とらえることができる。
【００５９】図４（ａ）は、本発明のＷｉｎｎｅｒ−Ｔ
ａｋｅ−Ａｌｌ回路をＣＭＯＳ，二層ポリシリコンプロ
セスにより、シリコン基板上に試作した集積回路の顕微
鏡写真である。その内容は、図３（ａ）と同等の回路で
ある。（但し、Ｃ1 ：Ｃ2 ＝０．４：０．６に設定され
ている）この回路を用いた実験結果を図４（ｂ）に示
す。ＶR として図３（ｂ）のようなランプ電圧を加えた
結果であり、上の２つの図面は、ＶR の入力ゲート３０
４の電位Ｖy1，Ｖy2であり、下の２つはＶ01，Ｖ02であ
る。ＶR ＝２．２Ｖとなったとき、入力２．５Ｖの入っ
ているブロック１では１が固定され、入力２．０Ｖのブ
ロック２では０が固定されているのが分る。
【００６０】尚、その他のブロックは、入力は２Ｖ以下
に設定して実験を行った。尚Ｖy1の出力が最大値で３．
５Ｖにまでしか上っていないのは、ＮＭＯＳトランジス
タ３０６ａにより閾値分の電圧低下によるものであり、
例えば図１（ｂ）のようなＣＭＯＳスイッチを用いれば
５Ｖの最大出力が得られる。以上のことから設計通りの
結果が得られていることが分かる。
【００６１】尚、上記実施例では、各インバータにおい
てＶR は常に１つのゲートにのみ加えているが、例えば
３０４の入力ゲートを２つもしくは３つに分割し、それ
ぞれに別の信号を加えてもよい。即ち１つには直流電圧
を加え、もう１つのゲートＶR を加えてもよい。こうす
ることにより、より範囲を限定した最大値の検索をする
ことができる。
【００６２】また例えば、３０４のゲートをＣ1 ’，Ｃ
1 ’’，Ｃ1 ’’’の３つに分割し、Ｃ1 ’：
Ｃ1 ’’：Ｃ1 ’’’＝４：２：１の比にしておくと、
それぞれのゲートに３ビットにコーディングされたバイ
ナリカウンター信号を入力することにより、実効的に階
段状の信号を加えることができる。
【００６３】（実施例３）図５は、本発明の第３の実施
例を示す回路図である。これはＶ1 ，Ｖ2 …，Ｖn の入
力のうち、もっとも小さな入力を検索する回路である。
回路構成は図３（ａ）とほとんど同じであり、同一の箇
所には同じ番号が付してある。図３（ｂ）と異るのは、
３０７のｎ入力ＮＯＲ回路にかわり、ｎ入力のＮＡＮＤ
回路５０７が用いられている点、及びインバータ３０８
がなくなり、かわりにインバータ５０８が入れられてい
る点である。そして、ＶR としては、ＶDDより時間とと
もに０Ｖに向って単調減少する信号が用いられることで
ある。
【００６４】ＶR ＝ＶDDでは、すべてのブロックにおい
て（６）式（Ｖi≠０と仮定）が成り立っており、すべ
てのＶ0i（ｉ＝１〜ｎ）は１となっている。
【００６５】従ってＶN ＝０であるが、ＶR が減少しは
じめると最も小さな入力の入っているブロックでインバ
ータが反転し、出力が１から０に落ち、ＶN は１にかわ
る。従って一番小さな入力をもつブロックのみ０が固定
され、他はすべて１が固定されることになる。この様に
して、もっとも小さな入力を検索することができる。
【００６６】（実施例４）本発明の第４の実施例を図６
（ａ）に示す。この実施例は、連想メモリの回路図の主
要部分を示したものであり、非常に簡単な構成で、高速
アクセス可能な連想メモリチップが実現できるものであ
る。
【００６７】図に於いて、６０１〜６０４は１または０
を記憶できる記憶素子である。これは例えば、スタティ
ックＲＡＭのメモリセルと同様のフリップ・フロップを
用いればよい。あるいは、ダイナミックＲＡＭのメモリ
セルでもよいし、ＥＰＲＯＭ，Ｅ2ＰＲＯＭ等の不揮発
性メモリセルであってもよい。ここでは、原理説明のた
め、４セル分のみ示してあるが、これはもっと多くても
よいことは言うまでもない。
【００６８】例えば、横に８ビット分のセルを並べてお
き、縦には必要なデータ数を並べておいてもよい。また
各フリップ・フロップにデータ書き込みを行うには、デ
ータライン６０５ａ，６０５ｂにデータをセットすると
ともに、セレクトトランジスタ６０６ａ，６０６ｂ等を
オンしてデータをとりこめばよい。セレクトトランジス
タをオンするにはワード線６０７をＨＩＧＨにすればよ
い訳であるが、本図にはそのための回路が描かれていな
い。このようなデータの選択書き込みは、公知の技術で
あり、本発明の主旨とは直接関係しないため、説明を簡
単にするため省略した。
【００６９】６０８，６０９は図１（ａ）と同様の回路
であり、６１０，６１１等の回路とともに、図３（ａ）
と同様のＷｉｎｎｅｒ−Ｔａｋｅ−Ａｌｌ回路を構成し
ている。
【００７０】次にこの回路の動作について説明する。ま
ず参照データＡ2 ，Ａ1 を６１２ｂ，６１２ａのライン
より入力し、各メモリセルのデータとの比較が行われ
る。たとえば、Ａ1 とメモリセル６０２のデータＸ1 と
の比較は、６１３のＸＯＲ回路で、両者の排他的論理和
をとることで行われる。その演算結果Ｙ1 は、コンデン
サーＣaを介してフローティングゲート６１４に伝えら
れる。
【００７１】つまり、６０８のνＭＯＳインバータのフ
ローティングゲート電位ΦF は、 ΦF ＝Ｃa Ｙ1 ＋Ｃb Ｙ2 ＋ＣR ＶR ……（７） で与えられる。これは、６０９のνＭＯＳインバータに
ついても同様である。従って、ＶR に図３（ａ）の様な
信号を加えると、Ｃa Ｙ1 ＋Ｃb Ｙ2 が最大値をもつイ
ンバータが最初に反転する。
【００７２】例えば６０８が最大値をもっているとする
とＶ01が１になる。これをうけてＯＲ回路６１０が１を
出力しＶL＝１となる。これによりＭＯＳトランジスタ
６１５，６１６がオンして、各インバータのフィードバ
ックループが閉となり、その時の出力値が固定される。
即ちＶ01＝１，Ｖ02＝０が固定される。Ｖ01の電位は、
６０７のワード線を介して、６０６ａ，６０６ｂ等のト
ランジスタのゲートに伝えられ、これらのトランジスタ
をオンするため、メモリセル６０２，６０１のデータＸ
1 ，Ｘ2 が出力線６０５ａ，６０５ｂに出力される。即
ちＢ1＝Ｘ1，Ｂ2＝Ｘ2 となるのである。
【００７３】これが参照データ入力Ａ1 ，Ａ2 に最も近
いデータである。なぜなら６１３のＸＯＲ回路は、Ａ1
とＸ1即ち、参照信号とメモリの内容が一致したときの
み１を出力する回路であり、参照信号との一致が多い
程、（７）式の値は大きく、これに対応するインバータ
が最初に反転するからである。
【００７４】以上の様に極めて簡単な回路構成で連想メ
モリが構成できる。従来技術で連想メモリを構成しよう
とすると、各データを１つ１つ比較し、その差分を計算
するとともに、その差分の最小値をさがすという演算が
必要となり、非常に複雑な回路が要求されたばかりでな
く、演算に多大の時間を要していた。
【００７５】本発明により、連想メモリが簡単にＬＳＩ
チップ上に高集積化できるようになったばかりか、高速
演算が可能となり、ロボット等の実時間制御が極めて容
易に行えるようになった。
【００７６】尚、Ｃa ，Ｃb 等の容量の大きさは、たと
えばすべて等しくＣa ＝Ｃb ＝……と設定してもよい。
そうすると、参照入力データＡ1 ，Ａ2 ，……とメモリ
セル内のデータＸ1 ，Ｘ2 ，……の間で一致するビット
の数が最も多いデータがよみ出されることになり、いわ
ばデータ間のハミング距離の最も小さいデータがとり出
せることになる。
【００７７】あるいは、Ｃa ，Ｃb 等の大きさをＣa ：
Ｃb ：ＣC ……＝１：２：４：……のように、２のべき
乗の比にしてやると、それぞれ２進表現された数に対
し、最も差の小さな数をみつけ出す回路となる。あるい
は、任意の大きさの比にしてやり、それぞれのビットの
データに重要度に応じた重みを割りあててもよい。
【００７８】以上は簡単のために、参照データとの距離
が最小のものが、ただ１つしかない場合の説明をした
が、２つ以上ある場合でも同様に簡単に読み出すことが
できる。
【００７９】この場合は、図６（ａ）の回路ではなく、
例えば最も近いデータのインバータで１が固定された
後、１の固定されている行のメモリセルのデータのみ順
次読み出す制御回路が必要である。これには例えば、同
時に反転が生じた場合には、それぞれのブロックに１を
書き込む余分のメモリセルを装備しておき、ここの信号
が１のときは順次読み出しを行う回路をとりつければよ
い。このような制御は従来技術で簡単に行える。
【００８０】図６（ａ）の回路中、ＸＯＲ回路は構成す
るのに通常数多くのトランジスタを必要とするが、νＭ
ＯＳを用いれば４個で実現することができる（特願平３
−８３１５２号）。従来のトランジスタで構成してもよ
いが、νＭＯＳを応用することにより、さらに全体の構
成が簡略化される。
【００８１】図６（ａ）の回路では、参照データＡ1，
Ａ2とメモリセル６０２、、６０１に保護されているデ
ータＸ1，Ｘ2の間のＸＯＲをとった値ｙ1，ｙ2をνＭＯ
Ｓインバータ６０８等の入力ゲートに入れているが、こ
のＸＯＲ回路６１３は例えばＸＮＯＲ（排他的論理和の
否定）回路に変えても良い。このときは、参照データと
の一致の最も少ないデータが選び出されることになる。
即ち差が最大となるデータを読みだすことができる。
【００８２】以上のように、様々な機能が簡単に実現で
きるのである。
【００８３】また、Ｃa，Ｃb，Ｃc……等に１：２：
４：８……等の２のべき乗の大きさの比をもたせた場
合、入力データのビット数が大きくなるにしたがい大小
比較の精度が小さくなる。特に最下位ビットのみ異なる
２つの大小比較が難しくなる。これを解決するには、例
えば、図６（ｂ）に示したように本発明の第５の実施例
を用いれば良い。
【００８４】（実施例５）図６（ｂ）は、例えば９ビッ
トのデータｎ個の保持されているメモリで、連想を行う
場合の回路構成の概略を示した図である。上から順に
（Ａ8，Ａ7，Ａ6……，Ａ0）,（Ｂ8，Ｂ7，Ｂ6……，Ｂ
0），（Ｃ8，Ｃ7，Ｃ6……，Ｃ0），……（Ｚ8，Ｚ7，
Ｚ6……，Ｚ0）というデータが保持されているとする。
【００８５】６２０，６２１，６２２はデータの上位よ
り３ビット分づつのデータをそれぞれ保持している。６
２３ａはこの上位３ビット分のデータだけでＡ〜Ｚ、ｎ
個のデータの中の最大値を見つけるＷｉｎｎｅｒ−Ｔａ
ｋｅ−Ａｌｌ回路であり、信号ＶR1最大値にもつセルに
のみ１が固定される。６２４はそのための０から５Ｖま
でを掃引することにより１ビットのメモリセルを示して
おり、実際にはこれは、図６（ａ）と同様にνＭＯＳイ
ンバータにフィードバックをかけることで１を固定す
る。
【００８６】同様の大小比較を、同時に他の下位ビット
のデータについても、ＶR1を０から５Ｖまで掃引するこ
とにより行うと、それぞれの大小に応じて１又は０が各
々の場所に記憶される。６２５はこれらの記憶された各
々３ビットのデータについて比較を行うＷｉｎｎｅｒ−
Ｔａｋｅ−Ａｌｌ回路でありＶR2を掃引することにより
最大のデータに相当する出力線６２６を１に固定する。
これにより９ビットのデータｎ個中の最大データを見つ
け出せるのである。この出力線を例えば図６（ａ）のワ
ード線６０７に戻してやれば、参照データに最も近いデ
ータを読み出すことができる。
【００８７】この実施例では３ビットを１組としたが、
これは精度の保てる範囲であれば、もっと増やしても良
い。また、Ｗｉｎｎｅｒ−Ｔａｋｅ−Ａｌｌ回路はＶR1
とＶR2２つの信号で駆動されるものを２段使ったが、こ
れももっと増やしても良いことはいうまでもない。ｍビ
ットを一組のデータとし、ｒ段、Ｗｉｎｎｅｒ−Ｔａｋ
ｅ−Ａｌｌ回路を組み合わせることにより、ｍrビット
のデータ比較を正確に行うことができる。
【００８８】図７は、図６（ａ）の回路を、２層ポリシ
リコンのＣＭＯＳプロセスでシリコンチップ上に実現し
た例である。６個のフリップ・フロップを一列になら
べ、これを４段重ねたテスト回路であり、設計通りに動
作することが確かめられた。
【００８９】（実施例６）図８は、本発明の第６の実施
例を示す回路図で、データを大きな順番に並べかえるソ
ーティング回路である。
【００９０】例えば１つのバイナリ表現されたデータが
一列のフリップフロップ（ここでは例示のため２個だけ
を示した）８０１，８０２にたくわえられており、別の
データが下の一列のフリップフロップ８０３，８０４に
たくわえられている。
【００９１】８０１，８０２のデータＹ1 ，Ｙ2 は、そ
れぞれ入力ゲート８０１’，８０２’から容量結合によ
りνＭＯＳインバータ８０６のフローティングゲート８
０５に伝達されている。
【００９２】νＭＯＳインバータ８０６のフローティン
グゲート８０５には、もう１つの入力ゲート８０７より
信号ＶR が入力されている。このフローティングゲート
の電位ΦF は、（７）式と全く同じである。
【００９３】８０８の回路は、本発明は第１の実施例
（図１の（Ｃ））と同様のものであり、ΦF がインバー
タの閾値を越えたときにインバータが反転し、そのとき
出力Ｖ01に１が固定される。
【００９４】次にこの回路の動作について説明する。
【００９５】８０９は例えば４ビットのバイナリカウン
タであり、（Ｚ4 ，Ｚ3 ，Ｚ2 ，Ｚ1 ）＝（０，０，
０，０，）から（１，１，１，１，）、即ち、０から１
５までカウントアップする回路である。
【００９６】この出力をまず、Ｄ／Ａコンバータ８１０
でアナログ信号に変換し、これをＶR とする。こうすれ
ばＶR の信号波形は、例えば図３（ｆ）のような階段状
の信号となる。
【００９７】今、Ｃb ＝２Ｃa 、ＣR ＝Ｃa ＋Ｃb と設
計したとする。またインバータ８０６，８０６’の反転
電圧をＶDD／２（＝２．５Ｖ）とすると、インバータ８
０６，８０６’が反転する条件は ｛（１／３）・（５／２）・（２Ｙ2 ＋Ｙ1 ）｝＋｛（１／１５）・（５／２） ・（８Ｚ4 ＋４Ｚ3 ＋２Ｚ2 ＋Ｚ1 ）｝≧５……（８） ここで、Ｙ1 ，Ｙ2 ，Ｚ1 ……Ｚ4 は０又１のバイナリ
信号である。
【００９８】（８）式左辺の｛｝でくくられた第一項は
各メモリ例に記憶されているデータの大きさに相当し、
第二項はカウンタ出力である。従って、カウンタがカウ
ントアップして行ったとき最大データの記憶されている
列のインバータが最初に反転して、例えばＶ01が１に固
定される。一方、８１１はバイナリーカウンタ回路であ
る。最初、例えば（Ｐ4 ，Ｐ3 ，Ｐ2 ，Ｐ1 ）＝（０，
０，０，1 ）にリセットされているとする。これらの値
は、４本のデータ線８１１ａ（図では簡単のため一本の
矢印で表示してある）によって各ブロックにそれぞれ配
置されている４ビットのメモリセル（８１２，８１
２’）にパストランジスタ８１２ｂ，８１２ｂ’を通し
て入力されている。各列のＶ01，Ｖ02……が０のとき
は、インバータ８１２ａ，８１２ａ’でその出力が反転
されてトランジスタ８１２ｂ，８１２ｂ’のゲート電極
に入力されているため、これらのトランジスタはオンし
ているが、例えばＶ01が最初に１に固定されるとパスト
ランジスタ８１２ｂはオフとなり、００１というカウン
ターの出力が４ビットのメモリ８１２に保存される。こ
の後はＶ01は１に固定されたままだから、８１２ｂトラ
ンジスタはずっとオフしつづけており、３のメモリ内部
のデータが変化することはない。つまりメモリ８１２に
は、３のブロックのデータが最大値、即ち一番（００
１）であることが記録されるのである。
【００９９】トランジスタ８１２ｂがオフして、カウン
タ８１１のデータをとりこんだあと、カウンタを１つカ
ウントアップして、（Ｐ4 ，Ｐ3 ，Ｐ2 ，Ｐ1 ）＝
（０，０，１，０），に即ち２にする。
【０１００】さらにカウンタ８０９のカウントアップを
すすめ、ＶR を大きくして行くと次々と大きい順にイン
バータが反転して順次その出力が０から１にかわってい
く。それと同時に各列に付随する４ビットのメモリセル
にその順位が記録されて行くことになる。つまりバイナ
リカウンタ８０９を０から１５までカウントアップしお
わると、すべてのデータに順位番号がふれたことにな
る。あとは、カウンタ８１１をリセットし１から１５ま
でもう一度カウントアップするとともに、各列に付随す
る順位番号のメモリ（８１２，８１２’）のデータとの
比較で行い丁度一致したときにワード線８１３，８１
３’を１にするようにすれば、大きさの順番に各メモリ
のデータが、データ線８１４，８１４’によみ出せる。
ここで回路Ｍ８１５はマッチング回路でありバイナリカ
ウンタ８１１とメモリ８１２の内容が一致したときにの
み１を出力する論理回路である。
【０１０１】ここではバイナリカウンタ８０９，８１
１、マッチング回路８１５やこれらの回路の制御方法に
ついては、詳しく述べなかったが、これらのすべて公知
の技術で実現できることは言うまでもない。
【０１０２】以上のようにνＭＯＳのＷｉｎｎｅｒ−Ｔ
ａｋｅ−Ａｌｌ回路を用いると、従来多大な時間を要し
たデータのソーティングが極めて簡単に且つ高速に実行
できるようになり、自動制御の分解への応用に大きくイ
ンパクトを与えている。
【０１０３】（実施例７）図９に本発明の第７の実施例
である、９ビットの２進数の大小を即座に判定する回路
について、その回路図を示す。
【０１０４】Ａ0 ，Ａ1 ，……Ａ8，Ｂ0 ，Ｂ1 ……Ｂ8
はそれぞれ９ビットの２進数でありＡ0 ，Ｂ0 が最も下
位のビットである。
【０１０５】通常このような９ビットのデータを、図１
（Ｃ）と同様のνＭＯＳインバータにおいて、その入力
ゲート１０６'''，１０６''，１０６'の数をふやし、こ
れらに直接入力してやると、ノイズ・マージンが小さく
なるという問題が生じる。これを解決する一例が本実施
例である。
【０１０６】９０１は図１（Ｃ）のインバータ１０３と
同じものであり、フィードバックループが設けられてお
り、ブロック９０２ａはブロック９０２ｄとペアで、図
３（ａ）と同様のＷｉｎｎｅｒ−Ｔａｋｅ−Ａｌｌ回路
を構成している。９０２ａ〜９０２ｈのブロックはすべ
て同じ回路なので図では詳細は省略してある。図３
（ａ）と異なるのは、ｎ入力のＮＯＲ回路３０７に対
し、２入力のＮＯＲ９０３が用いられていること、及び
ＶR1カット用トランジスタ９０４が各ブロック内に各々
設けられていることである。
【０１０７】また、９０２ｂと９０２ｅ、９０２ｃと９
０２ｆ、９０２ｇと９０２ｈはそれぞれペアで同じＷｉ
ｎｎｅｒ−Ｔａｋｅ−Ａｌｌ回路を構成しているが、そ
の為の配線は９０２ａ，９０２ｄのペアと全く同様なの
で、これらも簡単の為、図では省略されている。
【０１０８】まず、信号ＶR1を増加するすることによ
り、各ペア中で大きい方の出力が１となり、小さい方の
出力が０なる。即ち下位より３ビットずつまとめて大小
を比較をし、それぞれ大小に応じてＶA1，ＶA2，ＶA3，
及びＶB1，ＶB2，ＶB3にそれぞれ０または１がふり分け
られる。これらの出力を、もう一度ブロック９０２ｇ，
９０２ｈのペアで大小比較をしてやれば、最終的な結果
がＶA ，ＶB に出力信号として出てくる。ＶR2はそのた
めのＶR1と同様のコントロール信号である。例えばＢ0
……Ｂ8 の方がＡ0 ……Ａ8 より大きいときは、ＶB ＝
１，ＶA ＝０となる。このように９ビットの２進数の比
較がＷｉｎｎｅｒ−Ｔａｋｅ−Ａｌｌ回路を２段配置す
ることで極めて高速に実行できる。
【０１０９】ここでは各νＭＯＳインバータ９０１への
入力は３ビットとしたがこれはもっと増やしてもよいこ
とは言うまでもない。例えば４ビット入力とするとこの
この実施例のように２段構成で４2 ＝１６ビットの比較
ができる。３段重ねれば６４ビットのデータの比較がで
きる。
【０１１０】以上のようにロボット等の自動制御で非常
に重要とされる数値大小比較が極めて簡単に実行できる
のである。
【０１１１】２つのデータが完全に一致するときは、ノ
イズの影響でどちらかが大と判定される場合があるが、
これは例えば、全く同じ場合のみを、従来技術で検出
し、これと組合せてもよいことは言うまでもない。
【０１１２】以上、すべての実施例においてνＭＯＳイ
ンバータはすべてＣＭＯＳ構成としたが、これはＮＭＯ
Ｓ Ｅ／Ｅ、やＥ／Ｄインバータでもよいことは言うま
でもない。
【０１１３】また、すべてのνＭＯＳインバータのフロ
ーティングゲートは常にフローティングの状態で動作さ
せる場合についてのみ説明したが、フローティングゲー
トにスイッチングトランジスタを接続し、このトランジ
スタのオン・オフによりフローティングゲートの電位を
適宜所定の値に固定してもよい。
【０１１４】これにより、νＭＯＳインバータの閾値を
変化させたり、あるいは動作中にフローティングゲート
に注入された電荷をリフレッシュさせることができる。
【０１１５】
【発明の効果】本発明により、複数のデータの大小比較
を非常に高速に行うことが可能となった。
【０１１６】しかも、極めて小数の素子で実現できるた
め、ＬＳＩ化が容易である。従って高速・実時間処理の
要求される自動制御の分野をはじめとし、広範な応用分
野を開拓することができた。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施例を示す回路
図であり、図１（ｂ）はＣＭＯＳスイッチを用いた変形
例であり、図１（ｃ）は、アナログ信号Ｖbにかわり、
３ｂｉｔのデジタル信号を用いた変形例である。
【図２】図２（ａ）は入力のＮチャネルνＭＯＳトラン
ジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示したも
の、図２（ｂ）はνＭＯＳ動作を解析するために簡略化
した図面である。
【図３】図３（ａ）は本発明の第２の実施例を示す回路
図であり、図３（ｂ）は時間とともに０Ｖから５Ｖ（Ｖ
DD）まで直線的に上昇する信号入力を示すグラフであ図
３（ｃ）は第２の実施例の変形例を示す回路図であり、
図３（ｄ）はそれにより得られる出力波形図である。図
３（ｅ）は第２の実施例の他の変形例を示す回路図、図
３（ｆ）はＶRとしての入力信号を示す図である。図３
（ｇ）は他の変形例を示す図である。
【図４】図４（ａ）は、本発明のＷｉｎｎｅｒ−Ｔａｋ
ｅ−Ａｌｌ回路をＣＭＯＳ，二層ポリシリコンプロセス
により、シリコン基板上に試作した集積回路の顕微鏡写
真であり、図４（ｂ）はその実験結果を示す図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】図６（ａ）は本発明の第４の実施例を示す回路
図であり、図６（ｂ）は本発明の第５の実施例を示す回
路図である。
【図７】図６（ａ）の回路を、２層ポリシリコンのＣＭ
ＯＳプロセスでシリコンチップ上に実現した例である。
【図８】本発明の第６の実施例を示す回路図である。
【図９】本発明の第７の実施例を示す回路図である。
【符号の説明】
１０１ ＮチャネルニューロンＭＯＳトランジスタ、 １０２ ＰチャネルニューロンＭＯＳトランジスタ、 １０４ フローティングゲート、 １０５，１０６ 入力ゲート、 １０７，１０８，１０９ 通常のインバータ回路、 １１０，１１１ ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 598158521 アイ・アンド・エフ株式会社 東京都文京区本郷４丁目１番４号 コス モス本郷ビル (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301 (56)参考文献 特開 平３−6679（ＪＰ，Ａ) Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅ ｒｓ，英国，1991年 ５月23日，Ｖｏ ｌ．27，Ｎｏ．11，ｐ．957−958 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ，1991．Ｔｅｃｈｎｉｃａｌ Ｄ ｉｇｅｓｔ，米国，1991年12月，ｐ. 919−922 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/8242 - 21/8246 H01L 27/10 H01L 27/102 - 27/108 H01L 27/11 - 27/115

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に一導電型の半導体領域を有し、
    この領域内に設けられた反対導電型のソース及びドレイ
    ン領域を有し、前記ソース及びドレイン領域を隔てる領
    域上に絶縁膜を介して儲けられた、電位的にフローティ
    ング状態にあるフローティングゲート電極を有し、絶縁
    膜を介して前記フローティングゲート電極と容量結合す
    る複数の入力ゲート電極を有する、二個以上のニューロ
    ンＭＯＳトランジスタを備える半導体装置であって、 前記フローティングゲートにより共通に接続されたｎ型
    ニューロンＭＯＳＦＥＴとｐ型ニューロンＭＯＳＦＥＴ
    により形成されたインバータ回路を二個以上含むインバ
    ータ回路群と、 前記インバータ回路の第１の入力ゲート電極に、前記イ
    ンバータ回路群に属する全てのインバータ回路に対し共
    通の第１の信号電圧を加える手段と、 前記インバータ回路の前記第一の入力ゲート電極以外の
    第２の入力ゲート電極に、所定の第２の信号電圧を加え
    る手段と、 前記第１の信号電圧の変化超過時間の結果として、前記
    インバータ回路群の少なくとも一個のインバータ回路に
    おいて生じる出力電圧の変化を検知する手段と、 前記回路群に含まれる各前記インバータ回路においてそ
    れぞれ正帰還ループを形成する手段とを備えることを 特
    徴とする半導体装置。
  2. 【請求項２】 前記第２の入力ゲートを２つ以上有し、
    その各々に０もしくは１のバイナリ信号が入力されるよ
    う構成されたことを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】 マトリクス状に配置された、０もしくは
    １のバイナリ信号を記憶するメモリセルを有し、その列
    もしくは行に属する所定のメモリセルの出力に対し、所
    定の論理演算を行った結果を前記第２の入力ゲート入力
    するように構成されたことを特徴とする請求項２に記載
    の半導体装置。
  4. 【請求項４】 前記所定の論理演算が、外部より入力さ
    れたデータとの排他的論理和を計算する演算であること
    を特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記所定の論理演算が、外部より入力さ
    れたデータとの排他的論理和の否定を計算する演算であ
    ることを特徴とする請求項３に記載の半導体装置。
  6. 【請求項６】 前記メモリセルの各々に、メモリセル内
    のデータを外部に読み出すためのスイッチングトランジ
    スタが設けられ、前記第２の入力ゲートを有するインバ
    ータの出力データが所定の値をもったときにのみ、前記
    トランジスタがオンして、前記メモリセル内のデータが
    外部に読み出されるよう構成されたことを特徴とする請
    求項３乃至５に記載の半導体装置。
  7. 【請求項７】 基板上に一導電型の半導体領域を有し、
    この領域内に設けられた反対導電型のソース及びドレイ
    ン領域を有し、前記ソース及びドレイン領域を隔てる領
    域上に絶縁膜を介して儲けられた、電位的にフローティ
    ング状態にあるフローティングゲート電極を有し、絶縁
    膜を介して前記フローティングゲート電極と容量結合す
    る複数の入力ゲート電極を有する、複数のニューロンＭ
    ＯＳトランジスタを備える半導体装置であって、 前記フローティングゲートにより共通に接続されたｎ型
    ニューロンＭＯＳＦＥＴとｐ型ニューロンＭＯＳＦＥＴ
    により形成されたインバータ回路と、 前記インバータ回路の第１の入力ゲート電極に、複数の
    インバータ回路に共通な第１の信号電圧（Ｖ ａ ，
    Ｖ Ｒ ）を加える手段と、 前記インバータ回路の前記第１の入力ゲート電極以外の
    第２の入力ゲート電極に、所定の第２の信号電圧を加え
    る手段と、 前記インバータ回路に正帰還ループを形成する手段とを
    備えることを特徴とする半導体装置。
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