JP2001127615A - 分割レベル論理回路 - Google Patents
分割レベル論理回路Info
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Abstract
(57)【要約】
【課題】 素子の耐圧以上の電源電圧で動作し、複数の
入力信号に対する複数の出力信号をレベル可変で出力で
きる分割レベル論理回路を提供する。 【解決手段】 ＣＭＯＳインバーター回路を構成する動
作トランジスタＭＰ１（ＰＭＯＳ）とＭＮ２（ＮＭＯ
Ｓ）の間に、２つのクランプトランジスタＭＰ３とＭＮ
４を直列に接続する。クランプトランジスタＭＰ３のゲ
ートにはクランプ電圧ＶＢｐを、ＭＮ４のゲートにはク
ランプ電圧ＶＢｎを印加する。動作トランジスタＭＰ１
にはＶＤＤ（電源電圧）−ＶＢｐを振幅とする入力信号
Ｖｉｎ＿Ｐを入力し、ＭＮ２にはこれと同位相のＶＢｎ
−ＧＮＤ（接地電位）を振幅とする信号Ｖｉｎ＿Ｎを入
力する。ＭＰ３とＭＮ４の接続点からインバーター出力
端子Ｖｏｕｔを、ＭＰ１とＭＰ３の接続点からＰＭＯＳ
出力端子ＹＰを、ＭＮ４とＭＮ２の接続点からＮＭＯＳ
出力端子ＹＮを引き出す。
入力信号に対する複数の出力信号をレベル可変で出力で
きる分割レベル論理回路を提供する。 【解決手段】 ＣＭＯＳインバーター回路を構成する動
作トランジスタＭＰ１（ＰＭＯＳ）とＭＮ２（ＮＭＯ
Ｓ）の間に、２つのクランプトランジスタＭＰ３とＭＮ
４を直列に接続する。クランプトランジスタＭＰ３のゲ
ートにはクランプ電圧ＶＢｐを、ＭＮ４のゲートにはク
ランプ電圧ＶＢｎを印加する。動作トランジスタＭＰ１
にはＶＤＤ（電源電圧）−ＶＢｐを振幅とする入力信号
Ｖｉｎ＿Ｐを入力し、ＭＮ２にはこれと同位相のＶＢｎ
−ＧＮＤ（接地電位）を振幅とする信号Ｖｉｎ＿Ｎを入
力する。ＭＰ３とＭＮ４の接続点からインバーター出力
端子Ｖｏｕｔを、ＭＰ１とＭＰ３の接続点からＰＭＯＳ
出力端子ＹＰを、ＭＮ４とＭＮ２の接続点からＮＭＯＳ
出力端子ＹＮを引き出す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける基本論理回路に関し、特にｐ型電界効果トランジ
スタ（以下ＰＭＯＳと略す）とｎ型電界効果トランジス
タ（以下ＮＭＯＳと略す）を用いて構成する相補型電界
効果トランジスタ（以下ＣＭＯＳと略す）論理回路に関
する。
おける基本論理回路に関し、特にｐ型電界効果トランジ
スタ（以下ＰＭＯＳと略す）とｎ型電界効果トランジス
タ（以下ＮＭＯＳと略す）を用いて構成する相補型電界
効果トランジスタ（以下ＣＭＯＳと略す）論理回路に関
する。
【０００２】
【従来の技術】従来のＣＭＯＳ論理回路のうち、最も基
本的かつ一般的なＣＭＯＳインバーター回路（ＮＯＴゲ
ート）の回路図を図１０に示す。
本的かつ一般的なＣＭＯＳインバーター回路（ＮＯＴゲ
ート）の回路図を図１０に示す。
【０００３】図１０において、ＭＰ１はＰＭＯＳであ
り、ＭＮ２はＮＭＯＳである。ＭＰ１とＭＮ２のゲート
には入力端子Ｖｉｎが接続され、ＭＰ１のドレインには
電源ＶＤＤが接続されている。ＭＮ２のソースは接地
（ＧＮＤ）されている。ＭＰ１とＭＮ２は直列に接続さ
れ、その中間接続点は出力端子Ｖｏｕｔに接続されてい
る。ここで、Ｖｉｎの電位がハイレベルであるときは、
ＭＰ１は非導通でありＭＮ２は導通となるので、Ｖｏｕ
ｔには接地レベル（ローレベル）が出力される。Ｖｉｎ
の電位がローレベルであるときは、ＭＰ１が導通であり
ＭＮ２は非導通となるので、ＶｏｕｔにはＶＤＤの電位
（ハイレベル）が出力される。
り、ＭＮ２はＮＭＯＳである。ＭＰ１とＭＮ２のゲート
には入力端子Ｖｉｎが接続され、ＭＰ１のドレインには
電源ＶＤＤが接続されている。ＭＮ２のソースは接地
（ＧＮＤ）されている。ＭＰ１とＭＮ２は直列に接続さ
れ、その中間接続点は出力端子Ｖｏｕｔに接続されてい
る。ここで、Ｖｉｎの電位がハイレベルであるときは、
ＭＰ１は非導通でありＭＮ２は導通となるので、Ｖｏｕ
ｔには接地レベル（ローレベル）が出力される。Ｖｉｎ
の電位がローレベルであるときは、ＭＰ１が導通であり
ＭＮ２は非導通となるので、ＶｏｕｔにはＶＤＤの電位
（ハイレベル）が出力される。
【０００４】この回路はクロックを必要とせず、負荷駆
動能力が高く消費電力が少ないため広く一般的に基本論
理回路として用いられている。このほか、基本的な論理
回路にはいくつか種類があるが、いずれもＰＭＯＳとＮ
ＭＯＳを直列もしくは並列に組み合わせて接続し、入力
信号に応じた出力信号を電源電圧もしくは接地電位とし
て出力する。
動能力が高く消費電力が少ないため広く一般的に基本論
理回路として用いられている。このほか、基本的な論理
回路にはいくつか種類があるが、いずれもＰＭＯＳとＮ
ＭＯＳを直列もしくは並列に組み合わせて接続し、入力
信号に応じた出力信号を電源電圧もしくは接地電位とし
て出力する。
【０００５】
【発明が解決しようとする課題】従来のＣＭＯＳ論理回
路の問題点について、従来の論理回路のうちＣＭＯＳイ
ンバーター回路を例に図１０を用いて述べる。
路の問題点について、従来の論理回路のうちＣＭＯＳイ
ンバーター回路を例に図１０を用いて述べる。
【０００６】第１に、入力信号の電位Ｖｉｎや電源電圧
ＶＤＤ、もしくは入力信号と電源電圧間の電位差が、ト
ランジスタのソース・ドレイン耐圧およびゲート酸化膜
耐圧の範囲内に制限されるため、これらの耐圧が低いデ
バイスでは入力信号の電位振幅や電源電圧に制約が生じ
る。このため、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）素子に代表される低耐圧のデバイスで回
路を構成するためには、低い電源電圧で動作させる必要
があり、電源電圧を下げる仕組みが別途必要となるた
め、高コストとなったり、既存規格との不一致が生じた
りするため、従来部品との混成に問題を生じていた。
ＶＤＤ、もしくは入力信号と電源電圧間の電位差が、ト
ランジスタのソース・ドレイン耐圧およびゲート酸化膜
耐圧の範囲内に制限されるため、これらの耐圧が低いデ
バイスでは入力信号の電位振幅や電源電圧に制約が生じ
る。このため、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）素子に代表される低耐圧のデバイスで回
路を構成するためには、低い電源電圧で動作させる必要
があり、電源電圧を下げる仕組みが別途必要となるた
め、高コストとなったり、既存規格との不一致が生じた
りするため、従来部品との混成に問題を生じていた。
【０００７】第２に、例えば電源電圧ＶＤＤをレギュレ
ータなどで下げてＶＤＤＬとし、論理回路の電源に用い
る回路Ａでは、出力レベルは常にＶＤＤＬ以下となる。
このため、ＶＤＤを電源電圧として動作する回路Ｂに回
路Ａの出力を入力する場合、振幅が不足するなどの問題
が生じる。
ータなどで下げてＶＤＤＬとし、論理回路の電源に用い
る回路Ａでは、出力レベルは常にＶＤＤＬ以下となる。
このため、ＶＤＤを電源電圧として動作する回路Ｂに回
路Ａの出力を入力する場合、振幅が不足するなどの問題
が生じる。
【０００８】すなわち、従来の技術では、素子の耐圧以
上の電源電圧をそのまま用いる論理回路が存在しなかっ
た。
上の電源電圧をそのまま用いる論理回路が存在しなかっ
た。
【０００９】本発明は、用いる素子の耐圧以上の電源電
圧で動作し、複数の入力信号に対する複数の出力信号を
レベル可変で出力できる分割レベル論理回路を提供する
事を課題とする。
圧で動作し、複数の入力信号に対する複数の出力信号を
レベル可変で出力できる分割レベル論理回路を提供する
事を課題とする。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
め、本発明の分割レベル論理回路は、ＭＯＳトランジス
タを用いたＣＭＯＳ論理回路において、それぞれに所定
の信号が入力されて動作する１以上のＰＭＯＳトランジ
スタからなる第１の動作トランジスタと１以上のＮＭＯ
Ｓトランジスタからなる第２の動作トランジスタの間
に、第３および第４のクランプトランジスタを直列に付
加した構成を有し、前記第３および第４の一方または双
方のクランプトランジスタの接続点に出力端子を備える
ことを特徴とする。
め、本発明の分割レベル論理回路は、ＭＯＳトランジス
タを用いたＣＭＯＳ論理回路において、それぞれに所定
の信号が入力されて動作する１以上のＰＭＯＳトランジ
スタからなる第１の動作トランジスタと１以上のＮＭＯ
Ｓトランジスタからなる第２の動作トランジスタの間
に、第３および第４のクランプトランジスタを直列に付
加した構成を有し、前記第３および第４の一方または双
方のクランプトランジスタの接続点に出力端子を備える
ことを特徴とする。
【００１１】あるいは、上記の分割レベル論理回路にお
いて、第１の動作トランジスタと第２のトランジスタの
一つの対のそれぞれに入力される前記所定の信号は、入
力信号の位相を維持したまま、前記第３および第４のク
ランプトランジスタのクランプ電圧で該入力信号の振幅
を分割した２つの異なる信号であることを特徴とする。
いて、第１の動作トランジスタと第２のトランジスタの
一つの対のそれぞれに入力される前記所定の信号は、入
力信号の位相を維持したまま、前記第３および第４のク
ランプトランジスタのクランプ電圧で該入力信号の振幅
を分割した２つの異なる信号であることを特徴とする。
【００１２】あるいは、上記の分割レベル論理回路にお
いて、前記出力端子として、第１の動作トランジスタと
第３のクランプトランジスタの接続点に出力端子ＹＰ
を、第２の動作トランジスタと第４のクランプトランジ
スタの接続点に出力端子ＹＮを備えることを特徴とす
る。
いて、前記出力端子として、第１の動作トランジスタと
第３のクランプトランジスタの接続点に出力端子ＹＰ
を、第２の動作トランジスタと第４のクランプトランジ
スタの接続点に出力端子ＹＮを備えることを特徴とす
る。
【００１３】あるいは、上記の分割レベル論理回路にお
いて、第１の動作トランジスタと第２の動作トランジス
タの対毎に一つの入力信号を分割した異なる信号をそれ
ぞれ入力し、第３および第４のクランプトランジスタの
ゲートに同一のクランプ電圧ＶＢを印加することで、前
記出力端子ＹＰには電源電圧とＶＢ間を振幅する信号
を、前記出力端子ＹＮにはＶＢと接地電位間を振幅する
信号を出力することを特徴とする。
いて、第１の動作トランジスタと第２の動作トランジス
タの対毎に一つの入力信号を分割した異なる信号をそれ
ぞれ入力し、第３および第４のクランプトランジスタの
ゲートに同一のクランプ電圧ＶＢを印加することで、前
記出力端子ＹＰには電源電圧とＶＢ間を振幅する信号
を、前記出力端子ＹＮにはＶＢと接地電位間を振幅する
信号を出力することを特徴とする。
【００１４】あるいは、上記の分割レベル論理回路にお
いて、第１の動作トランジスタと第２の動作トランジス
タの対毎に一つの入力信号を分割した異なる信号をそれ
ぞれ入力し、第３のクランプトランジスタのゲートに印
加するクランプ電圧ＶＢｎと第４のクランプトランジス
タのゲートに印加するクランプ電圧ＶＢｐとをそれぞれ
調節する回路を設けることで、前記出力端子ＹＰおよび
出力端子ＹＮの電位振幅を調節することを特徴とする。
いて、第１の動作トランジスタと第２の動作トランジス
タの対毎に一つの入力信号を分割した異なる信号をそれ
ぞれ入力し、第３のクランプトランジスタのゲートに印
加するクランプ電圧ＶＢｎと第４のクランプトランジス
タのゲートに印加するクランプ電圧ＶＢｐとをそれぞれ
調節する回路を設けることで、前記出力端子ＹＰおよび
出力端子ＹＮの電位振幅を調節することを特徴とする。
【００１５】本発明の分割レベル論理回路（以下ＳＬＬ
［Ｓｅｐａｒａｔｅｄ ＬｅｖｅｌＬｏｇｉｃ］と略
す）は、従来のＣＭＯＳ論理回路を構成するＰＭＯＳと
ＮＭＯＳへの入力端子を２つに分割し、その間にクラン
プトランジスタを２つ付加して、これらのクランプトラ
ンジスタのゲートには同一電圧ＶＢ、あるいは出力レベ
ル調節電圧ＶＢｐおよびＶＢｎを入力することが従来の
論理回路と異なる。したがって、従来の論理回路では、
電源電圧と接地電位を振幅する入出力電圧のみを得るの
に対し、本発明では、これに加え、ＶＢ、あるいはＶＢ
ｐおよびＶＢｎによって電源電位と接地電位を分割した
複数種の電位振幅をもつ入出力信号を得る。ＶＢｐおよ
びＶＢｎの調節により、電源電圧に応じた最適な入出力
電圧が設定できる。
［Ｓｅｐａｒａｔｅｄ ＬｅｖｅｌＬｏｇｉｃ］と略
す）は、従来のＣＭＯＳ論理回路を構成するＰＭＯＳと
ＮＭＯＳへの入力端子を２つに分割し、その間にクラン
プトランジスタを２つ付加して、これらのクランプトラ
ンジスタのゲートには同一電圧ＶＢ、あるいは出力レベ
ル調節電圧ＶＢｐおよびＶＢｎを入力することが従来の
論理回路と異なる。したがって、従来の論理回路では、
電源電圧と接地電位を振幅する入出力電圧のみを得るの
に対し、本発明では、これに加え、ＶＢ、あるいはＶＢ
ｐおよびＶＢｎによって電源電位と接地電位を分割した
複数種の電位振幅をもつ入出力信号を得る。ＶＢｐおよ
びＶＢｎの調節により、電源電圧に応じた最適な入出力
電圧が設定できる。
【００１６】このため、従来の素子に比べて、ソース・
ドレイン耐圧やゲート酸化膜耐圧が低い素子に対しても
電源電圧を変えずに、素子の耐圧範囲内の電圧振幅によ
る動作が実現できるので、従来の規格に対する適合性を
損なわずに長期信頼性を確保した回路設計が可能とな
る。
ドレイン耐圧やゲート酸化膜耐圧が低い素子に対しても
電源電圧を変えずに、素子の耐圧範囲内の電圧振幅によ
る動作が実現できるので、従来の規格に対する適合性を
損なわずに長期信頼性を確保した回路設計が可能とな
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて詳細に説明する。
て図を用いて詳細に説明する。
【００１８】図１を用いて本発明の第１の実施形態例の
構成を説明する。本実施形態例では、最も基本的なイン
バーター回路（ＮＯＴゲート）を例示する。ＭＰ１とＭ
Ｐ３は閾値電圧ＶｔｈｐをもつＰチャネルＭＯＳトラン
ジスタであり、ＭＮ４とＭＮ２は閾値電圧Ｖｔｈｎをも
つＮチャネルＭＯＳトランジスタである。ＭＰ１にはＶ
ＤＤ（電源電圧）−ＶＢｐ（ＰＭＯＳクランプ電圧）を
振幅とする入力信号Ｖｉｎ＿Ｐを入力し、ＭＮ２には入
力信号Ｖｉｎ＿Ｐと同位相でＶＢｎ（ＮＭＯＳクランプ
電圧）−ＧＮＤ（接地電位）を振幅とする信号Ｖｉｎ＿
Ｎを入力する。この２つの動作トランジスタＭＰ１とＭ
Ｎ２の間に、２つのクランプトランジスタＭＰ３とＭＮ
４を直列に接続する。ＭＰ３とＭＮ４の中間接続点がイ
ンバーター出力端子Ｖｏｕｔであり、ＭＰ１とＭＰ３の
中間接続点がＰＭＯＳ出力端子ＹＰであり、ＭＮ４とＭ
Ｎ２の中間接続点がＮＭＯＳ出力端子ＹＮである。
構成を説明する。本実施形態例では、最も基本的なイン
バーター回路（ＮＯＴゲート）を例示する。ＭＰ１とＭ
Ｐ３は閾値電圧ＶｔｈｐをもつＰチャネルＭＯＳトラン
ジスタであり、ＭＮ４とＭＮ２は閾値電圧Ｖｔｈｎをも
つＮチャネルＭＯＳトランジスタである。ＭＰ１にはＶ
ＤＤ（電源電圧）−ＶＢｐ（ＰＭＯＳクランプ電圧）を
振幅とする入力信号Ｖｉｎ＿Ｐを入力し、ＭＮ２には入
力信号Ｖｉｎ＿Ｐと同位相でＶＢｎ（ＮＭＯＳクランプ
電圧）−ＧＮＤ（接地電位）を振幅とする信号Ｖｉｎ＿
Ｎを入力する。この２つの動作トランジスタＭＰ１とＭ
Ｎ２の間に、２つのクランプトランジスタＭＰ３とＭＮ
４を直列に接続する。ＭＰ３とＭＮ４の中間接続点がイ
ンバーター出力端子Ｖｏｕｔであり、ＭＰ１とＭＰ３の
中間接続点がＰＭＯＳ出力端子ＹＰであり、ＭＮ４とＭ
Ｎ２の中間接続点がＮＭＯＳ出力端子ＹＮである。
【００１９】上記において、動作トランジスタへの入力
信号Ｖｉｎ＿Ｐ、Ｖｉｎ＿Ｎは、レベルシフタやクリッ
パ、クランパなどの波形整形回路によって入力信号Ｖｉ
ｎから作成することができる。出力端子ＹＰ，ＹＮは、
本分割レベル論理回路同士を多段に接続する場合に用
い、出力端子Ｖｏｕｔは従来の論理回路やその他の一般
の回路と接続する場合に用いる。したがって、用途によ
り使用しない出力端子は省略してもよい。ＭＰ３，ＭＮ
４に印加するクランプ電圧は外部から供給するか、例え
ば図２に示すような回路、すなわち電源電圧ＶＤＤと接
地電位の間にＰＭＯＳトランジスタＭＰ５，６とＮＭＯ
ＳトランジスタＭＮ７を直列に接続し、各トランジスタ
の接続点からバイアス電圧を得る回路を用いて供給す
る。このバイアス電圧を調節するには、トランジスタの
サイズ（例えばゲート幅、ソース・ドレイン間の長さ
等）を変えてオン抵抗を調節することにより対応するこ
とができる。簡易には抵抗分割回路を用いることもでき
る。
信号Ｖｉｎ＿Ｐ、Ｖｉｎ＿Ｎは、レベルシフタやクリッ
パ、クランパなどの波形整形回路によって入力信号Ｖｉ
ｎから作成することができる。出力端子ＹＰ，ＹＮは、
本分割レベル論理回路同士を多段に接続する場合に用
い、出力端子Ｖｏｕｔは従来の論理回路やその他の一般
の回路と接続する場合に用いる。したがって、用途によ
り使用しない出力端子は省略してもよい。ＭＰ３，ＭＮ
４に印加するクランプ電圧は外部から供給するか、例え
ば図２に示すような回路、すなわち電源電圧ＶＤＤと接
地電位の間にＰＭＯＳトランジスタＭＰ５，６とＮＭＯ
ＳトランジスタＭＮ７を直列に接続し、各トランジスタ
の接続点からバイアス電圧を得る回路を用いて供給す
る。このバイアス電圧を調節するには、トランジスタの
サイズ（例えばゲート幅、ソース・ドレイン間の長さ
等）を変えてオン抵抗を調節することにより対応するこ
とができる。簡易には抵抗分割回路を用いることもでき
る。
【００２０】図１において、今、ＭＰ１とＭＮ２の動作
トランジスタにそれぞれハイレベルの信号（ＶＤＤとＶ
Ｂｎ）が入力されるとする。動作トランジスタＭＮ２お
よびクランプトランジスタＭＮ４はオンとなるので、Ｖ
ｏｕｔ端子とＹＮ端子にはＧＮＤレベルが出力される。
一方、ＹＰ端子の電位は、動作トランジスタＭＰ１がオ
フであり、かつクランプトランジスタＭＰ３が閾値状態
を保つため、ＶＢｐ以下には電位が低下せず、ＶＢｐ＋
｜Ｖｔｈｐ｜が出力される。
トランジスタにそれぞれハイレベルの信号（ＶＤＤとＶ
Ｂｎ）が入力されるとする。動作トランジスタＭＮ２お
よびクランプトランジスタＭＮ４はオンとなるので、Ｖ
ｏｕｔ端子とＹＮ端子にはＧＮＤレベルが出力される。
一方、ＹＰ端子の電位は、動作トランジスタＭＰ１がオ
フであり、かつクランプトランジスタＭＰ３が閾値状態
を保つため、ＶＢｐ以下には電位が低下せず、ＶＢｐ＋
｜Ｖｔｈｐ｜が出力される。
【００２１】次に、ＭＰ１とＭＮ２の動作トランジスタ
にそれぞれローレベルの信号（ＶＢｐとＧＮＤ）が入力
されるとする。動作トランジスタＭＰ１およびクランプ
トランジスタＭＰ３はオンとなるので、Ｖｏｕｔ端子と
ＹＰ端子にはＶＤＤレベルが出力される。一方、ＹＮ端
子の電位は、動作トランジスタＭＮ２がオフであり、か
つクランプトランジスタＭＮ４が閾値状態を保つため、
ＶＢｎ以上には電位が増加せず、ＶＢｎ−｜Ｖｔｈｎ｜
が出力される。
にそれぞれローレベルの信号（ＶＢｐとＧＮＤ）が入力
されるとする。動作トランジスタＭＰ１およびクランプ
トランジスタＭＰ３はオンとなるので、Ｖｏｕｔ端子と
ＹＰ端子にはＶＤＤレベルが出力される。一方、ＹＮ端
子の電位は、動作トランジスタＭＮ２がオフであり、か
つクランプトランジスタＭＮ４が閾値状態を保つため、
ＶＢｎ以上には電位が増加せず、ＶＢｎ−｜Ｖｔｈｎ｜
が出力される。
【００２２】このように、ＹＰ端子とＹＮ端子にはそれ
ぞれＭＰ１とＭＮ２への入力信号の反転信号が出力さ
れ、Ｖｏｕｔ端子には電源電圧と接地電位を振幅にもつ
反転信号が出力される。したがって、いずれのトランジ
スタのいかなる端子間にも電源電圧とクランプ電圧の差
分以下、もしくはクランプ電圧と接地電位以下の電位差
しか生じない。
ぞれＭＰ１とＭＮ２への入力信号の反転信号が出力さ
れ、Ｖｏｕｔ端子には電源電圧と接地電位を振幅にもつ
反転信号が出力される。したがって、いずれのトランジ
スタのいかなる端子間にも電源電圧とクランプ電圧の差
分以下、もしくはクランプ電圧と接地電位以下の電位差
しか生じない。
【００２３】図３に、図１に示した本発明の第１の実施
形態例において、ＶＤＤ＝３．３Ｖ、ＶＢｐ＝１．０
Ｖ、ＶＢｎ＝２．０Ｖとした場合の回路シミュレーショ
ン結果を示す。シミュレーションでは、図１に示したイ
ンバーター回路を４段並列接続し、結果は３段目のイン
バーターの各出力を示している。周波数は２００ＭＨｚ
とし、デューティー比、すなわちパルス一周期における
オン（ハイレベル）時間の比率は５０％とした。図３に
おいて、出力端子ＹＰ，ＹＮ，Ｖｏｕｔの各出力信号は
ＶＹＰ，ＶＹＮ，Ｖｏｕｔと表している。
形態例において、ＶＤＤ＝３．３Ｖ、ＶＢｐ＝１．０
Ｖ、ＶＢｎ＝２．０Ｖとした場合の回路シミュレーショ
ン結果を示す。シミュレーションでは、図１に示したイ
ンバーター回路を４段並列接続し、結果は３段目のイン
バーターの各出力を示している。周波数は２００ＭＨｚ
とし、デューティー比、すなわちパルス一周期における
オン（ハイレベル）時間の比率は５０％とした。図３に
おいて、出力端子ＹＰ，ＹＮ，Ｖｏｕｔの各出力信号は
ＶＹＰ，ＶＹＮ，Ｖｏｕｔと表している。
【００２４】図３に示したとおり、電源電圧が３．３Ｖ
であっても、ＹＰ端子は１Ｖ〜３．３Ｖの電圧振幅を出
力し、ＹＮ端子は０Ｖ〜２Ｖの振幅を出力している。さ
らに、ＹＰおよびＹＮ端子がハイレベルであるときは、
Ｖｏｕｔ端子もハイレベルである３．３Ｖを、ＹＰおよ
びＹＮ端子がローレベルであるときは、Ｖｏｕｔ端子も
ローレベルである０Ｖを出力する。すなわち、Ｖｏｕｔ
端子からは、従来のインバーター回路と同様に、ＶＤＤ
とＧＮＤを振幅する信号が得られる。
であっても、ＹＰ端子は１Ｖ〜３．３Ｖの電圧振幅を出
力し、ＹＮ端子は０Ｖ〜２Ｖの振幅を出力している。さ
らに、ＹＰおよびＹＮ端子がハイレベルであるときは、
Ｖｏｕｔ端子もハイレベルである３．３Ｖを、ＹＰおよ
びＹＮ端子がローレベルであるときは、Ｖｏｕｔ端子も
ローレベルである０Ｖを出力する。すなわち、Ｖｏｕｔ
端子からは、従来のインバーター回路と同様に、ＶＤＤ
とＧＮＤを振幅する信号が得られる。
【００２５】このように、各トランジスタの端子間にか
かる電位差は、ＭＰ１ではＶＤＤ−ＶＢｐを超えず、Ｍ
Ｐ３ではＶＤＤ−ＶＢｐもしくはＶＢｐ−ＧＮＤを超え
ない。同様に、ＭＮ２ではＶＢｎ−ＧＮＤを、ＭＮ４で
はＶＢｎ−ＧＮＤもしくはＶＤＤ−ＶＢｎを超える電位
差は端子間にかからない。デバイスの耐圧に合わせてＶ
ＢｐとＶＢｎの値を選択すれば、これらの最大電位差が
耐圧を超えない範囲で電源電圧の上限を従来技術に比べ
て拡大できる。
かる電位差は、ＭＰ１ではＶＤＤ−ＶＢｐを超えず、Ｍ
Ｐ３ではＶＤＤ−ＶＢｐもしくはＶＢｐ−ＧＮＤを超え
ない。同様に、ＭＮ２ではＶＢｎ−ＧＮＤを、ＭＮ４で
はＶＢｎ−ＧＮＤもしくはＶＤＤ−ＶＢｎを超える電位
差は端子間にかからない。デバイスの耐圧に合わせてＶ
ＢｐとＶＢｎの値を選択すれば、これらの最大電位差が
耐圧を超えない範囲で電源電圧の上限を従来技術に比べ
て拡大できる。
【００２６】図４を用いて本発明の第２の実施形態例の
構成を説明する。第１の実施形態例では２つの異なるク
ランプ電圧が必要であったが、ＶＢｐ＝ＶＢｎ（＝Ｖ
Ｂ）が選択可能である場合は図４のようにクランプ端子
を１つにすることができる。
構成を説明する。第１の実施形態例では２つの異なるク
ランプ電圧が必要であったが、ＶＢｐ＝ＶＢｎ（＝Ｖ
Ｂ）が選択可能である場合は図４のようにクランプ端子
を１つにすることができる。
【００２７】図５を用いて本発明の第３の実施形態例を
説明する。図５は最も基本的な論理回路の一つであるＮ
ＡＮＤゲートを、本発明の分割レベル論理回路を用いて
構成した場合の回路図である。
説明する。図５は最も基本的な論理回路の一つであるＮ
ＡＮＤゲートを、本発明の分割レベル論理回路を用いて
構成した場合の回路図である。
【００２８】本実施形態例では、並列接続した動作トラ
ンジスタＭＰ１−１およびＭＰ１−２（ＰＭＯＳ）と、
直列接続した動作トランジスタＭＮ２−２およびＭＮ２
−１（ＮＭＯＳ）との間に、クランプトランジスタＭＰ
３（ＰＭＯＳ）およびＭＮ４（ＮＭＯＳ）を直列接続し
ている。
ンジスタＭＰ１−１およびＭＰ１−２（ＰＭＯＳ）と、
直列接続した動作トランジスタＭＮ２−２およびＭＮ２
−１（ＮＭＯＳ）との間に、クランプトランジスタＭＰ
３（ＰＭＯＳ）およびＭＮ４（ＮＭＯＳ）を直列接続し
ている。
【００２９】動作トランジスタＭＰ１−１とＭＰ１−２
への入力端子をそれぞれＡＰ１およびＡＰ２とし、入力
信号をそれぞれＶＰ１およびＶＰ２とする。同様に動作
トランジスタＭＮ２−１とＭＮ２−２への入力端子およ
び入力信号をそれぞれＡＮ１，ＡＮ２およびＶＮ１，Ｖ
Ｎ２とする。動作トランジスタＭＰ１−１およびＭＰ１
−２とクランプトランジスタＭＰ３との接続点から出力
端子ＹＰを、動作トランジスタＭＮ２−２とクランプト
ランジスタＭＮ４との接続点から出力端子ＹＮを、クラ
ンプトランジスタＭＰ３とＭＮ４の接続点から出力端子
Ｖｏｕｔをそれぞれ引き出し、各々の出力信号をＶＹ
Ｐ、ＶＹＮおよびＶｏｕｔとする。図５の回路における
各端子と電圧（信号）の対応関係は、図９のとおりであ
る。
への入力端子をそれぞれＡＰ１およびＡＰ２とし、入力
信号をそれぞれＶＰ１およびＶＰ２とする。同様に動作
トランジスタＭＮ２−１とＭＮ２−２への入力端子およ
び入力信号をそれぞれＡＮ１，ＡＮ２およびＶＮ１，Ｖ
Ｎ２とする。動作トランジスタＭＰ１−１およびＭＰ１
−２とクランプトランジスタＭＰ３との接続点から出力
端子ＹＰを、動作トランジスタＭＮ２−２とクランプト
ランジスタＭＮ４との接続点から出力端子ＹＮを、クラ
ンプトランジスタＭＰ３とＭＮ４の接続点から出力端子
Ｖｏｕｔをそれぞれ引き出し、各々の出力信号をＶＹ
Ｐ、ＶＹＮおよびＶｏｕｔとする。図５の回路における
各端子と電圧（信号）の対応関係は、図９のとおりであ
る。
【００３０】動作ＰＭＯＳトランジスタに対する入出力
信号、すなわちＶＰ１，ＶＰ２，ＶＹＰは、ハイレベル
の電位が電源電圧ＶＤＤ、ローレベルの電位がクランプ
トランジスタＭＰ３に入力するクランプ電圧ＶＢｐとな
る。動作ＮＭＯＳトランジスタに対する入出力信号、す
なわちＶＮ１，ＶＮ２，ＶＹＮは、ハイレベルの電位が
ＭＮ４に入力するクランプ電圧ＶＢｎ、ローレベルの電
位が接地電位（０Ｖ）となる。ＡＰ１とＡＮ１，ＡＰ２
とＡＮ２がそれぞれペアとなってＮＡＮＤゲートの２入
力を構成し、各ペアのトランジスタには同じレベルの入
力信号がクランプ電圧で分割されて入力される。
信号、すなわちＶＰ１，ＶＰ２，ＶＹＰは、ハイレベル
の電位が電源電圧ＶＤＤ、ローレベルの電位がクランプ
トランジスタＭＰ３に入力するクランプ電圧ＶＢｐとな
る。動作ＮＭＯＳトランジスタに対する入出力信号、す
なわちＶＮ１，ＶＮ２，ＶＹＮは、ハイレベルの電位が
ＭＮ４に入力するクランプ電圧ＶＢｎ、ローレベルの電
位が接地電位（０Ｖ）となる。ＡＰ１とＡＮ１，ＡＰ２
とＡＮ２がそれぞれペアとなってＮＡＮＤゲートの２入
力を構成し、各ペアのトランジスタには同じレベルの入
力信号がクランプ電圧で分割されて入力される。
【００３１】入力信号の分割の手段、クランプ電圧の発
生手段および出力端子の用途とその省略については、第
１の実施形態例で述べたとうりである。
生手段および出力端子の用途とその省略については、第
１の実施形態例で述べたとうりである。
【００３２】図６に図５の回路の真理値表を示す。本回
路は、全ての入力信号がハイレベル（Ｈ）である場合に
はＹＰ，ＹＮ端子ともにローレベル（Ｌ）を出力する
が、それ以外の組み合わせではハイレベル（Ｈ）を出力
し、ＮＡＮＤ論理回路として機能する。
路は、全ての入力信号がハイレベル（Ｈ）である場合に
はＹＰ，ＹＮ端子ともにローレベル（Ｌ）を出力する
が、それ以外の組み合わせではハイレベル（Ｈ）を出力
し、ＮＡＮＤ論理回路として機能する。
【００３３】第１の実施形態例と同じ原理により、クラ
ンプトランジスタの働きでＹＰ端子のローレベル（Ｌ）
の電位はＶＢｐ以下にはならず、ＹＮ端子のハイレベル
（Ｈ）の電位はＶＢｎ以上にはならないため、クランプ
電圧ＶＢｐとＶＢｎを適切に選択することで、各素子の
各端子間の電位差が素子の耐圧を超えない範囲で動作さ
せることができる。
ンプトランジスタの働きでＹＰ端子のローレベル（Ｌ）
の電位はＶＢｐ以下にはならず、ＹＮ端子のハイレベル
（Ｈ）の電位はＶＢｎ以上にはならないため、クランプ
電圧ＶＢｐとＶＢｎを適切に選択することで、各素子の
各端子間の電位差が素子の耐圧を超えない範囲で動作さ
せることができる。
【００３４】図７を用いて本発明の第４の実施形態例を
説明する。図７は最も基本的な論理回路の一つであるＮ
ＯＲゲートを、本発明の分割レベル論理回路を用いて構
成した場合の回路図である。
説明する。図７は最も基本的な論理回路の一つであるＮ
ＯＲゲートを、本発明の分割レベル論理回路を用いて構
成した場合の回路図である。
【００３５】本実施形態例では、直列接続した動作トラ
ンジスタＭＰ１−１およびＭＰ１−２（ＰＭＯＳ）と、
並列接続した動作トランジスタＭＮ２−２およびＭＮ２
−１（ＮＭＯＳ）との間に、クランプトランジスタＭＰ
３（ＰＭＯＳ）およびＭＮ４（ＮＭＯＳ）を直列接続し
ている。
ンジスタＭＰ１−１およびＭＰ１−２（ＰＭＯＳ）と、
並列接続した動作トランジスタＭＮ２−２およびＭＮ２
−１（ＮＭＯＳ）との間に、クランプトランジスタＭＰ
３（ＰＭＯＳ）およびＭＮ４（ＮＭＯＳ）を直列接続し
ている。
【００３６】動作トランジスタＭＰ１−１とＭＰ１−２
への入力端子をそれぞれＡＰ１およびＡＰ２とし、入力
信号をそれぞれＶＰ１およびＶＰ２とする。同様に動作
トランジスタＭＮ２−１とＭＮ２−２への入力端子およ
び入力信号をそれぞれＡＮ１，ＡＮ２およびＶＮ１，Ｖ
Ｎ２とする。動作トランジスタＭＰ１−２とクランプト
ランジスタＭＰ３との接続点から出力端子ＹＰを、動作
トランジスタＭＮ２−１，ＭＮ２−２とクランプトラン
ジスタＭＮ４との接続点から出力端子ＹＮを、クランプ
トランジスタＭＰ３とＭＮ４の接続点から出力端子Ｖｏ
ｕｔをそれぞれ引き出し、各々の出力信号をＶＹＰ、Ｖ
ＹＮおよびＶｏｕｔとする。図７の回路における各端子
と電圧（信号）の対応関係は、図９のとおりである。
への入力端子をそれぞれＡＰ１およびＡＰ２とし、入力
信号をそれぞれＶＰ１およびＶＰ２とする。同様に動作
トランジスタＭＮ２−１とＭＮ２−２への入力端子およ
び入力信号をそれぞれＡＮ１，ＡＮ２およびＶＮ１，Ｖ
Ｎ２とする。動作トランジスタＭＰ１−２とクランプト
ランジスタＭＰ３との接続点から出力端子ＹＰを、動作
トランジスタＭＮ２−１，ＭＮ２−２とクランプトラン
ジスタＭＮ４との接続点から出力端子ＹＮを、クランプ
トランジスタＭＰ３とＭＮ４の接続点から出力端子Ｖｏ
ｕｔをそれぞれ引き出し、各々の出力信号をＶＹＰ、Ｖ
ＹＮおよびＶｏｕｔとする。図７の回路における各端子
と電圧（信号）の対応関係は、図９のとおりである。
【００３７】動作ＰＭＯＳトランジスタに対する入出力
信号、すなわちＶＰ１，ＶＰ２，ＶＹＰは、ハイレベル
の電位が電源電圧ＶＤＤ、ローレベルの電位がクランプ
トランジスタＭＰ３に入力するクランプ電圧ＶＢｐとな
る。動作ＮＭＯＳトランジスタに対する入出力信号、す
なわちＶＮ１，ＶＮ２，ＶＹＮは、ハイレベルの電位が
ＭＮ４に入力するクランプ電圧ＶＢｎ、ローレベルの電
位が接地電位（０Ｖ）となる。ＡＰ１とＡＮ１，ＡＰ２
とＡＮ２がそれぞれペアとなってＮＯＲゲートの２入力
を構成し、各ペアのトランジスタには同じレベルの入力
信号がクランプ電圧で分割されて入力される。
信号、すなわちＶＰ１，ＶＰ２，ＶＹＰは、ハイレベル
の電位が電源電圧ＶＤＤ、ローレベルの電位がクランプ
トランジスタＭＰ３に入力するクランプ電圧ＶＢｐとな
る。動作ＮＭＯＳトランジスタに対する入出力信号、す
なわちＶＮ１，ＶＮ２，ＶＹＮは、ハイレベルの電位が
ＭＮ４に入力するクランプ電圧ＶＢｎ、ローレベルの電
位が接地電位（０Ｖ）となる。ＡＰ１とＡＮ１，ＡＰ２
とＡＮ２がそれぞれペアとなってＮＯＲゲートの２入力
を構成し、各ペアのトランジスタには同じレベルの入力
信号がクランプ電圧で分割されて入力される。
【００３８】入力信号の分割の手段、クランプ電圧の発
生手段および出力端子の用途とその省略については、第
１の実施形態例で述べたとうりである。
生手段および出力端子の用途とその省略については、第
１の実施形態例で述べたとうりである。
【００３９】図８に図７の回路の真理値表を示す。本回
路は、全ての入力信号がローレベル（Ｌ）である場合に
はＹＰ，ＹＮ端子ともにハイレベル（Ｈ）を出力する
が、それ以外の組み合わせ、すなわち対となる入力端子
の一方又は双方がハイレベル（Ｈ）の場合にはローレベ
ル（Ｌ）を出力し、ＮＯＲ論理回路として機能する。
路は、全ての入力信号がローレベル（Ｌ）である場合に
はＹＰ，ＹＮ端子ともにハイレベル（Ｈ）を出力する
が、それ以外の組み合わせ、すなわち対となる入力端子
の一方又は双方がハイレベル（Ｈ）の場合にはローレベ
ル（Ｌ）を出力し、ＮＯＲ論理回路として機能する。
【００４０】第１の実施形態例と同じ原理により、クラ
ンプトランジスタの働きでＹＰ端子のローレベル（Ｌ）
の電位はＶＢｐ以下にはならず、ＹＮ端子のハイレベル
（Ｈ）の電位はＶＢｎ以上にはならないため、クランプ
電圧ＶＢｐとＶＢｎを適切に選択することで、各素子の
各端子間の電位差が素子の耐圧を超えない範囲で動作さ
せることができる。
ンプトランジスタの働きでＹＰ端子のローレベル（Ｌ）
の電位はＶＢｐ以下にはならず、ＹＮ端子のハイレベル
（Ｈ）の電位はＶＢｎ以上にはならないため、クランプ
電圧ＶＢｐとＶＢｎを適切に選択することで、各素子の
各端子間の電位差が素子の耐圧を超えない範囲で動作さ
せることができる。
【００４１】以上のように、スイッチング動作する１以
上のＰＭＯＳトランジスタと１以上のＮＭＯＳトランジ
スタの間に２つのクランプトランジスタを接続すること
で、上記実施形態例で示したＮＯＴ，ＮＡＮＤ，ＮＯＲ
以外の全ての論理ゲートについても同じ効果を実現する
ことができる。また、本発明の論理回路はディジタル、
アナログ双方の回路に適用でき、ディジタル・アナログ
混載回路においても同じ効果を実現できる。
上のＰＭＯＳトランジスタと１以上のＮＭＯＳトランジ
スタの間に２つのクランプトランジスタを接続すること
で、上記実施形態例で示したＮＯＴ，ＮＡＮＤ，ＮＯＲ
以外の全ての論理ゲートについても同じ効果を実現する
ことができる。また、本発明の論理回路はディジタル、
アナログ双方の回路に適用でき、ディジタル・アナログ
混載回路においても同じ効果を実現できる。
【００４２】
【発明の効果】以上説明したとおり、本発明は素子の耐
圧を超える電源電圧を用いる場合でも、レギュレータ等
で電源電圧を降圧せずに、耐圧の範囲内の電位差で論理
回路を動作させることができる。また、外部降圧回路や
昇圧回路を必要としないため、コスト上昇を回避でき、
システム容積を縮小できる。本発明では、例えばＳＯＩ
素子のように微細化と高集積化が容易で高速動作・低消
費電力特性を有するが、ソース・ドレイン間の耐圧が低
く、高い電源電圧では充分な性能が得られない素子を用
いた回路においても、従来の５Ｖや３．３Ｖといった電
源電圧をそのまま適用できる。さらに、リチウムイオン
電池のように、高電力密度を有するが初期電圧が４．１
Ｖと高い出力電圧の電池を電源としてそのまま用いるこ
とができるので、携帯環境における低耐圧素子の使用が
可能となる。このように、本発明の分割レベル論理回路
を用いれば、ＳＯＩ素子などの高性能を従来素子との整
合性を保ちつつ発揮することが可能となる。
圧を超える電源電圧を用いる場合でも、レギュレータ等
で電源電圧を降圧せずに、耐圧の範囲内の電位差で論理
回路を動作させることができる。また、外部降圧回路や
昇圧回路を必要としないため、コスト上昇を回避でき、
システム容積を縮小できる。本発明では、例えばＳＯＩ
素子のように微細化と高集積化が容易で高速動作・低消
費電力特性を有するが、ソース・ドレイン間の耐圧が低
く、高い電源電圧では充分な性能が得られない素子を用
いた回路においても、従来の５Ｖや３．３Ｖといった電
源電圧をそのまま適用できる。さらに、リチウムイオン
電池のように、高電力密度を有するが初期電圧が４．１
Ｖと高い出力電圧の電池を電源としてそのまま用いるこ
とができるので、携帯環境における低耐圧素子の使用が
可能となる。このように、本発明の分割レベル論理回路
を用いれば、ＳＯＩ素子などの高性能を従来素子との整
合性を保ちつつ発揮することが可能となる。
【図１】本発明の第１の実施形態例を示す図であって、
本発明の分割レベル論理回路をインバーター回路（ＮＯ
Ｔゲート）に適用した場合の回路図である。
本発明の分割レベル論理回路をインバーター回路（ＮＯ
Ｔゲート）に適用した場合の回路図である。
【図２】上記実施形態例におけるバイアス電圧発生回路
の例を示す図である。
の例を示す図である。
【図３】（ａ），（ｂ），（ｃ），（ｄ）は、図１で示
した回路のシミュレーション解析結果を示す図である。
した回路のシミュレーション解析結果を示す図である。
【図４】本発明の第２の実施形態例を示す図であって、
図１で示した回路中のクランプ電圧を１つに統合した場
合の回路図である。
図１で示した回路中のクランプ電圧を１つに統合した場
合の回路図である。
【図５】本発明の第３の実施形態例を示す図であって、
本発明の分割レベル論理回路をＮＡＮＤゲートに適用し
た場合の回路図である。
本発明の分割レベル論理回路をＮＡＮＤゲートに適用し
た場合の回路図である。
【図６】図５の真理値表を示す図である。
【図７】本発明の第４の実施形態例を示す図であって、
本発明の分割レベル論理回路をＮＯＲゲートに適用した
場合の回路図である。
本発明の分割レベル論理回路をＮＯＲゲートに適用した
場合の回路図である。
【図８】図７の真理値表を示す図である。
【図９】図５、図７における各端子と電圧（信号）との
対応を示す図である。
対応を示す図である。
【図１０】従来のインバーター回路（ＮＯＴゲート）を
説明する図である。
説明する図である。
ＭＰ１，ＭＰ１−１，ＭＰ１−２…動作トランジスタ
（ＰＭＯＳ） ＭＮ２，ＭＮ２−１，ＭＮ２−２…動作トランジスタ
（ＮＭＯＳ） ＭＰ３…クランプトランジスタ（ＰＭＯＳ） ＭＮ４…クランプトランジスタ（ＮＭＯＳ）
（ＰＭＯＳ） ＭＮ２，ＭＮ２−１，ＭＮ２−２…動作トランジスタ
（ＮＭＯＳ） ＭＰ３…クランプトランジスタ（ＰＭＯＳ） ＭＮ４…クランプトランジスタ（ＮＭＯＳ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX33 AX34 AX52 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ16 FX12 FX17 FX35 GX01 GX04 5J056 AA03 AA11 BB46 CC12 DD13 DD29 EE11
Claims (5)
- 【請求項１】 ＭＯＳトランジスタを用いたＣＭＯＳ論
理回路において、 それぞれに所定の信号が入力されて動作する１以上のＰ
ＭＯＳトランジスタからなる第１の動作トランジスタと
１以上のＮＭＯＳトランジスタからなる第２の動作トラ
ンジスタの間に、第３および第４のクランプトランジス
タを直列に付加した構成を有し、 前記第３および第４の一方または双方のクランプトラン
ジスタの接続点に出力端子を備えることを特徴とする分
割レベル論理回路。 - 【請求項２】 請求項１記載の分割レベル論理回路にお
いて、 第１の動作トランジスタと第２のトランジスタの一つの
対のそれぞれに入力される前記所定の信号は、入力信号
の位相を維持したまま、前記第３および第４のクランプ
トランジスタのクランプ電圧で該入力信号の振幅を分割
した２つの異なる信号であることを特徴とする分割レベ
ル論理回路。 - 【請求項３】 請求項１または２記載の分割レベル論理
回路において、 前記出力端子として、第１の動作トランジスタと第３の
クランプトランジスタの接続点に出力端子ＹＰを、第２
の動作トランジスタと第４のクランプトランジスタの接
続点に出力端子ＹＮを備えることを特徴とする分割レベ
ル論理回路。 - 【請求項４】 請求項３記載の分割レベル論理回路にお
いて、 第１の動作トランジスタと第２の動作トランジスタの対
毎に一つの入力信号を分割した異なる信号をそれぞれ入
力し、 第３および第４のクランプトランジスタのゲートに同一
のクランプ電圧ＶＢを印加することで、前記出力端子Ｙ
Ｐには電源電圧とＶＢ間を振幅する信号を、前記出力端
子ＹＮにはＶＢと接地電位間を振幅する信号を出力する
ことを特徴とする分割レベル論理回路。 - 【請求項５】 請求項３記載の分割レベル論理回路にお
いて、 第１の動作トランジスタと第２の動作トランジスタの対
毎に一つの入力信号を分割した異なる信号をそれぞれ入
力し、 第３のクランプトランジスタのゲートに印加するクラン
プ電圧ＶＢｎと第４のクランプトランジスタのゲートに
印加するクランプ電圧ＶＢｐとをそれぞれ調節する回路
を設けることで、前記出力端子ＹＰおよび出力端子ＹＮ
の電位振幅を調節することを特徴とする分割レベル論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30646799A JP2001127615A (ja) | 1999-10-28 | 1999-10-28 | 分割レベル論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30646799A JP2001127615A (ja) | 1999-10-28 | 1999-10-28 | 分割レベル論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127615A true JP2001127615A (ja) | 2001-05-11 |
Family
ID=17957375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30646799A Pending JP2001127615A (ja) | 1999-10-28 | 1999-10-28 | 分割レベル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127615A (ja) |
Cited By (8)
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| US7728651B2 (en) | 2007-11-07 | 2010-06-01 | Panasonic Corporation | Drive circuit, voltage conversion device and audio system |
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| KR20150074444A (ko) | 2013-12-24 | 2015-07-02 | 삼성전기주식회사 | 구동 신호 생성 장치 |
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-
1999
- 1999-10-28 JP JP30646799A patent/JP2001127615A/ja active Pending
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| US7728651B2 (en) | 2007-11-07 | 2010-06-01 | Panasonic Corporation | Drive circuit, voltage conversion device and audio system |
| JP2009218680A (ja) * | 2008-03-07 | 2009-09-24 | Sony Corp | 駆動回路、駆動方法、固体撮像装置および電子機器 |
| JP2013236235A (ja) * | 2012-05-08 | 2013-11-21 | Toppan Printing Co Ltd | 半導体集積回路 |
| KR20150074444A (ko) | 2013-12-24 | 2015-07-02 | 삼성전기주식회사 | 구동 신호 생성 장치 |
| US9146646B2 (en) | 2013-12-24 | 2015-09-29 | Samsung Electro-Mechanics Co., Ltd. | Apparatus for generating driving signal |
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