JP3289736B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ほとんど同一の回路パターンで様々な論理機
能を実現できる新しいカスタムＬＳＩを提供するもので
ある。
り、特に、ほとんど同一の回路パターンで様々な論理機
能を実現できる新しいカスタムＬＳＩを提供するもので
ある。
【０００２】
【発明の背景】半導体集積回路は、トランジスタの微細
化の進展とともに年々集積度が向上している。集積度の
向上とともに１チップで実現できる論理ＬＳＩの機能が
飛躍的に大きくなっている。
化の進展とともに年々集積度が向上している。集積度の
向上とともに１チップで実現できる論理ＬＳＩの機能が
飛躍的に大きくなっている。
【０００３】その結果、３２ビットや６４ビットのマイ
クロプロセッサが開発され、様々な産業機器や民生機器
に搭載され非常に高度な制御が行われている。しかしな
がら、マイクロプロセッサのような汎用のチップをそれ
ぞれの目的に応じてプログラムすることにより、所定の
制御を行う方法は、一般に処理速度が遅くなるという欠
点をもつ。
クロプロセッサが開発され、様々な産業機器や民生機器
に搭載され非常に高度な制御が行われている。しかしな
がら、マイクロプロセッサのような汎用のチップをそれ
ぞれの目的に応じてプログラムすることにより、所定の
制御を行う方法は、一般に処理速度が遅くなるという欠
点をもつ。
【０００４】そこで、それぞれの応用目的に合致した専
用のＬＳＩチップを開発し、各システムに組み込むいわ
ゆるカスタムＬＳＩが重要となるが、専用チップの開発
には多大の時間と費用がかかり、急速に進展する世の中
のニーズには十分には応じられていないのが現状であ
る。
用のＬＳＩチップを開発し、各システムに組み込むいわ
ゆるカスタムＬＳＩが重要となるが、専用チップの開発
には多大の時間と費用がかかり、急速に進展する世の中
のニーズには十分には応じられていないのが現状であ
る。
【０００５】さらに、チップを生産する半導体工場で
は、多種多様のカスタムＬＳＩ生産のために数多くのＬ
ＳＩパターンの原版（レチクルと呼ぶ）を保管し、必要
に応じてステッパー（パターンの投影転写装置）にセッ
トしてＬＳＩの生産を行うことが要求され、特にこのレ
チクルの交換に時間を要するために生産の効率が著しく
低下する等の問題が生じている。
は、多種多様のカスタムＬＳＩ生産のために数多くのＬ
ＳＩパターンの原版（レチクルと呼ぶ）を保管し、必要
に応じてステッパー（パターンの投影転写装置）にセッ
トしてＬＳＩの生産を行うことが要求され、特にこのレ
チクルの交換に時間を要するために生産の効率が著しく
低下する等の問題が生じている。
【０００６】従って、できるだけ同一のレチクルを用い
て様々なカスタムＬＳＩを生産できる技術の開発が待望
されている。
て様々なカスタムＬＳＩを生産できる技術の開発が待望
されている。
【０００７】このようなニーズに応じるものとして、ゲ
ートアレーがある。ゲートアレーは、ＮＭＯＳとＰＭＯ
Ｓトランジスタを各２ケづつ１組にした同一の回路ブロ
ックを多数チップ上に配置することにより構成されてい
る。そして、このトランジスタを例えば、Ａｌ等の導電
性の配線パターンによって適宜接続することにより、必
要な論理関数を実現するものである。ＡＮＤ，ＮＡＮ
Ｄ，ＯＲ，ＮＯＲといった単純な回路は比較的簡単に構
成できるが、少し高度な機能を実現しようと思うならば
数多くのトランジスタが必要となり、非常に複雑な配線
パターンの形成が要求される。例えば、簡単な３入力の
Exclusive ＮＯＲを実現するだけで、３８個ものトラ
ンジスタが必要となる。
ートアレーがある。ゲートアレーは、ＮＭＯＳとＰＭＯ
Ｓトランジスタを各２ケづつ１組にした同一の回路ブロ
ックを多数チップ上に配置することにより構成されてい
る。そして、このトランジスタを例えば、Ａｌ等の導電
性の配線パターンによって適宜接続することにより、必
要な論理関数を実現するものである。ＡＮＤ，ＮＡＮ
Ｄ，ＯＲ，ＮＯＲといった単純な回路は比較的簡単に構
成できるが、少し高度な機能を実現しようと思うならば
数多くのトランジスタが必要となり、非常に複雑な配線
パターンの形成が要求される。例えば、簡単な３入力の
Exclusive ＮＯＲを実現するだけで、３８個ものトラ
ンジスタが必要となる。
【０００８】以上の理由から、様々な論理回路構成に対
応するには、柔軟性に欠け、また、機能の集積の点から
もカスタムＬＳＩに劣るため、最近ではあまり用いられ
なくなっている。
応するには、柔軟性に欠け、また、機能の集積の点から
もカスタムＬＳＩに劣るため、最近ではあまり用いられ
なくなっている。
【０００９】しかし、特殊な用途で、小数のチップしか
必要としない応用にはゲートアレー以外に対応できるも
のがないため、まだ一部では用いられている。
必要としない応用にはゲートアレー以外に対応できるも
のがないため、まだ一部では用いられている。
【００１０】しかし、必要な論理機能を実現するための
設計に時間がかかり、さらなる技術改善が待たれている
ところである。簡単に設計が行えるものには、ＰＬＡ
（Programmable Logic Array）といってブール代数で表
現された関数式をそのままヒューズ等を切断してチップ
上に実現できるものもあるが、これで実現できるのは、
小規模なものに限られている。また、回路の高速動作や
信頼性保証の面でも多くの問題を有している。
設計に時間がかかり、さらなる技術改善が待たれている
ところである。簡単に設計が行えるものには、ＰＬＡ
（Programmable Logic Array）といってブール代数で表
現された関数式をそのままヒューズ等を切断してチップ
上に実現できるものもあるが、これで実現できるのは、
小規模なものに限られている。また、回路の高速動作や
信頼性保証の面でも多くの問題を有している。
【００１１】
【発明が解決しようとする課題】そこで、本発明は、以
上の問題点を解決するためになされたものであり、非常
に高度なカスタムＬＳＩを簡単に提供できる半導体集積
回路を提供することを目的とする。
上の問題点を解決するためになされたものであり、非常
に高度なカスタムＬＳＩを簡単に提供できる半導体集積
回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の入力端子と、少なくとも一つの出力端子とを
有し、かつ、同一の回路構成をもった回路ブロックを複
数個配置して構成された論理回路を少なくとも一部に含
む半導体集積回路において、前記回路ブロックが、ＭＯ
Ｓ型半導体装置により構成された少なくとも２段のイン
バータを有するとともに、各ブロック毎にはそれぞれ必
要に応じて異なったパターンを有する少なくとも一層の
配線パターンが設けられ、前記配線パターンにより前記
各ブロックの出力信号が入力信号の所定の関数となるよ
うに、その関数形が規定されていることを特徴とする。
は、複数の入力端子と、少なくとも一つの出力端子とを
有し、かつ、同一の回路構成をもった回路ブロックを複
数個配置して構成された論理回路を少なくとも一部に含
む半導体集積回路において、前記回路ブロックが、ＭＯ
Ｓ型半導体装置により構成された少なくとも２段のイン
バータを有するとともに、各ブロック毎にはそれぞれ必
要に応じて異なったパターンを有する少なくとも一層の
配線パターンが設けられ、前記配線パターンにより前記
各ブロックの出力信号が入力信号の所定の関数となるよ
うに、その関数形が規定されていることを特徴とする。
【００１３】
【作用】本発明によれば、金属配線のマスク以外はすべ
て共通のマスクで、あらゆる論理回路を構成することが
可能であり、カスタムＬＳＩの性能を飛躍的に向上させ
ることができるものである。
て共通のマスクで、あらゆる論理回路を構成することが
可能であり、カスタムＬＳＩの性能を飛躍的に向上させ
ることができるものである。
【００１４】
【実施例】以下実施例を図面を用いて説明する。
【００１５】図１（ａ）は本発明の第１の実施例を示す
回路図である。
回路図である。
【００１６】同一の回路構成をもつ６つの回路ブロック
１０１ａ〜１０１ｆが例として示されており、ブロック
間の配線１０２も描かれている。配線１０２は、例え
ば、ＬＳＩの製造工程では最後のパターンであるアルミ
ニウム配線のパターンで形成されている。Ｙ1，Ｙ2、Ｙ
3はこの論理回路の出力端子である。各ブロックは、す
べて配線パターン（本例ではアルミニウムの配線パター
ン）を除いて全く同様の構造を有しており、ブロックの
構造は例えば、図１（ｂ）に示されている。図におい
て、１０３はＮチャネルニューロンＭＯＳトランジスタ
（νＭＯＳ）１０３ａ、とＰチャネルνＭＯＳ（１０３
ｂ）とで構成されたＣＭＯＳインバータで、メインイン
バータと呼ぶ。その入力ゲート１０３−１，１０３−
２，１０３−３，１０３−４，１０３−５とフローティ
ングゲート１０３−６との間の結合容量は、それぞれＣ
1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝２：１：２：１：１となって
いる。１０４、１０５、１０６は同様のνＭＯＳインバ
ータでそれぞれインバータＡ，Ｂ，Ｃ，と呼ぶ。
１０１ａ〜１０１ｆが例として示されており、ブロック
間の配線１０２も描かれている。配線１０２は、例え
ば、ＬＳＩの製造工程では最後のパターンであるアルミ
ニウム配線のパターンで形成されている。Ｙ1，Ｙ2、Ｙ
3はこの論理回路の出力端子である。各ブロックは、す
べて配線パターン（本例ではアルミニウムの配線パター
ン）を除いて全く同様の構造を有しており、ブロックの
構造は例えば、図１（ｂ）に示されている。図におい
て、１０３はＮチャネルニューロンＭＯＳトランジスタ
（νＭＯＳ）１０３ａ、とＰチャネルνＭＯＳ（１０３
ｂ）とで構成されたＣＭＯＳインバータで、メインイン
バータと呼ぶ。その入力ゲート１０３−１，１０３−
２，１０３−３，１０３−４，１０３−５とフローティ
ングゲート１０３−６との間の結合容量は、それぞれＣ
1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝２：１：２：１：１となって
いる。１０４、１０５、１０６は同様のνＭＯＳインバ
ータでそれぞれインバータＡ，Ｂ，Ｃ，と呼ぶ。
【００１７】インバータＡでは入力ゲート１０４−１，
１０４−２，１０４−３，１０４−４，１０４−５，１
０４−６とフローティングゲート１０４−７の間の結合
容量は、それぞれＣ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5：Ｃ6：＝
２：１：１：１：１：１となっており、これはインバー
タＢ，Ｃについても全く同様である。インバータＡ，
Ｂ，Ｃをメインインバータ１０３に信号を与えるものと
して、プレインバータと呼ぶ。
１０４−２，１０４−３，１０４−４，１０４−５，１
０４−６とフローティングゲート１０４−７の間の結合
容量は、それぞれＣ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5：Ｃ6：＝
２：１：１：１：１：１となっており、これはインバー
タＢ，Ｃについても全く同様である。インバータＡ，
Ｂ，Ｃをメインインバータ１０３に信号を与えるものと
して、プレインバータと呼ぶ。
【００１８】１０７は通常のＣＭＯＳインバータであ
り、メインインバータ１０３の出力Ｙ’を反転して出力
信号Ｙを出している。
り、メインインバータ１０３の出力Ｙ’を反転して出力
信号Ｙを出している。
【００１９】この回路ブロックは、２つの入力Ｘ1，Ｘ2
に対し、１つの信号Ｙを出力する回路となっている。Ｙ
は、 Ｙ＝ｆ（Ｘ1，Ｘ2） （１） として、２ビットのバイナリ入力Ｘ1，Ｘ2に対し特定の
ブール関数の演算を行った結果が出力される。ブール関
数の形は、プレインバータの入力信号Ａ1〜Ａ4，Ｂ1〜
Ｂ4，Ｃ1〜Ｃ4の各端子をＶDDあるいはＶSSにつなぐこ
とにより指定できる。つまり、これらの入力端子の接続
状況を決めるアルミニウムの配線パターンのみで関数形
が決められるのである。実際、図１（ｂ）の回路では、
２入力の信号Ｘ1，Ｘ2に対する１６種類すべてのブール
関数が実現できる。
に対し、１つの信号Ｙを出力する回路となっている。Ｙ
は、 Ｙ＝ｆ（Ｘ1，Ｘ2） （１） として、２ビットのバイナリ入力Ｘ1，Ｘ2に対し特定の
ブール関数の演算を行った結果が出力される。ブール関
数の形は、プレインバータの入力信号Ａ1〜Ａ4，Ｂ1〜
Ｂ4，Ｃ1〜Ｃ4の各端子をＶDDあるいはＶSSにつなぐこ
とにより指定できる。つまり、これらの入力端子の接続
状況を決めるアルミニウムの配線パターンのみで関数形
が決められるのである。実際、図１（ｂ）の回路では、
２入力の信号Ｘ1，Ｘ2に対する１６種類すべてのブール
関数が実現できる。
【００２０】図１（ｂ）の回路の動作を説明するため
に、まず最初にνＭＯＳの構造と動作原理について説明
する。図２（ａ）は４入力のＮチャネルνＭＯＳトラン
ジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示したもの
であり、２０１は例えばＰ型のシリコン基板、２０２，
２０３はＮ+ 拡散層で形成されたソース及びドレイン、
２０４はソース・ドレイン間のチャネル領域２０５上に
設けられたゲート絶縁膜（例えばＳｉＯ2 膜）２０６は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、２０７は例えばＳｉＯ2 等
の絶縁膜、２０８ａ，２０８ｂ，２０８ｃ，２０８ｄは
入力ゲートで電極である。図２（ｂ）はνＭＯＳ動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
の様にＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，フローティングゲート
とシリコン基板間の容量結合係数をＣ0 とすると、フロ
ーティングゲートの電位φF は次式で与えられる。 φF ＝（１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ） 但し、ＣTOT ≡Ｃ0 ＋Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 はそれぞれ入力ゲート２０８
ａ，２０８ｂ，２０８ｃ，２０８ｄに印加されている電
圧であり、シリコン基板の電位は０Ｖ、すなわちアース
されているとした。
に、まず最初にνＭＯＳの構造と動作原理について説明
する。図２（ａ）は４入力のＮチャネルνＭＯＳトラン
ジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示したもの
であり、２０１は例えばＰ型のシリコン基板、２０２，
２０３はＮ+ 拡散層で形成されたソース及びドレイン、
２０４はソース・ドレイン間のチャネル領域２０５上に
設けられたゲート絶縁膜（例えばＳｉＯ2 膜）２０６は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、２０７は例えばＳｉＯ2 等
の絶縁膜、２０８ａ，２０８ｂ，２０８ｃ，２０８ｄは
入力ゲートで電極である。図２（ｂ）はνＭＯＳ動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
の様にＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，フローティングゲート
とシリコン基板間の容量結合係数をＣ0 とすると、フロ
ーティングゲートの電位φF は次式で与えられる。 φF ＝（１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ） 但し、ＣTOT ≡Ｃ0 ＋Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 はそれぞれ入力ゲート２０８
ａ，２０８ｂ，２０８ｃ，２０８ｄに印加されている電
圧であり、シリコン基板の電位は０Ｖ、すなわちアース
されているとした。
【００２１】今、ソース２０２の電位を０Ｖとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図２に示したνＭＯＳは、フローテ
ィングゲート２０６を通常のゲート電極とみなせば通常
のＮチャネルＭＯＳトランジスタと同じであり、そのゲ
ート電位φF が閾値（ＶTH * ）より大となるとソース２
０２，ドレイン２０３間の領域２０５に電子のチャネル
（Ｎチャネル）が形成され、ソース・ドレイン間が電気
的に接続される。即ち、 （１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ）＞ＶTH* の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図２に示したνＭＯＳは、フローテ
ィングゲート２０６を通常のゲート電極とみなせば通常
のＮチャネルＭＯＳトランジスタと同じであり、そのゲ
ート電位φF が閾値（ＶTH * ）より大となるとソース２
０２，ドレイン２０３間の領域２０５に電子のチャネル
（Ｎチャネル）が形成され、ソース・ドレイン間が電気
的に接続される。即ち、 （１／ＣTOT ）（Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋Ｃ3 Ｖ3 ＋Ｃ4 Ｖ4 ）＞ＶTH* の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。
【００２２】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図２（ａ）においてソース２０
２，ドレイン２０３及び基板２０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+ 拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
ついての説明であるが、図２（ａ）においてソース２０
２，ドレイン２０３及び基板２０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+ 拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
【００２３】図１（ａ）において、例えば、ブロック１
０１ｄにおいては、ブロック内においてプレインバータ
の入力が図１（ｃ）に示されるように配線されており、
０１ｄにおいては、ブロック内においてプレインバータ
の入力が図１（ｃ）に示されるように配線されており、
【００２４】
【数１】 すなわち、Ｘ1，Ｘ2の排他的論理和の否定（ＥＸＣＬＵ
ＳＩＶＥ ＮＯＲ）を計算する回路となっている。
ＳＩＶＥ ＮＯＲ）を計算する回路となっている。
【００２５】次に、図１（ｃ）の回路の動作について説
明する。今、プレインバータＡのフローティングゲート
１０４−７の電位φFを計算すると、 φF ＝（Ｃ1Ｘ2＋Ｃ2Ｘ1＋Ｃ3Ａ1＋Ｃ4Ａ2＋Ｃ5Ａ3＋Ｃ6Ａ4）／ＣTOT ＝（ＶDD／７）（２Ｘ2＋Ｘ1＋Ａ1＋Ａ2＋Ａ3＋Ａ4） （３） となる。ただし、簡単のためＣ0《ＣTOTとしてＣ0は無
視した。
明する。今、プレインバータＡのフローティングゲート
１０４−７の電位φFを計算すると、 φF ＝（Ｃ1Ｘ2＋Ｃ2Ｘ1＋Ｃ3Ａ1＋Ｃ4Ａ2＋Ｃ5Ａ3＋Ｃ6Ａ4）／ＣTOT ＝（ＶDD／７）（２Ｘ2＋Ｘ1＋Ａ1＋Ａ2＋Ａ3＋Ａ4） （３） となる。ただし、簡単のためＣ0《ＣTOTとしてＣ0は無
視した。
【００２６】Ａ1＝Ａ2＝Ａ3＝ＶDD， Ｖ4＝０だから、
（３）式は、 となり、φFを（Ｘ1，Ｘ2）の組み合わせに対してプロ
ットすると図１（ｄ）の直線の１０８の如くになる。図
において閾値ライン１０９はインバータの反転電圧を示
す線であり、すべてのインバータに対し（１／２）ＶDD
に設定してある。つまり、インバータＡは、（Ｘ1，
Ｘ2）＝（０，０）の入力に対しては反転せず、ＶDDを
出力するが、（０，１），（１，０），（１，１）の入
力に対しては反転して出力が０となる。そして、この出
力は、メインインバータの入力ゲート１０３−３に入力
されている。
（３）式は、 となり、φFを（Ｘ1，Ｘ2）の組み合わせに対してプロ
ットすると図１（ｄ）の直線の１０８の如くになる。図
において閾値ライン１０９はインバータの反転電圧を示
す線であり、すべてのインバータに対し（１／２）ＶDD
に設定してある。つまり、インバータＡは、（Ｘ1，
Ｘ2）＝（０，０）の入力に対しては反転せず、ＶDDを
出力するが、（０，１），（１，０），（１，１）の入
力に対しては反転して出力が０となる。そして、この出
力は、メインインバータの入力ゲート１０３−３に入力
されている。
【００２７】同様の考察をインバータＢ，Ｃについても
行い、メインインバータのフローティングゲート１０３
−６の電位φFを（Ｘ1，Ｘ2）の組み合わせに対して示
したのが、図１（ｅ）であり、図にはインバータＡ，
Ｂ，Ｃの出力の影響が明示されている。この図より、メ
インインバータが反転するのは（Ｘ1，Ｘ2）＝（０，
０）と（１，１）のときのみであり、このときＹ’＝
０，Ｙ＝１となる。すなわち、同回路はＸＮＯＲとなっ
ているのである。
行い、メインインバータのフローティングゲート１０３
−６の電位φFを（Ｘ1，Ｘ2）の組み合わせに対して示
したのが、図１（ｅ）であり、図にはインバータＡ，
Ｂ，Ｃの出力の影響が明示されている。この図より、メ
インインバータが反転するのは（Ｘ1，Ｘ2）＝（０，
０）と（１，１）のときのみであり、このときＹ’＝
０，Ｙ＝１となる。すなわち、同回路はＸＮＯＲとなっ
ているのである。
【００２８】同様に、図１（ｂ）の回路は、Ａ1〜Ａ4等
をＶDDもしくはＶSSに接続することにより、あらゆるブ
ール関数を実現することができる。例えば、ＡＮＤ，Ｏ
Ｒ，ＮＡＮＤ，ＮＯＲ，ＥＸＣＬＵＳＩＶＥ ＮＯＲ，
ＥＸＣＬＵＳＩＶＥ ＯＲ，ＩＮＨＩＢＩＴ等の回路を
実現するための接続のやり方を表１に示す。
をＶDDもしくはＶSSに接続することにより、あらゆるブ
ール関数を実現することができる。例えば、ＡＮＤ，Ｏ
Ｒ，ＮＡＮＤ，ＮＯＲ，ＥＸＣＬＵＳＩＶＥ ＮＯＲ，
ＥＸＣＬＵＳＩＶＥ ＯＲ，ＩＮＨＩＢＩＴ等の回路を
実現するための接続のやり方を表１に示す。
【００２９】ＩＮＨＩＢＩＴとは、禁止ゲートと呼ばれ
る関数であり、Ｘ2＝０では出力は常に０となり、Ｘ2＝
１ならばＸ1に対しインバータとして働く回路である。
この回路を実現するためのメインインバータのφFの変
化を示したのが図１（ｆ）である。
る関数であり、Ｘ2＝０では出力は常に０となり、Ｘ2＝
１ならばＸ1に対しインバータとして働く回路である。
この回路を実現するためのメインインバータのφFの変
化を示したのが図１（ｆ）である。
【００３０】図１（ａ）の各ブロックについて所定の結
線を行った一例を論理記号で示したのが図１（ｇ）であ
る。各ブロック内の結線を変えるだけでいかなる論理関
数も表現できることは明かである。
線を行った一例を論理記号で示したのが図１（ｇ）であ
る。各ブロック内の結線を変えるだけでいかなる論理関
数も表現できることは明かである。
【００３１】本発明によれば、ＬＳＩはＡｌ配線を行う
までは、全て同じマスク（レチクル）を用いて試作して
おき、Ａｌパターンのみを特定の機能に対応したものを
用いればよいので、丁度ゲートアレーと同様に論理回路
が製作できる。しかしながら、ゲートアレーのように単
体のトランジスタを組み合わせるのではなく、図１
（ｂ）の基本回路を用いているため、同一の構成ブロッ
クで、２入力Ｘ1，Ｘ2に対するあらゆるブール関数を実
現することができ、回路設計も極めて簡単になる。ま
た、それぞれのブロックに機能を指定する配線も、図１
（ｃ）に示した如く例えばゲート電極１０４−３，１０
４−４，１０４−５，１０４−６がポリシリコンででき
ているとすると、その各々のコンタクトをいくつＶDDと
ＶSSにつなぐかを決めるだけでよく、非常に単純な一層
のＡｌ配線で実現できる。もちろん、２層以上の金属配
線を用いてもよいことは言うまでもない。この場合は、
特に、ブロック間の配線１０２の自由度が増え、さらに
論理回路の構成がやりやすくなる。
までは、全て同じマスク（レチクル）を用いて試作して
おき、Ａｌパターンのみを特定の機能に対応したものを
用いればよいので、丁度ゲートアレーと同様に論理回路
が製作できる。しかしながら、ゲートアレーのように単
体のトランジスタを組み合わせるのではなく、図１
（ｂ）の基本回路を用いているため、同一の構成ブロッ
クで、２入力Ｘ1，Ｘ2に対するあらゆるブール関数を実
現することができ、回路設計も極めて簡単になる。ま
た、それぞれのブロックに機能を指定する配線も、図１
（ｃ）に示した如く例えばゲート電極１０４−３，１０
４−４，１０４−５，１０４−６がポリシリコンででき
ているとすると、その各々のコンタクトをいくつＶDDと
ＶSSにつなぐかを決めるだけでよく、非常に単純な一層
のＡｌ配線で実現できる。もちろん、２層以上の金属配
線を用いてもよいことは言うまでもない。この場合は、
特に、ブロック間の配線１０２の自由度が増え、さらに
論理回路の構成がやりやすくなる。
【００３２】なお、図１（ｂ）の回路では、通常のイン
バータ１０７を設けているが、これは必ずしも必要では
なく、省略してもよい。あるいはさらに、一段以上を追
加してもよい。こうすれば、必要に応じてファンアウト
を大きく取ることができる。あるいは図１（ｈ）に示す
ように何段かのインバータ１０７’，１０７’’等をそ
れぞれ追加して、各々の出力を取り出せるようにしても
よい。このとき、１０７’，１０７’’の出力トランジ
スタを大きくしておけば大きなファンアウトが得られ、
必要に応じて出力線を選べばよい。また、正転あるいは
反転出力を任意に選ぶこともできて、論理設計の自由度
がさらに増大する。
バータ１０７を設けているが、これは必ずしも必要では
なく、省略してもよい。あるいはさらに、一段以上を追
加してもよい。こうすれば、必要に応じてファンアウト
を大きく取ることができる。あるいは図１（ｈ）に示す
ように何段かのインバータ１０７’，１０７’’等をそ
れぞれ追加して、各々の出力を取り出せるようにしても
よい。このとき、１０７’，１０７’’の出力トランジ
スタを大きくしておけば大きなファンアウトが得られ、
必要に応じて出力線を選べばよい。また、正転あるいは
反転出力を任意に選ぶこともできて、論理設計の自由度
がさらに増大する。
【００３３】また、出力段に例えば、図１（ｉ）に示す
ようにフリップフロップをつけてもよいことはいうまで
もない。
ようにフリップフロップをつけてもよいことはいうまで
もない。
【００３４】インバータＡ，Ｂ，Ｃ等に関しても、さら
に一段以上の通常のインバータを介してからメインイン
バータに入力してやってもよい。
に一段以上の通常のインバータを介してからメインイン
バータに入力してやってもよい。
【００３５】また、フローティングゲートは常にフロー
ティングである必要はなく、スイッチを介して適宜ＶDD
またはＶSS、あるいはその他の電位に接続してもよい。
ティングである必要はなく、スイッチを介して適宜ＶDD
またはＶSS、あるいはその他の電位に接続してもよい。
【００３６】また、回路全体をクロックと同期して動作
させてもよいことはいうまでもない。
させてもよいことはいうまでもない。
【００３７】また、Ａ1〜Ａ4の４個の入力ゲートは２個
の入力ゲートＡ1’，Ａ2’に置き代え、それぞれの結合
容量Ｃ3’，Ｃ4’を、 Ｃ3’：Ｃ4’＝１：２ と選んでもよい。ただし、このときはＣ3’＋Ｃ4’＝Ｃ
3＋Ｃ4＋Ｃ5＋Ｃ6としておく。そうすれば、２つのコン
タクトホールをＶSSまたはＶDDにつなぐことにより同様
の結果を得ることができる。
の入力ゲートＡ1’，Ａ2’に置き代え、それぞれの結合
容量Ｃ3’，Ｃ4’を、 Ｃ3’：Ｃ4’＝１：２ と選んでもよい。ただし、このときはＣ3’＋Ｃ4’＝Ｃ
3＋Ｃ4＋Ｃ5＋Ｃ6としておく。そうすれば、２つのコン
タクトホールをＶSSまたはＶDDにつなぐことにより同様
の結果を得ることができる。
【００３８】本発明の第２の実施例を図３（ａ）に示
す。
す。
【００３９】第１の実施例と異なるのは、基本ブロック
の入力がＸ1，Ｘ2，Ｘ3の３ビット入力となっている点
である。例えば、プレインバータＡについて入力Ｘ1，
Ｘ2，Ｘ3，Ａ1，Ａ2，Ａ3，Ａ4とフローティングゲート
のあいだの結合容量をＣ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，Ｃ6，
Ｃ7とするとＣ1＝Ｃ2＝Ｃ3＝Ｃ4＝Ｃ5＝Ｃ6＝Ｃ7となっ
ている。
の入力がＸ1，Ｘ2，Ｘ3の３ビット入力となっている点
である。例えば、プレインバータＡについて入力Ｘ1，
Ｘ2，Ｘ3，Ａ1，Ａ2，Ａ3，Ａ4とフローティングゲート
のあいだの結合容量をＣ1，Ｃ2，Ｃ3，Ｃ4，Ｃ5，Ｃ6，
Ｃ7とするとＣ1＝Ｃ2＝Ｃ3＝Ｃ4＝Ｃ5＝Ｃ6＝Ｃ7となっ
ている。
【００４０】これは、その他のプレインバータＢ，Ｃに
ついても同様である。メインインバータについては、入
力ゲート容量は上から順に１：１：１：２：１：１とな
っている。
ついても同様である。メインインバータについては、入
力ゲート容量は上から順に１：１：１：２：１：１とな
っている。
【００４１】さて、図３（ａ）にしめしたようにＡ1〜
Ａ4，Ｂ1〜Ｂ4，Ｃ1〜Ｃ4が接続されているとする。プ
レインバータＡのφFとＸ1，Ｘ2，Ｘ3の関係を図３
（ｂ）に示す。
Ａ4，Ｂ1〜Ｂ4，Ｃ1〜Ｃ4が接続されているとする。プ
レインバータＡのφFとＸ1，Ｘ2，Ｘ3の関係を図３
（ｂ）に示す。
【００４２】Ｘ1，Ｘ2，Ｘ3の結合容量は全て同じだか
ら、φFの値はこの３つうち、１の入力がいくらあるか
だけで決まることになる。すなわち、プレインバータＡ
は、１の数が２以上になったとき反転して出力が０とな
る。同様の考察をすると、プレインバータＢの出力は常
に１（ＶDD）、プレインバータＣの出力は常に０であ
る。従って、メインインバータのφFは図３（ｃ）のよ
うになり、入力中の１の数が１個もしくは３個のときの
みインバータが反転し、Ｙ’＝０、すなわち、Ｙ＝０と
なる。つまり、 Ｙ＝Ｘ1＋Ｘ2＋Ｘ3 すなわち、ＹはＸ1，Ｘ2，Ｘ3の３入力の排他的論理和
（ＥＸＣＬＵＳＩＶＥＯＲ）となっている。
ら、φFの値はこの３つうち、１の入力がいくらあるか
だけで決まることになる。すなわち、プレインバータＡ
は、１の数が２以上になったとき反転して出力が０とな
る。同様の考察をすると、プレインバータＢの出力は常
に１（ＶDD）、プレインバータＣの出力は常に０であ
る。従って、メインインバータのφFは図３（ｃ）のよ
うになり、入力中の１の数が１個もしくは３個のときの
みインバータが反転し、Ｙ’＝０、すなわち、Ｙ＝０と
なる。つまり、 Ｙ＝Ｘ1＋Ｘ2＋Ｘ3 すなわち、ＹはＸ1，Ｘ2，Ｘ3の３入力の排他的論理和
（ＥＸＣＬＵＳＩＶＥＯＲ）となっている。
【００４３】従来の回路では、４０個のトランジスタが
必要だったが、１０個で実現されている。つまり、従来
のゲートアレーで実現すれば極めて複雑な回路となるも
のが、非常に簡単に実現されているのである。これは本
発明の大きな利点である。
必要だったが、１０個で実現されている。つまり、従来
のゲートアレーで実現すれば極めて複雑な回路となるも
のが、非常に簡単に実現されているのである。これは本
発明の大きな利点である。
【００４４】図３（ａ）の回路は３入力の信号に対し、
対称な全ての関数１６を表現できる回路となっている。
対称な全ての関数１６を表現できる回路となっている。
【００４５】また、図３（ｄ）に示したように、
Ｘ1’，Ｘ2’，Ｘ3’の３入力に対し、入力信号をイン
バータを通して入力するか否かをやはりアルミニウムの
パターンで選択できるようにしてやると、同じ回路で対
称な関数が全ての他に、一部非対称な関数も含め、１２
８関数が表現できる回路となり、更に自由度が増える。
Ｘ1’，Ｘ2’，Ｘ3’の３入力に対し、入力信号をイン
バータを通して入力するか否かをやはりアルミニウムの
パターンで選択できるようにしてやると、同じ回路で対
称な関数が全ての他に、一部非対称な関数も含め、１２
８関数が表現できる回路となり、更に自由度が増える。
【００４６】また、図３（ａ）と同じ回路の入力を例え
ば、図３（ｅ）のようにＸ1，Ｘ2には同じ信号Ｘ1’を
入力してやると、これは図１（ｂ）と同じ２入力
Ｘ1’，Ｘ2’に関する全てのブール関数を実現できるこ
とになる。
ば、図３（ｅ）のようにＸ1，Ｘ2には同じ信号Ｘ1’を
入力してやると、これは図１（ｂ）と同じ２入力
Ｘ1’，Ｘ2’に関する全てのブール関数を実現できるこ
とになる。
【００４７】すなわち、図３（ａ）のブロックを用いれ
ば、３入力の全ての対称関数及び２入力のすべての関数
に対応できる極めてフレキシブルなブロックとなる。
ば、３入力の全ての対称関数及び２入力のすべての関数
に対応できる極めてフレキシブルなブロックとなる。
【００４８】以上の実施例は、３入力の場合であるが、
もっと多入力のブロックを用意してもよいことはいうま
でもない。
もっと多入力のブロックを用意してもよいことはいうま
でもない。
【００４９】例えば、８入力の対称関数５１２個全てを
表現できる回路は、プレインバータ９段とメインインバ
ータ１段の同様の回路で構成できる。この回路は、図３
（ｄ）と同様に、入力段に入力の反転かどうかを選べる
ようにしてやれば、おない同じブロックで１３１，０７
２個の関数が表現できる。
表現できる回路は、プレインバータ９段とメインインバ
ータ１段の同様の回路で構成できる。この回路は、図３
（ｄ）と同様に、入力段に入力の反転かどうかを選べる
ようにしてやれば、おない同じブロックで１３１，０７
２個の関数が表現できる。
【００５０】また、図３（ｅ）と同様に、２入力と４入
力を束ねて、それぞれ１入力としてやれば、３入力の全
ての関数を表現できる回路としても使える。
力を束ねて、それぞれ１入力としてやれば、３入力の全
ての関数を表現できる回路としても使える。
【００５１】本発明により、カスタムＬＳＩが非常に簡
単に構成することが可能となり、論理回路の構成を飛躍
的に発展させることができた。
単に構成することが可能となり、論理回路の構成を飛躍
的に発展させることができた。
【００５２】本実施例では、ランダムロジック回路の構
成のみを述べたが、回路の一部において、出力を入力段
にフィードバックし、メモリ機能を持たせるような配線
を形成してもよいことは言うまでもない。
成のみを述べたが、回路の一部において、出力を入力段
にフィードバックし、メモリ機能を持たせるような配線
を形成してもよいことは言うまでもない。
【００５３】また、ＲＡＭのパターンを同じチップ上に
設けてメモリ機能を追加してもよいし、汎用のマイクロ
プロセッサを同一チップ上に集積してもよい。
設けてメモリ機能を追加してもよいし、汎用のマイクロ
プロセッサを同一チップ上に集積してもよい。
【００５４】いくつかのブロックを未配線としておき、
機能テストの後、欠陥等で働かないブロックのスペアと
して置き代えてもよい。これは論理回路におけるＲＥＤ
ＵＮＤＡＮＣＹによるチップ救済の概念であり、これま
でメモリでしか実現できなかったものである。ＲＥＤＵ
ＮＤＡＮＣＹ救済が論理回路でも実現した画期的な発明
である。
機能テストの後、欠陥等で働かないブロックのスペアと
して置き代えてもよい。これは論理回路におけるＲＥＤ
ＵＮＤＡＮＣＹによるチップ救済の概念であり、これま
でメモリでしか実現できなかったものである。ＲＥＤＵ
ＮＤＡＮＣＹ救済が論理回路でも実現した画期的な発明
である。
【００５５】また、図１（ｂ）、図３（ａ）等の回路ブ
ロックは、全てが全く同じパターンで構成されている必
要はない。基本的な回路構成が共通しておればよいこと
はいうまでもない。必要に応じ出力段にはサイズの大き
なトランジスタで構成されたブロックを配置するなどし
てもよい。
ロックは、全てが全く同じパターンで構成されている必
要はない。基本的な回路構成が共通しておればよいこと
はいうまでもない。必要に応じ出力段にはサイズの大き
なトランジスタで構成されたブロックを配置するなどし
てもよい。
【００５６】
【表１】
【００５７】
【発明の効果】本発明によれば、金属配線のマスク以外
はすべて共通のマスクで、あらゆる論理回路を構成する
ことが可能であり、カスタムＬＳＩの性能を飛躍的に向
上させることができる。
はすべて共通のマスクで、あらゆる論理回路を構成する
ことが可能であり、カスタムＬＳＩの性能を飛躍的に向
上させることができる。
【図１】図１（ａ）は本発明の第１の実施例を示す回路
図である。図１（ｂ）はブロックの構造を示す図であ
る。図１（ｃ）はプレインバータの入力を示す図であ
る。図１（ｃ）、図１（ｄ）はφFを（Ｘ1，Ｘ2）の組
み合わせに対してプロットした図である。図１（ｅ）は
メインインバータのフローティングゲート１０３−６の
電位φFを（Ｘ1，Ｘ2）の組み合わせに対して示した図
である。図１（ｆ）はメインインバータのφFの変化を
示した図である。図１（ｇ）は図１（ａ）の各ブロック
について所定の結線を行った一例を論理記号で示した図
である。図１（ｈ）及び図１（ｉ）は出力に関する変形
例を示す図である。
図である。図１（ｂ）はブロックの構造を示す図であ
る。図１（ｃ）はプレインバータの入力を示す図であ
る。図１（ｃ）、図１（ｄ）はφFを（Ｘ1，Ｘ2）の組
み合わせに対してプロットした図である。図１（ｅ）は
メインインバータのフローティングゲート１０３−６の
電位φFを（Ｘ1，Ｘ2）の組み合わせに対して示した図
である。図１（ｆ）はメインインバータのφFの変化を
示した図である。図１（ｇ）は図１（ａ）の各ブロック
について所定の結線を行った一例を論理記号で示した図
である。図１（ｈ）及び図１（ｉ）は出力に関する変形
例を示す図である。
【図２】図２（ａ）は４入力のＮチャネルνＭＯＳトラ
ンジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示した図
である。図２（ｂ）はνＭＯＳ動作を解析するために図
２（ａ）をさらに簡略化した図である。
ンジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示した図
である。図２（ｂ）はνＭＯＳ動作を解析するために図
２（ａ）をさらに簡略化した図である。
【図３】図３（ａ）は本発明の第２の実施例を示す図で
ある。図３（ｂ）はプレインバータＡのφFとＸ1，
Ｘ2，Ｘ3の関係をに示す図である。図３（ｃ）はメイン
インバータのφFの変化を示した図である。図３（ｄ）
及び図３（ｅ）は回路の入力例を示す図である。
ある。図３（ｂ）はプレインバータＡのφFとＸ1，
Ｘ2，Ｘ3の関係をに示す図である。図３（ｃ）はメイン
インバータのφFの変化を示した図である。図３（ｄ）
及び図３（ｅ）は回路の入力例を示す図である。
１０１ａ〜１０１ｆ 回路ブロック、 １０２ ブロック間の配線、 １０３ａ ＮチャネルニューロンＭＯＳトラ
ンジスタ（νＭＯＳ）、 １０３ｂ ＰチャネルνＭＯＳ、 １０３ ＣＭＯＳインバータ、 １０３−１，１０３−２，１０３−３，１０３−４，１
０３−５ 入力ゲート、 １０３−６ フローティングゲート、との間の
結合容量は、それぞれＣ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝２：
１：２：１：１となっている。 １０４，１０５，１０６ νＭＯＳインバータ、 １０４−１，１０４−２，１０４−３，１０４−４，１
０４−５，１０４−６入力ゲート、 １０４−７ フローティングゲート、 １０７ ＣＭＯＳインバータ、 ２０１ Ｐ型のシリコン基板、 ２０２，２０３ Ｎ+ 拡散層で形成されたソース及
びドレイン、 ２０４ ゲート絶縁膜（例えばＳｉＯ
2 膜）、 ２０５ ソース・ドレイン間のチャネル領
域、 ２０６ 電気的に絶縁され電位的にフロー
ティングの状態、 ２０７ ＳｉＯ2 等の絶縁膜、
ンジスタ（νＭＯＳ）、 １０３ｂ ＰチャネルνＭＯＳ、 １０３ ＣＭＯＳインバータ、 １０３−１，１０３−２，１０３−３，１０３−４，１
０３−５ 入力ゲート、 １０３−６ フローティングゲート、との間の
結合容量は、それぞれＣ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝２：
１：２：１：１となっている。 １０４，１０５，１０６ νＭＯＳインバータ、 １０４−１，１０４−２，１０４−３，１０４−４，１
０４−５，１０４−６入力ゲート、 １０４−７ フローティングゲート、 １０７ ＣＭＯＳインバータ、 ２０１ Ｐ型のシリコン基板、 ２０２，２０３ Ｎ+ 拡散層で形成されたソース及
びドレイン、 ２０４ ゲート絶縁膜（例えばＳｉＯ
2 膜）、 ２０５ ソース・ドレイン間のチャネル領
域、 ２０６ 電気的に絶縁され電位的にフロー
ティングの状態、 ２０７ ＳｉＯ2 等の絶縁膜、
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 Ｈ０３Ｋ 19/173 １０１ (73)特許権者 598158521 アイ・アンド・エフ株式会社 東京都文京区本郷４丁目１番４号 コス モス本郷ビル (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301 (56)参考文献 特開 平３−6679（ＪＰ，Ａ) 特開 平２−113494（ＪＰ，Ａ) 特開 平２−281759（ＪＰ，Ａ) 特開 平２−224190（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 27/115 H01L 27/118 H01L 29/788 H03K 19/173
Claims (5)
- 【請求項１】 複数の入力端子と、少なくとも一つの出
力端子とを有し、かつ、同一の回路構成をもった回路ブ
ロックを複数個配置して構成された論理回路を少なくと
も一部に含む半導体集積回路において、前記回路ブロッ
クが、ＭＯＳ型半導体装置により構成された少なくとも
２段のインバータを有するとともに、各ブロック毎には
それぞれ必要に応じて異なったパターンを有する少なく
とも一層の配線パターンが設けられ、前記配線パターン
により前記各ブロックの出力信号が入力信号の所定の関
数となるように、その関数形が規定されていることを特
徴とする半導体集積回路。 - 【請求項２】 基板上に一導電型の半導体領域を有し、
この領域内に設けられた反対導電型のソース及びドレー
ン領域を有し、前記ソース及びドレーン領域を隔てる領
域に第１の絶縁膜を介して設けられた電位的にフローテ
ィング状態にあるフローティングゲート電極を有し、前
記フローティングゲート電極と第２の絶縁膜を介して容
量結合する複数の制御ゲート電極を有するニューロンＭ
ＯＳトランジスタを前記ＭＯＳ型半導体装置として用い
たことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記入力信号が１または０のバイナリ信
号であり、前記関数形が前記入力信号に対するすべての
可能なブール関数のいずれの関数形でも表現できるよう
前記回路ブロックが構成されていることを特徴とする請
求項１または２に記載の半導体集積回路。 - 【請求項４】 前記入力信号が１または０のバイナリ信
号であり、前記関数形が、前記入力信号に対し対称なす
べての可能なブール関数のいずれの関数形でも表現でき
るよう前記回路ブロックが構成されていることを特徴と
する請求項１または２記載の半導体集積回路。 - 【請求項５】 前記複数の入力端子のうち、２n（ｎは
０または正の整数）個の入力端子に同一の信号が入力さ
れるよう構成されたことを特徴とする請求項４記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073392A JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25073392A JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677427A JPH0677427A (ja) | 1994-03-18 |
| JP3289736B2 true JP3289736B2 (ja) | 2002-06-10 |
Family
ID=17212234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25073392A Expired - Fee Related JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289736B2 (ja) |
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|---|---|---|---|---|
| JPH10224224A (ja) * | 1997-02-03 | 1998-08-21 | Sunao Shibata | 半導体演算装置 |
| JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
| JPH10260817A (ja) | 1997-03-15 | 1998-09-29 | Sunao Shibata | 半導体演算回路及びデ−タ処理装置 |
| JPH10257352A (ja) | 1997-03-15 | 1998-09-25 | Sunao Shibata | 半導体演算回路 |
| JP4066211B2 (ja) * | 1997-06-06 | 2008-03-26 | 財団法人国際科学振興財団 | 電荷転送増幅回路、電圧比較器及びセンスアンプ |
| JPH1196276A (ja) | 1997-09-22 | 1999-04-09 | Sunao Shibata | 半導体演算回路 |
| US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
| EP1630686B1 (en) | 2000-01-07 | 2009-03-25 | Nippon Telegraph and Telephone Corporation | Function reconfigurable semiconductor device and integrated circuit configuring the semiconductor device |
| US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
-
1992
- 1992-08-26 JP JP25073392A patent/JP3289736B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0677427A (ja) | 1994-03-18 |
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