JP3289736B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ほとんど同一の回路パターンで様々な論理機
能を実現できる新しいカスタムLSIを提供するもので
ある。
り、特に、ほとんど同一の回路パターンで様々な論理機
能を実現できる新しいカスタムLSIを提供するもので
ある。
【0002】
【発明の背景】半導体集積回路は、トランジスタの微細
化の進展とともに年々集積度が向上している。集積度の
向上とともに1チップで実現できる論理LSIの機能が
飛躍的に大きくなっている。
化の進展とともに年々集積度が向上している。集積度の
向上とともに1チップで実現できる論理LSIの機能が
飛躍的に大きくなっている。
【0003】その結果、32ビットや64ビットのマイ
クロプロセッサが開発され、様々な産業機器や民生機器
に搭載され非常に高度な制御が行われている。しかしな
がら、マイクロプロセッサのような汎用のチップをそれ
ぞれの目的に応じてプログラムすることにより、所定の
制御を行う方法は、一般に処理速度が遅くなるという欠
点をもつ。
クロプロセッサが開発され、様々な産業機器や民生機器
に搭載され非常に高度な制御が行われている。しかしな
がら、マイクロプロセッサのような汎用のチップをそれ
ぞれの目的に応じてプログラムすることにより、所定の
制御を行う方法は、一般に処理速度が遅くなるという欠
点をもつ。
【0004】そこで、それぞれの応用目的に合致した専
用のLSIチップを開発し、各システムに組み込むいわ
ゆるカスタムLSIが重要となるが、専用チップの開発
には多大の時間と費用がかかり、急速に進展する世の中
のニーズには十分には応じられていないのが現状であ
る。
用のLSIチップを開発し、各システムに組み込むいわ
ゆるカスタムLSIが重要となるが、専用チップの開発
には多大の時間と費用がかかり、急速に進展する世の中
のニーズには十分には応じられていないのが現状であ
る。
【0005】さらに、チップを生産する半導体工場で
は、多種多様のカスタムLSI生産のために数多くのL
SIパターンの原版(レチクルと呼ぶ)を保管し、必要
に応じてステッパー(パターンの投影転写装置)にセッ
トしてLSIの生産を行うことが要求され、特にこのレ
チクルの交換に時間を要するために生産の効率が著しく
低下する等の問題が生じている。
は、多種多様のカスタムLSI生産のために数多くのL
SIパターンの原版(レチクルと呼ぶ)を保管し、必要
に応じてステッパー(パターンの投影転写装置)にセッ
トしてLSIの生産を行うことが要求され、特にこのレ
チクルの交換に時間を要するために生産の効率が著しく
低下する等の問題が生じている。
【0006】従って、できるだけ同一のレチクルを用い
て様々なカスタムLSIを生産できる技術の開発が待望
されている。
て様々なカスタムLSIを生産できる技術の開発が待望
されている。
【0007】このようなニーズに応じるものとして、ゲ
ートアレーがある。ゲートアレーは、NMOSとPMO
Sトランジスタを各2ケづつ1組にした同一の回路ブロ
ックを多数チップ上に配置することにより構成されてい
る。そして、このトランジスタを例えば、Al等の導電
性の配線パターンによって適宜接続することにより、必
要な論理関数を実現するものである。AND,NAN
D,OR,NORといった単純な回路は比較的簡単に構
成できるが、少し高度な機能を実現しようと思うならば
数多くのトランジスタが必要となり、非常に複雑な配線
パターンの形成が要求される。例えば、簡単な3入力の
Exclusive NORを実現するだけで、38個ものトラ
ンジスタが必要となる。
ートアレーがある。ゲートアレーは、NMOSとPMO
Sトランジスタを各2ケづつ1組にした同一の回路ブロ
ックを多数チップ上に配置することにより構成されてい
る。そして、このトランジスタを例えば、Al等の導電
性の配線パターンによって適宜接続することにより、必
要な論理関数を実現するものである。AND,NAN
D,OR,NORといった単純な回路は比較的簡単に構
成できるが、少し高度な機能を実現しようと思うならば
数多くのトランジスタが必要となり、非常に複雑な配線
パターンの形成が要求される。例えば、簡単な3入力の
Exclusive NORを実現するだけで、38個ものトラ
ンジスタが必要となる。
【0008】以上の理由から、様々な論理回路構成に対
応するには、柔軟性に欠け、また、機能の集積の点から
もカスタムLSIに劣るため、最近ではあまり用いられ
なくなっている。
応するには、柔軟性に欠け、また、機能の集積の点から
もカスタムLSIに劣るため、最近ではあまり用いられ
なくなっている。
【0009】しかし、特殊な用途で、小数のチップしか
必要としない応用にはゲートアレー以外に対応できるも
のがないため、まだ一部では用いられている。
必要としない応用にはゲートアレー以外に対応できるも
のがないため、まだ一部では用いられている。
【0010】しかし、必要な論理機能を実現するための
設計に時間がかかり、さらなる技術改善が待たれている
ところである。簡単に設計が行えるものには、PLA
(Programmable Logic Array)といってブール代数で表
現された関数式をそのままヒューズ等を切断してチップ
上に実現できるものもあるが、これで実現できるのは、
小規模なものに限られている。また、回路の高速動作や
信頼性保証の面でも多くの問題を有している。
設計に時間がかかり、さらなる技術改善が待たれている
ところである。簡単に設計が行えるものには、PLA
(Programmable Logic Array)といってブール代数で表
現された関数式をそのままヒューズ等を切断してチップ
上に実現できるものもあるが、これで実現できるのは、
小規模なものに限られている。また、回路の高速動作や
信頼性保証の面でも多くの問題を有している。
【0011】
【発明が解決しようとする課題】そこで、本発明は、以
上の問題点を解決するためになされたものであり、非常
に高度なカスタムLSIを簡単に提供できる半導体集積
回路を提供することを目的とする。
上の問題点を解決するためになされたものであり、非常
に高度なカスタムLSIを簡単に提供できる半導体集積
回路を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の入力端子と、少なくとも一つの出力端子とを
有し、かつ、同一の回路構成をもった回路ブロックを複
数個配置して構成された論理回路を少なくとも一部に含
む半導体集積回路において、前記回路ブロックが、MO
S型半導体装置により構成された少なくとも2段のイン
バータを有するとともに、各ブロック毎にはそれぞれ必
要に応じて異なったパターンを有する少なくとも一層の
配線パターンが設けられ、前記配線パターンにより前記
各ブロックの出力信号が入力信号の所定の関数となるよ
うに、その関数形が規定されていることを特徴とする。
は、複数の入力端子と、少なくとも一つの出力端子とを
有し、かつ、同一の回路構成をもった回路ブロックを複
数個配置して構成された論理回路を少なくとも一部に含
む半導体集積回路において、前記回路ブロックが、MO
S型半導体装置により構成された少なくとも2段のイン
バータを有するとともに、各ブロック毎にはそれぞれ必
要に応じて異なったパターンを有する少なくとも一層の
配線パターンが設けられ、前記配線パターンにより前記
各ブロックの出力信号が入力信号の所定の関数となるよ
うに、その関数形が規定されていることを特徴とする。
【0013】
【作用】本発明によれば、金属配線のマスク以外はすべ
て共通のマスクで、あらゆる論理回路を構成することが
可能であり、カスタムLSIの性能を飛躍的に向上させ
ることができるものである。
て共通のマスクで、あらゆる論理回路を構成することが
可能であり、カスタムLSIの性能を飛躍的に向上させ
ることができるものである。
【0014】
【実施例】以下実施例を図面を用いて説明する。
【0015】図1(a)は本発明の第1の実施例を示す
回路図である。
回路図である。
【0016】同一の回路構成をもつ6つの回路ブロック
101a〜101fが例として示されており、ブロック
間の配線102も描かれている。配線102は、例え
ば、LSIの製造工程では最後のパターンであるアルミ
ニウム配線のパターンで形成されている。Y1,Y2、Y
3はこの論理回路の出力端子である。各ブロックは、す
べて配線パターン(本例ではアルミニウムの配線パター
ン)を除いて全く同様の構造を有しており、ブロックの
構造は例えば、図1(b)に示されている。図におい
て、103はNチャネルニューロンMOSトランジスタ
(νMOS)103a、とPチャネルνMOS(103
b)とで構成されたCMOSインバータで、メインイン
バータと呼ぶ。その入力ゲート103−1,103−
2,103−3,103−4,103−5とフローティ
ングゲート103−6との間の結合容量は、それぞれC
1:C2:C3:C4:C5=2:1:2:1:1となって
いる。104、105、106は同様のνMOSインバ
ータでそれぞれインバータA,B,C,と呼ぶ。
101a〜101fが例として示されており、ブロック
間の配線102も描かれている。配線102は、例え
ば、LSIの製造工程では最後のパターンであるアルミ
ニウム配線のパターンで形成されている。Y1,Y2、Y
3はこの論理回路の出力端子である。各ブロックは、す
べて配線パターン(本例ではアルミニウムの配線パター
ン)を除いて全く同様の構造を有しており、ブロックの
構造は例えば、図1(b)に示されている。図におい
て、103はNチャネルニューロンMOSトランジスタ
(νMOS)103a、とPチャネルνMOS(103
b)とで構成されたCMOSインバータで、メインイン
バータと呼ぶ。その入力ゲート103−1,103−
2,103−3,103−4,103−5とフローティ
ングゲート103−6との間の結合容量は、それぞれC
1:C2:C3:C4:C5=2:1:2:1:1となって
いる。104、105、106は同様のνMOSインバ
ータでそれぞれインバータA,B,C,と呼ぶ。
【0017】インバータAでは入力ゲート104−1,
104−2,104−3,104−4,104−5,1
04−6とフローティングゲート104−7の間の結合
容量は、それぞれC1:C2:C3:C4:C5:C6:=
2:1:1:1:1:1となっており、これはインバー
タB,Cについても全く同様である。インバータA,
B,Cをメインインバータ103に信号を与えるものと
して、プレインバータと呼ぶ。
104−2,104−3,104−4,104−5,1
04−6とフローティングゲート104−7の間の結合
容量は、それぞれC1:C2:C3:C4:C5:C6:=
2:1:1:1:1:1となっており、これはインバー
タB,Cについても全く同様である。インバータA,
B,Cをメインインバータ103に信号を与えるものと
して、プレインバータと呼ぶ。
【0018】107は通常のCMOSインバータであ
り、メインインバータ103の出力Y’を反転して出力
信号Yを出している。
り、メインインバータ103の出力Y’を反転して出力
信号Yを出している。
【0019】この回路ブロックは、2つの入力X1,X2
に対し、1つの信号Yを出力する回路となっている。Y
は、 Y=f(X1,X2) (1) として、2ビットのバイナリ入力X1,X2に対し特定の
ブール関数の演算を行った結果が出力される。ブール関
数の形は、プレインバータの入力信号A1〜A4,B1〜
B4,C1〜C4の各端子をVDDあるいはVSSにつなぐこ
とにより指定できる。つまり、これらの入力端子の接続
状況を決めるアルミニウムの配線パターンのみで関数形
が決められるのである。実際、図1(b)の回路では、
2入力の信号X1,X2に対する16種類すべてのブール
関数が実現できる。
に対し、1つの信号Yを出力する回路となっている。Y
は、 Y=f(X1,X2) (1) として、2ビットのバイナリ入力X1,X2に対し特定の
ブール関数の演算を行った結果が出力される。ブール関
数の形は、プレインバータの入力信号A1〜A4,B1〜
B4,C1〜C4の各端子をVDDあるいはVSSにつなぐこ
とにより指定できる。つまり、これらの入力端子の接続
状況を決めるアルミニウムの配線パターンのみで関数形
が決められるのである。実際、図1(b)の回路では、
2入力の信号X1,X2に対する16種類すべてのブール
関数が実現できる。
【0020】図1(b)の回路の動作を説明するため
に、まず最初にνMOSの構造と動作原理について説明
する。図2(a)は4入力のNチャネルνMOSトラン
ジスタ(N−νMOS)の断面構造の一例を示したもの
であり、201は例えばP型のシリコン基板、202,
203はN+ 拡散層で形成されたソース及びドレイン、
204はソース・ドレイン間のチャネル領域205上に
設けられたゲート絶縁膜(例えばSiO2 膜)206は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、207は例えばSiO2 等
の絶縁膜、208a,208b,208c,208dは
入力ゲートで電極である。図2(b)はνMOS動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
の様にC1 ,C2 ,C3 ,C4 ,フローティングゲート
とシリコン基板間の容量結合係数をC0 とすると、フロ
ーティングゲートの電位φF は次式で与えられる。 φF =(1/CTOT )(C1 V1 +C2 V2 +C3 V3 +C4 V4 ) 但し、CTOT ≡C0 +C1 +C2 +C3 +C4 V1 ,V2 ,V3 ,V4 はそれぞれ入力ゲート208
a,208b,208c,208dに印加されている電
圧であり、シリコン基板の電位は0V、すなわちアース
されているとした。
に、まず最初にνMOSの構造と動作原理について説明
する。図2(a)は4入力のNチャネルνMOSトラン
ジスタ(N−νMOS)の断面構造の一例を示したもの
であり、201は例えばP型のシリコン基板、202,
203はN+ 拡散層で形成されたソース及びドレイン、
204はソース・ドレイン間のチャネル領域205上に
設けられたゲート絶縁膜(例えばSiO2 膜)206は
電気的に絶縁され電位的にフローティングの状態にある
フローティングゲート電極、207は例えばSiO2 等
の絶縁膜、208a,208b,208c,208dは
入力ゲートで電極である。図2(b)はνMOS動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
の様にC1 ,C2 ,C3 ,C4 ,フローティングゲート
とシリコン基板間の容量結合係数をC0 とすると、フロ
ーティングゲートの電位φF は次式で与えられる。 φF =(1/CTOT )(C1 V1 +C2 V2 +C3 V3 +C4 V4 ) 但し、CTOT ≡C0 +C1 +C2 +C3 +C4 V1 ,V2 ,V3 ,V4 はそれぞれ入力ゲート208
a,208b,208c,208dに印加されている電
圧であり、シリコン基板の電位は0V、すなわちアース
されているとした。
【0021】今、ソース202の電位を0Vとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図2に示したνMOSは、フローテ
ィングゲート206を通常のゲート電極とみなせば通常
のNチャネルMOSトランジスタと同じであり、そのゲ
ート電位φF が閾値(VTH * )より大となるとソース2
02,ドレイン203間の領域205に電子のチャネル
(Nチャネル)が形成され、ソース・ドレイン間が電気
的に接続される。即ち、 (1/CTOT )(C1 V1 +C2 V2 +C3 V3 +C4 V4 )>VTH* の条件が満たされたときνMOSは導通(ON)するの
である。
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図2に示したνMOSは、フローテ
ィングゲート206を通常のゲート電極とみなせば通常
のNチャネルMOSトランジスタと同じであり、そのゲ
ート電位φF が閾値(VTH * )より大となるとソース2
02,ドレイン203間の領域205に電子のチャネル
(Nチャネル)が形成され、ソース・ドレイン間が電気
的に接続される。即ち、 (1/CTOT )(C1 V1 +C2 V2 +C3 V3 +C4 V4 )>VTH* の条件が満たされたときνMOSは導通(ON)するの
である。
【0022】以上はNチャネルνMOSトランジスタに
ついての説明であるが、図2(a)においてソース20
2,ドレイン203及び基板201をすべて反対導電型
にしたデバイスも存在する。即ち、基板はN型であり、
ソース・ドレインがP+ 拡散層で形成されたνMOSで
あり、これをPチャネルMOSトランジスタ(P−νM
OS)と呼ぶ。
ついての説明であるが、図2(a)においてソース20
2,ドレイン203及び基板201をすべて反対導電型
にしたデバイスも存在する。即ち、基板はN型であり、
ソース・ドレインがP+ 拡散層で形成されたνMOSで
あり、これをPチャネルMOSトランジスタ(P−νM
OS)と呼ぶ。
【0023】図1(a)において、例えば、ブロック1
01dにおいては、ブロック内においてプレインバータ
の入力が図1(c)に示されるように配線されており、
01dにおいては、ブロック内においてプレインバータ
の入力が図1(c)に示されるように配線されており、
【0024】
【数1】 すなわち、X1,X2の排他的論理和の否定(EXCLU
SIVE NOR)を計算する回路となっている。
SIVE NOR)を計算する回路となっている。
【0025】次に、図1(c)の回路の動作について説
明する。今、プレインバータAのフローティングゲート
104−7の電位φFを計算すると、 φF =(C1X2+C2X1+C3A1+C4A2+C5A3+C6A4)/CTOT =(VDD/7)(2X2+X1+A1+A2+A3+A4) (3) となる。ただし、簡単のためC0《CTOTとしてC0は無
視した。
明する。今、プレインバータAのフローティングゲート
104−7の電位φFを計算すると、 φF =(C1X2+C2X1+C3A1+C4A2+C5A3+C6A4)/CTOT =(VDD/7)(2X2+X1+A1+A2+A3+A4) (3) となる。ただし、簡単のためC0《CTOTとしてC0は無
視した。
【0026】A1=A2=A3=VDD, V4=0だから、
(3)式は、 となり、φFを(X1,X2)の組み合わせに対してプロ
ットすると図1(d)の直線の108の如くになる。図
において閾値ライン109はインバータの反転電圧を示
す線であり、すべてのインバータに対し(1/2)VDD
に設定してある。つまり、インバータAは、(X1,
X2)=(0,0)の入力に対しては反転せず、VDDを
出力するが、(0,1),(1,0),(1,1)の入
力に対しては反転して出力が0となる。そして、この出
力は、メインインバータの入力ゲート103−3に入力
されている。
(3)式は、 となり、φFを(X1,X2)の組み合わせに対してプロ
ットすると図1(d)の直線の108の如くになる。図
において閾値ライン109はインバータの反転電圧を示
す線であり、すべてのインバータに対し(1/2)VDD
に設定してある。つまり、インバータAは、(X1,
X2)=(0,0)の入力に対しては反転せず、VDDを
出力するが、(0,1),(1,0),(1,1)の入
力に対しては反転して出力が0となる。そして、この出
力は、メインインバータの入力ゲート103−3に入力
されている。
【0027】同様の考察をインバータB,Cについても
行い、メインインバータのフローティングゲート103
−6の電位φFを(X1,X2)の組み合わせに対して示
したのが、図1(e)であり、図にはインバータA,
B,Cの出力の影響が明示されている。この図より、メ
インインバータが反転するのは(X1,X2)=(0,
0)と(1,1)のときのみであり、このときY’=
0,Y=1となる。すなわち、同回路はXNORとなっ
ているのである。
行い、メインインバータのフローティングゲート103
−6の電位φFを(X1,X2)の組み合わせに対して示
したのが、図1(e)であり、図にはインバータA,
B,Cの出力の影響が明示されている。この図より、メ
インインバータが反転するのは(X1,X2)=(0,
0)と(1,1)のときのみであり、このときY’=
0,Y=1となる。すなわち、同回路はXNORとなっ
ているのである。
【0028】同様に、図1(b)の回路は、A1〜A4等
をVDDもしくはVSSに接続することにより、あらゆるブ
ール関数を実現することができる。例えば、AND,O
R,NAND,NOR,EXCLUSIVE NOR,
EXCLUSIVE OR,INHIBIT等の回路を
実現するための接続のやり方を表1に示す。
をVDDもしくはVSSに接続することにより、あらゆるブ
ール関数を実現することができる。例えば、AND,O
R,NAND,NOR,EXCLUSIVE NOR,
EXCLUSIVE OR,INHIBIT等の回路を
実現するための接続のやり方を表1に示す。
【0029】INHIBITとは、禁止ゲートと呼ばれ
る関数であり、X2=0では出力は常に0となり、X2=
1ならばX1に対しインバータとして働く回路である。
この回路を実現するためのメインインバータのφFの変
化を示したのが図1(f)である。
る関数であり、X2=0では出力は常に0となり、X2=
1ならばX1に対しインバータとして働く回路である。
この回路を実現するためのメインインバータのφFの変
化を示したのが図1(f)である。
【0030】図1(a)の各ブロックについて所定の結
線を行った一例を論理記号で示したのが図1(g)であ
る。各ブロック内の結線を変えるだけでいかなる論理関
数も表現できることは明かである。
線を行った一例を論理記号で示したのが図1(g)であ
る。各ブロック内の結線を変えるだけでいかなる論理関
数も表現できることは明かである。
【0031】本発明によれば、LSIはAl配線を行う
までは、全て同じマスク(レチクル)を用いて試作して
おき、Alパターンのみを特定の機能に対応したものを
用いればよいので、丁度ゲートアレーと同様に論理回路
が製作できる。しかしながら、ゲートアレーのように単
体のトランジスタを組み合わせるのではなく、図1
(b)の基本回路を用いているため、同一の構成ブロッ
クで、2入力X1,X2に対するあらゆるブール関数を実
現することができ、回路設計も極めて簡単になる。ま
た、それぞれのブロックに機能を指定する配線も、図1
(c)に示した如く例えばゲート電極104−3,10
4−4,104−5,104−6がポリシリコンででき
ているとすると、その各々のコンタクトをいくつVDDと
VSSにつなぐかを決めるだけでよく、非常に単純な一層
のAl配線で実現できる。もちろん、2層以上の金属配
線を用いてもよいことは言うまでもない。この場合は、
特に、ブロック間の配線102の自由度が増え、さらに
論理回路の構成がやりやすくなる。
までは、全て同じマスク(レチクル)を用いて試作して
おき、Alパターンのみを特定の機能に対応したものを
用いればよいので、丁度ゲートアレーと同様に論理回路
が製作できる。しかしながら、ゲートアレーのように単
体のトランジスタを組み合わせるのではなく、図1
(b)の基本回路を用いているため、同一の構成ブロッ
クで、2入力X1,X2に対するあらゆるブール関数を実
現することができ、回路設計も極めて簡単になる。ま
た、それぞれのブロックに機能を指定する配線も、図1
(c)に示した如く例えばゲート電極104−3,10
4−4,104−5,104−6がポリシリコンででき
ているとすると、その各々のコンタクトをいくつVDDと
VSSにつなぐかを決めるだけでよく、非常に単純な一層
のAl配線で実現できる。もちろん、2層以上の金属配
線を用いてもよいことは言うまでもない。この場合は、
特に、ブロック間の配線102の自由度が増え、さらに
論理回路の構成がやりやすくなる。
【0032】なお、図1(b)の回路では、通常のイン
バータ107を設けているが、これは必ずしも必要では
なく、省略してもよい。あるいはさらに、一段以上を追
加してもよい。こうすれば、必要に応じてファンアウト
を大きく取ることができる。あるいは図1(h)に示す
ように何段かのインバータ107’,107’’等をそ
れぞれ追加して、各々の出力を取り出せるようにしても
よい。このとき、107’,107’’の出力トランジ
スタを大きくしておけば大きなファンアウトが得られ、
必要に応じて出力線を選べばよい。また、正転あるいは
反転出力を任意に選ぶこともできて、論理設計の自由度
がさらに増大する。
バータ107を設けているが、これは必ずしも必要では
なく、省略してもよい。あるいはさらに、一段以上を追
加してもよい。こうすれば、必要に応じてファンアウト
を大きく取ることができる。あるいは図1(h)に示す
ように何段かのインバータ107’,107’’等をそ
れぞれ追加して、各々の出力を取り出せるようにしても
よい。このとき、107’,107’’の出力トランジ
スタを大きくしておけば大きなファンアウトが得られ、
必要に応じて出力線を選べばよい。また、正転あるいは
反転出力を任意に選ぶこともできて、論理設計の自由度
がさらに増大する。
【0033】また、出力段に例えば、図1(i)に示す
ようにフリップフロップをつけてもよいことはいうまで
もない。
ようにフリップフロップをつけてもよいことはいうまで
もない。
【0034】インバータA,B,C等に関しても、さら
に一段以上の通常のインバータを介してからメインイン
バータに入力してやってもよい。
に一段以上の通常のインバータを介してからメインイン
バータに入力してやってもよい。
【0035】また、フローティングゲートは常にフロー
ティングである必要はなく、スイッチを介して適宜VDD
またはVSS、あるいはその他の電位に接続してもよい。
ティングである必要はなく、スイッチを介して適宜VDD
またはVSS、あるいはその他の電位に接続してもよい。
【0036】また、回路全体をクロックと同期して動作
させてもよいことはいうまでもない。
させてもよいことはいうまでもない。
【0037】また、A1〜A4の4個の入力ゲートは2個
の入力ゲートA1’,A2’に置き代え、それぞれの結合
容量C3’,C4’を、 C3’:C4’=1:2 と選んでもよい。ただし、このときはC3’+C4’=C
3+C4+C5+C6としておく。そうすれば、2つのコン
タクトホールをVSSまたはVDDにつなぐことにより同様
の結果を得ることができる。
の入力ゲートA1’,A2’に置き代え、それぞれの結合
容量C3’,C4’を、 C3’:C4’=1:2 と選んでもよい。ただし、このときはC3’+C4’=C
3+C4+C5+C6としておく。そうすれば、2つのコン
タクトホールをVSSまたはVDDにつなぐことにより同様
の結果を得ることができる。
【0038】本発明の第2の実施例を図3(a)に示
す。
す。
【0039】第1の実施例と異なるのは、基本ブロック
の入力がX1,X2,X3の3ビット入力となっている点
である。例えば、プレインバータAについて入力X1,
X2,X3,A1,A2,A3,A4とフローティングゲート
のあいだの結合容量をC1,C2,C3,C4,C5,C6,
C7とするとC1=C2=C3=C4=C5=C6=C7となっ
ている。
の入力がX1,X2,X3の3ビット入力となっている点
である。例えば、プレインバータAについて入力X1,
X2,X3,A1,A2,A3,A4とフローティングゲート
のあいだの結合容量をC1,C2,C3,C4,C5,C6,
C7とするとC1=C2=C3=C4=C5=C6=C7となっ
ている。
【0040】これは、その他のプレインバータB,Cに
ついても同様である。メインインバータについては、入
力ゲート容量は上から順に1:1:1:2:1:1とな
っている。
ついても同様である。メインインバータについては、入
力ゲート容量は上から順に1:1:1:2:1:1とな
っている。
【0041】さて、図3(a)にしめしたようにA1〜
A4,B1〜B4,C1〜C4が接続されているとする。プ
レインバータAのφFとX1,X2,X3の関係を図3
(b)に示す。
A4,B1〜B4,C1〜C4が接続されているとする。プ
レインバータAのφFとX1,X2,X3の関係を図3
(b)に示す。
【0042】X1,X2,X3の結合容量は全て同じだか
ら、φFの値はこの3つうち、1の入力がいくらあるか
だけで決まることになる。すなわち、プレインバータA
は、1の数が2以上になったとき反転して出力が0とな
る。同様の考察をすると、プレインバータBの出力は常
に1(VDD)、プレインバータCの出力は常に0であ
る。従って、メインインバータのφFは図3(c)のよ
うになり、入力中の1の数が1個もしくは3個のときの
みインバータが反転し、Y’=0、すなわち、Y=0と
なる。つまり、 Y=X1+X2+X3 すなわち、YはX1,X2,X3の3入力の排他的論理和
(EXCLUSIVEOR)となっている。
ら、φFの値はこの3つうち、1の入力がいくらあるか
だけで決まることになる。すなわち、プレインバータA
は、1の数が2以上になったとき反転して出力が0とな
る。同様の考察をすると、プレインバータBの出力は常
に1(VDD)、プレインバータCの出力は常に0であ
る。従って、メインインバータのφFは図3(c)のよ
うになり、入力中の1の数が1個もしくは3個のときの
みインバータが反転し、Y’=0、すなわち、Y=0と
なる。つまり、 Y=X1+X2+X3 すなわち、YはX1,X2,X3の3入力の排他的論理和
(EXCLUSIVEOR)となっている。
【0043】従来の回路では、40個のトランジスタが
必要だったが、10個で実現されている。つまり、従来
のゲートアレーで実現すれば極めて複雑な回路となるも
のが、非常に簡単に実現されているのである。これは本
発明の大きな利点である。
必要だったが、10個で実現されている。つまり、従来
のゲートアレーで実現すれば極めて複雑な回路となるも
のが、非常に簡単に実現されているのである。これは本
発明の大きな利点である。
【0044】図3(a)の回路は3入力の信号に対し、
対称な全ての関数16を表現できる回路となっている。
対称な全ての関数16を表現できる回路となっている。
【0045】また、図3(d)に示したように、
X1’,X2’,X3’の3入力に対し、入力信号をイン
バータを通して入力するか否かをやはりアルミニウムの
パターンで選択できるようにしてやると、同じ回路で対
称な関数が全ての他に、一部非対称な関数も含め、12
8関数が表現できる回路となり、更に自由度が増える。
X1’,X2’,X3’の3入力に対し、入力信号をイン
バータを通して入力するか否かをやはりアルミニウムの
パターンで選択できるようにしてやると、同じ回路で対
称な関数が全ての他に、一部非対称な関数も含め、12
8関数が表現できる回路となり、更に自由度が増える。
【0046】また、図3(a)と同じ回路の入力を例え
ば、図3(e)のようにX1,X2には同じ信号X1’を
入力してやると、これは図1(b)と同じ2入力
X1’,X2’に関する全てのブール関数を実現できるこ
とになる。
ば、図3(e)のようにX1,X2には同じ信号X1’を
入力してやると、これは図1(b)と同じ2入力
X1’,X2’に関する全てのブール関数を実現できるこ
とになる。
【0047】すなわち、図3(a)のブロックを用いれ
ば、3入力の全ての対称関数及び2入力のすべての関数
に対応できる極めてフレキシブルなブロックとなる。
ば、3入力の全ての対称関数及び2入力のすべての関数
に対応できる極めてフレキシブルなブロックとなる。
【0048】以上の実施例は、3入力の場合であるが、
もっと多入力のブロックを用意してもよいことはいうま
でもない。
もっと多入力のブロックを用意してもよいことはいうま
でもない。
【0049】例えば、8入力の対称関数512個全てを
表現できる回路は、プレインバータ9段とメインインバ
ータ1段の同様の回路で構成できる。この回路は、図3
(d)と同様に、入力段に入力の反転かどうかを選べる
ようにしてやれば、おない同じブロックで131,07
2個の関数が表現できる。
表現できる回路は、プレインバータ9段とメインインバ
ータ1段の同様の回路で構成できる。この回路は、図3
(d)と同様に、入力段に入力の反転かどうかを選べる
ようにしてやれば、おない同じブロックで131,07
2個の関数が表現できる。
【0050】また、図3(e)と同様に、2入力と4入
力を束ねて、それぞれ1入力としてやれば、3入力の全
ての関数を表現できる回路としても使える。
力を束ねて、それぞれ1入力としてやれば、3入力の全
ての関数を表現できる回路としても使える。
【0051】本発明により、カスタムLSIが非常に簡
単に構成することが可能となり、論理回路の構成を飛躍
的に発展させることができた。
単に構成することが可能となり、論理回路の構成を飛躍
的に発展させることができた。
【0052】本実施例では、ランダムロジック回路の構
成のみを述べたが、回路の一部において、出力を入力段
にフィードバックし、メモリ機能を持たせるような配線
を形成してもよいことは言うまでもない。
成のみを述べたが、回路の一部において、出力を入力段
にフィードバックし、メモリ機能を持たせるような配線
を形成してもよいことは言うまでもない。
【0053】また、RAMのパターンを同じチップ上に
設けてメモリ機能を追加してもよいし、汎用のマイクロ
プロセッサを同一チップ上に集積してもよい。
設けてメモリ機能を追加してもよいし、汎用のマイクロ
プロセッサを同一チップ上に集積してもよい。
【0054】いくつかのブロックを未配線としておき、
機能テストの後、欠陥等で働かないブロックのスペアと
して置き代えてもよい。これは論理回路におけるRED
UNDANCYによるチップ救済の概念であり、これま
でメモリでしか実現できなかったものである。REDU
NDANCY救済が論理回路でも実現した画期的な発明
である。
機能テストの後、欠陥等で働かないブロックのスペアと
して置き代えてもよい。これは論理回路におけるRED
UNDANCYによるチップ救済の概念であり、これま
でメモリでしか実現できなかったものである。REDU
NDANCY救済が論理回路でも実現した画期的な発明
である。
【0055】また、図1(b)、図3(a)等の回路ブ
ロックは、全てが全く同じパターンで構成されている必
要はない。基本的な回路構成が共通しておればよいこと
はいうまでもない。必要に応じ出力段にはサイズの大き
なトランジスタで構成されたブロックを配置するなどし
てもよい。
ロックは、全てが全く同じパターンで構成されている必
要はない。基本的な回路構成が共通しておればよいこと
はいうまでもない。必要に応じ出力段にはサイズの大き
なトランジスタで構成されたブロックを配置するなどし
てもよい。
【0056】
【表1】
【0057】
【発明の効果】本発明によれば、金属配線のマスク以外
はすべて共通のマスクで、あらゆる論理回路を構成する
ことが可能であり、カスタムLSIの性能を飛躍的に向
上させることができる。
はすべて共通のマスクで、あらゆる論理回路を構成する
ことが可能であり、カスタムLSIの性能を飛躍的に向
上させることができる。
【図1】図1(a)は本発明の第1の実施例を示す回路
図である。図1(b)はブロックの構造を示す図であ
る。図1(c)はプレインバータの入力を示す図であ
る。図1(c)、図1(d)はφFを(X1,X2)の組
み合わせに対してプロットした図である。図1(e)は
メインインバータのフローティングゲート103−6の
電位φFを(X1,X2)の組み合わせに対して示した図
である。図1(f)はメインインバータのφFの変化を
示した図である。図1(g)は図1(a)の各ブロック
について所定の結線を行った一例を論理記号で示した図
である。図1(h)及び図1(i)は出力に関する変形
例を示す図である。
図である。図1(b)はブロックの構造を示す図であ
る。図1(c)はプレインバータの入力を示す図であ
る。図1(c)、図1(d)はφFを(X1,X2)の組
み合わせに対してプロットした図である。図1(e)は
メインインバータのフローティングゲート103−6の
電位φFを(X1,X2)の組み合わせに対して示した図
である。図1(f)はメインインバータのφFの変化を
示した図である。図1(g)は図1(a)の各ブロック
について所定の結線を行った一例を論理記号で示した図
である。図1(h)及び図1(i)は出力に関する変形
例を示す図である。
【図2】図2(a)は4入力のNチャネルνMOSトラ
ンジスタ(N−νMOS)の断面構造の一例を示した図
である。図2(b)はνMOS動作を解析するために図
2(a)をさらに簡略化した図である。
ンジスタ(N−νMOS)の断面構造の一例を示した図
である。図2(b)はνMOS動作を解析するために図
2(a)をさらに簡略化した図である。
【図3】図3(a)は本発明の第2の実施例を示す図で
ある。図3(b)はプレインバータAのφFとX1,
X2,X3の関係をに示す図である。図3(c)はメイン
インバータのφFの変化を示した図である。図3(d)
及び図3(e)は回路の入力例を示す図である。
ある。図3(b)はプレインバータAのφFとX1,
X2,X3の関係をに示す図である。図3(c)はメイン
インバータのφFの変化を示した図である。図3(d)
及び図3(e)は回路の入力例を示す図である。
101a〜101f 回路ブロック、 102 ブロック間の配線、 103a NチャネルニューロンMOSトラ
ンジスタ(νMOS)、 103b PチャネルνMOS、 103 CMOSインバータ、 103−1,103−2,103−3,103−4,1
03−5 入力ゲート、 103−6 フローティングゲート、との間の
結合容量は、それぞれC1:C2:C3:C4:C5=2:
1:2:1:1となっている。 104,105,106 νMOSインバータ、 104−1,104−2,104−3,104−4,1
04−5,104−6入力ゲート、 104−7 フローティングゲート、 107 CMOSインバータ、 201 P型のシリコン基板、 202,203 N+ 拡散層で形成されたソース及
びドレイン、 204 ゲート絶縁膜(例えばSiO
2 膜)、 205 ソース・ドレイン間のチャネル領
域、 206 電気的に絶縁され電位的にフロー
ティングの状態、 207 SiO2 等の絶縁膜、
ンジスタ(νMOS)、 103b PチャネルνMOS、 103 CMOSインバータ、 103−1,103−2,103−3,103−4,1
03−5 入力ゲート、 103−6 フローティングゲート、との間の
結合容量は、それぞれC1:C2:C3:C4:C5=2:
1:2:1:1となっている。 104,105,106 νMOSインバータ、 104−1,104−2,104−3,104−4,1
04−5,104−6入力ゲート、 104−7 フローティングゲート、 107 CMOSインバータ、 201 P型のシリコン基板、 202,203 N+ 拡散層で形成されたソース及
びドレイン、 204 ゲート絶縁膜(例えばSiO
2 膜)、 205 ソース・ドレイン間のチャネル領
域、 206 電気的に絶縁され電位的にフロー
ティングの状態、 207 SiO2 等の絶縁膜、
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/118 H01L 29/78 371 29/788 29/792 H03K 19/173 101 (73)特許権者 598158521 アイ・アンド・エフ株式会社 東京都文京区本郷4丁目1番4号 コス モス本郷ビル (72)発明者 柴田 直 宮城県仙台市太白区日本平5番2号 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋2の1の17の 301 (56)参考文献 特開 平3−6679(JP,A) 特開 平2−113494(JP,A) 特開 平2−281759(JP,A) 特開 平2−224190(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/10 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 27/115 H01L 27/118 H01L 29/788 H03K 19/173
Claims (5)
- 【請求項1】 複数の入力端子と、少なくとも一つの出
力端子とを有し、かつ、同一の回路構成をもった回路ブ
ロックを複数個配置して構成された論理回路を少なくと
も一部に含む半導体集積回路において、前記回路ブロッ
クが、MOS型半導体装置により構成された少なくとも
2段のインバータを有するとともに、各ブロック毎には
それぞれ必要に応じて異なったパターンを有する少なく
とも一層の配線パターンが設けられ、前記配線パターン
により前記各ブロックの出力信号が入力信号の所定の関
数となるように、その関数形が規定されていることを特
徴とする半導体集積回路。 - 【請求項2】 基板上に一導電型の半導体領域を有し、
この領域内に設けられた反対導電型のソース及びドレー
ン領域を有し、前記ソース及びドレーン領域を隔てる領
域に第1の絶縁膜を介して設けられた電位的にフローテ
ィング状態にあるフローティングゲート電極を有し、前
記フローティングゲート電極と第2の絶縁膜を介して容
量結合する複数の制御ゲート電極を有するニューロンM
OSトランジスタを前記MOS型半導体装置として用い
たことを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 前記入力信号が1または0のバイナリ信
号であり、前記関数形が前記入力信号に対するすべての
可能なブール関数のいずれの関数形でも表現できるよう
前記回路ブロックが構成されていることを特徴とする請
求項1または2に記載の半導体集積回路。 - 【請求項4】 前記入力信号が1または0のバイナリ信
号であり、前記関数形が、前記入力信号に対し対称なす
べての可能なブール関数のいずれの関数形でも表現でき
るよう前記回路ブロックが構成されていることを特徴と
する請求項1または2記載の半導体集積回路。 - 【請求項5】 前記複数の入力端子のうち、2n(nは
0または正の整数)個の入力端子に同一の信号が入力さ
れるよう構成されたことを特徴とする請求項4記載の半
導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25073392A JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25073392A JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0677427A JPH0677427A (ja) | 1994-03-18 |
JP3289736B2 true JP3289736B2 (ja) | 2002-06-10 |
Family
ID=17212234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25073392A Expired - Fee Related JP3289736B2 (ja) | 1992-08-26 | 1992-08-26 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3289736B2 (ja) |
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---|---|---|---|---|
JPH10224224A (ja) * | 1997-02-03 | 1998-08-21 | Sunao Shibata | 半導体演算装置 |
JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
JPH10260817A (ja) | 1997-03-15 | 1998-09-29 | Sunao Shibata | 半導体演算回路及びデ−タ処理装置 |
JPH10257352A (ja) | 1997-03-15 | 1998-09-25 | Sunao Shibata | 半導体演算回路 |
JP4066211B2 (ja) * | 1997-06-06 | 2008-03-26 | 財団法人国際科学振興財団 | 電荷転送増幅回路、電圧比較器及びセンスアンプ |
JPH1196276A (ja) | 1997-09-22 | 1999-04-09 | Sunao Shibata | 半導体演算回路 |
US6242767B1 (en) | 1997-11-10 | 2001-06-05 | Lightspeed Semiconductor Corp. | Asic routing architecture |
EP1630686B1 (en) | 2000-01-07 | 2009-03-25 | Nippon Telegraph and Telephone Corporation | Function reconfigurable semiconductor device and integrated circuit configuring the semiconductor device |
US6885043B2 (en) | 2002-01-18 | 2005-04-26 | Lightspeed Semiconductor Corporation | ASIC routing architecture |
-
1992
- 1992-08-26 JP JP25073392A patent/JP3289736B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0677427A (ja) | 1994-03-18 |
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