JP3289748B2 - 半導体装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に神経回路網コンピュータ(ニューロンコンピュー
タ)を実現するための高機能半導体集積回路装置を提供
するものである。更に、多値のアナログメモリを実現す
るための高機能半導体集積回路装置を提供するものであ
る。
特に神経回路網コンピュータ(ニューロンコンピュー
タ)を実現するための高機能半導体集積回路装置を提供
するものである。更に、多値のアナログメモリを実現す
るための高機能半導体集積回路装置を提供するものであ
る。
【0002】
【関連技術】半導体の集積回路技術は実に驚くべき速度
で進んでおり、例えばダイナミック・メモリを例にとる
なら、4メガビットから16メガビットがすでに量産体
制にあり、64メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。64メガ
ビットメモリは、せいぜい1cm四方のシリコンチップ
上に実に約1億2000万個ものMOSトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、32ビットから
64ビットのCPUをはじめとする、様々な高機能論理
集積回路が開発されている。
で進んでおり、例えばダイナミック・メモリを例にとる
なら、4メガビットから16メガビットがすでに量産体
制にあり、64メガビット以上の容量をもった超々高密
度メモリも研究レベルでは実現されつつある。64メガ
ビットメモリは、せいぜい1cm四方のシリコンチップ
上に実に約1億2000万個ものMOSトランジスタが
集積されている。このような超高集積化技術はメモリ回
路ばかりでなく論理回路にも応用され、32ビットから
64ビットのCPUをはじめとする、様々な高機能論理
集積回路が開発されている。
【0003】しかし、これらの論理回路はデジタル信
号、すなわち「1」と「0」という2値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って1つ1つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ(ニューロンコンピ
ュータ)を開発しようというまた別の流れの研究があ
る。
号、すなわち「1」と「0」という2値の信号を用いて
演算を行なう方式を採用しており、例えばコンピュータ
を構成する場合は、ノイマン方式といって、あらかじめ
決められたプログラムに従って1つ1つ命令を実行して
いく方式である。このような方式では単純な数値計算に
対しては非常に高速な演算が可能であるが、パタン認識
や画像処理といった演算には膨大な時間を要する。さら
に、連想、学習といったいわば人間が最も得意とする情
報処理に対しては非常に不得手であり、現在様々なソフ
トウェア技術の研究が行なわれているが、はかばかしい
成果は得られていないのが現状である。ここで、これら
の困難を一挙に解決するため、生物の脳の機能を研究
し、その機能を模倣した演算処理の行なえるコンピュー
タ、すなわち神経回路コンピュータ(ニューロンコンピ
ュータ)を開発しようというまた別の流れの研究があ
る。
【0004】このような研究は、1940年代より始ま
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはLSI技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。
っているが、ここ数年来非常に活発に研究が展開される
ようになった。それはLSI技術の進歩にともない、こ
のようなニューロンコンピュータのハードウェア化が可
能となったことによる。
【0005】しかしながら、現状の半導体LSI技術を
用いてニューロンコンピュータをLSIチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。
用いてニューロンコンピュータをLSIチップ化するに
はまだまだ様々な問題があり、実用化のメドはほとんど
たっていないのが実情である。
【0006】LSI化における技術的な問題がどこにあ
るのかを以下に説明する。
るのかを以下に説明する。
【0007】人間の脳は極めて複雑な構造を有し、非常
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。
に高度な機能を有しているが、その基本的な構成は非常
に単純である。すなわち、ニューロンと呼ばれる演算機
能をもった神経細胞と、その演算結果を他のニューロン
に伝える、いわば配線の役割を担った神経繊維とから構
成されている。
【0008】この脳の基本単位の構成を簡略化してモデ
ルで描いたのが図14である。1401a,1401
b,1401cはニューロンであり、1402a,14
02b,1402cは神経繊維である。1403a,1
403b,1403cはシナプス結合とよばれ、例えば
神経繊維1402aを伝わって来た信号にwaという重
みをかけ、ニューロン1401aに入力する。ニューロ
ン1401aは入力された信号強度の線形和をとり、そ
れらの合計値がある閾値をこえると神経細胞が活性化
し、神経繊維1402bに信号を出力する。合計値が閾
値以下だとニューロンは信号を出力しない。合計値が閾
値以上になって、ニューロンが信号を出すことを、その
ニューロンが「発火した」と言う。
ルで描いたのが図14である。1401a,1401
b,1401cはニューロンであり、1402a,14
02b,1402cは神経繊維である。1403a,1
403b,1403cはシナプス結合とよばれ、例えば
神経繊維1402aを伝わって来た信号にwaという重
みをかけ、ニューロン1401aに入力する。ニューロ
ン1401aは入力された信号強度の線形和をとり、そ
れらの合計値がある閾値をこえると神経細胞が活性化
し、神経繊維1402bに信号を出力する。合計値が閾
値以下だとニューロンは信号を出力しない。合計値が閾
値以上になって、ニューロンが信号を出すことを、その
ニューロンが「発火した」と言う。
【0009】実際の脳では、これらの演算、信号の伝
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。
搬、重みのかけ算等すべて電気化学現象によって行われ
ており、信号は電気信号として伝送・処理されている。
人間が学習する過程は、シナプス結合における重みが変
化していく過程としてとらえられている。すなわち、様
々な入力信号の組合せに対し、正しい出力が得られるよ
う重みが徐々に修正され、最終的に最適の値に落ち着く
のである。つまり人間の英知はシナプスの重みとして脳
に刻みつけられているのである。
【0010】数多くのニューロンがシナプスを介して相
互に接続され1つの層を形成している。これらが人間の
脳では、6層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてLSI
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。
互に接続され1つの層を形成している。これらが人間の
脳では、6層重ね合わされていることが分かっている。
このような構造、機能を半導体デバイスを用いてLSI
システムとして実現することが、ニューロンコンピュー
タ実現の最も重要な課題である。
【0011】図15(a)は、1つの神経細胞、すなわ
ち1個のニューロンの機能を説明する図面であり、19
43年にMcCullockとPitts(Bull:Math. Biophys. Vol.
5, p.115(1943))により数学的モデルとして提案された
ものである。現在もこのモデルを半導体回路で実現し、
ニューロンコンピュータを構成する研究が盛んに進めら
れている。V1,V2,V3,…,Vnは、例えば電圧の大
きさとして定義されるn個の入力信号であり、他のニュ
ーロンから伝達された信号に相当している。w1,w2,
w3,…,wnはニューロン同士の結合の強さを表す係数
で、生物学的にはシナプス結合と呼ばれるものである。
ニューロンの機能は各入力Viに重みwi(i=1〜n)
をかけて線形加算した値Zが、ある所定の閾値VTH *よ
り大となったときに「1」を出力し、また閾値より小の
ときに「0」を出力するという動作である。 これを数
式で表せば、
ち1個のニューロンの機能を説明する図面であり、19
43年にMcCullockとPitts(Bull:Math. Biophys. Vol.
5, p.115(1943))により数学的モデルとして提案された
ものである。現在もこのモデルを半導体回路で実現し、
ニューロンコンピュータを構成する研究が盛んに進めら
れている。V1,V2,V3,…,Vnは、例えば電圧の大
きさとして定義されるn個の入力信号であり、他のニュ
ーロンから伝達された信号に相当している。w1,w2,
w3,…,wnはニューロン同士の結合の強さを表す係数
で、生物学的にはシナプス結合と呼ばれるものである。
ニューロンの機能は各入力Viに重みwi(i=1〜n)
をかけて線形加算した値Zが、ある所定の閾値VTH *よ
り大となったときに「1」を出力し、また閾値より小の
ときに「0」を出力するという動作である。 これを数
式で表せば、
【0012】
【数1】
【0013】として、 Vout=1(Z>VTH *) …(2) 0(Z<VTH *) …(3) となる。
【0014】図15(b)は、ZとVoutの関係を表し
たものであり、ZがVTH*より十分大きいときは1、十
分小さいときは0を出力している。
たものであり、ZがVTH*より十分大きいときは1、十
分小さいときは0を出力している。
【0015】さて、このようなニューロンをトランジス
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
MOSFET(νMOSと略)の発明(発明者:柴田
直、大見忠弘、特願平1−141463号)により解決
された。
タの組合せで実現しようと思えば、数多くのトランジス
タを必要とするばかりか、加算演算を各信号を電流値に
変換してこれを足し合わせることにより行うため、多く
の電流が流れ多大のパワーを消費することになる。これ
では高集積化は不可能である。この問題は、ニューロン
MOSFET(νMOSと略)の発明(発明者:柴田
直、大見忠弘、特願平1−141463号)により解決
された。
【0016】この発明はたった1つのトランジスタでニ
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図1
6(a)はνMOS断面構造の一例を簡略化して示した
ものであり、1601は例えばP型のシリコン基板、1
602,1603はN+拡散層で形成されたソース及び
ドレイン、1604はチャネル領域上に設けられたゲー
ト絶縁膜(例えばSiO2など)、1606は電気的に
絶縁され電位的にフローティングの状態にあるフローテ
ィングゲート、1607は例えばSiO2等の絶縁膜、
1608(G1,G2,G3,G4)は入力ゲートでありニ
ューロンの入力に相当する。
ューロンの働きの主要機能を果たすことができ、しかも
電圧信号をそのまま加算演算することができるため、ほ
とんど電力消費がないという画期的なものである。図1
6(a)はνMOS断面構造の一例を簡略化して示した
ものであり、1601は例えばP型のシリコン基板、1
602,1603はN+拡散層で形成されたソース及び
ドレイン、1604はチャネル領域上に設けられたゲー
ト絶縁膜(例えばSiO2など)、1606は電気的に
絶縁され電位的にフローティングの状態にあるフローテ
ィングゲート、1607は例えばSiO2等の絶縁膜、
1608(G1,G2,G3,G4)は入力ゲートでありニ
ューロンの入力に相当する。
【0017】図17はその動作を説明するためにさらに
簡略化した図面である。各入力ゲートとフローティング
ゲート間の容量結合係数をCG、フローティングゲート
とシリコン基板間の容量結合係数をC0とすると、フロ
ーティングゲートの電位Zは、 Z=−w(V1+V2+V3+V4) …(4) w≡CG/(CO+4CG) …(5) とあらわされる。但しここで、V1,V2,V3、V4はそ
れぞれ入力ゲートG1,G2,G3,G4に入力されている
電圧であり、シリコン基板の電位は0V、すなわちアー
スされているとした。
簡略化した図面である。各入力ゲートとフローティング
ゲート間の容量結合係数をCG、フローティングゲート
とシリコン基板間の容量結合係数をC0とすると、フロ
ーティングゲートの電位Zは、 Z=−w(V1+V2+V3+V4) …(4) w≡CG/(CO+4CG) …(5) とあらわされる。但しここで、V1,V2,V3、V4はそ
れぞれ入力ゲートG1,G2,G3,G4に入力されている
電圧であり、シリコン基板の電位は0V、すなわちアー
スされているとした。
【0018】このνMOSはフローティングゲートをゲ
ート電極とみれば通常のNチャネルMOSトランジスタ
であり、このフローティングゲートからみた閾電圧(基
板表面に反転層が形成される電圧)をVTH *とすると、
Z>VTH *で上記νMOSはオンし、Z<VTH *ではオフ
する。つまりこのνMOS1609を1つ用いて例えば
図18のようなインバータ回路を組めば簡単に1ヶのニ
ューロンの機能が表現できるのである。1610,16
11はインバータを構成するための抵抗、1612はN
MOSトランジスタである。図19は、Vout1,Vout2
をZの関数として示したものであり、Z>VTH *の入力
に対しVout2はVDDのハイレベルの電圧を出力してい
る。つまりニューロンが発火した状態を実現している。
ート電極とみれば通常のNチャネルMOSトランジスタ
であり、このフローティングゲートからみた閾電圧(基
板表面に反転層が形成される電圧)をVTH *とすると、
Z>VTH *で上記νMOSはオンし、Z<VTH *ではオフ
する。つまりこのνMOS1609を1つ用いて例えば
図18のようなインバータ回路を組めば簡単に1ヶのニ
ューロンの機能が表現できるのである。1610,16
11はインバータを構成するための抵抗、1612はN
MOSトランジスタである。図19は、Vout1,Vout2
をZの関数として示したものであり、Z>VTH *の入力
に対しVout2はVDDのハイレベルの電圧を出力してい
る。つまりニューロンが発火した状態を実現している。
【0019】(4)式で示したように、ニューロンへの
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た1つのνMOSによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗1610
を用いているためであり、前記発明(特願平1−141
463号)によるCMOS構成のνMOSゲートを用い
れば、この直流電流はなくすことができる。
入力が電圧レベルで加算され、その線形和が閾値以上に
なるとニューロンが発火するという基本的な動作がたっ
た1つのνMOSによって実現されているのである。電
圧モードの加算を行なうので、入力部で流れる電流はコ
ンデンサの充放電電流のみであり、その大きさは非常に
小さい。一方、インバータでは、ニューロン発火時に直
流電流が流れるが、これは、負荷として、抵抗1610
を用いているためであり、前記発明(特願平1−141
463号)によるCMOS構成のνMOSゲートを用い
れば、この直流電流はなくすことができる。
【0020】図20、図21は、CMOS構成の一例を
示す図面である。図20はCMOSニューロンゲートの
断面構造を模式的に表したものであり、2001はP型
シリコン基板、2002はn型のウェル、2003a,
2003bはそれぞれN+型のソース及びドレイン、2
004a,2004bはそれぞれP+型のソース及びド
レイン、2005はフローティングゲート、2006a
〜dはそれぞれ入力ゲートの電極である。2007,2
008は例えばSiO2等の絶縁膜、2009はフィー
ルド酸化膜である。図21は1個のニューロン回路を構
成した例であり、2010は図20のCMOSニューロ
ンゲートを記号であらわしたものであり、符号を付した
部分は図20の番号と対応している。2011はCMO
Sのインバータであり、2012,2013はそれぞれ
NMOS及びPMOSのトランジスタである。また、2
014はニューロンの出力である。
示す図面である。図20はCMOSニューロンゲートの
断面構造を模式的に表したものであり、2001はP型
シリコン基板、2002はn型のウェル、2003a,
2003bはそれぞれN+型のソース及びドレイン、2
004a,2004bはそれぞれP+型のソース及びド
レイン、2005はフローティングゲート、2006a
〜dはそれぞれ入力ゲートの電極である。2007,2
008は例えばSiO2等の絶縁膜、2009はフィー
ルド酸化膜である。図21は1個のニューロン回路を構
成した例であり、2010は図20のCMOSニューロ
ンゲートを記号であらわしたものであり、符号を付した
部分は図20の番号と対応している。2011はCMO
Sのインバータであり、2012,2013はそれぞれ
NMOS及びPMOSのトランジスタである。また、2
014はニューロンの出力である。
【0021】以上の様に、少数の素子で1ヶのニューロ
ンが構成でき、しかもパワー消費が非常に少ないためν
MOSはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。
ンが構成でき、しかもパワー消費が非常に少ないためν
MOSはニューロンコンピュータを実現する上で、不可
欠な素子となっているのである。
【0022】しかしながら、ニューロンコンピュータを
実現するには、ニューロン以外のもう1つ重要な要素、
すなわちシナプスも構成する必要がある。図22は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。
実現するには、ニューロン以外のもう1つ重要な要素、
すなわちシナプスも構成する必要がある。図22は、従
来技術で構成したシナプス結合も含むニューロン回路の
基本構成の一例である。
【0023】2201は例えば図18に示したようなニ
ューロン回路であり、2202は他のニューロンの出力
信号を伝える配線である。2203はシナプス結合回路
であり、入力信号に重みを付与するための回路である。
NMOSトランジスタ2204のソース2206に負荷
抵抗(R+Rx)を接続したソースフォロワー回路とな
っている。従って、NMOSトランジスタのゲート電極
2205に発火したニューロンの出力電圧VSが印加さ
れると、ソース2206には、VS−VTHなる電圧が出
てくる(ここでVTHは、NMOSトランジスタ2204
の閾電圧である。)。
ューロン回路であり、2202は他のニューロンの出力
信号を伝える配線である。2203はシナプス結合回路
であり、入力信号に重みを付与するための回路である。
NMOSトランジスタ2204のソース2206に負荷
抵抗(R+Rx)を接続したソースフォロワー回路とな
っている。従って、NMOSトランジスタのゲート電極
2205に発火したニューロンの出力電圧VSが印加さ
れると、ソース2206には、VS−VTHなる電圧が出
てくる(ここでVTHは、NMOSトランジスタ2204
の閾電圧である。)。
【0024】例えば、VTH=0のMOSトランジスタを
用いたとすると、ソース2206の電位はVSと等しく
なり、この電圧が2つの抵抗R,Rxで分割されてシナ
プス結合回路の出力電圧となり、結線2207によって
ニューロン2201に伝えられる。この出力電圧は、V
S・Rx/(R+Rx)となり、Rx/(R+Rx)なる重
みが信号電圧VSに掛けられたことになる。Rxの値を可
変にすることにより重みを変更することができる。
用いたとすると、ソース2206の電位はVSと等しく
なり、この電圧が2つの抵抗R,Rxで分割されてシナ
プス結合回路の出力電圧となり、結線2207によって
ニューロン2201に伝えられる。この出力電圧は、V
S・Rx/(R+Rx)となり、Rx/(R+Rx)なる重
みが信号電圧VSに掛けられたことになる。Rxの値を可
変にすることにより重みを変更することができる。
【0025】図23は可変抵抗の実現方法の一例を示し
たものである。例えば、1つのMOSトランジスタ23
01のゲートに一定の電圧VGGを印加してやれば、この
トランジスタは1つの抵抗の働きをする。VGGの値を変
化させることによりその抵抗値を変化させることができ
る。
たものである。例えば、1つのMOSトランジスタ23
01のゲートに一定の電圧VGGを印加してやれば、この
トランジスタは1つの抵抗の働きをする。VGGの値を変
化させることによりその抵抗値を変化させることができ
る。
【0026】また、図23(b)は、VGGの値を制御す
る回路の一例を示したもので、4ビットのバイナリーカ
ウンタ2302とD/Aコンバータ2303とから構成
されている。シナプスの結合強さは、4ビットの2進数
で表現され、それが、D/Aコンバータ2303によっ
てアナログ電圧に変換されVGGの値として出力される。
シナプス結合強度を強めるには、制御信号によりカウン
タの値をカウントダウンさせ、VGGの値を小さくすれば
よい。逆にシナプス結合強度を弱めるには、カウントア
ップさせ、VGGの値を大きくしてやればよい。
る回路の一例を示したもので、4ビットのバイナリーカ
ウンタ2302とD/Aコンバータ2303とから構成
されている。シナプスの結合強さは、4ビットの2進数
で表現され、それが、D/Aコンバータ2303によっ
てアナログ電圧に変換されVGGの値として出力される。
シナプス結合強度を強めるには、制御信号によりカウン
タの値をカウントダウンさせ、VGGの値を小さくすれば
よい。逆にシナプス結合強度を弱めるには、カウントア
ップさせ、VGGの値を大きくしてやればよい。
【0027】さて、図22及び図23に示したようなシ
ナプス結合回路を用いた場合の問題点を次に説明する。
ナプス結合回路を用いた場合の問題点を次に説明する。
【0028】まず、第1の問題点は図22で重みを発生
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
VS 2/(R+Rx)の電力を消費することになる。これ
では、たとえニューロン2201における消費電力をν
MOSの応用により減少させても回路全体としての消費
電力は決して小さくならない。一層がn個のニューロン
からなる2層の神経回路網を考えると、シナプス結合の
数はn2個となりニューロンの数よりシナプスの数の方
が圧倒的に多いのである。従って、常時電流を流し続け
なければならないシナプス結合回路を用いる限り、実用
的な規模の神経回路網を構成することは消費電力が過大
となり、事実上設計不可能となっている。R+Rxの値
を十分大きくすることにより消費電力を減少させること
はできなるが、こうした場合Coutを充放電するための
時定数が非常に大きくなり、シナプス回路の動作速度が
著しく劣化することになる。
させるのに抵抗による電圧分割を用いている点である。
この方式ではこの抵抗に常に電流を流し続けることによ
って、重みを掛けた出力電圧を保持しているため、常時
VS 2/(R+Rx)の電力を消費することになる。これ
では、たとえニューロン2201における消費電力をν
MOSの応用により減少させても回路全体としての消費
電力は決して小さくならない。一層がn個のニューロン
からなる2層の神経回路網を考えると、シナプス結合の
数はn2個となりニューロンの数よりシナプスの数の方
が圧倒的に多いのである。従って、常時電流を流し続け
なければならないシナプス結合回路を用いる限り、実用
的な規模の神経回路網を構成することは消費電力が過大
となり、事実上設計不可能となっている。R+Rxの値
を十分大きくすることにより消費電力を減少させること
はできなるが、こうした場合Coutを充放電するための
時定数が非常に大きくなり、シナプス回路の動作速度が
著しく劣化することになる。
【0029】第2の問題点は、結合の問題の重みを決め
る、図23(b)に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。図23(b)では、このために4ビット
のバイナリーカウンターを用いているが、これだけでも
最低30個程度のMOSトランジスタを必要とする。さ
らにD/Aコンバータを構成するためにも多くの素子を
必要とする。さらにこれらの回路が、1つのシナプス結
合当り、さらに多くの電力を消費することになり、消費
電力の面からも不利となるのである。
る、図23(b)に示した回路が多数の素子を必要と
し、高集化できないという事実である。学習機能を有す
る神経回路網を構成するためには、各シナプス結合の強
さは適宜変更ができ、かつその変更した値を記憶してお
く必要がある。図23(b)では、このために4ビット
のバイナリーカウンターを用いているが、これだけでも
最低30個程度のMOSトランジスタを必要とする。さ
らにD/Aコンバータを構成するためにも多くの素子を
必要とする。さらにこれらの回路が、1つのシナプス結
合当り、さらに多くの電力を消費することになり、消費
電力の面からも不利となるのである。
【0030】シナプス構成に必要な素子数を低減させる
方法として、フローティングゲート型のEPROMやE
2PROMの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため1つ1つのシ
ナプス回路は、図23(b)の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、2つのE2
PROMメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。
方法として、フローティングゲート型のEPROMやE
2PROMの不揮発性メモリを用いる方法が提案されて
いる。これらのデバイスは、フローティングゲート内の
電荷の量によって、その閾値が変化するため、電荷の量
によってアナログ的に重みを記憶することができる。一
個のトランジスタで重みを記憶できるため1つ1つのシ
ナプス回路は、図23(b)の回路にくらべて小さくす
ることができる。しかしながら、これを重みとして読み
出し、前段のニューロンの出力に乗算するためには、や
はり相当複雑な回路を必要とする。例えば、2つのE2
PROMメモリセルを用いた差動増幅回路を構成し〔D.
Soo and R.Meyer,"A Four-Quadrant NMOS Analogue Mul
tiplier," IEEE J.Solid State Ciruits,Vol. sc-17,N
o.6,Dec. ,1982〕、重みを掛けた結果を電流信号として
読み出すことになる。回路の大幅な簡単化を達成できな
いばかりか、常時電流を流すことにより重みの掛け算を
行うため消費電力が非常に大きくなり、やはり大規模ニ
ューラルネットワーク構成には用いることができない。
【0031】さらに重大な問題点を図24に示す。
【0032】図24(a)はトンネル接合を有するE2
PROMセルの閾電圧(VTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は19.5Vであり、パルスの幅、5msecであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。
PROMセルの閾電圧(VTH) を、データ書き込み用の
パルスの数の関数として示したものである。プログラム
電圧は19.5Vであり、パルスの幅、5msecであ
る。プログラム用の制御電極に正のパルスを加えると電
子がフローティングゲート内に注入され閾値は正方向に
シフトする。逆に負のパルスを印加すると電子がフロー
ティングゲートから放出されて、閾値は負の方向にシフ
トする。図から明らかな様に、最初の一個のパルスによ
って閾値は大きくシフトし、その後のパルスによっては
非常にわずかしか変化していないことが分る。これで
は、閾値を細く変化させて、シナプスの重みを、数多く
のレベルに調整することは不可能である。
【0033】この原因は次の様に説明することができ
る。
る。
【0034】図24(b)は、正のプログラム電圧をス
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数(n)の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、
テップ関数的に印加したときの、フローティングゲート
に注入される電子の数(n)の時間変化の様子を示した
ものである。電圧印加の初期に数多くの電子が注入さ
れ、その後はほとんど増加しないことが分る。これは、
電荷注入の基本となっている。絶縁膜中を流れるFowler
-Nordheim Tunnelingという電流が、
【0035】
【数2】
【0036】という式に従って、絶縁膜両端の電位差V
に依存するためである。即ち、初期のトンネル電流によ
ってフローティングゲート内の電子の数が増加すると、
これによってフローティングゲートの電位が下り、Vが
小さくなり、その結果としてトンネル電流が指数関数的
に減少してしまうからである。トンネル電流を一定値に
制御し、シナプス加重を精度よく変更するには、フロー
ティングゲート内の電荷の数に応じてパルス電圧の大き
さやパルス幅を精度よくコントロールする必要があり、
さらに多くの回路を要する結果となる。
に依存するためである。即ち、初期のトンネル電流によ
ってフローティングゲート内の電子の数が増加すると、
これによってフローティングゲートの電位が下り、Vが
小さくなり、その結果としてトンネル電流が指数関数的
に減少してしまうからである。トンネル電流を一定値に
制御し、シナプス加重を精度よく変更するには、フロー
ティングゲート内の電荷の数に応じてパルス電圧の大き
さやパルス幅を精度よくコントロールする必要があり、
さらに多くの回路を要する結果となる。
【0037】要するに、従来知られた技術では、低消費
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。
電力化、高集積化、さらにシナプス加重の精度のいずれ
の面からも神経回路網の構成はほとんど不可能と言わざ
るを得ない。従って、従来の技術ではニューロンコンピ
ュータを実現することはできないのである。
【0038】
【発明が解決しようとする課題】そこで本発明は、この
ような問題点を解決するためになされたものであり、消
費電力が非常に小さく、かつ少数の素子でシナプス結合
が実現でき、高集積度、シナプス加重の高精度、低消費
電力のニューロンコンピュータチップを実現することの
できる半導体装置を提供するものである。
ような問題点を解決するためになされたものであり、消
費電力が非常に小さく、かつ少数の素子でシナプス結合
が実現でき、高集積度、シナプス加重の高精度、低消費
電力のニューロンコンピュータチップを実現することの
できる半導体装置を提供するものである。
【0039】
【課題を解決するための手段】本発明の半導体装置は、
電気的に絶縁されたフローティングゲートと、前記フロ
ーティングゲートと第1の絶縁膜を介して設けられた電
荷注入用の第1の電極と、前記フローティングゲートと
第2の絶縁膜を介して設けられたプログラミングパルス
印加用の少なくとも1つの第2の電極と、前記フローテ
ィングゲートをゲート電極とする少なくとも1つのMO
S型トランジスタを有し、前記MOS型トランジスタの
ソース電極より供給される電荷により前記第1の電極の
電位を、前記フローティングゲートの電位より決定され
る所定の値に設定する機構と、前記第2の電極に所定の
電圧パルスを印加することにより、前記フローティング
ゲートと前記第1の電極との間で前記第1の絶縁膜を介
して電荷の授受を生ぜしめる機構を有することを特徴と
する。
電気的に絶縁されたフローティングゲートと、前記フロ
ーティングゲートと第1の絶縁膜を介して設けられた電
荷注入用の第1の電極と、前記フローティングゲートと
第2の絶縁膜を介して設けられたプログラミングパルス
印加用の少なくとも1つの第2の電極と、前記フローテ
ィングゲートをゲート電極とする少なくとも1つのMO
S型トランジスタを有し、前記MOS型トランジスタの
ソース電極より供給される電荷により前記第1の電極の
電位を、前記フローティングゲートの電位より決定され
る所定の値に設定する機構と、前記第2の電極に所定の
電圧パルスを印加することにより、前記フローティング
ゲートと前記第1の電極との間で前記第1の絶縁膜を介
して電荷の授受を生ぜしめる機構を有することを特徴と
する。
【0040】
【作用】本半導体装置は、少数の素子によってシナプス
結合が構成でき、しかも電力消費が非常に少ないため、
神経回路網の高集積化、低電力化が可能となる。さらに
高精度のシナプス加重値の変更が可能となり、これによ
って初めて実用的なレベルのニューロンコンピュータチ
ップを実現することができるのである。
結合が構成でき、しかも電力消費が非常に少ないため、
神経回路網の高集積化、低電力化が可能となる。さらに
高精度のシナプス加重値の変更が可能となり、これによ
って初めて実用的なレベルのニューロンコンピュータチ
ップを実現することができるのである。
【0041】
(実施例1)本発明の第1の実施例を図1に示す。図に
於いて、Viは制御信号であり、例えば、VDDまたは、
0となる。
於いて、Viは制御信号であり、例えば、VDDまたは、
0となる。
【0042】101は、フローティングゲートであり、
NMOSトランジスタ102のゲート電極となってい
る。103は、PMOSトランジスタ、104,105
はNMOSトランジスタである。PMOS103,NM
OS104のゲートはViの信号線に、NMOS105
のゲートはVSの信号線にそれぞれ接続されている。V
Pはプログラミングパルス印加用の電極であり、フロー
ティングゲート101の電位を決めるための入力ゲート
としても用いられる。また、VEも、プログラミングパ
ルス印加用の電極である。フローティングゲート101
と、書き込み電極107の間には、例えば、100Åの
厚さのSiO2膜が形成されており、両者の電位差が十
分大きく、例えば、10V程度になったとき、ファウラ
ーノルドハイムトンネリング現象によって、電流が流
れ、フローティングゲート101内の電荷量QFが変化
する。ここで、フローティングゲートの電位をφF Sとす
ると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(6) となる。ここで、CPは、VP電極106とフローティン
グゲート101の間の容量、CTは、VT電極107とフ
ローティングゲート間の容量、C0は浮遊容量である。
また、VE電極108と電極107との間の容量をCEと
する。
NMOSトランジスタ102のゲート電極となってい
る。103は、PMOSトランジスタ、104,105
はNMOSトランジスタである。PMOS103,NM
OS104のゲートはViの信号線に、NMOS105
のゲートはVSの信号線にそれぞれ接続されている。V
Pはプログラミングパルス印加用の電極であり、フロー
ティングゲート101の電位を決めるための入力ゲート
としても用いられる。また、VEも、プログラミングパ
ルス印加用の電極である。フローティングゲート101
と、書き込み電極107の間には、例えば、100Åの
厚さのSiO2膜が形成されており、両者の電位差が十
分大きく、例えば、10V程度になったとき、ファウラ
ーノルドハイムトンネリング現象によって、電流が流
れ、フローティングゲート101内の電荷量QFが変化
する。ここで、フローティングゲートの電位をφF Sとす
ると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(6) となる。ここで、CPは、VP電極106とフローティン
グゲート101の間の容量、CTは、VT電極107とフ
ローティングゲート間の容量、C0は浮遊容量である。
また、VE電極108と電極107との間の容量をCEと
する。
【0043】次に、この回路の動作を説明する。
【0044】簡単のために、NMOS105の閾値は、
0Vに、また、CT,C0≪CP,CEとしてCT=C0=0
と無視できるものとする。はじめに、待機状態の時、す
なわち、VP=VE=0、Vi=VS=VDDのとき、PMO
S103はOFF、NMOS104と105はONとな
り、回路は、等価的に図2のように書ける。次に、V i
=0にすると、PMOS103がONし、NMOS10
4がOFFして回路は、図3と等価になる。このとき、
VT端子107は、NMOSトランジスタ102と10
5を介して、電源VDDより電流が流れ込むため、電位が
上昇し、NMOSトランジスタ102がOFFするまで
上昇を続ける。従って、その最終値は、φF S−VTN *と
なる。ここで、VTN *は、NMOS102のフローティ
ングゲートから見た閾値である。このとき、電極107
とフローティングゲート101間の電位差は、φF S−V
TN *が電源電圧の範囲内であるとすると、フローティン
グゲート内の電荷量QFに依らず、常に、電極107か
らフローティングゲートを見てVTN *となる。その後、
VS=0として、NMOS105をOFFにすると、V T
端子は、電位φF S−VTN *を保ったままフローティング
状態になる。これを図4に示す。この状態で、フローテ
ィングゲートに電子を注入する際には、プログラム電圧
をVPP(例えばVPP=10V−VTN *となる電圧)とし
て、VP=VPPとすると、トンネル酸化膜部109に
は、φF S−VTN *が電源電圧の範囲内であるとすると、
フローティングゲート内の電荷量QFに依らず、常に、
電極107からフローティングゲートを見てVPP+VTN
*(つまり10V)の同じ電圧がかかるので、一定のパ
ルス条件を用いれば、一定のトンネリングが生じ、フロ
ーティングゲート内の電荷量QFに依らない一定量の電
子がフローティングゲート内に注入される。また、フロ
ーティングゲートから電子を引き抜く際には、プログラ
ム電圧をVPP’(例えばVPP’=10V+VTN *となる
電圧)として、VE=VPP’とすると、やはり、トンネ
ル酸化膜部109には、φF S−VTN *が電源電圧の範囲
内であるとするとフローティングゲート内の電荷量QF
に依らず、常に、電極107からフローティングゲート
を見て−VPP’+VTN *(つまり−10V)がかかるの
で、一定のパルス条件を用いれば、一定のトンネリング
が生じ、フローティングゲート内の電荷量QFに依らな
い一定量の電子がフローティングゲートから引き抜かれ
る。さらに、フローティングゲートから電子を引き抜く
際にには、VP=−VPPとしても同様のことが行える。
注入或いは引き抜き後の(プログラム電圧印加後、プロ
グラム電圧を印加していた電極の電圧を0Vにした後)
は、Vi=VS=VDD(スイッチングの順不問)として待
機状態にする。
0Vに、また、CT,C0≪CP,CEとしてCT=C0=0
と無視できるものとする。はじめに、待機状態の時、す
なわち、VP=VE=0、Vi=VS=VDDのとき、PMO
S103はOFF、NMOS104と105はONとな
り、回路は、等価的に図2のように書ける。次に、V i
=0にすると、PMOS103がONし、NMOS10
4がOFFして回路は、図3と等価になる。このとき、
VT端子107は、NMOSトランジスタ102と10
5を介して、電源VDDより電流が流れ込むため、電位が
上昇し、NMOSトランジスタ102がOFFするまで
上昇を続ける。従って、その最終値は、φF S−VTN *と
なる。ここで、VTN *は、NMOS102のフローティ
ングゲートから見た閾値である。このとき、電極107
とフローティングゲート101間の電位差は、φF S−V
TN *が電源電圧の範囲内であるとすると、フローティン
グゲート内の電荷量QFに依らず、常に、電極107か
らフローティングゲートを見てVTN *となる。その後、
VS=0として、NMOS105をOFFにすると、V T
端子は、電位φF S−VTN *を保ったままフローティング
状態になる。これを図4に示す。この状態で、フローテ
ィングゲートに電子を注入する際には、プログラム電圧
をVPP(例えばVPP=10V−VTN *となる電圧)とし
て、VP=VPPとすると、トンネル酸化膜部109に
は、φF S−VTN *が電源電圧の範囲内であるとすると、
フローティングゲート内の電荷量QFに依らず、常に、
電極107からフローティングゲートを見てVPP+VTN
*(つまり10V)の同じ電圧がかかるので、一定のパ
ルス条件を用いれば、一定のトンネリングが生じ、フロ
ーティングゲート内の電荷量QFに依らない一定量の電
子がフローティングゲート内に注入される。また、フロ
ーティングゲートから電子を引き抜く際には、プログラ
ム電圧をVPP’(例えばVPP’=10V+VTN *となる
電圧)として、VE=VPP’とすると、やはり、トンネ
ル酸化膜部109には、φF S−VTN *が電源電圧の範囲
内であるとするとフローティングゲート内の電荷量QF
に依らず、常に、電極107からフローティングゲート
を見て−VPP’+VTN *(つまり−10V)がかかるの
で、一定のパルス条件を用いれば、一定のトンネリング
が生じ、フローティングゲート内の電荷量QFに依らな
い一定量の電子がフローティングゲートから引き抜かれ
る。さらに、フローティングゲートから電子を引き抜く
際にには、VP=−VPPとしても同様のことが行える。
注入或いは引き抜き後の(プログラム電圧印加後、プロ
グラム電圧を印加していた電極の電圧を0Vにした後)
は、Vi=VS=VDD(スイッチングの順不問)として待
機状態にする。
【0045】この一連の動作を繰り返すことで、同一条
件の単一パルス毎に、毎回、一定量の電子をフローティ
ングゲートから注入、引き抜きできるようになった。図
5は図1に示した回路の測定結果で、このことを確かめ
たものであり、横軸に動作説明の待機時の状態でのフロ
ーティングゲート電圧φF Sを、縦軸にそのフローティン
グゲート電圧に於いて同一条件の単一パルスで注入、引
き抜きを行ったときのフローティングゲート電圧の変化
分ΔφF Sをプロットしたものである。図5の測定結果の
回路では、VTN *として、−2.5Vを用いたが、φF S
−VTN *が電源電圧の範囲内、即ち、−2.5V<φF S
<2.5Vで変化分ΔφF Sは一定である。従来型E2P
ROMの特性のΔφF Sがフローティングゲート電圧に対
して指数関数的に減少しているのと対照的である。尚、
図で黒矢印は、電子を注入、引き抜きを行うに従って変
化する方向を表している。φF Sがそれ以外の値、即ち、
φF S−VTN *が電源電圧の範囲外では、従来のE2PRO
Mの特性が現れて、一定でなくなっているが、これは、
全く問題ではない。なぜならば、このことで、逆に、フ
ローティングゲート内への電荷の注入のし過ぎ、或い
は、電荷の引き抜き過ぎによって生ずる酸化膜の絶縁破
壊を防止することができるからである。更に、ニューラ
ルネットワークのシナプスとしては、ハードウェア学習
を行うときに、シナプスの重みの値、即ち、フローティ
ングゲート内の電荷量が、最大または最小になると自動
的にそれ以上更新されなくなり、ハードウェア学習アル
ゴリズムにおいて実に好ましい結果である。
件の単一パルス毎に、毎回、一定量の電子をフローティ
ングゲートから注入、引き抜きできるようになった。図
5は図1に示した回路の測定結果で、このことを確かめ
たものであり、横軸に動作説明の待機時の状態でのフロ
ーティングゲート電圧φF Sを、縦軸にそのフローティン
グゲート電圧に於いて同一条件の単一パルスで注入、引
き抜きを行ったときのフローティングゲート電圧の変化
分ΔφF Sをプロットしたものである。図5の測定結果の
回路では、VTN *として、−2.5Vを用いたが、φF S
−VTN *が電源電圧の範囲内、即ち、−2.5V<φF S
<2.5Vで変化分ΔφF Sは一定である。従来型E2P
ROMの特性のΔφF Sがフローティングゲート電圧に対
して指数関数的に減少しているのと対照的である。尚、
図で黒矢印は、電子を注入、引き抜きを行うに従って変
化する方向を表している。φF Sがそれ以外の値、即ち、
φF S−VTN *が電源電圧の範囲外では、従来のE2PRO
Mの特性が現れて、一定でなくなっているが、これは、
全く問題ではない。なぜならば、このことで、逆に、フ
ローティングゲート内への電荷の注入のし過ぎ、或い
は、電荷の引き抜き過ぎによって生ずる酸化膜の絶縁破
壊を防止することができるからである。更に、ニューラ
ルネットワークのシナプスとしては、ハードウェア学習
を行うときに、シナプスの重みの値、即ち、フローティ
ングゲート内の電荷量が、最大または最小になると自動
的にそれ以上更新されなくなり、ハードウェア学習アル
ゴリズムにおいて実に好ましい結果である。
【0046】図5の測定結果では、VTN *として、−
2.5Vを用いたが、これ以外の閾値でも、ΔφF Sが一
定になる領域がずれるだけで、同様の結果が得られる。
更に、図6は従来例と本発明の両方を比較した実測デー
タである。図6では一連の注入動作を一回行った後、電
極106から見たNMOS102の閾値VTHを測定して
いった。閾値の変化分ΔVTHとフローティングゲート電
圧の変化分ΔφF Sは同一のものであり、Cを定数とし
て、VTH=φF S+Cなる関係がある。
2.5Vを用いたが、これ以外の閾値でも、ΔφF Sが一
定になる領域がずれるだけで、同様の結果が得られる。
更に、図6は従来例と本発明の両方を比較した実測デー
タである。図6では一連の注入動作を一回行った後、電
極106から見たNMOS102の閾値VTHを測定して
いった。閾値の変化分ΔVTHとフローティングゲート電
圧の変化分ΔφF Sは同一のものであり、Cを定数とし
て、VTH=φF S+Cなる関係がある。
【0047】ここでは、プログラミング時以外、VP=
VE=0としたが、VP,VEは他の電圧であっても構わ
ない。更に、CT,C0≪CP,CEとしてCT=C0=0と
無視できるものとしたが、これは、説明を簡単にするた
めであって、これ以外の条件の値を用いても良いことは
いうまでもない。また、NMOS105の閾値を0Vと
したが、これも、他の値でもよい。例えば、NMOS1
05の閾値をVTNとすると、VTN>0のときは電極10
7の電位は最大でVS−VTNまでしか上がらない。しか
し、これは、例えば、VSをブートストラップ回路等
で、VDD以上の値とすればよい。或いは、NMOS10
5のかわりに、図7に示す、いわゆるCMOSスイッチ
を用いてもよい。図7では、701はNMOSトランジ
スタ、702はPMOSトランジスタであり、703
は、通常のインバータである。
VE=0としたが、VP,VEは他の電圧であっても構わ
ない。更に、CT,C0≪CP,CEとしてCT=C0=0と
無視できるものとしたが、これは、説明を簡単にするた
めであって、これ以外の条件の値を用いても良いことは
いうまでもない。また、NMOS105の閾値を0Vと
したが、これも、他の値でもよい。例えば、NMOS1
05の閾値をVTNとすると、VTN>0のときは電極10
7の電位は最大でVS−VTNまでしか上がらない。しか
し、これは、例えば、VSをブートストラップ回路等
で、VDD以上の値とすればよい。或いは、NMOS10
5のかわりに、図7に示す、いわゆるCMOSスイッチ
を用いてもよい。図7では、701はNMOSトランジ
スタ、702はPMOSトランジスタであり、703
は、通常のインバータである。
【0048】即ち、本発明によって、従来、ファウラー
ノルドハイムトンネリング電流が絶縁膜両端の電位差に
依存するためにフローティングゲート型のE2PROM
不揮発メモリでは外部制御回路無しでは不可能とされて
いた、毎回、同一条件の単一パルスでフローティングゲ
ート内の電荷量を高精度にコントロールすることが、外
部制御回路無しで、しかも単純な回路で、可能になった
のである。これによって、従来ニューラルネットワーク
では、外部の大型コンピュータにより1つ1つのE2P
ROMのフローティングゲート内の電荷量をモニタして
高精度にコントロールしていたために多大な時間を要し
ていたことが、たった1発のプログラミングパルスで済
むようになり、大幅に学習時間を短縮することができ
た。
ノルドハイムトンネリング電流が絶縁膜両端の電位差に
依存するためにフローティングゲート型のE2PROM
不揮発メモリでは外部制御回路無しでは不可能とされて
いた、毎回、同一条件の単一パルスでフローティングゲ
ート内の電荷量を高精度にコントロールすることが、外
部制御回路無しで、しかも単純な回路で、可能になった
のである。これによって、従来ニューラルネットワーク
では、外部の大型コンピュータにより1つ1つのE2P
ROMのフローティングゲート内の電荷量をモニタして
高精度にコントロールしていたために多大な時間を要し
ていたことが、たった1発のプログラミングパルスで済
むようになり、大幅に学習時間を短縮することができ
た。
【0049】(実施例2)図8は、本発明の第2の実施
例を説明する回路図である。
例を説明する回路図である。
【0050】図1と異なるのは、図1におけるフローテ
ィンゲート101がNMOSトランジスタを有する領域
と、VPとVTを有する領域とに分離されていて、その2
つの領域が、スイッチングトランジスタ805を介して
結合していること、及び、NMOSトランジスタ105
が無くなったことである。
ィンゲート101がNMOSトランジスタを有する領域
と、VPとVTを有する領域とに分離されていて、その2
つの領域が、スイッチングトランジスタ805を介して
結合していること、及び、NMOSトランジスタ105
が無くなったことである。
【0051】図に於いて、Viは制御信号であり、例え
ば、VDDまたは、0となる。801,801’は、スイ
ッチングトランジスタ805によって分離されたフロー
ティングゲートである。801’は、NMOSトランジ
スタ802のゲート電極となっている。803は、PM
OSトランジスタ、804はNMOSトランジスタであ
る。PMOSトランジスタ803,NMOSトランジス
タ804のゲートはV iの信号線に、スイッチングトラ
ンジスタ805のゲートはVSの信号線にそれぞれ接続
されている。VPはプログラミングパルス印加用の電極
であり、フローティングゲート801の電位を決めるた
めの入力ゲートとしても用いられる。また、VEも、プ
ログラミングパルス印加用の電極である。フローティン
グゲート801と、書き込み電極807の間には、例え
ば、100Åの厚さのSiO2膜が形成されており、両
者の電位差が十分大きく、例えば、10V程度になった
とき、ファウラーノルドハイムトンネリング現象によっ
て、電流が流れ、フローティングゲート内の電荷量QF
が変化する。ここで、フローティングゲートの電位をφ
F Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(7) となる。ここで、CPは、VP電極806とフローティン
グゲート801の間の容量、CTは、VT電極807とフ
ローティングゲート801間の容量、C0は浮遊容量で
ある。また、VE電極808と電極807との間の容量
をCEとする。
ば、VDDまたは、0となる。801,801’は、スイ
ッチングトランジスタ805によって分離されたフロー
ティングゲートである。801’は、NMOSトランジ
スタ802のゲート電極となっている。803は、PM
OSトランジスタ、804はNMOSトランジスタであ
る。PMOSトランジスタ803,NMOSトランジス
タ804のゲートはV iの信号線に、スイッチングトラ
ンジスタ805のゲートはVSの信号線にそれぞれ接続
されている。VPはプログラミングパルス印加用の電極
であり、フローティングゲート801の電位を決めるた
めの入力ゲートとしても用いられる。また、VEも、プ
ログラミングパルス印加用の電極である。フローティン
グゲート801と、書き込み電極807の間には、例え
ば、100Åの厚さのSiO2膜が形成されており、両
者の電位差が十分大きく、例えば、10V程度になった
とき、ファウラーノルドハイムトンネリング現象によっ
て、電流が流れ、フローティングゲート内の電荷量QF
が変化する。ここで、フローティングゲートの電位をφ
F Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(7) となる。ここで、CPは、VP電極806とフローティン
グゲート801の間の容量、CTは、VT電極807とフ
ローティングゲート801間の容量、C0は浮遊容量で
ある。また、VE電極808と電極807との間の容量
をCEとする。
【0052】動作は、実施例1のNMOS105が無く
なって、代わりに、スイッチングトランジスタ805が
加わっただけで、Vi,VP,VE,VS,VTの、どの電
極の電位変化も一緒である。
なって、代わりに、スイッチングトランジスタ805が
加わっただけで、Vi,VP,VE,VS,VTの、どの電
極の電位変化も一緒である。
【0053】この原理は、スイッチングトランジスタ2
05をOFFすればフローティングゲートは801と8
01’の2つの部分で分離されているため、電子の注
入、或いは、引き抜きの際に、VP、或いは、VEにプロ
グラミングパルスが印加されてもNMOS802のゲー
ト801’の電位は一定である。これによって、807
電極に読み出された値φF S−VTN *はVP、或いは、VE
にプログラミングパルスが印加されている間も一定に保
たれる。従って、第一の実施例と同等の効果が得られ
る。
05をOFFすればフローティングゲートは801と8
01’の2つの部分で分離されているため、電子の注
入、或いは、引き抜きの際に、VP、或いは、VEにプロ
グラミングパルスが印加されてもNMOS802のゲー
ト801’の電位は一定である。これによって、807
電極に読み出された値φF S−VTN *はVP、或いは、VE
にプログラミングパルスが印加されている間も一定に保
たれる。従って、第一の実施例と同等の効果が得られ
る。
【0054】(実施例3)図9は本発明の第3の実施例
である。
である。
【0055】図1と異なるのは、図1におけるPMOS
トランジスタ103がNMOSトランジスタ904に置
き変わりNMOSトランジスタ904のゲート電極がV
Sの信号線に接続されていること、及び、NMOSトラ
ンジスタ105が無くなったことである。
トランジスタ103がNMOSトランジスタ904に置
き変わりNMOSトランジスタ904のゲート電極がV
Sの信号線に接続されていること、及び、NMOSトラ
ンジスタ105が無くなったことである。
【0056】901は、フローティングゲートであり、
NMOSトランジスタ902のゲート電極となってい
る。903は、NMOSトランジスタである。NMOS
903のゲートはViの信号線に接続されている。VPは
プログラミングパルス印加用の電極であり、フローティ
ングゲート901の電位を決めるための入力ゲートとし
ても用いられる。また、VEも、プログラミングパルス
印加用の電極である。フローティングゲート901と、
書き込み電極906の間には、例えば、100Åの厚さ
のSiO2膜が形成されており、両者の電位差が十分大
きく、例えば、10V程度になったとき、ファウラーノ
ルドハイムトンネリング現象によって、電流が流れ、フ
ローティングゲート901内の電荷量QFが変化する。
ここで、フローティングゲートの電位をφF Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(8) となる。ここで、CPは、VP電極905とフローティン
グゲート901の間の容量、CTは、VT電極906とフ
ローティングゲート間の容量、C0は浮遊容量である。
また、VE電極907と電極906との間の容量をCEと
する。
NMOSトランジスタ902のゲート電極となってい
る。903は、NMOSトランジスタである。NMOS
903のゲートはViの信号線に接続されている。VPは
プログラミングパルス印加用の電極であり、フローティ
ングゲート901の電位を決めるための入力ゲートとし
ても用いられる。また、VEも、プログラミングパルス
印加用の電極である。フローティングゲート901と、
書き込み電極906の間には、例えば、100Åの厚さ
のSiO2膜が形成されており、両者の電位差が十分大
きく、例えば、10V程度になったとき、ファウラーノ
ルドハイムトンネリング現象によって、電流が流れ、フ
ローティングゲート901内の電荷量QFが変化する。
ここで、フローティングゲートの電位をφF Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(8) となる。ここで、CPは、VP電極905とフローティン
グゲート901の間の容量、CTは、VT電極906とフ
ローティングゲート間の容量、C0は浮遊容量である。
また、VE電極907と電極906との間の容量をCEと
する。
【0057】動作は、実施例1のPMOS103とNM
OS105が無くなって、代わりに、NMOSトランジ
スタ904が加わっただけで、Vi,VP,VE,VS,V
Tの、どの電極の電位変化も一緒である。
OS105が無くなって、代わりに、NMOSトランジ
スタ904が加わっただけで、Vi,VP,VE,VS,V
Tの、どの電極の電位変化も一緒である。
【0058】この原理は、NMOSトランジスタ904
をOFFすれば、NMOSトランジスタ902のドレイ
ン端子が電源から切断されるため、電子の注入、或い
は、引き抜きの際に、VP、或いは、VEにプログラミン
グパルスが印加されてもNMOS902のソース端子、
即ち、VT電極906の電位は一定である。これによっ
て、906電極に読み出された値φF S−VTN *は、VP、
或いは、VEにプログラミングパルスが印加されている
間も一定に保たれる。従って、第一の実施例と同等の効
果が得られる。
をOFFすれば、NMOSトランジスタ902のドレイ
ン端子が電源から切断されるため、電子の注入、或い
は、引き抜きの際に、VP、或いは、VEにプログラミン
グパルスが印加されてもNMOS902のソース端子、
即ち、VT電極906の電位は一定である。これによっ
て、906電極に読み出された値φF S−VTN *は、VP、
或いは、VEにプログラミングパルスが印加されている
間も一定に保たれる。従って、第一の実施例と同等の効
果が得られる。
【0059】(実施例4)以上実施例1乃至3に於い
て、フローティングゲートをもつNMOSトランジスタ
をPMOSトランジスタと置き換えて、Viの信号線に
接続しているゲートをもつトランジスタの極性を逆にし
て、即ち、NMOSトランジスタをPMOSトランジス
タに、PMOSトランジスタをNMOSトランジスタに
置き換えて、更に、2つの電源供給線の極性を逆にし、
信号線Viを反転Viにしても、実施例1と同様の動作で
実施例1と同等の効果が得られる。
て、フローティングゲートをもつNMOSトランジスタ
をPMOSトランジスタと置き換えて、Viの信号線に
接続しているゲートをもつトランジスタの極性を逆にし
て、即ち、NMOSトランジスタをPMOSトランジス
タに、PMOSトランジスタをNMOSトランジスタに
置き換えて、更に、2つの電源供給線の極性を逆にし、
信号線Viを反転Viにしても、実施例1と同様の動作で
実施例1と同等の効果が得られる。
【0060】
【数3】
【0061】(実施例5)図10は本発明の第5の実施
例を示す回路図である。
例を示す回路図である。
【0062】図1と異なるのは、図1に於けるNMOS
トランジスタ102がPMOSトランジスタ1002に
置き変わり、図1におけるVT電極107が図1におけ
るNMOSトランジスタ102のソース端子ではなく、
PMOSトランジスタ1002のソース端子に接続さ
れ、図1に於けるNMOSトランジスタ105が無くな
ったことである。
トランジスタ102がPMOSトランジスタ1002に
置き変わり、図1におけるVT電極107が図1におけ
るNMOSトランジスタ102のソース端子ではなく、
PMOSトランジスタ1002のソース端子に接続さ
れ、図1に於けるNMOSトランジスタ105が無くな
ったことである。
【0063】図10で、1001は、フローティングゲ
ートであり、PMOSトランジスタ1002のゲート電
極となっている。1003は、PMOSトランジスタ、
1004はNMOSトランジスタである。PMOS10
03,NMOS1004のゲートはViの信号線に接続
されている。VPはプログラミングパルス印加用の電極
であり、フローティングゲート1001の電位を決める
ための入力ゲートとしても用いられる。また、VEも、
プログラミングパルス印加用の電極である。フローティ
ングゲート1001と、書き込み電極1006の間に
は、例えば、100Åの厚さのSiO2膜が形成されて
おり、両者の電位差が十分大きく、例えば、10V程度
になったとき、ファウラーノルドハイムトンネリング現
象によって、電流が流れ、フローティングゲート100
1内の電荷量QFが変化する。ここで、フローティング
ゲートの電位をφF Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(9) となる。ここで、CPは、VP電極1005とフローティ
ングゲート1001の間の容量、CTは、VT電極100
6とフローティングゲート間の容量、C0は浮遊容量で
ある。また、VE電極1007と電極1006との間の
容量をCEとする。
ートであり、PMOSトランジスタ1002のゲート電
極となっている。1003は、PMOSトランジスタ、
1004はNMOSトランジスタである。PMOS10
03,NMOS1004のゲートはViの信号線に接続
されている。VPはプログラミングパルス印加用の電極
であり、フローティングゲート1001の電位を決める
ための入力ゲートとしても用いられる。また、VEも、
プログラミングパルス印加用の電極である。フローティ
ングゲート1001と、書き込み電極1006の間に
は、例えば、100Åの厚さのSiO2膜が形成されて
おり、両者の電位差が十分大きく、例えば、10V程度
になったとき、ファウラーノルドハイムトンネリング現
象によって、電流が流れ、フローティングゲート100
1内の電荷量QFが変化する。ここで、フローティング
ゲートの電位をφF Sとすると、 φF S=(CPVP+CTVT+QF)/(CP+CT+C0) …(9) となる。ここで、CPは、VP電極1005とフローティ
ングゲート1001の間の容量、CTは、VT電極100
6とフローティングゲート間の容量、C0は浮遊容量で
ある。また、VE電極1007と電極1006との間の
容量をCEとする。
【0064】動作は、実施例1のNMOS105が無く
なり、VSの信号線も無くなっただけで、Vi,VP,VE
の電位変化は同一である。注意すべき点は、PMOS1
003,NMOS1004のゲートがViではなく反転
Viの信号線に接続されていることである。これによっ
て、電極1006の電位VTはVi=VDD、即ち、反転V
i=0のときには、VT=VDDとなっているが、Vi=
0、VDD、即ち、反転Vi=VDDになったときには、実
施例1と同様に電極1006の電位VTはφF S−VT P *と
なる。ただし、VTP *はPMOSトランジスタ1002
のフローティングゲートから見た閾値である。この状態
でVPもしくはVEに正のプログラム電圧を印加する。
なり、VSの信号線も無くなっただけで、Vi,VP,VE
の電位変化は同一である。注意すべき点は、PMOS1
003,NMOS1004のゲートがViではなく反転
Viの信号線に接続されていることである。これによっ
て、電極1006の電位VTはVi=VDD、即ち、反転V
i=0のときには、VT=VDDとなっているが、Vi=
0、VDD、即ち、反転Vi=VDDになったときには、実
施例1と同様に電極1006の電位VTはφF S−VT P *と
なる。ただし、VTP *はPMOSトランジスタ1002
のフローティングゲートから見た閾値である。この状態
でVPもしくはVEに正のプログラム電圧を印加する。
【0065】この原理は、PMOSトランジスタ100
2のフローティングゲートに正の電圧を印加するとPM
OSトランジスタ1002がオフしてしまうことを利用
して、Vi=0、即ち、反転Vi=VDDになった後で、電
子の注入、或いは、引き抜きの際に、VP、或いは、VE
に正のプログラミングパルスが印加されてもPMOS1
002のソース端子、即ち、VT電極1006の電位は
一定である。これによって、1006電極に読み出され
た値φF S−VTP *は、VP、或いは、VEにプログラミン
グパルスが印加されている間も一定に保たれる。従っ
て、第一の実施例と同等の効果が得られる。
2のフローティングゲートに正の電圧を印加するとPM
OSトランジスタ1002がオフしてしまうことを利用
して、Vi=0、即ち、反転Vi=VDDになった後で、電
子の注入、或いは、引き抜きの際に、VP、或いは、VE
に正のプログラミングパルスが印加されてもPMOS1
002のソース端子、即ち、VT電極1006の電位は
一定である。これによって、1006電極に読み出され
た値φF S−VTP *は、VP、或いは、VEにプログラミン
グパルスが印加されている間も一定に保たれる。従っ
て、第一の実施例と同等の効果が得られる。
【0066】(実施例6)図11は実施例6を説明する
回路図である。この図のように、ディファレンシャルに
して用いても良い。図11で、1101はフローティン
グゲートであり、NMOSトランジスタ1102、PM
OSトランジスタ1103のゲート電極になっている。
V+,V-は、それぞれこの回路の2つの端子1104、
1104’に現れる出力電圧であり、電極1105と、
コンデンサC1、C2を介して結合している。1106は
NMOSトランジスタでそのゲート電極は、信号線VS
に接続されている。VS=VDDでNMOS1106がオ
ンしていて、フローティングゲート1101の電位をφ
F S、とし、NMOSトランジスタ1102、PMOSト
ランジスタ1103の閾値をそれぞれ、VTN *、VTP *と
すると、Vi=VDDのときには、V+=0、V-=VDDと
なり、例えば、C1=C2、電極1105がフローティン
グであるとすると、1105の電位VEはVE=VDD/2
になり、Vi=0のときには、V+=φF S−VTN *、V-
=φF S−VTP *となり、1105の電位VEはVE=(2
φF S−VTN *−VTP *)/2となり、フローティングゲー
トの電圧がある定数シフトした値が読み出される。。も
し、|VTN *|=|VTP *|であれば、VE=φF Sとな
り、電極1105には、フローティングゲートの電圧が
そのまま読み出される。
回路図である。この図のように、ディファレンシャルに
して用いても良い。図11で、1101はフローティン
グゲートであり、NMOSトランジスタ1102、PM
OSトランジスタ1103のゲート電極になっている。
V+,V-は、それぞれこの回路の2つの端子1104、
1104’に現れる出力電圧であり、電極1105と、
コンデンサC1、C2を介して結合している。1106は
NMOSトランジスタでそのゲート電極は、信号線VS
に接続されている。VS=VDDでNMOS1106がオ
ンしていて、フローティングゲート1101の電位をφ
F S、とし、NMOSトランジスタ1102、PMOSト
ランジスタ1103の閾値をそれぞれ、VTN *、VTP *と
すると、Vi=VDDのときには、V+=0、V-=VDDと
なり、例えば、C1=C2、電極1105がフローティン
グであるとすると、1105の電位VEはVE=VDD/2
になり、Vi=0のときには、V+=φF S−VTN *、V-
=φF S−VTP *となり、1105の電位VEはVE=(2
φF S−VTN *−VTP *)/2となり、フローティングゲー
トの電圧がある定数シフトした値が読み出される。。も
し、|VTN *|=|VTP *|であれば、VE=φF Sとな
り、電極1105には、フローティングゲートの電圧が
そのまま読み出される。
【0067】電子の注入、引き抜きを行う場合は、VE
として適当な電圧を印加して、実施例1と同様の動作に
より、実施例1と同等の効果が得られる。
として適当な電圧を印加して、実施例1と同様の動作に
より、実施例1と同等の効果が得られる。
【0068】更に1107の部分は、そっくり、そのま
ま、実施例2乃至4で置き換えてもよいのはいうまでも
ない。また、図12のような回路でも同等の効果が得ら
れる。
ま、実施例2乃至4で置き換えてもよいのはいうまでも
ない。また、図12のような回路でも同等の効果が得ら
れる。
【0069】(実施例7)図13は実施例7を表す回路
図である。これは、実施例1の図1における電極108
をニューロン回路1302のCMOSνMOSインバー
タのゲート電極とし、スイッチングトランジスタ130
4を介して、信号線VEと結合させたものである。
図である。これは、実施例1の図1における電極108
をニューロン回路1302のCMOSνMOSインバー
タのゲート電極とし、スイッチングトランジスタ130
4を介して、信号線VEと結合させたものである。
【0070】この回路では、1301はニューラルネッ
トワークのシナプスとして用いた場合を示している。
トワークのシナプスとして用いた場合を示している。
【0071】電子の注入、引き抜きを行う場合は、スイ
ッチトランジスタ1304をオンにして、VEとして適
当な電圧を印加して、実施例1と同様の動作により、実
施例1と同等の効果が得られる。
ッチトランジスタ1304をオンにして、VEとして適
当な電圧を印加して、実施例1と同様の動作により、実
施例1と同等の効果が得られる。
【0072】フローティングゲート1306の電位を読
み出すときはスイッチトランジスタ1304をオフにし
て、電極1307をフローティングにしてViを0また
は、VDDにすると、1307に容量結合により読み出さ
れた値により、ニューロン回路1302の出力が決ま
る。
み出すときはスイッチトランジスタ1304をオフにし
て、電極1307をフローティングにしてViを0また
は、VDDにすると、1307に容量結合により読み出さ
れた値により、ニューロン回路1302の出力が決ま
る。
【0073】1307において、1301と1302を
分離するスイッチトランジスタを設けても構わない。
分離するスイッチトランジスタを設けても構わない。
【0074】更に、1301は実施例6の様に、ディフ
ァレンシャルとして用いても構わない。
ァレンシャルとして用いても構わない。
【0075】以上の実施例1乃至7においてプログラム
電圧印加用電極は、複数であっても構わない。複数にす
ることによって、選択的にプログラミングできるように
なる。また、実施例1乃至7相互を適宜複数組み合わせ
ればより優れた効果が得られることはいうまでもない。
電圧印加用電極は、複数であっても構わない。複数にす
ることによって、選択的にプログラミングできるように
なる。また、実施例1乃至7相互を適宜複数組み合わせ
ればより優れた効果が得られることはいうまでもない。
【0076】
【発明の効果】本発明によれば、、少数の素子によって
シナプス結合が構成でき、しかも電力消費が非常に少な
いため、神経回路網の高集積化、低電力化が可能とな
る。さらに高精度のシナプス加重値の変更が可能とな
り、これによって初めて実用的なレベルのニューロンコ
ンピュータチップを実現することができるのである。
シナプス結合が構成でき、しかも電力消費が非常に少な
いため、神経回路網の高集積化、低電力化が可能とな
る。さらに高精度のシナプス加重値の変更が可能とな
り、これによって初めて実用的なレベルのニューロンコ
ンピュータチップを実現することができるのである。
【図1】本発明の実施例1を説明する回路図である。
【図2】本発明の実施例1を説明する回路図である。
【図3】本発明の実施例1を説明する回路図である。
【図4】本発明の実施例1を説明する回路図である。
【図5】図1に示した回路の測定結果を示す図である。
【図6】本発明の実施例と従来例とを比較した実測デー
タを示す図である。
タを示す図である。
【図7】本発明の実施例1を説明する回路図である。
【図8】本発明の実施例2を説明する回路図である。
【図9】本発明の実施例3を説明する回路図である。
【図10】本発明の実施例5を説明する回路図である。
【図11】本発明の実施例6を説明する回路図である。
【図12】本発明の実施例6を説明する他の回路図であ
る。
る。
【図13】本発明の実施例7を説明する回路図である。
【図14】脳の基本単位をモデル化した図である。
【図15】図15(a)は1つの神経細胞、すなわち1
個のニューロンの機能を説明する概念図であり、図15
(b)はZとVoutの関係を表したグラフである。
個のニューロンの機能を説明する概念図であり、図15
(b)はZとVoutの関係を表したグラフである。
【図16】νMOS構造の一例を示す簡略化した概念図
である。
である。
【図17】図16の構造を更に簡略化した図である。
【図18】図16のニューロン素子を用いたインバータ
ー回路図である。
ー回路図である。
【図19】図18の回路におけるVout,VinをZの関
数として示したグラフである。
数として示したグラフである。
【図20】CMOSニューロンゲートの断面構造を模式
的に表した図である
的に表した図である
【図21】1個のニューロン回路の構成を示す回路であ
る。
る。
【図22】従来の技術によるνMOSトランジスタを用
いたシナプス結合も含むニューロン回路の基本構成の一
例を示す回路図である。
いたシナプス結合も含むニューロン回路の基本構成の一
例を示す回路図である。
【図23】図23(a)は可変抵抗の実現方法の一例を
示す回路図であり、図23(b)はVGGの値を制御する
一例を示す回路図である。
示す回路図であり、図23(b)はVGGの値を制御する
一例を示す回路図である。
【図24】図23(a)はトンネル接合を有するEPR
OMセルの閾電圧(VTH)を、データ書き込み用のパル
スの数の関数として示したグラフであり、図23(b)
は正のプログラム電圧をステップ関数的に印加した時の
フローティングゲートに注入される電子の数(n)の時
間変化の様子を示したグラフである。
OMセルの閾電圧(VTH)を、データ書き込み用のパル
スの数の関数として示したグラフであり、図23(b)
は正のプログラム電圧をステップ関数的に印加した時の
フローティングゲートに注入される電子の数(n)の時
間変化の様子を示したグラフである。
101,801,801’,901,1001,110
1,1306 フローティングゲート(NMOSトラン
ジスタのゲート電極)、 102,701,802,804,902,903,1
002,1004,1102 NMOSトランジスタ 103,702,803,904,1003,1103
PMOSトランジスタ、 104,105,1106 NMOSトランジスタ、 106,806,905,1005 VP電極、 107,906,1006 VT電極、 108,808,907,1007,1105,130
2 VE電極、 109 トンネル酸化膜部、 703 通常のインバータ、 805,1304 スイッチングトランジスタ、 807 書き込み電極、 1104,1104’ 端子、 1107 部分、 1301 ニューラルネットワークのシナプス、 1307 電極、 1401a,1401b,1401c ニューロン、 1402a,1402b,1402c 神経繊維、 1403a,1403b,1403c シナプス結合、 1601 シリコン基板、 1602,1603 ソース及びドレイン、 1604 ゲート絶縁膜、 1606 フローティングゲート、 1607 絶縁膜、 1608 入力ゲート、 1610,1611 インバータを構成するための抵
抗、 1612 NMOSトランジスタ、 2001 シリコン基板、 2002 ウェル、 2003a ソース、 2003b ドレイン、 2004a ソース、 2004b ドレイン、 2005 フローティングゲート、 2006a〜d 入力ゲートの電極、 2007,2008 絶縁膜、 2009 フィールド酸化膜、 2010 CMOSニューロンゲート、 2011 CMOSのインバータ、 2012 NMOSトランジスタ 2013 PMOSのトランジスタ、 2014 ニューロン回路の出力端子、 2201 ニューロン回路、 2202 他のニューロンの出力信号を伝える配線、 2203 シナプス結合回路、 2204 NMOSトランジスタ、 2205 ゲート電極、 2206 ソース、 2207 結線、 2301 MOSトランジスタ、 2302 バイナリーカウンタ、 2303 D/Aコンバータ。
1,1306 フローティングゲート(NMOSトラン
ジスタのゲート電極)、 102,701,802,804,902,903,1
002,1004,1102 NMOSトランジスタ 103,702,803,904,1003,1103
PMOSトランジスタ、 104,105,1106 NMOSトランジスタ、 106,806,905,1005 VP電極、 107,906,1006 VT電極、 108,808,907,1007,1105,130
2 VE電極、 109 トンネル酸化膜部、 703 通常のインバータ、 805,1304 スイッチングトランジスタ、 807 書き込み電極、 1104,1104’ 端子、 1107 部分、 1301 ニューラルネットワークのシナプス、 1307 電極、 1401a,1401b,1401c ニューロン、 1402a,1402b,1402c 神経繊維、 1403a,1403b,1403c シナプス結合、 1601 シリコン基板、 1602,1603 ソース及びドレイン、 1604 ゲート絶縁膜、 1606 フローティングゲート、 1607 絶縁膜、 1608 入力ゲート、 1610,1611 インバータを構成するための抵
抗、 1612 NMOSトランジスタ、 2001 シリコン基板、 2002 ウェル、 2003a ソース、 2003b ドレイン、 2004a ソース、 2004b ドレイン、 2005 フローティングゲート、 2006a〜d 入力ゲートの電極、 2007,2008 絶縁膜、 2009 フィールド酸化膜、 2010 CMOSニューロンゲート、 2011 CMOSのインバータ、 2012 NMOSトランジスタ 2013 PMOSのトランジスタ、 2014 ニューロン回路の出力端子、 2201 ニューロン回路、 2202 他のニューロンの出力信号を伝える配線、 2203 シナプス結合回路、 2204 NMOSトランジスタ、 2205 ゲート電極、 2206 ソース、 2207 結線、 2301 MOSトランジスタ、 2302 バイナリーカウンタ、 2303 D/Aコンバータ。
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/792 (73)特許権者 598158521 アイ・アンド・エフ株式会社 東京都文京区本郷4丁目1番4号 コス モス本郷ビル (72)発明者 小坂 英生 宮城県仙台市青葉区荒巻字青葉(無番 地)東北大学工学部電子工学科内 (72)発明者 柴田 直 宮城県仙台市太白区日本平5番2号 (72)発明者 山下 毅雄 宮城県仙台市青葉区荒巻字青葉(無番 地)東北大学工学部電子工学科内 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ケ袋2−1−17− 301 (56)参考文献 特開 昭59−175770(JP,A) 特開 平6−125049(JP,A) 特開 平4−333184(JP,A) 特開 平6−20076(JP,A) 特開 平3−144785(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/10 G06G 7/60 H01L 21/8247 H01L 27/115 H01L 29/788
Claims (4)
- 【請求項1】 電気的に絶縁されたフローティングゲー
トと、前記フローティングゲートと第1の絶縁膜を介し
て設けられた電荷注入用の第1の電極と、前記フローテ
ィングゲートと第2の絶縁膜を介して設けられたプログ
ラミングパルス印加用の少なくとも1つの第2の電極
と、前記フローティングゲートをゲート電極とする少な
くとも1つのMOS型トランジスタを有し、前記MOS
型トランジスタのソース電極より供給される電荷により
前記第1の電極の電位を、前記フローティングゲートの
電位より決定される所定の値に設定する機構と、前記第
2の電極に所定の電圧パルスを印加することにより、前
記フローティングゲートと前記第1の電極との間で前記
第1の絶縁膜を介して電荷の授受を生ぜしめる機構を有
することを特徴とする半導体装置。 - 【請求項2】 前記第1の電極と前記MOS型トランジ
スタのソースとが、少なくとも1つのスイッチングトラ
ンジスタを介して接続されていることを特徴とする請求
項1記載の半導体装置。 - 【請求項3】 前記フローティングゲートの前記MOS
型トランジスタのゲート電極部を有する第1の領域と、
前記フローティングゲートの前記第1及び第2の電極と
対向する部分を含む第2の領域とを有し、前記第1及び
第2の領域を隔てる領域に、スイッチングトランジスタ
が設けられていることを特徴とする請求項1または2記
載の半導体装置。 - 【請求項4】 前記MOS型トランジスタのドレインと
電源供給ラインとが少なくとも1つのスイッチングトラ
ンジスタを介して接続されていることを特徴とする請求
項1ないし3のいずれか1項記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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EP95901606A EP0739040A1 (en) | 1993-11-30 | 1994-11-29 | Semiconductor device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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JPH07153924A JPH07153924A (ja) | 1995-06-16 |
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ID=17887660
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EP (1) | EP0739040A1 (ja) |
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JPH10177612A (ja) * | 1996-10-16 | 1998-06-30 | Hiroto Yasuura | 論理演算回路 |
JPH10224224A (ja) * | 1997-02-03 | 1998-08-21 | Sunao Shibata | 半導体演算装置 |
JPH10283793A (ja) * | 1997-02-06 | 1998-10-23 | Sunao Shibata | 半導体回路 |
US5806054A (en) * | 1997-02-14 | 1998-09-08 | National Semiconductor Corporation | Neuron MOSFET module structure for binary logic circuits |
JPH10260817A (ja) | 1997-03-15 | 1998-09-29 | Sunao Shibata | 半導体演算回路及びデ−タ処理装置 |
JPH10257352A (ja) | 1997-03-15 | 1998-09-25 | Sunao Shibata | 半導体演算回路 |
JP4066211B2 (ja) * | 1997-06-06 | 2008-03-26 | 財団法人国際科学振興財団 | 電荷転送増幅回路、電圧比較器及びセンスアンプ |
DE19741209C1 (de) * | 1997-09-18 | 1999-01-21 | Siemens Ag | Zellularer Automat als neuronales Netzwerk und dessen Verwendung |
JPH1196276A (ja) | 1997-09-22 | 1999-04-09 | Sunao Shibata | 半導体演算回路 |
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JP2004146403A (ja) * | 2002-10-21 | 2004-05-20 | Advantest Corp | 伝送回路、cmos半導体デバイス、及び設計方法 |
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KR100888483B1 (ko) * | 2007-05-16 | 2009-03-12 | 삼성전자주식회사 | 공정 변동을 보상하는 기준 바이어스 회로 |
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JP2021121876A (ja) * | 2018-03-30 | 2021-08-26 | ソニーセミコンダクタソリューションズ株式会社 | 積和演算装置及び積和演算方法 |
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1993
- 1993-11-30 JP JP30067093A patent/JP3289748B2/ja not_active Expired - Fee Related
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1994
- 1994-11-29 US US08/656,288 patent/US5818081A/en not_active Expired - Fee Related
- 1994-11-29 EP EP95901606A patent/EP0739040A1/en not_active Withdrawn
- 1994-11-29 WO PCT/JP1994/002000 patent/WO1995015580A1/ja not_active Application Discontinuation
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WO1995015580A1 (fr) | 1995-06-08 |
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