JP3289749B2

JP3289749B2 - 半導体集積回路

Info

Publication number: JP3289749B2
Application number: JP30291893A
Authority: JP
Inventors: 光司小谷; 直柴田; 忠弘大見
Original assignee: 直柴田; 忠弘大見; ユーシーティー株式会社; アイ・アンド・エフ株式会社
Priority date: 1993-12-02
Filing date: 1993-12-02
Publication date: 2002-06-10
Anticipated expiration: 2017-06-10
Also published as: EP0732750A1; WO1995015581A1; US5937399A; JPH07161942A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に係
る。より詳細には、ニューロンＭＯＳトランジスタを用
いて構成された半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路において、素子の微細化
による回路の高集積化が進んでいる。素子を微細化すれ
ば、素子の動作速度が向上するだけでなく、１つのチッ
プに搭載される素子の数が増えるため、チップあたりの
機能が増大する。マイクロプロセッサＬＳＩがよい例
で、現在最先端のマイクロプロセッサチップでは、素子
寸法が０．５ミクロン程度、チップあたりの素子数は数
百万個にも上る。従来マイクロプロセッサチップとは別
のチップに分けられていたキャッシュメモリや浮動小数
点演算ユニット等は、素子の微細化により回路コンポー
ネント自体も小さくなったことから、１つのマイクロプ
ロセッサチップ内に同時に搭載できるようになり、コン
ピュータの性能向上に大きな役割を果たした。

【０００３】しかし、素子の微細化・高集積化に伴い、
種々の問題点が顕在化してきた。微細な素子に一定の電
源電圧が印加されることから、素子内部に高電界が発生
し、加速されたキャリアがホットキャリアとなりゲート
酸化膜に注入され、素子特性が劣化してしまうホットキ
ャリアの問題がその１つである。また、数百万個に上る
素子と素子の間を接続しなければならない配線を、如何
にレイアウトし、形成するかといった問題も新たに生じ
ている。これらの問題により、今後素子のさらなる微細
化は非常に難しい段階に来ている。したがって、ＬＳＩ
チップの機能向上も今後あまり望めないことになる。

【０００４】この問題を解決したのが、ニューロンＭＯ
ＳトランジスタおよびニューロンＭＯＳトランジスタを
用いた論理回路の発明である（発明者：柴田直、大見忠
弘、特開平３−６６７９号公報および特願平３−８３１
５２号）。ニューロンＭＯＳトランジスタは、フローテ
ィングゲートとそのフローティングゲートに容量的に結
合する複数個の入力結合電極を持ち、フローティングゲ
ートレベルで複数の入力結合電極の入力信号の加重平均
を演算し、その結果に基づきトランジスタのオン・オフ
が制御されるという、生体の神経細胞と類似の機能を持
った高機能な素子である。従来のトランジスタが、２端
子間に流れる電流のオン・オフを第３の端子で制御する
ことから３端子デバイスと呼ばれるのに対し、ニューロ
ンＭＯＳトランジスタは、２端子間に流れる電流のオン
・オフを制御する第３の端子の、その制御の仕方を制御
することができる第４の端子を複数持った４端子デバイ
スであるといえる。素子自体の機能が高いため、論理回
路に用いれば、ある論理機能を実現するのに必要な素子
や配線の数が、従来のＣＭＯＳ論理回路の場合に比べて
激減した。また、単に１つの入力が０か１かを判断して
オン・オフを制御するだけの従来のトランジスタを用い
た回路が不得手とする柔軟な信号処理が簡単に実現で
き、柔らかい論理回路、実時間ルール可変型マッチング
回路、ウイナーテイクオール回路、連想メモリ等の高機
能回路が簡単に構成できるようになった。また、膨大な
量のデータの中からその特徴を抽出する機能も簡単に実
現可能であり、この機能を用いれば、文字認識や画像の
動きベクトルの検出等の画像情報処理分野においても、
回路の簡単化・高速化が期待できる。この様に、ニュー
ロンＭＯＳトランジスタは、超高速・超高機能ＬＳＩ実
現に向けて、まったく新しい回路技術を生む可能性を秘
めた新デバイスであるといえる。

【０００５】ところが、ニューロンＭＯＳトランジスタ
はフローティングゲートを有しているため、信頼性の面
で、以下のような大きな問題点を持っている。ニューロ
ンＭＯＳトランジスタは、フローティングゲートレベル
で多値の電圧信号を扱っている。つまり、接地電位（Ｇ
ＮＤ）から電源電圧（Ｖ_DD）の間の電位差を、複数の論
理レベルに分割して割り当て、しきい動作を行ってい
る。電源電圧を一定と考えれば、ある論理レベルと近接
する論理レベルとの間の電圧差、つまり論理振幅は、多
値化するレベルの数が大きくなればなるほど小さくなっ
てしまい、ノイズマージンが減少してしまう。したがっ
て、ニューロンＭＯＳトランジスタを用いた回路におい
ては、トランジスタのしきい値の誤差は、回路の誤動作
を防止するため、バイナリ論理回路に比べて十分小さく
抑えなければならない。

【０００６】しかしながら、フローティングゲート中に
存在する電荷量のばらつきにより、むしろニューロンＭ
ＯＳトランジスタのしきい値の誤差の方が、通常のＭＯ
Ｓトランジスタのしきい値の誤差よりも大きい。表１
は、製造直後のある１枚のウエハ上にある９個のニュー
ロンＭＯＳトランジスタの、入力結合電極から見たしき
い値を示したものである。−７．９５Ｖから＋１．０２
Ｖまで実に９Ｖの幅でばらついている。通常のＭＯＳト
ランジスタのしきい値ばらつきが０．２Ｖ程度なので４
５倍程度のばらつきである。ニューロンＭＯＳトランジ
スタのフローティングゲートに一旦注入された電荷は、
非常に高い絶縁抵抗のため自然に消滅することはなく、
そのまま残留し、しきい値に直接影響を与える。ニュー
ロンＭＯＳの大きなしきい値ばらつきは、反応性イオン
エッチングやスパッタ等のデバイス製造プロセス時のウ
エハ面内不均一に由来し、デバイス毎で不均一な電荷が
フローティングゲートに残留したためである。

【０００７】

【表１】

【０００８】しかしながら、しきい値のデバイス製造直
後の初期ばらつきは、紫外線（ＵＶ）照射等の手法によ
り、ある程度キャンセルすることができる。表２は、表
１に示したデバイス製造プロセス直後の、ばらばらのし
きい値を持ったデバイスに、ＵＶ光を１０００秒照射し
た後のしきい値を示している。ばらつきは、０．１７Ｖ
に減少している。しかし、これとて、多値を扱うニュー
ロンＭＯＳトランジスタにとっては十分ではなく、ニュ
ーロンＭＯＳトランジスタの扱える多値レベルのレベル
数を著しく限定してしまう。

【０００９】

【表２】

【００１０】さらに、ニューロンＭＯＳトランジスタに
とって致命的なのは、デバイスが動作すると同時に起こ
るしきい値の経時変化である。それは、主に、フローテ
ィングゲートへのホットキャリア注入によって起こる。
通常のＭＯＳトランジスタでは、ゲート酸化膜に注入さ
れたホットキャリアは、そのほとんどが酸化膜を素通り
してゲート電極に抜けてしまうため、酸化膜中に捕獲さ
れてしきい値を変化させる電荷の量は、注入された電荷
量のほんの一部である。ところが、ニューロンＭＯＳで
は、注入された電荷のほとんどがフローティングゲート
に残留するため、ごく少量の注入電荷でも、ニューロン
ＭＯＳトランジスタのしきい値を著しく変化させてしま
う。ニューロンＭＯＳトランジスタは、通常のＭＯＳト
ランジスタに比べて許されるしきい値の誤差が小さいだ
けでなく、ホットキャリア注入に対するしきい値の変化
量が著しく大きいのである。

【００１１】ニューロンＭＯＳトランジスタと同様にフ
ローティングゲートを有するフローティングゲートタイ
プＥＰＲＯＭは、０か１か、つまり２値を判断すれば良
いデバイスであり、許されるしきい値の経時変化量も大
きい（数Ｖ程度）。したがって、数年のデータ保持特性
を保証することができ、実用化できたのである。これに
対し、ニューロンＭＯＳトランジスタは、前述のように
フローティングゲートで多値を扱うデバイスであり、許
されるしきい値の変化量は小さく、少量の電荷注入によ
っても誤動作を招いてしまう。

【００１２】以上のように、ニューロンＭＯＳトランジ
スタは、顕著な高機能性を持ちながら、信頼性が著しく
乏しいという大きな欠点を持っていた。また、高機能性
を発揮するためには、ニューロンＭＯＳトランジスタの
入力数を増やさなければならないが、入力数を増やせば
論理振幅は減少し、信頼性が更に低下してしまうため、
入力数を増やすことも容易ではなかった。

【００１３】

【発明が解決しようとする課題】そこで本発明は、ニュ
ーロンＭＯＳトランジスタのフローティングゲートにス
イッチを付加し、フローティングゲートに残留してい
る、あるいは注入された電荷を、スイッチを介して速や
かに逃がすことにより、ニューロンＭＯＳトランジスタ
の信頼性を向上させ、同時に多入力のニューロンＭＯＳ
を使用可能とし、このニューロンＭＯＳトランジスタを
用いた高機能な半導体集積回路を提供することを目的と
している。

【００１４】

【課題を解決するための手段】本発明の半導体集積回路
は、基体上に一導電型の半導体領域を有し、この領域内
に設けられた反対導電型のソース及びドレイン領域を有
し、前記ソース及びドレイン領域を隔てる領域に絶縁膜
を介して設けられたフローティングゲートを有し、前記
フローティングゲートと絶縁膜を介して容量結合する複
数の入力結合電極を有するニューロンＭＯＳトランジス
タを１個以上有し、前記ニューロンＭＯＳトランジスタ
において、前記フローティングゲートが、１個以上のス
イッチ素子を介して所定の信号ラインに接続されてお
り、前記ニューロンＭＯＳトランジスタの複数の入力結
合電極に第１の信号の組を入力するとともに前記スイッ
チ素子を導通させた後、前記スイッチ素子を遮断するこ
とにより前記ニューロンＭＯＳトランジスタのフローテ
ィングゲートを電気的にフローティング状態にし、その
後、前記ニューロンＭＯＳトランジスタの複数の入力結
合電極に第２の信号の組を入力する事により演算を行う
様に制御された事を特徴とする。

【００１５】

【作用】本発明では、ニューロンＭＯＳトランジスタの
フローティングゲートにスイッチを付加している。この
スイッチの一端は所定の信号ラインにつながれており、
このスイッチを適宜制御することにより、フローティン
グゲートに存在する余剰な電荷を除去することができ
る。したがって、ニューロンＭＯＳトランジスタのしき
い値の経時変化を防止することができ、ニューロンＭＯ
Ｓ集積回路の信頼性を向上することができる。また、し
きい値変動を小さく抑えることができることから、ニュ
ーロンＭＯＳトランジスタの最大許容入力数を増大させ
ることができ、より高機能なニューロンＭＯＳ集積回路
の実現が可能となる。

【００１６】

【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。

【００１７】（第１の実施例）図１は、本発明の第１の
実施例を示す回路の構成図である。この回路は、Ｘ₁、
Ｘ₂、Ｘ₃の３つのバイナリ信号入力に対し、多数決論理
を演算する回路となっている。つまり、３つの入力のう
ち２個以上が１であれば０を、入力の内の１の数が１個
以下であれば１を出力する回路である。図において、１
０１はＰチャネルニューロンＭＯＳトランジスタ、１０
２はＮチャネルニューロンＭＯＳトランジスタである。
これらのニューロンＭＯＳトランジスタ１０１、１０２
は、共通のフローティングゲート１０３、およびフロー
ティングゲート１０３に容量結合する３個の入力結合電
極１０４、１０５、１０６により、３入力のニューロン
ＭＯＳインバータを構成している。入力結合電極１０
４、１０５、１０６のフローティングゲートとの結合容
量は等しくＣ_Cであるとする。１０７は、フローティン
グゲート１０３と接地電位の電源ラインの間にあり、第
１の制御信号が１のときに導通するスイッチである。１
０８、１０９、１１０は、それぞれ入力結合電極１０
４、１０５、１０６と入力Ｘ₁、Ｘ₂、Ｘ₃の間にあるス
イッチで、第２の制御信号で制御され、第２の制御信号
が０のときフローティングゲートと入力が、第２の制御
信号が１のときフローティングゲートと接地電位が接続
されるように構成されている。

【００１８】一般に、ニューロンＭＯＳトランジスタの
フローティングゲートの電位Φ_Fは、次式で表わされ
る。

【００１９】

【数１】ここで、Ｃ_iはｉ番目の入力結合電極の結合容量、Ｖ_iは
ｉ番目の入力結合電極の電位、Ｑ_Fは、フローティング
ゲートに存在する電荷量である。Ｃ_TOTは、フローティ
ングゲートに関する全容量であり、次式で表わされる。

【００２０】

【数２】ここで、Ｃ₀は、トランジスタのゲート容量や、フロー
ティングゲートと基板との間の容量等の、フローティン
グゲートに関する全寄生容量である。

【００２１】図１の回路例中のフローティングゲート１
０３の電位Φ₁₀₃は、

【００２２】

【数３】と表わせる。ここで、Ｖ₁₀₄、Ｖ₁₀₅、Ｖ₁₀₆はそれぞれ
入力結合電極１０４、１０５、１０６の電位、Ｑ１０３
は、フローティングゲート１０３に存在する電荷であ
る。いま、フローティングゲート１０３に関する全寄生
容量Ｃ₀は、結合容量Ｃ_Cに比べて十分小さく、無視でき
ると仮定すると、フローティングゲート電位Φ₁₀₃は、

【００２３】

【数４】となる。右辺の第１項は、３つの入力の平均値であり、
第２項は、オフセット値である。いま、フローティング
ゲート電荷Ｑ₁₀₃が０であると仮定すると、フローティ
ングゲート電位Φ₁₀₃は、３つの入力すべてが０のとき
０、１つだけ１のときＶ_DD／３、２つ１で１つだけ０の
とき２Ｖ_DD／３、３つとも１のときＶ_DDとなる。ただ
し、論理状態０を０Ｖ、論理状態１をＶ_DDと対応させて
ある。ＰチャネルＭＯＳトランジスタ１０１およびＮチ
ャネルＭＯＳトランジスタ１０２が構成するＣＭＯＳイ
ンバータのフローティングゲート１０３からみた反転し
きい値がＶ_DD／２に設定されているとすると、ＣＭＯＳ
インバータの出力、つまりこの多数決関数演算回路の出
力１１１は、３つの入力の中で１の数が０個あるいは１
個のとき１、つまり電位はＶ_DD、１の数が２個以上のと
きにはＣＭＯＳインバータが反転して０を出力する。こ
れはまさに多数決関数の演算である。

【００２４】以上の説明においては、フローティングゲ
ート電荷Ｑ₁₀₃は０であるとして無視したが、実際に
は、ある０でない値を持ち、かつＭＯＳトランジスタ動
作中におけるホットキャリア注入等により、経時変化す
る。いま、フローティングゲート電荷Ｑ₁₀₃が経時変化
してＣ_CＶ_DDという値になった場合を仮定する。フロー
ティングゲート１０３の電位Φ₁₀₃は、

【００２５】

【数５】となる。つまり、フローティングゲートの電位がＶ_DD／
３だけオフセットされることになる。したがって、フロ
ーティングゲートの電位Φ₁₀₃は、３つの入力のなかで
論理１の数、つまり電圧Ｖ₁₀₄、Ｖ₁₀₅、Ｖ₁₀₆の中でＶ
_DDの数が０のときＶ_DD／３、１個以上の場合は２Ｖ_DD／
３以上になってしまう。したがって、３つの入力のなか
で１の数が０個の時にのみ回路は１を出力し、１の数が
１個以上のときは０を出力してしまう。これは、正常な
多数決論理演算ではない。

【００２６】このように、フローティングゲートに余剰
な電荷が蓄積されると、回路が誤動作してしまう。図１
の回路中のスイッチ１０７は、この余剰な電荷を除去す
るために設けてある。動作は以下のとおりである。スイ
ッチ１０７をオンすることにより、フローティングゲー
ト１０３は強制的に接地電位にバイアスされる。同時に
入力結合電極１０４、１０５、１０６に、第１の信号の
組として接地電位を入力する。このとき、フローティン
グゲートと入力結合電極間の結合容量には電圧が印加さ
れず、結合容量の電極に電荷は発生しない。フローティ
ングゲート１０３に関する寄生容量Ｃ₀は、結合容量Ｃ_C
に比べて十分小さく、無視できると仮定すると、フロー
ティングゲート１０３内に電荷は０になる。この状態
で、スイッチ１０７をオフにすれば、フローティングゲ
ート１０３内の電荷のリセットが完了する。スイッチ１
０８、１０９、１１０は、それぞれ、入力結合電極１０
４、１０５、１０６を強制的に接地電位にするためのも
のである。その後、スイッチ１０８、１０９、１１０を
切り替えて、入力結合電極に第２の信号の組として回路
の入力Ｘ₁、Ｘ₂、Ｘ₃を印加することにより、フローテ
ィングゲート余剰電荷の無い状態で正確な演算が行われ
る。

【００２７】以上の様に、フローティングゲートにスイ
ッチを付加して構成されたニューロンＭＯＳ回路は、デ
バイス製造プロセス直後のフローティングゲート残留電
荷によるニューロンＭＯＳトランジスタのしきい値のば
らつき、およびそれによる回路の誤動作を防止すること
ができる。さらに、回路動作中においても、適宜、フロ
ーティングゲートスイッチによるフローティングゲート
電荷のリセット動作を実施すれば、デバイス動作中に発
生するホットキャリアのフローティングゲートへの注入
によるしきい値の経時変化、および結果として生ずる回
路誤動作の問題も完全に解決することができる。ところ
で、フローティングゲートスイッチの付加されてない、
完全にフローティングなフローティングゲートは、非常
に高い絶縁抵抗を持っており、デバイス動作時に、ホッ
トキャリア注入以外の機構、例えばリーク電流等によっ
てフローティングゲート電荷が増減することはありえな
い。ところが、フローティングゲートスイッチを付加す
ることにより、ホットキャリア注入よりも、むしろ、フ
ローティングゲートスイッチを通してのリーク電流によ
り、フローティングゲート電荷が増減することになる。
しかしながら、ＭＯＳトランジスタを用いた一般的なス
イッチのリーク電流は、フェムト（１０^-15）アンペア
オーダーであり、結合容量として、ＤＲＡＭにおける一
般的な蓄積容量である数１０フェムトファラッドの容量
を用いると仮定すれば、ミリ秒程度の電荷保持特性は十
分確保できる。したがって、フローティングゲートスイ
ッチによるフローティングゲート電荷リセット動作は、
ミリ秒程度の周期で実施されれば十分である。ＤＲＡＭ
のリフレッシュサイクルの様に、ミリ秒程度の時間間隔
おきに、リセットサイクルを設け、リセットサイクル以
外の時間は、回路をフリー・ランさせる制御方式が最も
一般的である。ただし、多入力ニューロンＭＯＳトラン
ジスタの場合のように、フローティングゲート電位によ
る演算に精度が必要な場合には、リセットサイクルの周
期を短くしたり、あるいは演算を行う直前に毎回リセッ
ト動作を実施する、といった制御方式を用いてもよい。
即ち、リセットの周期に関しては、もっぱら使用目的等
で決められるべき事項であり、いかなる周期で行っても
よいことは言うまでもない。

【００２８】ところで、図１の回路において、フローテ
ィングゲート内に電荷を残留させないためには、スイッ
チ１０７が完全に解放され、フローティングゲートがフ
ローティングになった後に、スイッチ１０８〜１１０が
切り替わらなければならない。先にスイッチ１０８、あ
るいは１０９、あるいは１１０が切り替わり、入力結合
電極１０４、あるいは１０５、あるいは１０６に入力信
号が印加されると、入力結合容量に電圧が印加され、ス
イッチ１０７を通して電荷がフローティングゲートに流
入（流出）してしまうからである。このために、スイッ
チ１０７と、スイッチ１０８、１０９、１１０はタイミ
ングの異なる制御信号で駆動するのが良い。しかし、配
線の伝搬遅延等を考慮し、スイッチ１０７の解放される
タイミングがスイッチ１０８、１０９、１１０よりも遅
れるように構成されていれば同じ制御信号を用いても構
わない。また、入力信号が、リセット動作時に、必ず一
定電位、たとえば接地電位、になるように制御されてい
れば、スイッチ１０８、１０９、１１０は、なくても構
わない。スイッチ１０７でフローティングゲート１０３
と接続される接点は、電源と低インピーダンスで接続さ
れている接点であればよく、必ずしも接地電位である必
要はない。たとえば、フローティングゲート電荷を０に
リセットするのは、リセット時に、入力結合電極１０
４、１０５、１０６をＶ_DDに、フローティングゲート１
０３もスイッチ１０７を介してＶ_DDに設定することによ
っても可能である。この場合、スイッチ１０７でフロー
ティングゲート１０３と接続される接点はＶ_DDラインと
なる。一般に、フローティングゲート電荷を０にリセッ
トするのは、リセット時に、入力結合電極と、フローテ
ィングゲートを低インピーダンスの経路で同電位にして
やればよく、その電位そのものはいくらであっても構わ
ない。リセット動作を迅速に行うためには低インピーダ
ンスで所定の電源、もしくは所定の信号ラインに接続さ
れていることが望ましいが、目的に応じ、例えば高イン
ピーダンスの素子を介して接続してもよい。

【００２９】さらに、リセット時に、入力結合電極とフ
ローティングゲートを異なる電位に設定して実行するリ
セット手法もある。電位差があるので、リセット後に
は、ある量の電荷がフローティングゲートに残留するこ
とになる。しかし、リセット時の入力結合電極とフロー
ティングゲート電極の電位差が毎回同じであれば、毎回
まったく同じ量の電荷がフローティングゲートに残留す
ることになり、ホットキャリア注入等によるフローティ
ングゲート電荷の経時変化を補正することができる。つ
まり、しきい値の経時変化をリセットするためには、毎
回同じ電位でリセットすればよいのである。また、電位
差を与えたリセットにより、フローティングゲート電位
に意図的にオフセットを与えることも可能である。たと
えば、入力結合電極１０４、１０５、１０６は接地電
位、フローティングゲート１０３はＶ _DD／３に設定して
リセットを行うと、フローティングゲートはＶ_DD／３の
オフセットを持つことになる。これは、Ｃ_CＶ_DDの量の
フローティングゲート電荷が残留することと同じであ
り、前述の例で示したとおり、３つの入力の中で１の数
が０個の時にのみ回路は１を出力し、１の数が１個以上
のときは０を出力する。また、逆に、フローティングゲ
ート１０３は接地電位に、入力結合電極１０４、１０
５、１０６はすべてＶ_DD／３にバイアスしてリセットを
行うと、３つの入力の中で１の数が２個以下の時に回路
は１を出力し、すべての入力が１のときに０を出力する
回路となる。これらは、多数決関数ではないが、もとも
と、そういう関数を実現したいのであれば、有効な手法
である。なお、Ｖ_DD／３等の中間電位は、Ｖ_DD／３の電
圧を出力する電源から直接供給しても良いし、Ｖ_DDと接
地電位の間に接続して用いる抵抗分圧回路等を用いて生
成してもよい。

【００３０】ここで示している例においては、複数の入
力結合電極に全て同じ電圧を与えてリセットを行ってい
るが、異なる電圧にしても構わない。各入力結合電極の
電位を、結合容量で重み付けを行って平均した値のみが
重要なのである。例えば、前述の、等しい結合容量を持
った３つの入力結合ゲート全てにＶ_DD／３の電位を与え
て行うリセット動作については、同等な事が、入力結合
電極のうち１個にＶ_DD、残り２個に接地電位を印加する
ことによっても実施できる。つまり、平均値が所定の値
になっていれば良いのである。

【００３１】フローティングゲートに接続されるスイッ
チ素子としては、通常、単体トランジスタやＣＭＯＳス
イッチ等を用いる。しかし、ダイオードを用いる場合も
ある。たとえば、図２の様にＰＮダイオード２０１を用
いれば、フローティングゲート電荷の、負の方向の経時
変化（正電荷の減少、あるいは、負の電荷の増加）をリ
セットすることができる。図２の回路では、入力結合電
極２０２、２０３、２０４の電位を接地電位にすること
によりリセット動作が行われる。リセット時には、フロ
ーティングゲート２０５の電位は、ＰＮダイオードの順
方向のオンとオフの境界の電位に自動的にバイアスされ
る。つまり、ダイオードのターンオン電圧をＶ_ONとする
と、−Ｖ_ONの電位になる。次いで、入力結合電極２０
２、２０３、２０４に接地電位以外の正の電圧が印加さ
れて、回路が演算動作を行っている時には、フローティ
ングゲート２０５の電位は、−Ｖ_ONより大きく、ダイオ
ード２０１はオフ状態であり（スイッチがオフ）、フロ
ーティングゲート２０５は、文字通り電気的にフローテ
ィング状態となる。もし、この演算動作時に、フローテ
ィングゲート２０５に負の電荷が注入されたと仮定する
と、フローティングゲート電位は、実効的に負の方向に
シフトする。ところが、次のリセットサイクル時には、
入力結合ゲートがすべて接地電位になるとともに、フロ
ーティングゲート電位は−Ｖ_ONよりも、より負の電位に
変化しようとするが、たちまちＰＮダイオード２０１が
ターンオンして（スイッチがオン）、フローティングゲ
ート電位を−Ｖ_ONにクリップしてしまう。この効果によ
り、演算中にフローティングゲートに注入された負の電
荷をリセットすることができる。同様にＶ_DDとフローテ
ィングゲート間にＰＮダイオードを接続することによ
り、フローティングゲート電荷の、正の方向の経時変化
（正電荷の増加、あるいは、負の電荷の減少）をリセッ
トすることができる。

【００３２】本実施例においては、ニューロンＭＯＳイ
ンバータ回路を例に上げたが、ここで述べたことは、ニ
ューロンＭＯＳトランジスタ単体や、ニューロンＭＯＳ
トランジスタを用いた回路に一般的に適用できることは
いうまでもない。

【００３３】（第２の実施例）図３は、本発明の第２の
実施例を示したものである。この回路は、Ｘ₀、Ｘ₁、Ｘ
₂の３ビットデジタル信号入力に対し、デジタル・アナ
ログ信号変換したアナログ電圧信号を出力する回路であ
る。図において３０１はディプリーション型Ｐチャネル
ニューロンＭＯＳトランジスタ、３０２はディプリーシ
ョン型ＮチャネルニューロンＭＯＳトランジスタであ
る。これらのニューロンＭＯＳトランジスタ３０１、３
０２は、インバータ回路のニューロンＭＯＳトランジス
タとはＶ_DD、接地電極に対する位置が逆になっており、
共通のフローティングゲート３０３、およびフローティ
ングゲート３０３に容量結合する４個の入力結合電極３
０４、３０５、３０６、３０７により、４入力のニュー
ロンＭＯＳソースフォロア回路を構成している。入力結
合電極３０４、３０５、３０６、３０７のフローティン
グゲートとの結合容量比は、４：２：１：１である。入
力結合電極３０４、３０５、３０６の結合容量比はバイ
ナリウエイトとなっている。入力結合電極３０７は、フ
ローティングゲート３０３の電位にオフセットを与える
ためのものであり、常に接地電位となっている。その他
の構成は、実施例１と同じであるので省略する。回路の
制御に関しても実施例１と同じである。

【００３４】フローティングゲート余剰電荷のリセット
を行うために、まず入力結合電極３０４、３０５、３０
６を接地電位にし、スイッチ３０８をオンにする。その
後スイッチ３０８をオフにしてフローティングゲート３
０３を電気的にフローティングにする。スイッチ３０
９、３１０、３１１を切り替えて入力結合ゲート３０
４、３０５、３０６に３ビットデジタル信号Ｘ₂、Ｘ₁、
Ｘ₀を印加すると、バイナリウエイトづけされた入力結
合容量により、フローティングゲート３０３の電位Φ_F
は次式で表わされる電位になる。

【００３５】

【数６】ニューロンＭＯＳトランジスタ３０１および３０２で構
成するソースフォロア回路は、フローティングゲート３
０３の電位とほぼ同じ電圧を出力することができるた
め、結果として式６で示される、デジタル・アナログ変
換出力が得られる。

【００３６】本実施例は、フローティングゲートにスイ
ッチを付加することにより、フローティングゲート余剰
電荷をリセットすることができる本発明が、実施例１に
示したインバータ回路のみならず、広く一般に、ニュー
ロンＭＯＳトランジスタを用いた回路に適用可能である
ことを示す一例である。

【００３７】本実施例においては、スイッチ３０８を介
してフローティングゲートが接続されるのは接地電位で
あり、リセット時に入力結合ゲートに印加する電位も接
地電位であるが、実施例１の場合と同じく、フローティ
ングゲートリセットは、様々な電位を用いて実施するこ
とが可能であることは言うまでもない。

【００３８】また、この回路は次のように用いてもよ
い。入力結合電極３０４、３０５、３０６に入力信号Ｘ
₂、Ｘ₁、Ｘ₀を入力した状態で、スイッチ３０８をオン
にしてフローティングゲート電荷をリセットした後、ス
イッチ３０８をオフにし、次いで入力結合電極３０４、
３０５、３０６に、第２の入力信号Ｘ₂’、Ｘ₁’、
Ｘ₀’を入力すると、フローティングゲート３０３の電
位Φ_Fは、

【００３９】

【数７】となる。これは、第２の信号の重み付き平均値から第１
信号の重み付き平均値を減算した差の信号である。ソー
スフォロア構成となっている本回路においては、フロー
ティングゲートの電位をそのまま出力することができる
ため、本回路は、２つの信号の差に相当するアナログ値
を出力することができるのである。この機能を用いれ
ば、アナログ値の加減算が自由に行えるため、画像処理
等のデータ処理回路に有用である。

【００４０】（第３の実施例）図４は、本発明の第３の
実施例を示すものである。本発明を、ニューロンＭＯＳ
トランジスタを用いた論理回路（発明者：柴田直、大見
忠弘、特願平３−８３１５２号）に適用した例である。
この回路は、３つのバイナリ入力信号Ｖ_A、Ｖ_B、Ｖ_Cに
対して排他的論理和（ＸＯＲ）演算を行う回路である。
４０１、および４０２は、等しい結合容量の入力結合電
極を５つ持ったニューロンＭＯＳインバータである。ニ
ューロンＭＯＳ論理回路においては、４０１をメインイ
ンバータ、４０２をプレインバータと呼んでいる。ニュ
ーロンＭＯＳトランジスタを用いれば、あらゆる論理関
数も、１個のメインインバータと複数のプレインバータ
を組み合わせることにより実現可能である。

【００４１】４０３、４０４は、それぞれニューロンＭ
ＯＳインバータ４０１、４０２のフローティングゲート
余剰電荷をリセットするためのスイッチ素子として用い
ているＮチャネルＭＯＳトランジスタである。これらの
ＮチャネルＭＯＳトランジスタスイッチは、制御信号φ
_FGにより制御される。ＮチャネルＭＯＳトランジスタ４
０５およびＰチャネルＭＯＳトランジスタ４０６は、ニ
ューロンＭＯＳインバータ４０２の出力と、ニューロン
ＭＯＳインバータ４０１の２つの入力結合電極をまとめ
た節点４０７の間の接続、遮断を行うＣＭＯＳスイッチ
を構成している。４０８は、節点４０７、つまりニュー
ロンＭＯＳインバータ４０１の２つの入力結合電極を接
地電位電極に接続するためのＮチャネルＭＯＳトランジ
スタスイッチである。これらのスイッチは、制御信号φ
_Rで制御される。４０９、４１０、４１１はともにＮＯ
Ｒゲートである。

【００４２】この回路のフローティングゲート余剰電荷
リセットは、ニューロンＭＯＳインバータ４０１、４０
２の全ての入力結合電極、フローティングゲートを接地
電位にすることにより実施され、その後、フローティン
グゲートを電気的にフローティングにし、入力結合電極
に回路の入力信号を導入することにより演算が行われ
る。具体的にリセットサイクルは、制御信号φ_FG、φ_R
が０から１へ立ち上がることにより開始される。リセッ
ト時には、入力部のＮＯＲゲートは、入力信号Ｖ _A、
Ｖ_B、Ｖ_Cに関係なく０、つまり接地電位を出力する。し
たがって、プレインバータ４０２、メインインバータ４
０１の共通な入力となっている節点４１２、４１３、４
１４は強制的に接地電位となる。ニューロンＭＯＳプレ
インバータ４０２の他の２つの入力結合電極は、演算時
においては一方は接地電位、他方はＶ _DDにバイアスされ
なければならないが、リセット時には共に接地電位にバ
イアスされなければならない。したがって、演算時にＶ
_DDにバイアスされるべき入力結合電極には、制御信号φ
_Rの反転信号が入力されている。以上で、リセット時に
ニューロンＭＯＳインバータ４０２の入力結合電極は全
て接地電位となる。ニューロンＭＯＳインバータ４０２
のフローティングゲートは、スイッチトランジスタ４０
４により、制御信号φ_FGが１の間、強制的に接地され
る。

【００４３】このようにして、ニューロンＭＯＳインバ
ータ４０２のフローティングゲート電荷リセットが実行
される。ニューロンＭＯＳインバータ４０２のフローテ
ィングゲートが接地されるため、その出力はＶ_DDとな
る。このままニューロンＭＯＳインバータ４０１の入力
結合電極に接続したのではニューロンＭＯＳインバータ
４０１のフローティングゲート電荷リセットが実行でき
ない。したがって、リセット時にはトランジスタ４０
５、４０６からなるＣＭＯＳスイッチにより、ニューロ
ンＭＯＳインバータ４０２の出力と、ニューロンＭＯＳ
インバータ４０１の入力結合電極節点４０７の接続が解
放される。さらに、トランジスタスイッチ４０８によ
り、接点４０７は強制的に接地電位にバイアスされる。
ニューロンＭＯＳインバータ４０１のフローティングゲ
ートもスイッチトランジスタ４０３により接地される。
以上によりニューロンＭＯＳインバータ４０１のフロー
ティングゲート電荷のリセットが実施される。

【００４４】図５は、本実施例の図４の回路の入出力信
号波形および内部信号波形を測定した結果を示してい
る。Φ_FPおよびＶ_OPは、ニューロンＭＯＳインバータ４
０２のフローティングゲート電位波形、およびその出力
波形である。同じくΦ_FMおよびＶ_OMは、ニューロンＭＯ
Ｓインバータ４０１のフローティングゲート電位波形、
およびその出力波形である。リセット周期においては、
フローティングゲートの電位が接地電位になっているこ
とがわかる。リセット周期が終われば、入力の信号変化
に対応してフローティングゲートの電位が変化し、出力
も変化していることがわかる。回路の出力Ｖ_OUTは、３
入力Ｖ_A、Ｖ_B、Ｖ_Cに対して正常な排他的論理和（ＸＯ
Ｒ）となっている。

【００４５】リセットサイクルは、まず制御信号φ_FGが
立ち下がり、ついでφ_Rが立ち下がることにより終了す
る。制御信号は、φ_FGとφ_Rの２種類用いているが、配
線の伝搬遅延等を考慮し、フローティングゲートスイッ
チ４０３および４０４の解放されるタイミングが他のス
イッチよりも遅れるように構成されていれば同じ制御信
号を用いても構わない。

【００４６】本実施例で用いたスイッチ素子は、Ｎチャ
ネルＭＯＳトランジスタ、ＣＭＯＳスイッチ、ＮＯＲゲ
ートであるが、これらに限定されるものではなく、スイ
ッチ機能を果たすものであれば、本発明の回路動作にと
って本質的ではない若干の回路接続変更により用いるこ
とが可能である。

【００４７】複雑な論理回路を構成する場合、複数の論
理回路をカスケード接続することがある。本実施例に示
した様なニューロンＭＯＳ論理回路をカスケード接続す
る場合には、後段の回路において、入力部のＮＯＲゲー
ト４０９、４１０、４１１等は、必要ない。なぜなら、
本実施例に示される手法を適用したニューロンＭＯＳ論
理回路は、リセット時に必ず０、つまり接地電位を出力
するからである。スイッチ４０３によりメインニューロ
ンＭＯＳインバータ４０１のフローティングゲートが接
地され、出力はＶ_DDとなる。このメインインバータの出
力は、通常ＣＭＯＳインバータにより論理反転されて全
体回路の出力となるため、全体回路の出力としては接地
電位なのである。したがって、入力部のＮＯＲゲート
は、従来の論理回路と、本発明を適用した本実施例に示
されるニューロンＭＯＳ論理回路の接続部にのみ必要な
だけである。

【００４８】ここでは、３入力のＸＯＲ関数を演算する
ニューロンＭＯＳ論理回路を例にとり、本発明の１つの
実施例を説明したが、３入力のＸＯＲ関数に限定される
ものではなく、ひろくニューロンＭＯＳ論理回路全体に
適用できるものである。また、本実施例では、ニューロ
ンＭＯＳの入力結合電極およびフローティングゲートを
共に接地電位にバイアスするリセット手法を取り上げた
が、他に、Ｖ_DD電位でリセットする手法等、種々のバリ
エーションがあることは言うまでもない。

【００４９】（第４の実施例）図６は、本発明の第４の
実施例を示す回路の構成図である。本発明の技術を適用
し、一括変換型Ａ／Ｄ変換器に用いられるコンパレータ
（比較器）を構成したものである。ニューロンＭＯＳイ
ンバータを用いているが、説明を簡単にするため、ニュ
ーロンＭＯＳの標準的なシンボル表記は用いず、一般的
なＣＭＯＳインバータと、容量素子のシンボルを用いて
表わしてある。６０１は、ＣＭＯＳインバータ、６０２
および６０３は、それぞれｍＣ、（２ⁿ−ｍ）Ｃの容量
素子である。６０４は、ＣＭＯＳインバータ６０１と容
量６０２、６０３を接続する節点である。節点６０４を
フローティングゲートとして、ＣＭＯＳインバータ６０
１と容量６０２、６０３により、２つの入力結合電極を
持ったニューロンＭＯＳインバータを構成している。つ
まり節点６０４は、ニューロンＭＯＳインバータのフロ
ーティングゲートである。このニューロンＭＯＳインバ
ータを２のｎ乗個並列に配置することにより、ｎビット
の一括変換型Ａ／Ｄ変換器のコンパレータ部となる。図
６では、簡単のため、ｍ番目の１個のコンパレータを抜
き出して示してある。６０５、６０６はコンパレータと
して働くニューロンＭＯＳインバータの２つの入力結合
電極に信号を供給する配線で、全コンパレータ共通の信
号配線である。６０７、６０８はスイッチで、信号配線
６０５、６０６に供給する信号として、Ａ／Ｄ変換器の
入力であるアナログ電圧信号Ｖ_INか、最大基準電圧Ｖ_H
および最小基準電圧Ｖ_Lか、どちらかを選択するための
ものである。

【００５０】スイッチ６０９は、ニューロンＭＯＳイン
バータのフローティングゲートの余剰電荷をリセットす
るためのものであり、ニューロンＭＯＳインバータの出
力とフローティングゲート６０４との間にある。本実施
例は、ニューロンＭＯＳトランジスタのフローティング
ゲートがスイッチ素子を介して接続されている節点が、
そのニューロンＭＯＳトランジスタ自身が構成するイン
バータ回路の出力であるような半導体集積回路の一例で
ある。

【００５１】このニューロンＭＯＳ回路の、フローティ
ングゲート余剰電荷のリセットは、以下のように行われ
る。リセット期間においては、スイッチ６０９がオンす
る様に制御され、ニューロンＭＯＳインバータのフロー
ティングゲート６０４と、フローティングゲート６０４
からみたインバータ６０１の出力が導通する。したがっ
て、フローティングゲート６０４、つまりインバータ６
０１の入力と、インバータ６０１の出力が強制的に同電
位となる。つまり、ニューロンＭＯＳインバータのフロ
ーティングゲート６０４は、インバータ６０１の入出力
が等しい電圧、つまり、インバータ６０１の反転しきい
値Ｖ_INVに、自動的にバイアスされることになる。一
方、スイッチ６０９と同時にスイッチ６０７およびスイ
ッチ６０８も、リセット期間中はスイッチが下のほう
に、つまり、配線６０５にＶ_Hが、配線６０６にＶ_Lが印
加されるように制御される。したがって、容量６０２の
入力側の電極には電圧Ｖ_Hが、容量６０３の入力側には
Ｖ_Lがそれぞれ印加される。容量６０２の静電容量がｍ
Ｃ、容量６０３の静電容量が（２ⁿ−ｍ）Ｃであること
を考慮すると、容量６０２と容量６０３をまとめた、静
電容量２ⁿＣの１個の等価的な単一入力結合容量を仮定
し、その入力側に、

【００５２】

【数８】で表わされる等価電位Ｖ_REFが印加されていることと同
じである。この等価電位Ｖ_REFは、最小基準電圧Ｖ_Lと最
大基準電圧Ｖ_Hの間を２ⁿ等分したｍ番目の電位であり、
ｍ番目のコンパレータに対する基準電位となる。ニュー
ロンＭＯＳを用いたこのコンパレータは、基準電位を、
ニューロンＭＯＳの入力結合容量を用いた容量分割原理
により発生させているのである。ところで、結果的に
は、リセット期間中は、等価単一入力結合容量の両端
に、Ｖ_REFとＶ_INVの電位が印加されるいることになる。
リセットが終了すれば、スイッチ６０９は解放され、フ
ローティングゲート６０４は電気的にフローティングに
なる。したがって、リセット時のＶ_REFとＶ_INVの電位差
に対応する電荷がフローティングゲート６０４内に残留
することになる。これは、アナログ電位を、容量に蓄え
られた電荷としてダイナミックに記憶するメモリ機能と
いえる。リセット期間が終われば、スイッチ６０７、６
０８も切り換わり、配線６０５および６０６には共にア
ナログ信号電圧Ｖ_INが接続される。したがって、等価単
一入力結合容量の入力側の電極にはアナログ信号入力Ｖ
_INが印加される。このとき、フローティングゲート６０
４内に残留している電荷量を考慮すれば、フローティン
グゲート６０４の電位Φ_Fは、

【００５３】

【数９】となる。ただし、フローティングゲート６０４に関連す
る寄生容量は小さいとして無視している。式９をみても
分かるように、フローティングゲートにスイッチを付加
し、これまで述べた様な制御を行うことにより、フロー
ティングゲートレベルで信号の引き算が実現できてい
る。Ｖ_INの方がＶ_REFより小さいと、フローティングゲ
ートの電位Φ_FがＶ_INVより小さくなり、インバータ６０
１は１を出力する。一方、Ｖ_INの方がＶ_REFより大きい
と、フローティングゲートの電位Φ_FがＶ_INVより大きく
なり、インバータ６０１は反転し、０を出力する。つま
り、入力アナログ信号電圧Ｖ_INと基準電圧Ｖ_REFの比較
（コンパレーション）が実行できるのである。

【００５４】リセット時において、フローティングゲー
ト６０４は、毎回必ず同じ電位、Ｖ _INVにバイアスされ
るため、リセット期間以外の演算期間における、ホット
キャリア注入等による、ニューロンＭＯＳインバータの
入力結合電極から見た反転しきい値の経時変化はリセッ
トすることができる。加えて、リセット時にはフローテ
ィングゲート６０４が反転しきい値電位Ｖ_INVでリセッ
トされ、比較演算時にも、フローティングゲート６０４
の電位が反転しきい値電位Ｖ_INVより大きいか小さいか
で判定が行われる。つまり、リセット時も比較演算時も
共に反転しきい値が基準となっている。したがって、イ
ンバータの反転しきい値Ｖ_INVが個々のコンパレータの
間でばらついていても、比較演算時の誤差とはならな
い。リセット時の入力結合電極の電位と、比較演算時の
入力結合電極の電位の差分だけが比較されるのである。
つまり、本実施例で示した手法を用いれば、デバイス動
作に伴うニューロンＭＯＳインバータの入力結合電極か
ら見た反転しきい値の経時変化のみならず、個々の素子
パラメタのばらつきに起因する、フローティングゲート
から見たインバータの反転しきい値のばらつきをもキャ
ンセルすることができるのである。

【００５５】以上の説明は、ニューロンＭＯＳの入力結
合電極に、リセット時、つまりスイッチ６０９がオンの
時に基準電圧が、比較演算動作時にアナログ入力信号が
印加されるように制御する場合であるが、逆のシーケン
スでもよい。つまり、リセット時にアナログ入力信号電
圧が、比較演算動作時に基準電圧が印加されるように制
御することもできる。このときは、アナログ信号入力が
入力結合容量に記憶保持されることになり、Ａ／Ｄ変換
時のサンプル・アンド・ホールド機能を同時に実現す
る。これは、サブレンジング型のＡ／Ｄ変換器の構成時
には効果的である。

【００５６】（第５の実施例）図７は、本発明の第５の
実施例を示す回路の構成図である。この回路は、第４の
実施例で述べた、ニューロンＭＯＳインバータのフロー
ティングゲートと出力をスイッチを介して接続し、フロ
ーティングゲート電荷をリセットする手法を、ニューロ
ンＭＯＳ論理回路に適用した例である。３入力の排他的
論理和（ＸＯＲ）を演算する回路である。リセット機構
部を除いて、第３の実施例の回路と同じである。７０
１、７０２はニューロンＭＯＳインバータである。回路
の構成上、７０１をメインインバータ、７０２をプレイ
ンバータと呼ぶ。７０３、７０４は、それぞれニューロ
ンＭＯＳインバータ７０１、７０２のフローティングゲ
ート余剰電荷をリセットするためのスイッチ素子として
用いているＮチャネルＭＯＳトランジスタである。これ
らのＮチャネルＭＯＳトランジスタスイッチは、制御信
号φ_FGにより制御され、ニューロンＭＯＳインバータの
フローティングゲートと出力の間の接続、解放を行って
いる。ＮチャネルＭＯＳトランジスタ７０５およびＰチ
ャネルＭＯＳトランジスタ７０６は、ニューロンＭＯＳ
インバータ７０２の出力と、ニューロンＭＯＳインバー
タ７０１の２つの入力結合電極をまとめた節点７０７の
間の接続、遮断を行うＣＭＯＳスイッチを構成してい
る。７０８は、節点７０７、つまりニューロンＭＯＳイ
ンバータ７０１の２つの入力結合電極を接地電位電極に
接続するためのＮチャネルＭＯＳトランジスタスイッチ
である。これらのスイッチは、制御信号φ_Rで制御され
る。７０９、７１０、７１１、７１２はともにＮＡＮＤ
ゲートである。

【００５７】リセット動作は以下のようにして行われ
る。まず、ニューロンＭＯＳインバータのフローティン
グゲートと出力とを結ぶスイッチをオンにする。これに
より、フローティングゲートは、インバータの反転しき
い値Ｖ_INVに自動的にバイアスされる。同時に、第１の
信号の組として、ニューロンＭＯＳインバータの複数の
入力結合電極の電位を、その平均した値が論理的なしき
い値、つまりＶ_DD／２になるように制御する。これによ
り、フローティングゲートには、論理的なしきい値Ｖ_DD
／２と、フローティングゲートから見たインバータの実
際のしきい値Ｖ_IN _Vの間のずれの電位差に相当する電荷
が誘起される。したがって、フローティングゲート電荷
量の経時変化がリセットできるだけでなく、各々のイン
バータのパラメータの誤差に由来する反転しきい値Ｖ
_INVのばらつきをキャンセルすることができる。つま
り、個々のインバータでＶ_INVにばらつきがあっても、
本実施例で示すリセット手法により、入力結合電極から
見た論理しきい値は、すべてのニューロンＭＯＳインバ
ータで正確にＶ_DD／２に合わせることができるのであ
る。したがって、ニューロンＭＯＳ論理回路の演算精度
が向上し、ノイズマージンが改善され、入力数の多い
（ファンインの大きい）論理回路を実現することができ
る。

【００５８】具体的には、まず、スイッチ７０３、７０
４をオンし、ニューロンＭＯＳインバータ７０１および
７０２のフローティングゲートをインバータの反転しき
い値Ｖ_INVにバイアスする。入力結合電極の電位の平均
をＶ_DD／２にするためには、ニューロンＭＯＳインバー
タのフローティングゲートに容量結合する入力結合電極
の中で、半分の結合容量分の入力結合電極をＶ_DDに、残
りの半分を接地電位にする。図７の例では、演算時に回
路の入力信号Ｖ_A、Ｖ_B、Ｖ_Cが印加される節点７１３、
７１４、７１５に接続される入力結合電極は、リセット
時にはすべてＶ _DD、それ以外の入力結合電極にはすべて
接地電位が印加されるように構成されている。ＮＡＮＤ
ゲート７０９、７１０、７１１は、リセット時に、入力
信号によらず、節点７１３、７１４、７１５をＶ_DDにす
るためのスイッチとして用いている。ＭＯＳトランジス
タ７０５、７０６からなるＣＭＯＳスイッチ、およびＮ
チャネルＭＯＳトランジスタスイッチ７０８は、リセッ
ト時に、ニューロンＭＯＳインバータ７０１の入力結合
電極とニューロンＭＯＳインバータ７０２の出力節点を
切り離し、ニューロンＭＯＳインバータ７０１の入力結
合電極に接地電位を印加するためのものである。ＮＡＮ
Ｄゲート７１２は、ニューロンＭＯＳ論理回路がカスケ
ード接続された場合に、リセット時に、前段回路の出力
つまり後段回路の入力をＶ_DDにバイアスするためのもの
である。７０９、７１０、７１１のＮＡＮＤゲートと目
的、機能は同じである。この場合、後段の回路におい
て、７０９等の入力部ＮＡＮＤゲートが必要ないことは
いうまでもない。

【００５９】入力結合電極７１６、７１７、７１８、７
１９は、他の入力結合電極の半分の結合容量をもってい
る。これらの入力結合電極は、ニューロンＭＯＳ論理回
路の演算自体には何も寄与しない電極である。リセット
時に、全入力結合電極電位の重み付平均値がＶ_DD／２と
なるように調整するためのものである。具体的には、リ
セット時、入力結合電極７１６、７１７、７１８、７１
９は、すべて接地電位となる。演算時には、７１６と７
１７の平均電位、および７１８と７１９の平均電位がと
もに論理しきい値Ｖ_DD／２となるようになっており、こ
れらの電極は、演算結果に全く影響を与えない。リセッ
ト時に接地電位、演算時にＶ_DD／２となる様に制御され
た節点を用いれば、入力結合電極７１６、７１７および
７１８、７１９は、それぞれで他の入力結合電極と同じ
結合容量の１つの電極にまとめても構わない。

【００６０】本実施例においては、リセット時に入力結
合電極の電位の平均をＶ_DD／２にするために、ニューロ
ンＭＯＳインバータのフローティングゲートに容量結合
する全入力結合電極の中で、半分の結合容量分に相当す
る、節点７１３、７１４、７１５に接続された入力結合
電極をＶ_DDに、残りの半分の入力結合電極を接地電位に
しているが、必ずしもこの方法である必要はなく、逆に
節点７１３、７１４、７１５に接続された入力結合電極
を接地電位に、他をＶ_DDでもよいし、例えば、すべての
入力結合電極にＶ_DD／２を印加することによって実施し
てもかまわない。

【００６１】図８は、本実施例の図７の回路の入出力信
号波形および内部信号波形を測定した結果を示してい
る。Φ_FPは、ニューロンＭＯＳインバータ７０２のフロ
ーティングゲート電位波形である。第１番目のリセット
周期においては、フローティングゲートの電位が２．６
Ｖになっていることがわかる。リセット周期が終われ
ば、入力の信号変化に対応してフローティングゲートの
電位が２．６Ｖを中心にして変化し、演算が行われてい
ることがわかる。第２番目のリセット周期の始まりとと
もに、ニューロンＭＯＳインバータを構成するＮチャネ
ルＭＯＳトランジスタの基板バイアス電圧Ｖ_SUBを０Ｖ
から−１Ｖに変化させている。この操作により、ニュー
ロンＭＯＳインバータのフローティングゲートから見た
反転しきい値は、強制的に２．６Ｖから３．１Ｖに変わ
ってしまうが、リセット周期により、新しい反転しきい
値の３．１Ｖでフローティングゲートリセットが行わ
れ、これによりフローティングゲート電位がシフトし、
３．１Ｖを中心にして変化するようになる。つまり、イ
ンバータの反転しきい値のズレが自動的にキャンセルさ
れたことを示している。回路の出力Ｖ_OUTは、第１番目
のリセット後、第２番めのリセット後ともに、３入力Ｖ
_A、Ｖ_B、Ｖ_Cに対して正常な排他的論理和（ＸＯＲ）と
なっている。

【００６２】リセットサイクルは、まず制御信号φ_FGが
立ち下がり、ついでφ_Rが立ち下がることにより終了す
る。制御信号は、φ_FGとφ_Rの２種類用いているが、配
線の伝搬遅延等を考慮し、フローティングゲートスイッ
チ７０３および７０４の解放されるタイミングが他のス
イッチよりも遅れるように構成されていれば同じ制御信
号を用いても構わない。

【００６３】本実施例で用いたスイッチ素子は、Ｎチャ
ネルＭＯＳトランジスタ、ＣＭＯＳスイッチ、ＮＡＮＤ
ゲートであるが、これらに限定されるものではなく、ス
イッチ機能を果たすものであれば、本発明の回路動作に
とって本質的ではない若干の回路接続変更により用いる
ことが可能である。

【００６４】ここでは、３入力のＸＯＲ関数を演算する
ニューロンＭＯＳ論理回路を例にとり、本実施例を説明
したが、３入力のＸＯＲ関数に限定されるものではな
く、広くニューロンＭＯＳ論理回路全体に適用できるも
のである。

【００６５】（第６の実施例）図９は、本発明の第６の
実施例を示したものである。９０１は、ニューロンＭＯ
Ｓインバータ、９０２は、ニューロンＭＯＳインバータ
９０１のフローティングゲート電荷をリセットするため
のスイッチである。９０３は、ニューロンＭＯＳインバ
ータ９０１の出力に接続されている通常のインバータで
ある。ニューロンＭＯＳインバータ９０１の出力は、イ
ンバータ９０３で論理反転された後、スイッチ９０４を
介して自分自身のフローティングゲートと接続されてい
る。ニューロンＭＯＳインバータ９０１の入力結合電極
にはリセット機構に対応した回路ブロックが続いてお
り、たとえば、第１の実施例（図１）の様にスイッチ素
子の場合や、第３の実施例（図４）の様に一部ニューロ
ンＭＯＳ回路の出力が接続される場合がある。これらニ
ューロンＭＯＳインバータ９０１の前段の回路は、本実
施例の説明において本質的ではないので省略する。

【００６６】本実施例に示す回路のフローティングゲー
ト残留電荷のリセットは、第２の実施例の回路と同じ
く、リセット時にフローティングゲートを接地電位にバ
イアスする手法を例として採用している。リセット時に
は、スイッチ９０２がオン、スイッチ９０４がオフであ
る。リセット周期が終了し、回路が論理演算を実行して
いる間は、スイッチ９０２、９０４共にオフである。こ
れまでの動作は、実施例２の場合と同じである。

【００６７】演算が終了し、回路の出力Ｖ_OUTが確定し
た後、スイッチ９０４をオンにすることにより、ニュー
ロンＭＯＳインバータ９０１のフローティングゲート
に、回路の出力、つまり、ニューロンＭＯＳインバータ
９０１自身の出力を論理反転したもの、がフィードバッ
クされる。スイッチ９０４のオンの前の時点で、ニュー
ロンＭＯＳインバータ９０１のフローティングゲートの
電位が、フローティングゲートから見たインバータの反
転しきい値Ｖ_INVより大きい場合、ニューロンＭＯＳイ
ンバータ９０１の出力は０、インバータ９０３により反
転整形された回路出力は１、つまりＶ_DDの電位である。
スイッチ９０４のオンにより、このＶ_DDの電位が、ニュ
ーロンＭＯＳインバータ９０１のフローティングゲート
に印加されるのである。元々ニューロンＭＯＳインバー
タ９０１のフローティングゲートの電位はＶ_INVより大
きかったわけであるが、これが促進され、最終的にＶ_DD
に達するのである。一方、スイッチ９０４のオンの前の
時点で、ニューロンＭＯＳインバータ９０１のフローテ
ィングゲートの電位が、Ｖ_INVより小さい場合、スイッ
チ９０４のオンにより、接地電位が、ニューロンＭＯＳ
インバータ９０１のフローティングゲートに印加される
ことになる。一旦、スイッチ９０４のオンにより、ニュ
ーロンＭＯＳインバータのフローティングゲートにＶ_DD
あるいは接地電位が低インピーダンスで供給されると、
ニューロンＭＯＳインバータ９０１、通常インバータ９
０３、スイッチ９０４で構成されるループは、その値を
安定に保持することができる。つまり、スイッチ９０４
がオンしてフィードバックループが形成されると、以
後、ニューロンＭＯＳインバータの入力結合電極の電位
がどのように変化しようとも、フィードバックループは
ループ形成時点の出力状態を維持する事ができる。ニュ
ーロンＭＯＳ回路において、ある時点の論理状態を保持
するラッチ機能が実現できるのである。保持状態のリセ
ットは、通常のフローティングゲート残留電荷のリセッ
トと同じ手法により実施できる。

【００６８】ニューロンＭＯＳ論理回路においては、ニ
ューロンＭＯＳトランジスタのフローティングゲートで
多値の信号を取り扱うため、論理振幅が小さくなってし
まい、フローティングゲートの電位は常にインバータの
遷移領域付近にバイアスされ、結果として、常に貫通電
流が流れ、回路の消費電力を増大させていた。本実施例
で示す手法を用いれば、フローティングゲートにフィー
ドバックをかけた後は、フローティングゲートの電位は
Ｖ_DDか接地電位になるので、基本的にＣＭＯＳインバー
タでは貫通電流は流れない。したがって、消費電力の低
減に効果的である。

【００６９】本実施例においては、ニューロンＭＯＳの
入力結合電極およびフローティングゲートを共に接地電
位にバイアスするリセット手法を取り上げたが、他に、
Ｖ_DD電位でリセットする手法等、種々のバリエーション
があることは言うまでもない。ニューロンＭＯＳインバ
ータ９０１の出力を論理反転する回路として通常インバ
ータ９０３を用いたが、他のものでもよく、たとえばＮ
ＡＮＤやＮＯＲゲートでもよいことは言うまでもない。
また、回路の出力としては、通常インバータ９０３の出
力を取り出しているが、ニューロンＭＯＳインバータ９
０１の出力を回路の出力として取り出してもよいことは
言うまでもない。

【００７０】

【発明の効果】請求項１に係る発明によれば、ニューロ
ンＭＯＳトランジスタを用いた集積回路において、デバ
イス製造時のフローティングゲート残留電荷や、デバイ
ス動作に伴うフローティングゲート注入電荷を効果的に
リセットすることができ、フローティングゲート電荷に
由来する回路の誤動作を防止することができるため、ニ
ューロンＭＯＳ集積回路の信頼性を向上することができ
る。さらに、フローティングゲートを用いた多値信号の
演算の精度が向上し、ノイズマージンが増大することか
ら、より多機能な演算を行うことができる。

【００７１】請求項２に係る発明によれば、特にニュー
ロンＭＯＳ論理回路において、信頼性の向上、機能の向
上が実現できる。

【００７２】請求項３に係る発明によれば、特にニュー
ロンＭＯＳトランジスタを用いたアナログ回路におい
て、信頼性の向上、機能の向上が実現できる。

【００７３】請求項４に係る発明によれば、ニューロン
ＭＯＳ集積回路において、信頼性の向上、機能の向上が
実現できるとともに、一部の回路においては回路の簡単
化も実現できる。

【００７４】請求項５に係る発明によれば、特にニュー
ロンＭＯＳ論理回路において、信頼性の向上、機能の向
上を実現できる。たとえば、ある論理回路Ａの出力を、
ニューロンＭＯＳ論理回路Ｂに含まれるニューロンＭＯ
Ｓトランジスタのフローティングゲートにスイッチを介
して接続すれば、論理回路Ａの演算結果に基づいてニュ
ーロンＭＯＳ論理回路Ｂの演算機能を切り替えたりする
ことができ、より高機能な集積回路が実現できる。

【００７５】請求項６に係る発明によれば、特にニュー
ロンＭＯＳ論理回路において、信頼性の向上、機能の向
上を実現できるとともに、回路内でフィードバックルー
プを構成することになり、より多彩な機能が実現でき
る。

【００７６】請求項７に係る発明によれば、特にニュー
ロンＭＯＳ論理回路において、個々のトランジスタの持
つしきい値のばらつきをもキャンセルする事ができ、演
算の精度、信頼性、機能を飛躍的に高めることができ
る。

【００７７】請求項８に係る発明によれば、特にニュー
ロンＭＯＳ論理回路において、信頼性の向上、機能の向
上が実現できるだけでなく、入力データや演算結果など
を論理的に保持するラッチ回路を構成することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す概略構成回路図で
ある。

【図２】スイッチ素子としてＰＮダイオードを用いた場
合の概略構成回路図である。

【図３】本発明の第２の実施例を示す概略構成回路図で
ある。

【図４】本発明の第３の実施例を示す概略構成回路図で
ある。

【図５】本発明の第３の実施例の回路の入出力、内部信
号波形を測定した結果を示す図である。

【図６】本発明の第４の実施例を示す概略構成回路図で
ある。

【図７】本発明の第５の実施例を示す概略構成回路図で
ある。

【図８】本発明の第５の実施例の回路の入出力、内部信
号波形を測定した結果を示す図である。

【図９】本発明の第６の実施例を示す概略構成回路図で
ある。

【符号の説明】

１０１ＰチャネルニューロンＭＯＳトランジスタ、１０２ＮチャネルニューロンＭＯＳトランジスタ、１０３フローティングゲート、１０４，１０５，１０６入力結合電極、１０７，１０８，１０９，１１０スイッチ、１１１出力。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/792 (73)特許権者 598158521 アイ・アンド・エフ株式会社東京都文京区本郷４丁目１番４号コスモス本郷ビル (72)発明者小谷光司宮城県仙台市青葉区荒巻字青葉（無番地）東北大学工学部電子工学科内 (72)発明者柴田直宮城県仙台市太白区日本平５番２号 (72)発明者大見忠弘宮城県仙台市青葉区米ケ袋２−１−17− 301 (56)参考文献特開平２−74053（ＪＰ，Ａ) 特開平６−112442（ＪＰ，Ａ) 特開平６−112505（ＪＰ，Ａ) 特開平３−6679（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 G06F 15/18 H01L 21/8247 H01L 27/115 H01L 29/788

Claims

(57)【特許請求の範囲】

【請求項１】基体上に一導電型の半導体領域を有し、
この領域内に設けられた反対導電型のソース及びドレイ
ン領域を有し、前記ソース及びドレイン領域を隔てる領
域に絶縁膜を介して設けられたフローティングゲートを
有し、前記フローティングゲートと絶縁膜を介して容量
結合する複数の入力結合電極を有するニューロンＭＯＳ
トランジスタを１個以上有し、前記ニューロンＭＯＳト
ランジスタにおいて、前記フローティングゲートが、１
個以上のスイッチ素子を介して所定の信号ラインに接続
されており、前記ニューロンＭＯＳトランジスタの複数
の入力結合電極に第１の信号の組を入力するとともに前
記スイッチ素子を導通させた後、前記スイッチ素子を遮
断することにより前記ニューロンＭＯＳトランジスタの
フローティングゲートを電気的にフローティング状態に
し、その後、前記ニューロンＭＯＳトランジスタの複数
の入力結合電極に第２の信号の組を入力する事により演
算を行う様に制御された事を特徴とする半導体集積回
路。
【請求項２】前記ニューロンＭＯＳトランジスタがイ
ンバータ回路を構成している事を特徴とする請求項１に
記載の半導体集積回路。
【請求項３】前記ニューロンＭＯＳトランジスタがソ
ースフォロア回路を構成している事を特徴とする請求項
１記載の半導体集積回路。
【請求項４】前記所定の信号ラインが、抵抗素子によ
る分圧回路の節点に接続されていることを特徴とする請
求項１ないし３のいずれか１項に記載の半導体集積回
路。
【請求項５】前記所定の信号ラインが、論理回路の出
力端子に接続されていることを特徴とする請求項１ない
し３のいずれか１項に記載の半導体集積回路。
【請求項６】前記論理回路の出力が、前記ニューロン
ＭＯＳトランジスタ自身により出力の論理値が決定され
る論理回路の出力であることを特徴とする請求項５に記
載の半導体集積回路。
【請求項７】前記ニューロンＭＯＳトランジスタ自身
により出力の論理値が決定される論理回路が、前記ニュ
ーロンＭＯＳトランジスタ自身が構成するインバータ回
路であることを特徴とする請求項６に記載の半導体集積
回路。
【請求項８】前記ニューロンＭＯＳトランジスタ自身
により出力の論理値が決定される論理回路が、前記ニュ
ーロンＭＯＳトランジスタ自身が構成するインバータ回
路の出力を反転させた信号を出力するように構成された
論理回路であることを特徴とする請求項６に記載の半導
体集積回路。