JPH1188143A - 半導体回路 - Google Patents
半導体回路Info
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- JPH1188143A JPH1188143A JP9247061A JP24706197A JPH1188143A JP H1188143 A JPH1188143 A JP H1188143A JP 9247061 A JP9247061 A JP 9247061A JP 24706197 A JP24706197 A JP 24706197A JP H1188143 A JPH1188143 A JP H1188143A
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
- H03F3/303—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage using opamps as driving stages
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 様々なレベルの信号を受信できる消費電力が
小さく高速な半導体回路を提供する。 【解決手段】 一方の入力が入力端子１０に接続され他
方の入力が入力端子２０に接続されたＰＭＯＳ差動回路
１００と、一方の入力が入力端子１０に接続され他方の
入力が入力端子２０に接続されたＮＭＯＳ差動回路２０
０と、ＰＭＯＳ差動回路１００の差動出力およびＮＭＯ
Ｓ差動回路２００の差動出力に応じて、出力端子３０と
電源端子との間に電流径路が形成される場合にＧＮＤと
出力端子３０との間に電流径路を形成させないよう抑止
し、出力端子３０とＧＮＤとの間に電流径路が形成され
る場合に電源端子と出力端子３０との間の電流径路が形
成されないように抑止する出力回路３００とを含む。
小さく高速な半導体回路を提供する。 【解決手段】 一方の入力が入力端子１０に接続され他
方の入力が入力端子２０に接続されたＰＭＯＳ差動回路
１００と、一方の入力が入力端子１０に接続され他方の
入力が入力端子２０に接続されたＮＭＯＳ差動回路２０
０と、ＰＭＯＳ差動回路１００の差動出力およびＮＭＯ
Ｓ差動回路２００の差動出力に応じて、出力端子３０と
電源端子との間に電流径路が形成される場合にＧＮＤと
出力端子３０との間に電流径路を形成させないよう抑止
し、出力端子３０とＧＮＤとの間に電流径路が形成され
る場合に電源端子と出力端子３０との間の電流径路が形
成されないように抑止する出力回路３００とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に関
し、特に大規模集積回路（Large Scale Integration Ci
rcuit）間を接続する入力バッファとして用いられる半
導体回路に関する。
し、特に大規模集積回路（Large Scale Integration Ci
rcuit）間を接続する入力バッファとして用いられる半
導体回路に関する。
【０００２】
【従来の技術】従来この種の半導体回路として、高速イ
ンタフェース動作を達成するため差動増幅回路が用いら
れている。
ンタフェース動作を達成するため差動増幅回路が用いら
れている。
【０００３】ＮＭＯＳトランジスタを用いたＮＭＯＳ差
動増幅回路は、疑似エミッタ結合論理（Emitter Couple
d Logic；ＥＣＬ）レベルの信号を入力端子に印可する
と、これを増幅し相補型金属酸化膜半導体（Complement
ary Metal Oxide Semiconductor；ＣＭＯＳ）レベルの
信号を出力する（以下、第１の従来技術という）。
動増幅回路は、疑似エミッタ結合論理（Emitter Couple
d Logic；ＥＣＬ）レベルの信号を入力端子に印可する
と、これを増幅し相補型金属酸化膜半導体（Complement
ary Metal Oxide Semiconductor；ＣＭＯＳ）レベルの
信号を出力する（以下、第１の従来技術という）。
【０００４】ＰＭＯＳトランジスタを用いたＰＭＯＳ差
動増幅回路は、Gunning Transfer Logic（ＧＴＬ）レベ
ルの信号を入力端子に印可し、ＣＭＯＳレベルの信号を
出力する（以下、第２の従来技術という）。
動増幅回路は、Gunning Transfer Logic（ＧＴＬ）レベ
ルの信号を入力端子に印可し、ＣＭＯＳレベルの信号を
出力する（以下、第２の従来技術という）。
【０００５】また、この種の半導体回路の他の例が特開
平５−４８４３０号公報に開示されている。
平５−４８４３０号公報に開示されている。
【０００６】図７を参照すると、該公報に開示された半
導体回路は、ＰＭＯＳ作動回路１１００の出力とＮＭＯ
Ｓ作動回路１２００の出力とが出力線１１４０に接続さ
れている。出力線１１４０にはインバータ１１５０およ
び１１６０が縦続に接続され、該インバータ１１５０お
よび１１６０を介して出力信号が得られる（以下、第３
の従来技術という）。
導体回路は、ＰＭＯＳ作動回路１１００の出力とＮＭＯ
Ｓ作動回路１２００の出力とが出力線１１４０に接続さ
れている。出力線１１４０にはインバータ１１５０およ
び１１６０が縦続に接続され、該インバータ１１５０お
よび１１６０を介して出力信号が得られる（以下、第３
の従来技術という）。
【０００７】
【発明が解決しようとする課題】上述の第１の従来技術
では、疑似ＥＣＬレベルの信号のように電源電圧に近い
信号レベルでは遅延時間は小さくなる。これに対し、Ｇ
ＴＬレベルのような基準電圧に近い信号レベルでは、動
作電流が小さくなるため遅延時間が大きくなってしまう
という問題がある。
では、疑似ＥＣＬレベルの信号のように電源電圧に近い
信号レベルでは遅延時間は小さくなる。これに対し、Ｇ
ＴＬレベルのような基準電圧に近い信号レベルでは、動
作電流が小さくなるため遅延時間が大きくなってしまう
という問題がある。
【０００８】上述の第２の従来技術では、ＧＴＬレベル
のような信号レベルでは遅延時間は小さいが、疑似ＥＣ
Ｌレベルの信号のように電源電圧に近い信号では遅延時
間が大きくなってしまうという問題がある。
のような信号レベルでは遅延時間は小さいが、疑似ＥＣ
Ｌレベルの信号のように電源電圧に近い信号では遅延時
間が大きくなってしまうという問題がある。
【０００９】図７および８を参照すると、上述の第３の
従来技術では、ＰＭＯＳ作動回路１１００の出力とＮＭ
ＯＳ作動回路１２００の出力とが出力線１１４０に接続
されているため、入力端子にＧＮＤと電源電圧との間を
振動する信号が入力されても、出力線１１４０から出力
される信号はＧＮＤと電源電圧との間を振動する信号と
はならない。このため、出力線１１４０に接続されたイ
ンバータ１１５０では電源端子からＧＮＤへの貫通電流
が流れてしまい、消費電力を小さくすることができない
と言う問題がある。
従来技術では、ＰＭＯＳ作動回路１１００の出力とＮＭ
ＯＳ作動回路１２００の出力とが出力線１１４０に接続
されているため、入力端子にＧＮＤと電源電圧との間を
振動する信号が入力されても、出力線１１４０から出力
される信号はＧＮＤと電源電圧との間を振動する信号と
はならない。このため、出力線１１４０に接続されたイ
ンバータ１１５０では電源端子からＧＮＤへの貫通電流
が流れてしまい、消費電力を小さくすることができない
と言う問題がある。
【００１０】さらに、このインバータ１１５０の出力信
号もＧＮＤと電源電圧との間を振動するものではないた
め、インバータ１１５０の出力信号をさらにインバータ
１１６０に入力しなければならない。このように、従来
技術３では、ＧＮＤと電源電圧との間を振動する出力信
号を得るため余計なインバータを設けなければならな
ず、高速に動作させることができないという問題があ
る。
号もＧＮＤと電源電圧との間を振動するものではないた
め、インバータ１１５０の出力信号をさらにインバータ
１１６０に入力しなければならない。このように、従来
技術３では、ＧＮＤと電源電圧との間を振動する出力信
号を得るため余計なインバータを設けなければならな
ず、高速に動作させることができないという問題があ
る。
【００１１】本発明の目的は、様々なレベルの信号を受
信でき、消費電力が小さく高速な半導体回路を提供する
ことにある。
信でき、消費電力が小さく高速な半導体回路を提供する
ことにある。
【００１２】また、本発明の他の目的は、ＣＭＯＳレベ
ル信号のようにＧＮＤと電源電圧との間を振動する信号
が入力された場合に、出力信号もＧＮＤと電源電圧との
間を振動するような半導体回路を提供することにある。
ル信号のようにＧＮＤと電源電圧との間を振動する信号
が入力された場合に、出力信号もＧＮＤと電源電圧との
間を振動するような半導体回路を提供することにある。
【００１３】さらに、本発明の他の目的は、入力された
ＣＭＯＳレベル信号のスレッショルドレベルからのズレ
を補正することができる半導体回路を提供することにあ
る。
ＣＭＯＳレベル信号のスレッショルドレベルからのズレ
を補正することができる半導体回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体回路は、第１および第２の入力端子
と、一方の入力が前記第１の入力端子に接続され他方の
入力が前記第２の入力端子に接続され第１の差動出力を
出力するＰＭＯＳ差動回路と、一方の入力が前記第１の
入力端子に接続され他方の入力が前記第２の入力端子に
接続され第２の差動出力を出力するＮＭＯＳ差動回路
と、第１および第２の電源端子と、出力端子と、前記第
１または第２の差動出力に応じて、前記出力端子と前記
第１の電源端子との間に電流径路が形成される場合に前
記第２の電源端子と前記出力端子との間に電流径路を形
成させないよう抑止し、前記出力端子と前記第２の電源
端子との間に電流径路が形成される場合に前記第１の電
源端子と前記出力端子との間の電流径路が形成されない
ように抑止する出力回路とを含む。
に本発明の半導体回路は、第１および第２の入力端子
と、一方の入力が前記第１の入力端子に接続され他方の
入力が前記第２の入力端子に接続され第１の差動出力を
出力するＰＭＯＳ差動回路と、一方の入力が前記第１の
入力端子に接続され他方の入力が前記第２の入力端子に
接続され第２の差動出力を出力するＮＭＯＳ差動回路
と、第１および第２の電源端子と、出力端子と、前記第
１または第２の差動出力に応じて、前記出力端子と前記
第１の電源端子との間に電流径路が形成される場合に前
記第２の電源端子と前記出力端子との間に電流径路を形
成させないよう抑止し、前記出力端子と前記第２の電源
端子との間に電流径路が形成される場合に前記第１の電
源端子と前記出力端子との間の電流径路が形成されない
ように抑止する出力回路とを含む。
【００１５】また、本発明の他の半導体回路は、前記出
力回路は、前記ＰＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＮＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＰＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＮＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
力回路は、前記ＰＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＮＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＰＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＮＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
【００１６】また、本発明の他の半導体回路は、前記出
力回路は、前記ＮＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＰＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＰＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＮＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
力回路は、前記ＮＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＰＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＰＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＮＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
【００１７】また、本発明の他の半導体回路は、前記出
力回路は、前記ＰＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＮＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＮＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＰＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
力回路は、前記ＰＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＮＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＮＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＰＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
【００１８】また、本発明の他の半導体回路は、前記出
力回路は、前記ＮＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＰＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＮＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＰＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
力回路は、前記ＮＭＯＳ差動回路の差動出力が制御端子
に入力され、ソースが前記第１の電源端子に接続された
第１のＰＭＯＳトランジスタと、前記ＰＭＯＳ差動回路
の差動出力が制御端子に入力され、ソースが前記第１の
ＰＭＯＳトランジスタのドレインに接続され、ドレイン
が前記出力端子に接続された第２のＰＭＯＳトランジス
タと、前記ＮＭＯＳ差動回路の差動出力が制御端子に入
力され、ドレインが前記出力端子および前記第２のＰＭ
ＯＳトランジスタのドレインに接続された第１のＮＭＯ
Ｓトランジスタと、前記ＰＭＯＳ差動回路の差動出力が
制御端子に入力され、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ソースが前記第２の電
源端子に接続された第２のＮＭＯＳトランジスタとを含
む。
【００１９】
【発明の実施の形態】次に本発明の半導体回路の実施の
形態について図面を参照して詳細に説明する。
形態について図面を参照して詳細に説明する。
【００２０】図１を参照すると、本発明の半導体回路の
第１の実施の形態は、入力端子１０、２０、出力端子３
０、ＰＭＯＳ差動回路１００、ＮＭＯＳ差動回路２００
およびバッファ回路３００を含む。
第１の実施の形態は、入力端子１０、２０、出力端子３
０、ＰＭＯＳ差動回路１００、ＮＭＯＳ差動回路２００
およびバッファ回路３００を含む。
【００２１】ＰＭＯＳ差動回路１００は、ＰＭＯＳトラ
ンジスタ１１１、ＰＭＯＳトランジスタ１１２、ＮＭＯ
Ｓトランジスタ１２１、ＮＭＯＳトランジスタ１２２、
電流源１３０および出力線１４０を含む。
ンジスタ１１１、ＰＭＯＳトランジスタ１１２、ＮＭＯ
Ｓトランジスタ１２１、ＮＭＯＳトランジスタ１２２、
電流源１３０および出力線１４０を含む。
【００２２】ＰＭＯＳトランジスタ１１１は、ゲートが
入力端子１０に、ソースが電流源１３０に、ドレインが
ＮＭＯＳトランジスタ１２１のドレインにそれぞれ接続
されている。
入力端子１０に、ソースが電流源１３０に、ドレインが
ＮＭＯＳトランジスタ１２１のドレインにそれぞれ接続
されている。
【００２３】ＰＭＯＳトランジスタ１１２は、ゲートが
入力端子２０に、ソースが電流源１３０に、ドレインが
ＮＭＯＳトランジスタ１２２のドレインにそれぞれ接続
されている。
入力端子２０に、ソースが電流源１３０に、ドレインが
ＮＭＯＳトランジスタ１２２のドレインにそれぞれ接続
されている。
【００２４】ＮＭＯＳトランジスタ１２１は、ドレイン
がＰＭＯＳトランジスタ１１１のドレインに、ソースが
基準電位にそれぞれ接続されている。以下、本実施の形
態では、基準電位はＧＮＤとする。
がＰＭＯＳトランジスタ１１１のドレインに、ソースが
基準電位にそれぞれ接続されている。以下、本実施の形
態では、基準電位はＧＮＤとする。
【００２５】ＮＭＯＳトランジスタ１２２は、ゲートが
ＮＭＯＳトランジスタ１２１のゲートに、ドレインがＮ
ＭＯＳトランジスタ１２１のゲートおよびＰＭＯＳトラ
ンジスタ１１２のドレインに、ソースが基準電位ＧＮＤ
にそれぞれ接続されている。
ＮＭＯＳトランジスタ１２１のゲートに、ドレインがＮ
ＭＯＳトランジスタ１２１のゲートおよびＰＭＯＳトラ
ンジスタ１１２のドレインに、ソースが基準電位ＧＮＤ
にそれぞれ接続されている。
【００２６】電流源１３０は一端が電源ＶDDの端子に、
他端がＰＭＯＳトランジスタ１１１のソースおよびＰＭ
ＯＳトランジスタ１１２のソースにそれぞれ接続されて
いる。本実施の形態では、電源ＶDDは３．３ボルトとす
る。
他端がＰＭＯＳトランジスタ１１１のソースおよびＰＭ
ＯＳトランジスタ１１２のソースにそれぞれ接続されて
いる。本実施の形態では、電源ＶDDは３．３ボルトとす
る。
【００２７】出力線１４０はＰＭＯＳトランジスタ１１
１のドレインとＮＭＯＳトランジスタ１２１のドレイン
との接続点に接続されＰＭＯＳ差動回路１００の差動出
力を出力する。
１のドレインとＮＭＯＳトランジスタ１２１のドレイン
との接続点に接続されＰＭＯＳ差動回路１００の差動出
力を出力する。
【００２８】ＮＭＯＳ差動回路２００は、ＰＭＯＳトラ
ンジスタ２１１、ＰＭＯＳトランジスタ２１２、ＮＭＯ
Ｓトランジスタ２２１、ＮＭＯＳトランジスタ２２２、
電流源２３０および出力線２４０を含む。
ンジスタ２１１、ＰＭＯＳトランジスタ２１２、ＮＭＯ
Ｓトランジスタ２２１、ＮＭＯＳトランジスタ２２２、
電流源２３０および出力線２４０を含む。
【００２９】ＰＭＯＳトランジスタ２１１は、ソースが
電源ＶDDの端子に、ドレインがＮＭＯＳトランジスタ２
２１のドレインにそれぞれ接続されている。
電源ＶDDの端子に、ドレインがＮＭＯＳトランジスタ２
２１のドレインにそれぞれ接続されている。
【００３０】ＰＭＯＳトランジスタ２１２は、ソースが
電源ＶDDの端子に、ゲートがＰＭＯＳトランジスタ２１
１のゲートに、ドレインがＰＭＯＳトランジスタ２１１
のゲートおよびＮＭＯＳトランジスタ２２２のドレイン
にそれぞれ接続されている。
電源ＶDDの端子に、ゲートがＰＭＯＳトランジスタ２１
１のゲートに、ドレインがＰＭＯＳトランジスタ２１１
のゲートおよびＮＭＯＳトランジスタ２２２のドレイン
にそれぞれ接続されている。
【００３１】ＮＭＯＳトランジスタ２２１は、ゲートが
入力端子１０に、ドレインがＰＭＯＳトランジスタ２１
１のドレインに、ソースが電流源２３０にそれぞれ接続
されている。
入力端子１０に、ドレインがＰＭＯＳトランジスタ２１
１のドレインに、ソースが電流源２３０にそれぞれ接続
されている。
【００３２】ＮＭＯＳトランジスタ２２２は、ゲートが
入力端子２０に、ドレインがＰＭＯＳトランジスタ２１
２のドレインに、ソースが電流源２３０にそれぞれ接続
されている。
入力端子２０に、ドレインがＰＭＯＳトランジスタ２１
２のドレインに、ソースが電流源２３０にそれぞれ接続
されている。
【００３３】電流源２３０は一端がＧＮＤ端子に、他端
がＮＭＯＳトランジスタ２２１のソースおよびＮＭＯＳ
トランジスタ２２２のソースにそれぞれ接続されてい
る。
がＮＭＯＳトランジスタ２２１のソースおよびＮＭＯＳ
トランジスタ２２２のソースにそれぞれ接続されてい
る。
【００３４】出力線２４０はＰＭＯＳトランジスタ２１
１のドレインとＮＭＯＳトランジスタ２２１のドレイン
との接続点に接続されＮＭＯＳ差動回路２００の差動出
力を出力する。
１のドレインとＮＭＯＳトランジスタ２２１のドレイン
との接続点に接続されＮＭＯＳ差動回路２００の差動出
力を出力する。
【００３５】バッファ回路３００は、ＰＭＯＳトランジ
スタ３１１、ＰＭＯＳトランジスタ３１２、ＮＭＯＳト
ランジスタ３２１およびＮＭＯＳトランジスタ３２２を
含む。
スタ３１１、ＰＭＯＳトランジスタ３１２、ＮＭＯＳト
ランジスタ３２１およびＮＭＯＳトランジスタ３２２を
含む。
【００３６】ＰＭＯＳトランジスタ３１１は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
【００３７】ＰＭＯＳトランジスタ３１２は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ソースがＰ
ＭＯＳトランジスタ３１１のドレインに、ドレインが出
力端子３０にそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ソースがＰ
ＭＯＳトランジスタ３１１のドレインに、ドレインが出
力端子３０にそれぞれ接続されている。
【００３８】ＮＭＯＳトランジスタ３２１は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
出力端子３０およびＰＭＯＳトランジスタ３１２のドレ
インにそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
出力端子３０およびＰＭＯＳトランジスタ３１２のドレ
インにそれぞれ接続されている。
【００３９】ＮＭＯＳトランジスタ３２２は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
ＮＭＯＳトランジスタ３２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
ＮＭＯＳトランジスタ３２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
【００４０】次に、本実施の形態の動作について説明す
る。
る。
【００４１】疑似ＥＣＬレベル信号のような電源ＶDDの
電圧に近い信号が入力端子１０に印可される場合、ＰＭ
ＯＳ差動回路１００の動作をＮＭＯＳ差動回路２００が
補う。
電圧に近い信号が入力端子１０に印可される場合、ＰＭ
ＯＳ差動回路１００の動作をＮＭＯＳ差動回路２００が
補う。
【００４２】ＧＴＬレベル信号のような基準電位ＧＮＤ
に近い信号が入力端子１０に印可される場合、ＮＭＯＳ
差動回路２００の動作をＰＭＯＳ差動回路１００が補
う。
に近い信号が入力端子１０に印可される場合、ＮＭＯＳ
差動回路２００の動作をＰＭＯＳ差動回路１００が補
う。
【００４３】ＣＭＯＳレベル信号のような電源ＶDDの電
圧と基準電位ＧＮＤとの間を振動する信号が入力端子１
０に印可される場合、参照電位は電源ＶDDの電圧の２分
の１近傍がほとんどであり、入力バッファとして用いら
れる半導体回路はＰＭＯＳ差動回路１００およびＮＭＯ
Ｓ差動回路２００の両方の特性を持つことが必要とな
る。本実施の形態では、参照電位は１．６５ボルトとす
る。
圧と基準電位ＧＮＤとの間を振動する信号が入力端子１
０に印可される場合、参照電位は電源ＶDDの電圧の２分
の１近傍がほとんどであり、入力バッファとして用いら
れる半導体回路はＰＭＯＳ差動回路１００およびＮＭＯ
Ｓ差動回路２００の両方の特性を持つことが必要とな
る。本実施の形態では、参照電位は１．６５ボルトとす
る。
【００４４】図１および２を参照すると、入力信号がＧ
ＮＤレベル（以下、ローレベルという）から電源ＶDDの
電圧（３．３ボルト）レベル（以下、ハイレベルとい
う）に立ち上がった場合、出力線１４０から出力される
ＰＭＯＳ差動回路１００の差動出力はローレベルに立ち
下がる。出力線２４０から出力されるＮＭＯＳ差動回路
２００の差動出力はハイレベルからハイレベルとローレ
ベルとの間の値に立ち下がる。バッファ回路３００のＰ
ＭＯＳトランジスタ３１１および３１２はオン状態とな
る。電源ＶDDの端子と出力端子３０との間に電流経路が
形成される。バッファ回路３００のＮＭＯＳトランジス
タ３２１は、出力線１４０からのローレベル信号がゲー
トに入力されるためオフ状態となる。このため電源ＶDD
の端子と出力端子３０との間に電流経路が形成されず、
貫通電流は流れない。出力端子３０からはハイレベルの
信号が出力される。
ＮＤレベル（以下、ローレベルという）から電源ＶDDの
電圧（３．３ボルト）レベル（以下、ハイレベルとい
う）に立ち上がった場合、出力線１４０から出力される
ＰＭＯＳ差動回路１００の差動出力はローレベルに立ち
下がる。出力線２４０から出力されるＮＭＯＳ差動回路
２００の差動出力はハイレベルからハイレベルとローレ
ベルとの間の値に立ち下がる。バッファ回路３００のＰ
ＭＯＳトランジスタ３１１および３１２はオン状態とな
る。電源ＶDDの端子と出力端子３０との間に電流経路が
形成される。バッファ回路３００のＮＭＯＳトランジス
タ３２１は、出力線１４０からのローレベル信号がゲー
トに入力されるためオフ状態となる。このため電源ＶDD
の端子と出力端子３０との間に電流経路が形成されず、
貫通電流は流れない。出力端子３０からはハイレベルの
信号が出力される。
【００４５】入力端子１０に印可される入力信号がハイ
レベルからローレベルに立ち下がった場合、出力線１４
０から出力されるＰＭＯＳ差動回路１００の差動出力は
ローレベルからローレベルとハイレベルとの間の値に立
ち上がる。出力線２４０から出力されるＮＭＯＳ差動回
路２００の差動出力はローレベルとハイレベルとの間の
値からハイレベルに立ち上がる。バッファ回路３００の
ＮＭＯＳトランジスタ３２１および３２２はオン状態と
なる。ＧＮＤと出力端子３０との間に電流経路が形成さ
れる。バッファ回路３００のＰＭＯＳトランジスタ３１
２は、出力線２４０からのハイレベル信号がゲートに入
力されるためオフ状態となる。このためＧＮＤと出力端
子３０との間に電流経路が形成されず、貫通電流は流れ
ない。出力端子３０からはロウレベルの信号が出力され
る。
レベルからローレベルに立ち下がった場合、出力線１４
０から出力されるＰＭＯＳ差動回路１００の差動出力は
ローレベルからローレベルとハイレベルとの間の値に立
ち上がる。出力線２４０から出力されるＮＭＯＳ差動回
路２００の差動出力はローレベルとハイレベルとの間の
値からハイレベルに立ち上がる。バッファ回路３００の
ＮＭＯＳトランジスタ３２１および３２２はオン状態と
なる。ＧＮＤと出力端子３０との間に電流経路が形成さ
れる。バッファ回路３００のＰＭＯＳトランジスタ３１
２は、出力線２４０からのハイレベル信号がゲートに入
力されるためオフ状態となる。このためＧＮＤと出力端
子３０との間に電流経路が形成されず、貫通電流は流れ
ない。出力端子３０からはロウレベルの信号が出力され
る。
【００４６】このように、本実施の形態では、ＰＭＯＳ
差動回路１００およびＮＭＯＳ差動回路２００の差動出
力に応じて、出力端子３０と電源ＶDDの端子との間に電
流径路が形成される場合にＧＮＤと出力端子３０との間
に電流径路を形成させないよう抑止し、出力端子３０と
ＧＮＤとの間に電流径路が形成される場合に電源ＶDDの
端子と出力端子３０との間の電流径路が形成されないよ
うに抑止するバッファ回路３００を設けたため、ＧＮＤ
と電源電位ＶDDとの間を振動するのＣＭＯＳレベル信号
が入力されたとき、ＧＮＤと電源電位ＶDDとの間を振動
するＣＭＯＳレベル信号を出力させることができる。
差動回路１００およびＮＭＯＳ差動回路２００の差動出
力に応じて、出力端子３０と電源ＶDDの端子との間に電
流径路が形成される場合にＧＮＤと出力端子３０との間
に電流径路を形成させないよう抑止し、出力端子３０と
ＧＮＤとの間に電流径路が形成される場合に電源ＶDDの
端子と出力端子３０との間の電流径路が形成されないよ
うに抑止するバッファ回路３００を設けたため、ＧＮＤ
と電源電位ＶDDとの間を振動するのＣＭＯＳレベル信号
が入力されたとき、ＧＮＤと電源電位ＶDDとの間を振動
するＣＭＯＳレベル信号を出力させることができる。
【００４７】次に、本発明の第２の実施の形態につい
て、図面を参照して詳細に説明する。この第２の実施の
形態の特徴はバッファ回路の構成にある。
て、図面を参照して詳細に説明する。この第２の実施の
形態の特徴はバッファ回路の構成にある。
【００４８】図３を参照すると、バッファ回路4００
は、ＰＭＯＳトランジスタ４１１、ＰＭＯＳトランジス
タ４１２、ＮＭＯＳトランジスタ４２１およびＮＭＯＳ
トランジスタ４２２を含む。
は、ＰＭＯＳトランジスタ４１１、ＰＭＯＳトランジス
タ４１２、ＮＭＯＳトランジスタ４２１およびＮＭＯＳ
トランジスタ４２２を含む。
【００４９】ＰＭＯＳトランジスタ４１１は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
【００５０】ＰＭＯＳトランジスタ４１２は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ソースがＰ
ＭＯＳトランジスタ４１１のドレインに、ドレインが出
力端子４０にそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ソースがＰ
ＭＯＳトランジスタ４１１のドレインに、ドレインが出
力端子４０にそれぞれ接続されている。
【００５１】ＮＭＯＳトランジスタ４２１は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
出力端子４０およびＰＭＯＳトランジスタ４１２のドレ
インにそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
出力端子４０およびＰＭＯＳトランジスタ４１２のドレ
インにそれぞれ接続されている。
【００５２】ＮＭＯＳトランジスタ４２２は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
ＮＭＯＳトランジスタ４２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
ＮＭＯＳトランジスタ４２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
【００５３】次に、本発明の第３の実施の形態につい
て、図面を参照して詳細に説明する。この第３の実施の
形態の特徴はバッファ回路の構成にある。
て、図面を参照して詳細に説明する。この第３の実施の
形態の特徴はバッファ回路の構成にある。
【００５４】図４を参照すると、バッファ回路５００
は、ＰＭＯＳトランジスタ５１１、ＰＭＯＳトランジス
タ５１２、ＮＭＯＳトランジスタ５２１およびＮＭＯＳ
トランジスタ５２２を含む。
は、ＰＭＯＳトランジスタ５１１、ＰＭＯＳトランジス
タ５１２、ＮＭＯＳトランジスタ５２１およびＮＭＯＳ
トランジスタ５２２を含む。
【００５５】ＰＭＯＳトランジスタ５１１は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
【００５６】ＰＭＯＳトランジスタ５１２は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ソースがＰ
ＭＯＳトランジスタ５１１のドレインに、ドレインが出
力端子５０にそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ソースがＰ
ＭＯＳトランジスタ５１１のドレインに、ドレインが出
力端子５０にそれぞれ接続されている。
【００５７】ＮＭＯＳトランジスタ５２１は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
出力端子５０およびＰＭＯＳトランジスタ５１２のドレ
インにそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
出力端子５０およびＰＭＯＳトランジスタ５１２のドレ
インにそれぞれ接続されている。
【００５８】ＮＭＯＳトランジスタ５２２は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
ＮＭＯＳトランジスタ５２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
ＮＭＯＳトランジスタ５２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
【００５９】次に、本発明の第４の実施の形態につい
て、図面を参照して詳細に説明する。この第４の実施の
形態の特徴はバッファ回路の構成にある。
て、図面を参照して詳細に説明する。この第４の実施の
形態の特徴はバッファ回路の構成にある。
【００６０】図５を参照すると、バッファ回路６００
は、ＰＭＯＳトランジスタ６１１、ＰＭＯＳトランジス
タ６１２、ＮＭＯＳトランジスタ６２１およびＮＭＯＳ
トランジスタ６２２を含む。
は、ＰＭＯＳトランジスタ６１１、ＰＭＯＳトランジス
タ６１２、ＮＭＯＳトランジスタ６２１およびＮＭＯＳ
トランジスタ６２２を含む。
【００６１】ＰＭＯＳトランジスタ６１１は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ソースが電
源ＶDDの端子にそれぞれ接続されている。
【００６２】ＰＭＯＳトランジスタ６１２は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ソースがＰ
ＭＯＳトランジスタ６１１のドレインに、ドレインが出
力端子６０にそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ソースがＰ
ＭＯＳトランジスタ６１１のドレインに、ドレインが出
力端子６０にそれぞれ接続されている。
【００６３】ＮＭＯＳトランジスタ６２１は、ゲートが
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
出力端子６０およびＰＭＯＳトランジスタ６１２のドレ
インにそれぞれ接続されている。
ＮＭＯＳ差動回路２００の出力線２４０に、ドレインが
出力端子６０およびＰＭＯＳトランジスタ６１２のドレ
インにそれぞれ接続されている。
【００６４】ＮＭＯＳトランジスタ６２２は、ゲートが
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
ＮＭＯＳトランジスタ６２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
ＰＭＯＳ差動回路１００の出力線１４０に、ドレインが
ＮＭＯＳトランジスタ６２１のソースに、ソースがＧＮ
Ｄにそれぞれ接続されている。
【００６５】図６を参照すると、電流源１３０および２
３０の具体例が示される。
３０の具体例が示される。
【００６６】電流源１３１は抵抗素子からなる。抵抗素
子は回路が簡単で回路構成も小さくてすむが、電源変動
依存を受けやすい。
子は回路が簡単で回路構成も小さくてすむが、電源変動
依存を受けやすい。
【００６７】電流源１３２および１３３はそれぞれＮＭ
ＯＳトランジスタおよびＰＭＯＳトランジスタからな
る。これらは抵抗素子に比べプロセスが簡単である。
ＯＳトランジスタおよびＰＭＯＳトランジスタからな
る。これらは抵抗素子に比べプロセスが簡単である。
【００６８】
【発明の効果】以上の説明で明らかなように、本発明で
は、ＰＭＯＳ差動回路およびＮＭＯＳ差動回路のそれぞ
れの差動出力に応じて、出力端子と電源端子との間に電
流径路が形成される場合に基準電位の端子と出力端子と
の間に電流径路を形成させないよう抑止し、出力端子と
基準電位の端子との間に電流径路が形成される場合に電
源端子と出力端子との間の電流径路が形成されないよう
に抑止するバッファ回路を設けた。このため、基準電位
と電源電位との間を振動するＣＭＯＳレベル信号が入力
されたとき、基準電位と電源電位との間を振動するＣＭ
ＯＳレベル信号を出力させることができる。この結果、
本発明では、様々なレベルの信号を受信でき、消費電力
が小さく高速な半導体回路が得られる。
は、ＰＭＯＳ差動回路およびＮＭＯＳ差動回路のそれぞ
れの差動出力に応じて、出力端子と電源端子との間に電
流径路が形成される場合に基準電位の端子と出力端子と
の間に電流径路を形成させないよう抑止し、出力端子と
基準電位の端子との間に電流径路が形成される場合に電
源端子と出力端子との間の電流径路が形成されないよう
に抑止するバッファ回路を設けた。このため、基準電位
と電源電位との間を振動するＣＭＯＳレベル信号が入力
されたとき、基準電位と電源電位との間を振動するＣＭ
ＯＳレベル信号を出力させることができる。この結果、
本発明では、様々なレベルの信号を受信でき、消費電力
が小さく高速な半導体回路が得られる。
【図１】本発明の第１の実施の形態の回路図である。
【図２】本発明の第１の実施の形態の波形図である。
【図３】本発明の第２の実施の形態の回路図である。
【図４】本発明の第３の実施の形態の回路図である。
【図５】本発明の第４の実施の形態の回路図である。
【図６】本発明の電流源を示す図である。
【図７】従来の半導体回路を示す図である。
【図８】従来の半導体回路の波形図である。
１００ ＰＭＯＳ差動回路 ２００ ＮＭＯＳ差動回路 ３００ バッファ回路 １１１、１１２、２１１、２１２、３１１、３１２ Ｐ
ＭＯＳトランジスタ １２１、１２２、２２１、２２２、３２１、３２２ Ｎ
ＭＯＳトランジスタ
ＭＯＳトランジスタ １２１、１２２、２２１、２２２、３２１、３２２ Ｎ
ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 第１および第２の入力端子と、 一方の入力が前記第１の入力端子に接続され他方の入力
が前記第２の入力端子に接続され第１の差動出力を出力
するＰＭＯＳ差動回路と、 一方の入力が前記第１の入力端子に接続され他方の入力
が前記第２の入力端子に接続され第２の差動出力を出力
するＮＭＯＳ差動回路と、 第１および第２の電源端子と、 出力端子と、 前記第１または第２の差動出力に応じて、前記出力端子
と前記第１の電源端子との間に電流径路が形成される場
合に前記第２の電源端子と前記出力端子との間に電流径
路を形成させないよう抑止し、前記出力端子と前記第２
の電源端子との間に電流径路が形成される場合に前記第
１の電源端子と前記出力端子との間の電流径路が形成さ
れないように抑止する出力回路とを含むことを特徴とす
る半導体回路。 - 【請求項２】 前記出力回路は、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１の電源端子に接続された第１のＰ
ＭＯＳトランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ドレインが前記出力端子に接続された第
２のＰＭＯＳトランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記出力端子および前記第２のＰＭＯＳ
トランジスタのドレインに接続された第１のＮＭＯＳト
ランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ソースが前記第２の電源端子に接続され
た第２のＮＭＯＳトランジスタとを含むことを特徴とす
る請求項１記載の半導体回路。 - 【請求項３】 前記出力回路は、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１の電源端子に接続された第１のＰ
ＭＯＳトランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ドレインが前記出力端子に接続された第
２のＰＭＯＳトランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記出力端子および前記第２のＰＭＯＳ
トランジスタのドレインに接続された第１のＮＭＯＳト
ランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ソースが前記第２の電源端子に接続され
た第２のＮＭＯＳトランジスタとを含むことを特徴とす
る請求項１記載の半導体回路。 - 【請求項４】 前記出力回路は、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１の電源端子に接続された第１のＰ
ＭＯＳトランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ドレインが前記出力端子に接続された第
２のＰＭＯＳトランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記出力端子および前記第２のＰＭＯＳ
トランジスタのドレインに接続された第１のＮＭＯＳト
ランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ソースが前記第２の電源端子に接続され
た第２のＮＭＯＳトランジスタとを含むことを特徴とす
る請求項１記載の半導体回路。 - 【請求項５】 前記出力回路は、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１の電源端子に接続された第１のＰ
ＭＯＳトランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ドレインが前記出力端子に接続された第
２のＰＭＯＳトランジスタと、 前記ＮＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記出力端子および前記第２のＰＭＯＳ
トランジスタのドレインに接続された第１のＮＭＯＳト
ランジスタと、 前記ＰＭＯＳ差動回路の差動出力が制御端子に入力さ
れ、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ソースが前記第２の電源端子に接続され
た第２のＮＭＯＳトランジスタとを含むことを特徴とす
る請求項１記載の半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247061A JP3031313B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体回路 |
| US09/151,773 US6194920B1 (en) | 1997-09-11 | 1998-09-11 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247061A JP3031313B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188143A true JPH1188143A (ja) | 1999-03-30 |
| JP3031313B2 JP3031313B2 (ja) | 2000-04-10 |
Family
ID=17157848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247061A Expired - Fee Related JP3031313B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体回路 |
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| Country | Link |
|---|---|
| US (1) | US6194920B1 (ja) |
| JP (1) | JP3031313B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| JP2005102217A (ja) * | 2003-09-25 | 2005-04-14 | Samsung Electronics Co Ltd | 入力信号の入力キャパシタンスを減らせる入力バッファ |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
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