JPH0435414A - 出力回路 - Google Patents

出力回路

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JPH0435414A
JPH0435414A JP2139855A JP13985590A JPH0435414A JP H0435414 A JPH0435414 A JP H0435414A JP 2139855 A JP2139855 A JP 2139855A JP 13985590 A JP13985590 A JP 13985590A JP H0435414 A JPH0435414 A JP H0435414A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は出力回路に関し、特にＭＯ３半導体集積回路で
構成された出力回路に関する。
［従来の技術］ 二の種の出力回路は、入力側に接続された前段の回路か
らの出力信号を、出力側に接続された後段の回路に入力
する際に、後段の回路動作か前段の回路動作に悪影響を
及ぼさない様に、また、後段の回路で必要となる入力電
流が得られるように、電源からの電圧信号に変換するた
めに設けられるものである。
従来の出力回路を第２図に示す。
従来の出力回路は、インバーター回路２１と、ｐチャン
ネル型ＭＯＳトランジスタ２２（以下、単にトランジス
タ２２）と、ｎチャンネル型Ｍ○Ｓトランジスタ２３（
以下、単にトランジスタ２３）とを有している。
インバーター回路２１の入力端子は、入力部２４に接続
され、その出力端子はトランジスタ２２及び２３のゲー
ト端子に接続されている。
トランジスタ２２とトランジスタ２３のドレイン電極は
出力部２５に接続されており、トランジスタ２２のソー
ス電極は正電極ＶＤＤに、トランジスタ２３のソース電
極は負電極ｖＳＳに接続されている。
次に第２図の出力回路の動作を説明する。
入力部２４に入力される信号が論理“０”のとき、イン
バーター回路２１の出力は論理“１′である。トランジ
スタ２２はノーマリオン型であり、トランジスタ２３は
ノーマリオフ型であるから、トランジスタ２２はカット
オフ状態、トランジスタ２３はオン状態であって、出力
部２５には負電源ＶＳＳ、即ち、論理“０＃が与えられ
る。
入力部２４に入力される信号が論理“１°に変わると、
インバーター回路２１の出力は論理“０″に変わる。す
ると、トランジスタ２２はオン状態、トランジスタ２３
はカットオフ状態となり、出力部２５には電圧ＶＤＤ、
即ち論理“１゛が与えられる。
この様にして、従来の出力回路は、入力信号に応答して
出力部に電源電圧を供給している。
［発明が解決しようとする課題］ しかしながら、従来の出力回路では、入力信号が変化し
たときに、ｐチャンネルＭＯ５型トランジスタと、ｎチ
ャンネルＭＯＳ型トランジスタとの双方がオン状態にな
る時間が存在する。このため、ｐチャンネルＭＯ３型ト
ランジスタとｎチャンネルＭＯＳ型トランジスタとを介
して、正電源と負電源との間に大電流が流れ、出力回路
の消費電力が増加するという問題点がある。
また、正電源と負電源との間に大電流が流れることによ
って、この電源に接続された他の電源線上にノイズが発
生し、これら電源線に接続された論理回路の誤動作を招
くという問題点もある。
本発明は、入力信号の変化に伴い正電源と負電源との間
に流れる電流を低減させることを目的とする。
［課題を解決するための手段］ 本発明によれば、入力部に入力された入力信号に応答し
て、電源電圧を出力部へ与える出力回路であって、第１
及び第２のインバーター回路と、ＮＡＮＤ回路と、ＮＯ
Ｒ回路と、所定のチャンネル幅の第１のｐチャンネル型
ＭＯＳトランジスタ及び第１のｎチャンネル型ＭＯＳト
ランジスタと、第２のｐチャンネル型ＭＯＳトランジス
タと、第２のｎチャンネル型ＭＯＳトランジスタとを有
し、前記入力部は前記第１のインバーター回路の入力端
子と、ＮＡＮＤ回路の第１の入力端子と、ＮＯＲ回路の
第１の入力端子とに接続され、前記第１のインバーター
回路の出力端子は前記第１のｐチャンネル型ＭＯ８トラ
ンジスタ及び前記第１のｎチャンネル型ＭＯＳトランジ
スタのゲート電極に接続され、前記第２のインバーター
回路の出力端子は前記ＮＡＮＤ回路の第２の入力端子及
び前記ＮＯＲ回路の第２の入力端子に接続され、前記Ｎ
ＡＮＤ回路の出力端子は前記第２のｎチャンネル型ＭＯ
Ｓトランジスタのゲート電極に接続され、前記ＮＯＲ回
路の出力端子は前記第２のｎチャンネル型ＭＯＳトラン
ジスタのゲート電極に接続され、前記第１及び第２のｎ
チャンネル型ＭＯＳトランジスタのドレイン電極と前記
第１及び第２のｎチャンネル型ＭＯＳトランジスタのド
レイン電極とは前記第２のインバーター回路の入力端子
に接続されると共に前記出力部に接続され、前記第１及
び第２のｐチャンネル型ＭＯＳｌ−ランジスタのソース
電極は正電源に、前記第１及び第２のｎチャンネル型Ｍ
Ｏ５Ｉ−ランジスタのソース電極は負電源に接続されて
いることを特徴とする出力回路が得られる。
また、本発明によれば、後段の回路の動作が前段の回路
の動作に悪影響を及ぼさないように、前記前段の回路と
前記後段の回路との間に挿入され、前記前段の回路から
入力信号を入力部で受け、出力部より出力信号を前記後
段の回路へ送出する出力回路であって、前記入力信号及
び前記出力信号の各々は論理“０°値と論理“１′値の
２つの状態をとる２値信号であり、 前記入力信号及び前記出力信号の状態変化時にみに駆動
される過渡期用出力回路と、 前記出力信号が安定したときに、該安定した出力信号を
保持するための安定期用出力回路とを有する出力回路が
得られる。
［実施例］ 以下に図面を参照して本発明の詳細な説明する。
第１図に本発明の実施例の回路図を示す。
第１図の出力回路は、第１及び第２のインバーター回路
１１．１２と、ＮＡＮＤ回路１３と、ＮＯＲ回路１４と
、第１及び第２のｐチャンネル型ＭＯＳトランジスタ１
５．１６と、第１及び第２のｎチャンネル型ＭＯＳトラ
ンジスタ１７．１８とを有している。そして、これらは
以下のように接続されている。
入力部１９には、第１のインバーター回路１１の入力端
子、ＮＡＮＤ回路１３の第１の入力端子、及びＮＯＲ回
路１４の第１の入力端子が接続されている。
第１のインバーター回路１１の出力端子は、第１のｎチ
ャンネル型ＭＯＳトランジスタ１５のゲート電極及び第
１のｎチャンネル型ＭＯ５Ｉ−ランジスタ１７のゲート
電極に接続されている。
ＮＡＮＤ回路１３の第２の入力端子、及びＮＯＲ回路１
４の第２の入力端子には、その入力端子が出力部２０に
接続されている第２のインバーター回路１２の入力端子
か接続されている。
ＮＡＮＤ回路１３の出力端子は、第２のｐチャンネル型
ＭＯＳトランジスタ１６のゲート電極に接続されている
。
前記ＮＯＲ回路の出力端子は、前記第２のｎチャンネル
型ＭＯＳトランジスタ１８のゲート電極に接続されてい
る。
第１及び第２のｎチャンネル型ＭＯＳトランジスタ１５
．１６のドレイン電極と、前記第１及び第２のｎチャン
ネル型ＭＯＳトランジスタ１７．１８のドレイン電極と
は出力部２０に接続されている。
前記第１及び第２のｎチャンネル型ＭＯＳトランジスタ
１５．１６のソース電極は正電源ＶＤＤに、前記第１及
び第２のｎチャンネル型ＭＯＳトランジスタ１７．１８
のソース電極は負電源に接続されている。
なお、第１のｐチャンネル型ＭＯＳトランジスタ］５及
び第１のｎチャンネル型ＭＯ５ｈランジスタ１７０チャ
ンネル幅は、双方がオン状態のときに、正電源ＶＤＤと
負電源ｖＳＳとの間に流れる貫通電流か所定の電流値以
上にならないような大きさに設定されている。また、第
２のｎチャンネル型ＭＯＳトランジスタ１６、第２のｎ
チャンネル型トランジスタ１８のチャンネル幅は、高駆
動能力を得るために、第１のｎチャンネル型ＭＯＳトラ
ンジスタ１５及び第１のｎチャンネル型ＭＯＳトランジ
スタ１７のチャンネル幅より大きいものか好ましい。
この出力回路では、第１のインバーター回路１１と、第
１のｎチャンネル型ＭＯＳトランジスタ１５と、第１の
ｎチャンネル型ＭＯＳトランジスタ１７とが、出力信号
が安定したときに、安定した出力信号を保持する安定期
用出力回路を構成している。また、第２のインバーター
回路１２、ＮＡＮＤ回路１３、ＮＯＲ回路１４、第２の
ｐチャンネル型ＭＯＳトランジスタ１６、及び、第２の
。チャンネル型ＭＯＳトランジスタ１８が、出力信号が
論理“０°から論理“１°へ、または、論理゛１°から
論理“０°へ変化するときに駆動される過渡期用出力回
路を構成している。
次に、この出力回路の動作を説明する。
入力部１９に与えられる入力信号が、論理“０゜のとき
、第１、第２のｐチャンネル型ＭＯ８トランジスタ１５
．１６、及び第２のｎチャンネル型ＭＯＳトランジスタ
１８はカットオフ状態、第１のｎチャンネル型ＭＯＳト
ランジスタ１７はオン状態である。従って、出力部２０
には第１のｎチャンネル型ＭＯＳトランジスタ１７を介
して論理“０°　（ＶＳＳ）が供給されている。
ここで、入力信号が論理“０°から論理“１゜へ変わる
と、第１のインバーター回路１１の出力は論理“１”か
ら論理“０”へ変わる。また、出力部２０は論理“０°
であるから、第２のインバーター回路１２の出力は論理
“１″であり、ＮＡＮＤ回路１３の出力も論理“１°か
ら論理“０′へ変わる。一方、ＮＯＲ回路１４の出力は
論理“０°のままである。
これにより、第１及び第２のｎチャンネル型ＭＯＳトラ
ンジスタ１５．１６はオン状態になり、第１のｎチャン
ネル型ＭＯＳトランジスタ１７はカットオフ状態になる
。また、第２のｎチャンネル型ＭＯＳトランジスタ１８
は、カットオフ状態のままである。これにより、出力部
２０に“１“（ＶＤＤ）が供給される。
なお、第２のｐチャンネル型ＭＯＳトランジスタ１６の
チャンネル幅は広く、出力部２０に大きな電流を供給す
ることができ、高駆動能力の出力回路を実現している。
ここで、第１及び第２のｐチャンネル型ＭＯＳトランジ
スタ１５．１６がオン状態になった時点で、第１のｎチ
ャンネル型ＭＯＳトランジスタ１７がカットオフ状態に
なっていない時間が存在する場合がある。このとき、正
電源ＶＤＤから負電源ｖＳＳへ、第１及び第２のｐチャ
ンネル型ＭＯＳトランジスタ１５．１６と、第１のｎチ
ャンネル型ＭＯＳトランジスタ１７を介して電流が流れ
てしまう。
しかし、本実施例では、第１のｎチャンネル型ＭｏＳト
ランジスタ１７のチャンネル幅は小さく、ドレイン・ソ
ース間には所定の電流値以上の電流は流れない。従って
、正電極ＶＤＤから負電極ＶＳＳへ大電流が流れること
はない。
続いて、出力部２０に論理“１”が与えられ、第２のイ
ンバーター回路１２のしきい値電圧を越えると出力は論
理“０°となる。これにより、ＮＡＮＤ回路１３の出力
は論理“１“になり、第２のｐチャンネル型ＭＯＳトラ
ンジスタ１６はカットオフ状態になる。即ち、出力部２
０では、第１のｐチャンネル型ＭＯＳトランジスタ１５
によってのみ、論理“１′が保持される。
次に、入力信号が論理“１”から論理“Ｏ゛に変わると
、第１のインバーター回路１１の出力は論理“１”にな
る。第２のインバーター回路１２の出力はいまだ論理“
０”であるのでＮ　Ａ’　Ｎ　Ｄ回路１３の出力は論理
“０”で変化せず、ＮＯＲ回路１４の出力は“１”に変
化する。
第１のインバーター回路１１の出力が論理“１”になる
と、第１のｐチャンネル型ＭＯ５Ｉ−ランジスタ１５は
カットオフ状態、第１０チセンネル型ＭＯＳトランジス
タ１７はオン状態へと変化する。
同時に、ＮＯＲ回路１４からの論理“１′が入力された
第２のｎチャンネル型ＭＯＳトランジスタ１８もオン状
態になる。
このときも、第１及び第２のｐチャンネル型ＭＯＳトラ
ンジスタ１７．１８がオンしたとき、第１のｐチャンネ
ル型ＭＯＳトランジスタ１５が依然オン状態のままの時
間が存在する。しかし、第１のｐチャンネル型ＭＯＳト
ランジスタ１５のチャンネル幅は小さく、そこに流れる
電流は所定の電流値に制限されるので、正電源ＶＤＤと
負電源ＶＳＳ間に大電流が流れるようなことはない。
次に、第１、第２のｎチャンネル型トランジスタ１７．
１８がオンし、第１のｐチャンネル型ＭＯＳトランジス
タがカットオフすると、出力部２０には論理“０”　（
ＶＳＳ）が与えられる。
出力部２０に論理“０”が与えられ、その電位が第２の
インバーター回路１２のしきい値を下回ると、第２のイ
ンバーター回路１２の出力は論理″１′となる。
第２のインバーター回路１２の出力が論理“１″になる
と、ＮＯＲ回路１４の出力が論理“０”になり、第２の
ｎチャンネル型ＭｏＳトランジスタ１８はカットオフ状
態になる。そして、第１のｎチャンネル型ＭＯＳトラン
ジスタ１７を介してのみ出力信号を論理“０°に保持す
る。
上述のように、本実施例ではチャンネル幅の小さいＭＯ
Ｓトランジスタと、チャンネル幅の大きいＭＯＳトラン
ジスタを組み合わせることて、出力信号が変化する際は
、チャンネル幅の大きいｋｉＯＳトランジスタが高駆動
能力を実現すると共に、正電源ＶＤＤと負電源ＶＳＳと
の間に流れる電流をチャンネル幅の小さいＭＯＳトラン
ジスタか低減する。
また、電源間の電流を低減したことｔこより、雑音の発
生、及び雑音による論理回路の誤動作を防止することが
できる。
［発明の効果コ 本発明によれば、入力部に第１のインバーター回路の入
力端子と、ＮＡＮＤ回路の第１の入力端子と、ＮＯＲ回
路の第１の入力端子とを接続し、第２のインバーター回
路の出力端子をＮＡＮＤ回路の第２の入力端子及びＮＯ
Ｒ回路の第２の入力端子に接続し、第１のインバーター
回路の出力端子を所定のチャンネル幅の第１のｎチャン
ネル型ＭＯＳトランジスタ及び第１のｎチャンネル型Ｍ
ＯＳトランジスタのゲート電極に接続し、ＮＡＮＤ回路
の出力端子を第２のｎチャンネル型ＭＯＳトランジスタ
のゲート電極に接続し、ＮＯＲ回路の出力端子を第２の
ｎチャンネル型ＭＯＳトランジスタのゲート電極に接続
し、第１及び第２のｎチャンネル型ＭＯＳトランジスタ
のドレイン電極と第１及び第２のｎチャンネル型ＭＯＳ
トランジスタのドレイン電極とを第２のインバーター回
路の入力端子に接続すると共に出力部に接続し、第１及
び第２のｐチャンネル型ＭＯＳトランジスタのソース電
極を正電源に、第１及び第２のｎチャンネル型ＭＯＳト
ランジスタのソース電極を負電源に接続して出力回路を
構成したことで、高駆動能力、低雑音、かつ低消費電力
を実現することができる。
【図面の簡単な説明】
第１図は本発明の出力回路の一実施例の回路図、第２図
は従来の出力回路の回路図である。 １１．１２．２１・・・インバーター回路、１３・・・
ＮＡＮＤ回路、１４・・・ＮＯＲ回路、１５，１６゜２
２・・・ｐチャンネル型ＭＯＳトランジスタ、１７゜１
８．２３・・・ｎチャンネル型ＭＯＳトランジスタ、１
９．２４・・・入力部、２０．２５・・・出力部。 第１図 ＤＤ ＯＯ 第２図 Ｄ０ ＼ｖｓｓ ｓｓ ｓｓ

Claims (1)

  1. 【特許請求の範囲】 １、入力部に入力された入力信号に応答して、電源電圧
    を出力部へ与える出力回路であって、第１及び第２のイ
    ンバーター回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、所
    定のチャンネル幅を有する第１のｐチャンネル型ＭＯＳ
    トランジスタ及び第１のｎチャンネル型ＭＯＳトランジ
    スタと、第２のｐチャンネル型ＭＯＳトランジスタと、
    第２のｎチャンネル型ＭＯＳトランジスタとを有し、前
    記入力部は前記第１のインバーター回路の入力端子と、
    ＮＡＮＤ回路の第１の入力端子と、ＮＯＲ回路の第１の
    入力端子とに接続され、 前記第１のインバーター回路の出力端子は前記第１のｐ
    チャンネル型ＭＯＳトランジスタ及び前記第１のｎチャ
    ンネル型ＭＯＳトランジスタのゲート電極に接続され、 前記第２のインバーター回路の出力端子は前記ＮＡＮＤ
    回路の第２の入力端子及び前記ＮＯＲ回路の第２の入力
    端子に接続され、 前記ＮＡＮＤ回路の出力端子は前記第２のｐチャンネル
    型ＭＯＳトランジスタのゲート電極に接続され、 前記ＮＯＲ回路の出力端子は前記第２のｎチャンネル型
    ＭＯＳトランジスタのゲート電極に接続され、 前記第１及び第２のｐチャンネル型ＭＯＳトランジスタ
    のドレイン電極と前記第１及び第２のｎチャンネル型Ｍ
    ＯＳトランジスタのドレイン電極とは前記第２のインバ
    ーター回路の入力端子に接続されると共に前記出力部に
    接続され、 前記第１及び第２のｐチャンネル型ＭＯＳトランジスタ
    のソース電極は正電源に、前記第１及び第２のｎチャン
    ネル型ＭＯＳトランジスタのソース電極は負電源に接続
    されている ことを特徴とする出力回路。 ２、後段の回路の動作が前段の回路の動作に悪影響を及
    ぼさないように、前記前段の回路と前記後段の回路との
    間に挿入され、前記前段の回路から入力信号を入力部で
    受け、出力部より出力信号を前記後段の回路へ送出する
    出力回路であって、前記入力信号及び前記出力信号の各
    々は論理“０”値と論理“１”値の２つの状態をとる２
    値信号であり、 前記入力信号及び前記出力信号の状態変化時にみに駆動
    される過渡期用出力回路と、 前記出力信号が安定したときに、該安定した出力信号を
    保持するための安定期用出力回路とを有する出力回路。 ３、前記安定期用出力回路は、 前記入力信号を反転して第１の反転信号を出力する第１
    のインバーター回路と、 前記第１の反転信号がゲート電極に供給され、ソース電
    極には正電源が接続され、ドレイン電極が前記出力部に
    接続された第１のｐチャンネル型ＭＯＳトランジスタと
    、 前記第１の反転信号がゲート電極に供給され、ソース電
    極には負電源が接続され、ドレイン電極が前記出力部に
    接続された第１のｎチャンネル型ＭＯＳトランジスタと
    を有し、 前記過渡期用出力回路は、 前記出力信号を反転して第２の反転信号を出力する第２
    のインバーター回路と、 前記入力信号と前記第２の反転信号とのＮＡＮＤ演算を
    行いＮＡＮＤ結果信号を出力するＮＡＮＤ回路と、 前記入力信号と前記第２の反転信号とのＮＯＲ演算を行
    いＮＯＲ結果信号を出力するＮＯＲ回路と、 前記ＮＡＮＤ結果信号がゲート電極に供給され、ソース
    電極には前記正電源が接続され、ドレイン電極が前記出
    力部に接続された第２のｐチャンネル型ＭＯＳトランジ
    スタと、 前記ＮＯＲ結果信号がゲート電極に供給され、ソース電
    極には前記負電源が接続印加され、ドレイン電極が前記
    出力部に接続された第２のｎチャンネル型ＭＯＳトラン
    ジスタとを有し、 前記第１のｐチャネル型ＭＯＳトランジスタと前記第１
    のｎチャネル型ＭＯＳトランジスタの各々は、前記入力
    信号の状態が変化することによって前記第１のｐチャネ
    ル型ＭＯＳトランジスタと前記第１のｎチャネル型ＭＯ
    Ｓトランジスタとが同時にオン状態になるときに前記正
    電源から前記負電源へ前記第１のｐチャネル型ＭＯＳト
    ランジスタと前記第１のｎチャネル型ＭＯＳトランジス
    タを介して流れる貫通電流が所定の電流値以下となるよ
    うなチャンネル幅をもつ ことを特徴とする請求項２記載の出力回路。
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