JPH0575437A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0575437A JPH0575437A JP23031291A JP23031291A JPH0575437A JP H0575437 A JPH0575437 A JP H0575437A JP 23031291 A JP23031291 A JP 23031291A JP 23031291 A JP23031291 A JP 23031291A JP H0575437 A JPH0575437 A JP H0575437A
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Abstract
(57)【要約】
【目的】差動回路部のコレクタ側に他の差動回路部を接
続して複数段構成としたＥＣＬゲート回路部を備えた半
導体集積回路に関し、ＥＣＬゲート回路部の定電流トラ
ンジスタを省略しても低電圧で安定して動作させること
ができることを目的とする。 【構成】入力差動回路部２５を構成するトランジスタＴ
１，Ｔ２のコレクタ端子にはトランジスタＴ３１，Ｔ３
２が接続され、各トランジスタＴ３１，Ｔ３２と出力回
路部５の各トランジスタＴ３３，Ｔ３４とで一対のカレ
ントミラー回路が構成される。ＴＦＦ回路３は抵抗Ｒ１
０，Ｒ１１を介してグランドＧＮＤに接続された差動回
路部２６，２７と、これらに接続された差動回路部２８
〜３１とを備え、差動回路部２６，２７のトランジスタ
Ｔ７，Ｔ８のベース端子には出力抵抗Ｒ５の出力信号を
印加し、トランジスタＴ６，Ｔ９のベース端子には出力
抵抗Ｒ４の出力信号を印加する。
続して複数段構成としたＥＣＬゲート回路部を備えた半
導体集積回路に関し、ＥＣＬゲート回路部の定電流トラ
ンジスタを省略しても低電圧で安定して動作させること
ができることを目的とする。 【構成】入力差動回路部２５を構成するトランジスタＴ
１，Ｔ２のコレクタ端子にはトランジスタＴ３１，Ｔ３
２が接続され、各トランジスタＴ３１，Ｔ３２と出力回
路部５の各トランジスタＴ３３，Ｔ３４とで一対のカレ
ントミラー回路が構成される。ＴＦＦ回路３は抵抗Ｒ１
０，Ｒ１１を介してグランドＧＮＤに接続された差動回
路部２６，２７と、これらに接続された差動回路部２８
〜３１とを備え、差動回路部２６，２７のトランジスタ
Ｔ７，Ｔ８のベース端子には出力抵抗Ｒ５の出力信号を
印加し、トランジスタＴ６，Ｔ９のベース端子には出力
抵抗Ｒ４の出力信号を印加する。
Description
【０００１】
【産業上の利用分野】本発明は差動回路部のコレクタ側
に他の差動回路部を接続して複数段構成としたＥＣＬゲ
ート回路部を備えた半導体集積回路に関する。
に他の差動回路部を接続して複数段構成としたＥＣＬゲ
ート回路部を備えた半導体集積回路に関する。
【０００２】近年、携帯電話等の移動体通信システムの
携帯性向上のため、システムを構成するＩＣの低電圧化
が求められている。そのため、低電圧でも動作可能なＥ
ＣＬ回路部を備えた半導体集積回路が必要である。
携帯性向上のため、システムを構成するＩＣの低電圧化
が求められている。そのため、低電圧でも動作可能なＥ
ＣＬ回路部を備えた半導体集積回路が必要である。
【０００３】
【従来の技術】従来の移動体通信システムで使用されて
いるプリスケーラ２０を図３に示す。このプリスケーラ
２０は高電源ＶCCとグランド（低電源）ＧＮＤとの間に
接続されたクロックドライバ回路２１と、ＥＣＬゲート
回路部としてのトグルフリップフロップ（以下、単にＴ
ＦＦという）回路２２とで構成されている。
いるプリスケーラ２０を図３に示す。このプリスケーラ
２０は高電源ＶCCとグランド（低電源）ＧＮＤとの間に
接続されたクロックドライバ回路２１と、ＥＣＬゲート
回路部としてのトグルフリップフロップ（以下、単にＴ
ＦＦという）回路２２とで構成されている。
【０００４】クロックドライバ回路２１は差動増幅回路
部２３と出力回路部２４とからなる。差動増幅回路部２
３の入力差動回路部２５はトランジスタＴ１，Ｔ２をエ
ミッタ結合して構成され、高電源ＶCCと各トランジスタ
Ｔ１，Ｔ２のコレクタ端子との間には抵抗Ｒ１，Ｒ２が
接続されている。入力差動回路部２５とグランドＧＮＤ
との間には定電流トランジスタＴ３及び抵抗Ｒ３からな
る定電流源が接続されている。トランジスタＴ１のベー
ス端子には入力信号ＩＮが印加され、トランジスタＴ２
のベース端子には基準電圧Ｖref が印加されている。
又、定電流トランジスタＴ３のベース端子には定電圧Ｖ
CSが印加されている。そして、クロックドライバ回路２
１は入力信号としてのクロック信号ＩＮと基準電圧Ｖre
f とに基づいて差動動作を行い、トランジスタＴ１，Ｔ
２のコレクタ端子から相補信号を出力するようになって
いる。
部２３と出力回路部２４とからなる。差動増幅回路部２
３の入力差動回路部２５はトランジスタＴ１，Ｔ２をエ
ミッタ結合して構成され、高電源ＶCCと各トランジスタ
Ｔ１，Ｔ２のコレクタ端子との間には抵抗Ｒ１，Ｒ２が
接続されている。入力差動回路部２５とグランドＧＮＤ
との間には定電流トランジスタＴ３及び抵抗Ｒ３からな
る定電流源が接続されている。トランジスタＴ１のベー
ス端子には入力信号ＩＮが印加され、トランジスタＴ２
のベース端子には基準電圧Ｖref が印加されている。
又、定電流トランジスタＴ３のベース端子には定電圧Ｖ
CSが印加されている。そして、クロックドライバ回路２
１は入力信号としてのクロック信号ＩＮと基準電圧Ｖre
f とに基づいて差動動作を行い、トランジスタＴ１，Ｔ
２のコレクタ端子から相補信号を出力するようになって
いる。
【０００５】出力回路部２４は各コレクタ端子が高電源
ＶCCに接続され各ベース端子がそれぞれ前記各トランジ
スタＴ１，Ｔ２のコレクタ端子に接続されたエミッタフ
ォロアトランジスタＴ４，Ｔ５と、エミッタフォロアト
ランジスタＴ４，Ｔ５とグランドＧＮＤとの間に接続さ
れた抵抗Ｒ４，Ｒ５とからなり、クロックドライバ回路
２１の相補信号をレベルシフトして出力するようになっ
ている。
ＶCCに接続され各ベース端子がそれぞれ前記各トランジ
スタＴ１，Ｔ２のコレクタ端子に接続されたエミッタフ
ォロアトランジスタＴ４，Ｔ５と、エミッタフォロアト
ランジスタＴ４，Ｔ５とグランドＧＮＤとの間に接続さ
れた抵抗Ｒ４，Ｒ５とからなり、クロックドライバ回路
２１の相補信号をレベルシフトして出力するようになっ
ている。
【０００６】ＴＦＦ回路２２の差動回路部２６，２７は
トランジスタＴ６，Ｔ７及びＴ８，Ｔ９をエミッタ結合
して構成され、各トランジスタＴ６〜Ｔ９のコレクタ端
子には各一対のトランジスタＴ１０及びＴ１１，Ｔ１２
及びＴ１３、Ｔ１４及びＴ１５、Ｔ１６及びＴ１７をエ
ミッタ結合して構成された差動回路部２８〜３１が接続
されている。トランジスタＴ１０，Ｔ１２のコレクタ端
子は抵抗Ｒ６を介して、トランジスタＴ１１，Ｔ１３の
コレクタ端子は抵抗Ｒ７を介して、トランジスタＴ１４
及びＴ１６のコレクタ端子は抵抗Ｒ８を介して、更にト
ランジスタＴ１５及びＴ１７のコレクタ端子は抵抗Ｒ９
を介してそれぞれ高電源ＶCCに接続されている。又、差
動回路部２６とグランドＧＮＤとの間には定電流トラン
ジスタＴ１８及び抵抗Ｒ１０からなる定電流源が接続さ
れ、差動回路部２７とグランドＧＮＤとの間には定電流
トランジスタＴ１９及び抵抗Ｒ１１からなる定電流源が
接続されている。
トランジスタＴ６，Ｔ７及びＴ８，Ｔ９をエミッタ結合
して構成され、各トランジスタＴ６〜Ｔ９のコレクタ端
子には各一対のトランジスタＴ１０及びＴ１１，Ｔ１２
及びＴ１３、Ｔ１４及びＴ１５、Ｔ１６及びＴ１７をエ
ミッタ結合して構成された差動回路部２８〜３１が接続
されている。トランジスタＴ１０，Ｔ１２のコレクタ端
子は抵抗Ｒ６を介して、トランジスタＴ１１，Ｔ１３の
コレクタ端子は抵抗Ｒ７を介して、トランジスタＴ１４
及びＴ１６のコレクタ端子は抵抗Ｒ８を介して、更にト
ランジスタＴ１５及びＴ１７のコレクタ端子は抵抗Ｒ９
を介してそれぞれ高電源ＶCCに接続されている。又、差
動回路部２６とグランドＧＮＤとの間には定電流トラン
ジスタＴ１８及び抵抗Ｒ１０からなる定電流源が接続さ
れ、差動回路部２７とグランドＧＮＤとの間には定電流
トランジスタＴ１９及び抵抗Ｒ１１からなる定電流源が
接続されている。
【０００７】トランジスタＴ７，Ｔ８のベース端子には
前記トランジスタＴ４の出力信号が印加され、トランジ
スタＴ６，Ｔ９のベース端子には前記トランジスタＴ５
の出力信号が印加されている。トランジスタＴ１３，Ｔ
１５のベース端子は抵抗Ｒ６に、トランジスタＴ１２，
Ｔ１４のベース端子は抵抗Ｒ７に、トランジスタＴ１
１，Ｔ１６のベース端子は抵抗Ｒ９にそれぞれ接続さ
れ、トランジスタＴ１０，Ｔ１７のベース端子は抵抗Ｒ
８に接続されている。又、定電流トランジスタＴ１８，
Ｔ１９のベース端子には前記定電圧ＶCSが印加されてい
る。
前記トランジスタＴ４の出力信号が印加され、トランジ
スタＴ６，Ｔ９のベース端子には前記トランジスタＴ５
の出力信号が印加されている。トランジスタＴ１３，Ｔ
１５のベース端子は抵抗Ｒ６に、トランジスタＴ１２，
Ｔ１４のベース端子は抵抗Ｒ７に、トランジスタＴ１
１，Ｔ１６のベース端子は抵抗Ｒ９にそれぞれ接続さ
れ、トランジスタＴ１０，Ｔ１７のベース端子は抵抗Ｒ
８に接続されている。又、定電流トランジスタＴ１８，
Ｔ１９のベース端子には前記定電圧ＶCSが印加されてい
る。
【０００８】エミッタフォロアトランジスタＴ２０，Ｔ
２１の各コレクタ端子は高電源ＶCCに接続され、各ベー
ス端子はそれぞれトランジスタＴ１６，１７のコレクタ
端子に接続されている。エミッタフォロアトランジスタ
Ｔ２０，Ｔ２１とグランドＧＮＤとの間にはそれぞれ定
電流トランジスタＴ２２と抵抗Ｒ１２、及び定電流トラ
ンジスタＴ２３と抵抗Ｒ１３とからなる定電流源が接続
され、各トランジスタＴ２０，Ｔ２１のエミッタ端子に
は出力端子バーＱ，Ｑが接続されている。
２１の各コレクタ端子は高電源ＶCCに接続され、各ベー
ス端子はそれぞれトランジスタＴ１６，１７のコレクタ
端子に接続されている。エミッタフォロアトランジスタ
Ｔ２０，Ｔ２１とグランドＧＮＤとの間にはそれぞれ定
電流トランジスタＴ２２と抵抗Ｒ１２、及び定電流トラ
ンジスタＴ２３と抵抗Ｒ１３とからなる定電流源が接続
され、各トランジスタＴ２０，Ｔ２１のエミッタ端子に
は出力端子バーＱ，Ｑが接続されている。
【０００９】さて、上記のように構成されたプリスケー
ラ２０において、トランジスタＴ１にＨレベルの入力信
号ＩＮが与えられると、トランジスタＴ１がオンしトラ
ンジスタＴ２がオフしてノードａ，ｂのレベルはＬ，Ｈ
となり、トランジスタＴ４がオフ、トランジスタＴ５が
オンしてノードｃがＬレベル、ノードｄがＨレベルとな
る。このとき、ノードｅをＨレベル、ノードｆをＬレベ
ルとすると、ＴＦＦ２２のトランジスタＴ１０，Ｔ１
７，Ｔ６，Ｔ９がオン状態となり、トランジスタＴ１
１，Ｔ１６，Ｔ７，Ｔ８がオフ状態となる。これによ
り、ノードｇ，ｈのレベルはＬ，Ｈとなり、トランジス
タＴ１３，Ｔ１５はオフ状態となりトランジスタＴ１
２，Ｔ１４はオン状態となる。従って、出力端子Ｑ，バ
ーＱのレベルはＬ，Ｈとなる。
ラ２０において、トランジスタＴ１にＨレベルの入力信
号ＩＮが与えられると、トランジスタＴ１がオンしトラ
ンジスタＴ２がオフしてノードａ，ｂのレベルはＬ，Ｈ
となり、トランジスタＴ４がオフ、トランジスタＴ５が
オンしてノードｃがＬレベル、ノードｄがＨレベルとな
る。このとき、ノードｅをＨレベル、ノードｆをＬレベ
ルとすると、ＴＦＦ２２のトランジスタＴ１０，Ｔ１
７，Ｔ６，Ｔ９がオン状態となり、トランジスタＴ１
１，Ｔ１６，Ｔ７，Ｔ８がオフ状態となる。これによ
り、ノードｇ，ｈのレベルはＬ，Ｈとなり、トランジス
タＴ１３，Ｔ１５はオフ状態となりトランジスタＴ１
２，Ｔ１４はオン状態となる。従って、出力端子Ｑ，バ
ーＱのレベルはＬ，Ｈとなる。
【００１０】次に、トランジスタＴ１の入力信号ＩＮの
レベルがＬレベルに切り換わると、トランジスタＴ１が
オフしトランジスタＴ２がオンしてノードａ，ｂのレベ
ルはＨ，Ｌとなり、トランジスタＴ４がオン、トランジ
スタＴ５がオフしてノードｃがＨレベル、ノードｄがＬ
レベルとなる。これにより、トランジスタＴ６，Ｔ９は
オフ状態となりトランジスタＴ７，Ｔ８はオン状態とな
り、トランジスタＴ１２，Ｔ７及びトランジスタＴ１
４，Ｔ８を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルがＬ，Ｈに切り換わりトランジスタ
Ｔ１１，Ｔ１６がオン状態となりトランジスタＴ１０，
Ｔ１７がオフ状態となる。従って、出力端子Ｑ，バーＱ
のレベルはＨ，Ｌに切り換わる。
レベルがＬレベルに切り換わると、トランジスタＴ１が
オフしトランジスタＴ２がオンしてノードａ，ｂのレベ
ルはＨ，Ｌとなり、トランジスタＴ４がオン、トランジ
スタＴ５がオフしてノードｃがＨレベル、ノードｄがＬ
レベルとなる。これにより、トランジスタＴ６，Ｔ９は
オフ状態となりトランジスタＴ７，Ｔ８はオン状態とな
り、トランジスタＴ１２，Ｔ７及びトランジスタＴ１
４，Ｔ８を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルがＬ，Ｈに切り換わりトランジスタ
Ｔ１１，Ｔ１６がオン状態となりトランジスタＴ１０，
Ｔ１７がオフ状態となる。従って、出力端子Ｑ，バーＱ
のレベルはＨ，Ｌに切り換わる。
【００１１】この後、トランジスタＴ１の入力信号ＩＮ
のレベルがＨレベルに切り換わると、トランジスタＴ１
がオンしトランジスタＴ２がオフしてノードａ，ｂのレ
ベルがＬ，Ｈとなり、トランジスタＴ４がオフ、トラン
ジスタＴ５がオンしてノードｃがＬレベル、ノードｄが
Ｈレベルとなる。これにより、トランジスタＴ６，Ｔ９
はオン状態となりトランジスタＴ７，Ｔ８はオフ状態と
なり、トランジスタＴ１１，Ｔ６及びトランジスタＴ１
６，Ｔ９を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルはＬ，Ｈに保持され、出力端子Ｑ，
バーＱのレベルはＨ，Ｌに保持される。又、このとき、
ノードｇ，ｈのレベルがＨ，ＬとなってトランジスタＴ
１２，Ｔ１４がオフ状態となりトランジスタＴ１３，Ｔ
１５がオン状態となる。
のレベルがＨレベルに切り換わると、トランジスタＴ１
がオンしトランジスタＴ２がオフしてノードａ，ｂのレ
ベルがＬ，Ｈとなり、トランジスタＴ４がオフ、トラン
ジスタＴ５がオンしてノードｃがＬレベル、ノードｄが
Ｈレベルとなる。これにより、トランジスタＴ６，Ｔ９
はオン状態となりトランジスタＴ７，Ｔ８はオフ状態と
なり、トランジスタＴ１１，Ｔ６及びトランジスタＴ１
６，Ｔ９を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルはＬ，Ｈに保持され、出力端子Ｑ，
バーＱのレベルはＨ，Ｌに保持される。又、このとき、
ノードｇ，ｈのレベルがＨ，ＬとなってトランジスタＴ
１２，Ｔ１４がオフ状態となりトランジスタＴ１３，Ｔ
１５がオン状態となる。
【００１２】次に、トランジスタＴ１の入力信号ＩＮの
レベルがＬレベルに切り換わると、トランジスタＴ１が
オフしトランジスタＴ２がオンしてノードａ，ｂのレベ
ルはＨ，Ｌとなり、トランジスタＴ４がオン、トランジ
スタＴ５がオフしてノードｃがＨレベル、ノードｄがＬ
レベルとなる。これにより、トランジスタＴ６，Ｔ９は
オフ状態となりトランジスタＴ７，Ｔ８はオン状態とな
り、トランジスタＴ１３，Ｔ７及びトランジスタＴ１
５，Ｔ８を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルがＨ，Ｌに切り換わりトランジスタ
Ｔ１１，Ｔ１６がオフ状態となりトランジスタＴ１０，
Ｔ１７がオン状態となる。従って、出力端子Ｑ，バーＱ
のレベルはＬ，Ｈに切り換わる。
レベルがＬレベルに切り換わると、トランジスタＴ１が
オフしトランジスタＴ２がオンしてノードａ，ｂのレベ
ルはＨ，Ｌとなり、トランジスタＴ４がオン、トランジ
スタＴ５がオフしてノードｃがＨレベル、ノードｄがＬ
レベルとなる。これにより、トランジスタＴ６，Ｔ９は
オフ状態となりトランジスタＴ７，Ｔ８はオン状態とな
り、トランジスタＴ１３，Ｔ７及びトランジスタＴ１
５，Ｔ８を介してそれぞれ電流が流れる。このため、ノ
ードｅ，ｆのレベルがＨ，Ｌに切り換わりトランジスタ
Ｔ１１，Ｔ１６がオフ状態となりトランジスタＴ１０，
Ｔ１７がオン状態となる。従って、出力端子Ｑ，バーＱ
のレベルはＬ，Ｈに切り換わる。
【００１３】
【発明が解決しようとする課題】しかしながら、図３に
示すプリスケーラ２０のＴＦＦ回路２０では差動回路部
２７〜３１を正常に動作させるために定電流トランジス
タＴ１８，Ｔ１９を使用しているためトランジスタの段
数が３段となっている。従って、プリスケーラ２０を正
常に動作させるためには、高電源ＶCCとグランドＧＮＤ
との電位差を少なくとも各段のトランジスタのベース・
エミッタ間電圧の合計以上に設定しなければならず、低
電圧での動作が困難であり、これにより携帯性の向上を
図ることができないという問題がある。
示すプリスケーラ２０のＴＦＦ回路２０では差動回路部
２７〜３１を正常に動作させるために定電流トランジス
タＴ１８，Ｔ１９を使用しているためトランジスタの段
数が３段となっている。従って、プリスケーラ２０を正
常に動作させるためには、高電源ＶCCとグランドＧＮＤ
との電位差を少なくとも各段のトランジスタのベース・
エミッタ間電圧の合計以上に設定しなければならず、低
電圧での動作が困難であり、これにより携帯性の向上を
図ることができないという問題がある。
【００１４】上記問題を解決するため、図４に示すよう
にＴＦＦ回路２２における定電流トランジスタＴ１８，
Ｔ１９等を取り除き、差動回路部２６，２７とグランド
ＧＮＤとを抵抗Ｒ１０，Ｒ１１を介して接続することに
より、低電圧での動作を可能にすることが考えられる。
にＴＦＦ回路２２における定電流トランジスタＴ１８，
Ｔ１９等を取り除き、差動回路部２６，２７とグランド
ＧＮＤとを抵抗Ｒ１０，Ｒ１１を介して接続することに
より、低電圧での動作を可能にすることが考えられる。
【００１５】しかしながら、図４に示すプリスケーラ２
０では、高電源ＶCCが変動するとノードａ，ｂの電圧レ
ベルが変動し、これに伴ってノードｃ，ｄの電圧レベル
も変動する。即ち、抵抗Ｒ１，Ｒ２の抵抗値をＲａ、入
力差動回路部２５の差動動作時に抵抗Ｒ１，Ｒ２に流れ
る電流をＩａとし、トランジスタＴ４，Ｔ５のベース・
エミッタ間電圧をＶBE1 とすると、ノードｃ又はｄの電
圧レベルＶ１は、
０では、高電源ＶCCが変動するとノードａ，ｂの電圧レ
ベルが変動し、これに伴ってノードｃ，ｄの電圧レベル
も変動する。即ち、抵抗Ｒ１，Ｒ２の抵抗値をＲａ、入
力差動回路部２５の差動動作時に抵抗Ｒ１，Ｒ２に流れ
る電流をＩａとし、トランジスタＴ４，Ｔ５のベース・
エミッタ間電圧をＶBE1 とすると、ノードｃ又はｄの電
圧レベルＶ１は、
【００１６】
【数１】
【００１７】となる。従って、抵抗Ｒ１０，Ｒ１１の抵
抗値をＲｂとし、トランジスタＴ６，Ｔ７のベース・エ
ミッタ間電圧をＶBE2 とすると、抵抗Ｒ１０又はＲ１１
に流れる電流Ｉｂは、
抗値をＲｂとし、トランジスタＴ６，Ｔ７のベース・エ
ミッタ間電圧をＶBE2 とすると、抵抗Ｒ１０又はＲ１１
に流れる電流Ｉｂは、
【００１８】
【数２】
【００１９】となり、抵抗Ｒ１０又はＲ１１に流れる電
流Ｉｂも電源ＶCCの変動によって変動してしまい、動作
が不安定になるという問題がある。本発明は上記問題点
を解決するためになされたものであって、ＥＣＬゲート
回路部の定電流トランジスタを省略しても低電圧で安定
して動作させることができることを目的とする。
流Ｉｂも電源ＶCCの変動によって変動してしまい、動作
が不安定になるという問題がある。本発明は上記問題点
を解決するためになされたものであって、ＥＣＬゲート
回路部の定電流トランジスタを省略しても低電圧で安定
して動作させることができることを目的とする。
【００２０】
【課題を解決するための手段】本発明は上記目的を達成
するため、第１及び第２のトランジスタにて構成された
入力差動回路部と、第１及び第２のトランジスタにそれ
ぞれ接続された第３及び第４のトランジスタと、第３及
び第４のトランジスタに接続された第１及び第２の出力
抵抗とからなり、第１及び第２のトランジスタの差動動
作に基づいて第１及び第２の出力抵抗にて発生される相
補信号を出力する出力回路部とからなる入力バッファ回
路部と、各一対のトランジスタにて構成される差動回路
部のコレクタ側に他の差動回路部を接続して複数段構成
にされるとともに、最下段の差動回路部に定電流源とし
て作用する抵抗が接続され、出力回路部の相補信号を最
下段の差動回路部を構成する一対のトランジスタのベー
ス端子に入力するようにしたＥＣＬゲート回路部とを備
えた半導体集積回路であって、入力差動回路部の第１及
び第２のトランジスタのコレクタ端子にそれぞれ第５及
び第６のトランジスタを接続し、第５のトランジスタと
前記第３のトランジスタ、及び第６のトランジスタと前
記第４のトランジスタとでそれぞれカレントミラー回路
を構成した。
するため、第１及び第２のトランジスタにて構成された
入力差動回路部と、第１及び第２のトランジスタにそれ
ぞれ接続された第３及び第４のトランジスタと、第３及
び第４のトランジスタに接続された第１及び第２の出力
抵抗とからなり、第１及び第２のトランジスタの差動動
作に基づいて第１及び第２の出力抵抗にて発生される相
補信号を出力する出力回路部とからなる入力バッファ回
路部と、各一対のトランジスタにて構成される差動回路
部のコレクタ側に他の差動回路部を接続して複数段構成
にされるとともに、最下段の差動回路部に定電流源とし
て作用する抵抗が接続され、出力回路部の相補信号を最
下段の差動回路部を構成する一対のトランジスタのベー
ス端子に入力するようにしたＥＣＬゲート回路部とを備
えた半導体集積回路であって、入力差動回路部の第１及
び第２のトランジスタのコレクタ端子にそれぞれ第５及
び第６のトランジスタを接続し、第５のトランジスタと
前記第３のトランジスタ、及び第６のトランジスタと前
記第４のトランジスタとでそれぞれカレントミラー回路
を構成した。
【００２１】
【作用】第５のトランジスタと第３のトランジスタ、及
び第６のトランジスタと第４のトランジスタとでそれぞ
れカレントミラー回路を構成しているので、電源電圧の
変動と無関係に入力差動回路部の差動動作に基づいて第
５又は第６のトランジスタに流れる電流は定電流とな
り、この定電流に比例した定電流が第３又は第４のトラ
ンジスタに流れる。そして、この定電流に基づいて第１
又は第２の出力抵抗に定電圧が発生されて、最下段の差
動回路部を構成する一対のトランジスタのベース端子に
入力される。
び第６のトランジスタと第４のトランジスタとでそれぞ
れカレントミラー回路を構成しているので、電源電圧の
変動と無関係に入力差動回路部の差動動作に基づいて第
５又は第６のトランジスタに流れる電流は定電流とな
り、この定電流に比例した定電流が第３又は第４のトラ
ンジスタに流れる。そして、この定電流に基づいて第１
又は第２の出力抵抗に定電圧が発生されて、最下段の差
動回路部を構成する一対のトランジスタのベース端子に
入力される。
【００２２】従って、ＥＣＬゲート回路部の電流、即
ち、最下段の差動回路部に接続された抵抗に流れる電流
は定電流となって安定した動作が可能となるとともに、
最下段の差動回路部に対して定電流トランジスタを接続
しなくて済み、定電流トランジスタを必要としない分だ
け低電圧での動作が可能となる。
ち、最下段の差動回路部に接続された抵抗に流れる電流
は定電流となって安定した動作が可能となるとともに、
最下段の差動回路部に対して定電流トランジスタを接続
しなくて済み、定電流トランジスタを必要としない分だ
け低電圧での動作が可能となる。
【００２３】
【実施例】以下、本発明を通信システムに使用されるプ
リスケーラに具体化した一実施例を図１に従って説明す
る。
リスケーラに具体化した一実施例を図１に従って説明す
る。
【００２４】尚、説明の便宜上、図３と同様の構成につ
いては同一の符号を付してその説明を一部省略する。プ
リスケーラ１は高電源ＶCCとグランドＧＮＤとの間に接
続されたクロックドライバ回路２と、ＥＣＬゲート回路
部としての１つのＴＦＦ回路３とで構成され、高周波数
信号を１／２に分周するようになっている。
いては同一の符号を付してその説明を一部省略する。プ
リスケーラ１は高電源ＶCCとグランドＧＮＤとの間に接
続されたクロックドライバ回路２と、ＥＣＬゲート回路
部としての１つのＴＦＦ回路３とで構成され、高周波数
信号を１／２に分周するようになっている。
【００２５】クロックドライバ回路２は差動増幅回路部
４と出力回路部５とからなり、差動増幅回路部４はトラ
ンジスタＴ１，Ｔ２をエミッタ結合した入力差動回路部
２５と、高電源ＶCCと各トランジスタＴ１，Ｔ２のコレ
クタ端子との間に接続され、ベース端子及びコレクタ端
子を接続したＰＮＰトランジスタＴ３１，Ｔ３２と、入
力差動回路部２５とグランドＧＮＤとの間に接続された
抵抗Ｒ３とからなる。
４と出力回路部５とからなり、差動増幅回路部４はトラ
ンジスタＴ１，Ｔ２をエミッタ結合した入力差動回路部
２５と、高電源ＶCCと各トランジスタＴ１，Ｔ２のコレ
クタ端子との間に接続され、ベース端子及びコレクタ端
子を接続したＰＮＰトランジスタＴ３１，Ｔ３２と、入
力差動回路部２５とグランドＧＮＤとの間に接続された
抵抗Ｒ３とからなる。
【００２６】出力回路部５は各エミッタ端子が高電源Ｖ
CCに接続され各ベース端子がそれぞれ前記各トランジス
タＴ１，Ｔ２のコレクタ端子に接続されたＰＮＰトラン
ジスタＴ３３，Ｔ３４と、各トランジスタＴ３３，Ｔ３
４のコレクタ端子とグランドＧＮＤとの間に接続された
抵抗Ｒ４，Ｒ５とからなる。従って、ＰＮＰトランジス
タＴ３３とＴ３１、Ｔ３４とＴ３２とでそれぞれカレン
トミラー回路が構成されている。
CCに接続され各ベース端子がそれぞれ前記各トランジス
タＴ１，Ｔ２のコレクタ端子に接続されたＰＮＰトラン
ジスタＴ３３，Ｔ３４と、各トランジスタＴ３３，Ｔ３
４のコレクタ端子とグランドＧＮＤとの間に接続された
抵抗Ｒ４，Ｒ５とからなる。従って、ＰＮＰトランジス
タＴ３３とＴ３１、Ｔ３４とＴ３２とでそれぞれカレン
トミラー回路が構成されている。
【００２７】又、ＴＦＦ回路３は差動回路部２６，２７
とグランドＧＮＤとが抵抗Ｒ１０，Ｒ１１を介して接続
されるとともに、エミッタフォロアトランジスタＴ２
０，Ｔ２１とグランドＧＮＤとの間にはそれぞれ抵抗Ｒ
１２，抵抗Ｒ１３が接続されており、他の構成は図３に
示す従来のプリスケーラと同様である。
とグランドＧＮＤとが抵抗Ｒ１０，Ｒ１１を介して接続
されるとともに、エミッタフォロアトランジスタＴ２
０，Ｔ２１とグランドＧＮＤとの間にはそれぞれ抵抗Ｒ
１２，抵抗Ｒ１３が接続されており、他の構成は図３に
示す従来のプリスケーラと同様である。
【００２８】従って、上記のように構成されたプリスケ
ーラ１において、例えばトランジスタＴ１にＨレベルの
入力信号ＩＮが与えられると、トランジスタＴ１がオン
しトランジスタＴ２がオフしてノードａ，ｂのレベルは
Ｌ，Ｈとなり、トランジスタＴ４がオフ、トランジスタ
Ｔ５がオンしてノードｃがＬレベル、ノードｄがＨレベ
ルとなる。又、トランジスタＴ１にＬレベルの入力信号
ＩＮが与えられると、トランジスタＴ１がオフしトラン
ジスタＴ２がオンしてノードａ，ｂのレベルはＨ，Ｌと
なり、トランジスタＴ４がオン、トランジスタＴ５がオ
フしてノードｃがＨレベル、ノードｄがＬレベルとな
る。
ーラ１において、例えばトランジスタＴ１にＨレベルの
入力信号ＩＮが与えられると、トランジスタＴ１がオン
しトランジスタＴ２がオフしてノードａ，ｂのレベルは
Ｌ，Ｈとなり、トランジスタＴ４がオフ、トランジスタ
Ｔ５がオンしてノードｃがＬレベル、ノードｄがＨレベ
ルとなる。又、トランジスタＴ１にＬレベルの入力信号
ＩＮが与えられると、トランジスタＴ１がオフしトラン
ジスタＴ２がオンしてノードａ，ｂのレベルはＨ，Ｌと
なり、トランジスタＴ４がオン、トランジスタＴ５がオ
フしてノードｃがＨレベル、ノードｄがＬレベルとな
る。
【００２９】そして、ノードｃ，ｄの電圧レベルに基づ
き、ＥＣＬゲート回路部３は前記ＥＣＬ回路部２２と同
様に動作する。このとき、ＰＮＰトランジスタＴ３３と
Ｔ３１、Ｔ３４とＴ３２とでそれぞれカレントミラー回
路が構成されているので、抵抗Ｒ４又はＲ５に流れる電
流Ｉｄは抵抗Ｒ３に流れる電流Ｉｃと等しくなる。電流
Ｉｃは高電源ＶCCの影響を受けない基準電圧Ｖref によ
って決まるため定電流となり、電流Ｉｄも定電流とな
る。即ち、抵抗Ｒ３の抵抗値をＲｃ、トランジスタＴ２
のベース・エミッタ間電圧をＶBEθとすると、
き、ＥＣＬゲート回路部３は前記ＥＣＬ回路部２２と同
様に動作する。このとき、ＰＮＰトランジスタＴ３３と
Ｔ３１、Ｔ３４とＴ３２とでそれぞれカレントミラー回
路が構成されているので、抵抗Ｒ４又はＲ５に流れる電
流Ｉｄは抵抗Ｒ３に流れる電流Ｉｃと等しくなる。電流
Ｉｃは高電源ＶCCの影響を受けない基準電圧Ｖref によ
って決まるため定電流となり、電流Ｉｄも定電流とな
る。即ち、抵抗Ｒ３の抵抗値をＲｃ、トランジスタＴ２
のベース・エミッタ間電圧をＶBEθとすると、
【００３０】
【数３】
【００３１】となる。この定電流Ｉｄによって抵抗Ｒ４
又はＲ５で発生される電圧、即ち、ノードｃ又はｄにお
けるＨレベルの電圧レベルＶ２は、抵抗Ｒ４又はＲ５の
抵抗値をＲｄとすると、
又はＲ５で発生される電圧、即ち、ノードｃ又はｄにお
けるＨレベルの電圧レベルＶ２は、抵抗Ｒ４又はＲ５の
抵抗値をＲｄとすると、
【００３２】
【数４】
【００３３】となり、高電源ＶCCの影響を受けない定電
圧となる。これにより、ＥＣＬゲート回路部３の抵抗Ｒ
１０，Ｒ１１に流れる電流Ｉｅは、抵抗Ｒ１０，Ｒ１１
の抵抗値をＲｅとすると、
圧となる。これにより、ＥＣＬゲート回路部３の抵抗Ｒ
１０，Ｒ１１に流れる電流Ｉｅは、抵抗Ｒ１０，Ｒ１１
の抵抗値をＲｅとすると、
【００３４】
【数５】
【００３５】となり、高電源ＶCCの影響を受けない定電
流となる。従って、ＥＣＬゲート回路部３の最下段の差
動回路部２６，２７に対して定電流トランジスタを接続
しなくてもＥＣＬゲート回路部３を安定して動作させる
ことができるとともに、定電流トランジスタを必要とし
ない分だけ低電圧で動作させることができ、よってプリ
スケーラ１の小型化が可能になり、携帯電話等の移動体
通信システムの小型化を図ることができる。
流となる。従って、ＥＣＬゲート回路部３の最下段の差
動回路部２６，２７に対して定電流トランジスタを接続
しなくてもＥＣＬゲート回路部３を安定して動作させる
ことができるとともに、定電流トランジスタを必要とし
ない分だけ低電圧で動作させることができ、よってプリ
スケーラ１の小型化が可能になり、携帯電話等の移動体
通信システムの小型化を図ることができる。
【００３６】図２は別のプリスケーラ１０を示し、この
プリスケーラ１０では差動増幅回路部４のトランジスタ
Ｔ１，Ｔ２のコレクタ端子と高電源ＶCCとの間に接続さ
れる第５及び第６のトランジスタとしてＰＭＯＳトラン
ジスタＴ３５，Ｔ３６を用いるとともに、出力回路部５
の第３及び第４のトランジスタとしてＰＭＯＳトランジ
スタＴ３５，Ｔ３６トランジスタを用い、ＰＭＯＳトラ
ンジスタＴ３５とＴ３７、Ｔ３６とＴ３８とでそれぞれ
カレントミラー回路を構成している点において上記実施
例と異なっている。
プリスケーラ１０では差動増幅回路部４のトランジスタ
Ｔ１，Ｔ２のコレクタ端子と高電源ＶCCとの間に接続さ
れる第５及び第６のトランジスタとしてＰＭＯＳトラン
ジスタＴ３５，Ｔ３６を用いるとともに、出力回路部５
の第３及び第４のトランジスタとしてＰＭＯＳトランジ
スタＴ３５，Ｔ３６トランジスタを用い、ＰＭＯＳトラ
ンジスタＴ３５とＴ３７、Ｔ３６とＴ３８とでそれぞれ
カレントミラー回路を構成している点において上記実施
例と異なっている。
【００３７】このプリスケーラ１０は上記実施例のプリ
スケーラ１と同様の作用効果があり、動作周波数はプリ
スケーラ１と比較して若干低くなるものの、バイＣＭＯ
Ｓ構成としているので消費電力を低減することができ
る。
スケーラ１と同様の作用効果があり、動作周波数はプリ
スケーラ１と比較して若干低くなるものの、バイＣＭＯ
Ｓ構成としているので消費電力を低減することができ
る。
【００３８】尚、上記各プリスケーラ１，１０ではＴＦ
Ｆ回路３を１つのみ備えて構成したが、ＴＦＦ回路３を
ｎ個接続してプリスケーラを構成することにより、高周
波数信号を１／２n に分周するようにしてもよい。
Ｆ回路３を１つのみ備えて構成したが、ＴＦＦ回路３を
ｎ個接続してプリスケーラを構成することにより、高周
波数信号を１／２n に分周するようにしてもよい。
【００３９】又、上記各実施例ではＥＣＬゲート回路部
３を差動回路部２６，２７と、差動回路部２６，２７を
構成する各トランジスタＴ６〜Ｔ９のコレクタ端子に接
続した差動回路部２６〜３１との２段構成としたトグル
フリップフロップについて述べたが、トグルフリップフ
ロップに限定されるものではなく、例えば各差動回路部
２８を構成する各トランジスタのコレクタ端子にそれぞ
れ差動回路部を接続して３段構成のＥＣＬゲート回路部
としてもよい。この場合には、差動増幅回路部４におけ
るトランジスタＴ３１，Ｔ３２と高電源ＶCCとの間、又
は差動増幅回路部１２におけるトランジスタＴ３５，Ｔ
３６と高電源ＶCCとの間にそれぞれダイオードを設けれ
ばよい。
３を差動回路部２６，２７と、差動回路部２６，２７を
構成する各トランジスタＴ６〜Ｔ９のコレクタ端子に接
続した差動回路部２６〜３１との２段構成としたトグル
フリップフロップについて述べたが、トグルフリップフ
ロップに限定されるものではなく、例えば各差動回路部
２８を構成する各トランジスタのコレクタ端子にそれぞ
れ差動回路部を接続して３段構成のＥＣＬゲート回路部
としてもよい。この場合には、差動増幅回路部４におけ
るトランジスタＴ３１，Ｔ３２と高電源ＶCCとの間、又
は差動増幅回路部１２におけるトランジスタＴ３５，Ｔ
３６と高電源ＶCCとの間にそれぞれダイオードを設けれ
ばよい。
【００４０】
【発明の効果】以上詳述したように本発明によれば、Ｅ
ＣＬゲート回路部の定電流トランジスタを省略しても低
電圧で安定して動作させることができる優れた効果があ
る。
ＣＬゲート回路部の定電流トランジスタを省略しても低
電圧で安定して動作させることができる優れた効果があ
る。
【図１】本発明をプリスケーラに具体化した一実施例を
示す電気回路図である。
示す電気回路図である。
【図２】プリスケーラの別の実施例を示す電気回路図で
ある。
ある。
【図３】従来のプリスケーラを示す電気回路図である。
【図４】従来のプリスケーラを示す電気回路図である。
１ プリスケーラ ２ 入力バッファ回路部 ３ ＥＣＬゲート回路部 ４ 差動増幅回路部 ５ 出力回路部 ２５ 入力差動回路部 ２６〜３１ 差動回路部 Ｒ４ 第１の出力抵抗 Ｒ５ 第２の出力抵抗 Ｒ１０，Ｒ１１ 抵抗 Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ Ｔ３１ 第５のトランジスタとしてのＰＮＰトランジス
タ Ｔ３２ 第６のトランジスタとしてのＰＮＰトランジス
タ Ｔ３３ 第３のトランジスタとしてのＰＮＰトランジス
タ Ｔ３４ 第４のトランジスタとしてのＰＮＰトランジス
タ Ｔ３５ 第５のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３６ 第６のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３７ 第３のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３８ 第４のトランジスタとしてのＰＭＯＳトランジ
スタ
タ Ｔ３２ 第６のトランジスタとしてのＰＮＰトランジス
タ Ｔ３３ 第３のトランジスタとしてのＰＮＰトランジス
タ Ｔ３４ 第４のトランジスタとしてのＰＮＰトランジス
タ Ｔ３５ 第５のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３６ 第６のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３７ 第３のトランジスタとしてのＰＭＯＳトランジ
スタ Ｔ３８ 第４のトランジスタとしてのＰＭＯＳトランジ
スタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 一美 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴイエルエスアイ株式会社内
Claims (2)
- 【請求項１】 第１及び第２のトランジスタ（Ｔ１，Ｔ
２）にて構成された入力差動回路部（２５）と、 第１及び第２のトランジスタ（Ｔ１，Ｔ２）にそれぞれ
接続された第３及び第４のトランジスタ（Ｔ３３，Ｔ３
４，Ｔ３７，Ｔ３８）と、第３及び第４のトランジスタ
（Ｔ３３，Ｔ３４，Ｔ３７，Ｔ３８）に接続された第１
及び第２の出力抵抗（Ｒ４，Ｒ５）とからなり、入力差
動回路部（２５）の差動動作に基づいて第１及び第２の
出力抵抗（Ｒ４，Ｒ５）にて発生される相補信号を出力
する出力回路部（５）とからなる入力バッファ回路部
（２）と、 各一対のトランジスタにて構成される差動回路部のコレ
クタ側に他の差動回路部を接続して複数段構成にされる
とともに、最下段の差動回路部（２６，２７）に定電流
源として作用する抵抗（Ｒ１０，Ｒ１１）が接続され、
出力回路部（５）の相補信号を最下段の差動回路部（２
６，２７）を構成する一対のトランジスタ（Ｔ６〜Ｔ
９）のベース端子に入力するようにしたＥＣＬゲート回
路部（３）とを備えた半導体集積回路であって、 入力差動回路部（２５）の第１及び第２のトランジスタ
（Ｔ１，Ｔ２）のコレクタ端子にそれぞれ第５及び第６
のトランジスタ（Ｔ３１，Ｔ３２，Ｔ３５，Ｔ３６）を
接続し、第５のトランジスタ（Ｔ３１，Ｔ３５）と前記
第３のトランジスタ（Ｔ３３，Ｔ３７）、及び第６のト
ランジスタ（Ｔ３２，Ｔ３６）と前記第４のトランジス
タ（Ｔ３４，Ｔ３８）とでそれぞれカレントミラー回路
を構成したことを特徴とする半導体集積回路。 - 【請求項２】 前記ＥＣＬゲート回路部（３）は差動回
路部を２段構成としたトグルフリップフロップであるこ
とを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23031291A JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23031291A JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575437A true JPH0575437A (ja) | 1993-03-26 |
Family
ID=16905864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23031291A Withdrawn JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
-
1991
- 1991-09-10 JP JP23031291A patent/JPH0575437A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |