JPH0575437A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0575437A JPH0575437A JP23031291A JP23031291A JPH0575437A JP H0575437 A JPH0575437 A JP H0575437A JP 23031291 A JP23031291 A JP 23031291A JP 23031291 A JP23031291 A JP 23031291A JP H0575437 A JPH0575437 A JP H0575437A
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- transistors
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Abstract
(57)【要約】
【目的】差動回路部のコレクタ側に他の差動回路部を接
続して複数段構成としたECLゲート回路部を備えた半
導体集積回路に関し、ECLゲート回路部の定電流トラ
ンジスタを省略しても低電圧で安定して動作させること
ができることを目的とする。 【構成】入力差動回路部25を構成するトランジスタT
1,T2のコレクタ端子にはトランジスタT31,T3
2が接続され、各トランジスタT31,T32と出力回
路部5の各トランジスタT33,T34とで一対のカレ
ントミラー回路が構成される。TFF回路3は抵抗R1
0,R11を介してグランドGNDに接続された差動回
路部26,27と、これらに接続された差動回路部28
〜31とを備え、差動回路部26,27のトランジスタ
T7,T8のベース端子には出力抵抗R5の出力信号を
印加し、トランジスタT6,T9のベース端子には出力
抵抗R4の出力信号を印加する。
続して複数段構成としたECLゲート回路部を備えた半
導体集積回路に関し、ECLゲート回路部の定電流トラ
ンジスタを省略しても低電圧で安定して動作させること
ができることを目的とする。 【構成】入力差動回路部25を構成するトランジスタT
1,T2のコレクタ端子にはトランジスタT31,T3
2が接続され、各トランジスタT31,T32と出力回
路部5の各トランジスタT33,T34とで一対のカレ
ントミラー回路が構成される。TFF回路3は抵抗R1
0,R11を介してグランドGNDに接続された差動回
路部26,27と、これらに接続された差動回路部28
〜31とを備え、差動回路部26,27のトランジスタ
T7,T8のベース端子には出力抵抗R5の出力信号を
印加し、トランジスタT6,T9のベース端子には出力
抵抗R4の出力信号を印加する。
Description
【0001】
【産業上の利用分野】本発明は差動回路部のコレクタ側
に他の差動回路部を接続して複数段構成としたECLゲ
ート回路部を備えた半導体集積回路に関する。
に他の差動回路部を接続して複数段構成としたECLゲ
ート回路部を備えた半導体集積回路に関する。
【0002】近年、携帯電話等の移動体通信システムの
携帯性向上のため、システムを構成するICの低電圧化
が求められている。そのため、低電圧でも動作可能なE
CL回路部を備えた半導体集積回路が必要である。
携帯性向上のため、システムを構成するICの低電圧化
が求められている。そのため、低電圧でも動作可能なE
CL回路部を備えた半導体集積回路が必要である。
【0003】
【従来の技術】従来の移動体通信システムで使用されて
いるプリスケーラ20を図3に示す。このプリスケーラ
20は高電源VCCとグランド(低電源)GNDとの間に
接続されたクロックドライバ回路21と、ECLゲート
回路部としてのトグルフリップフロップ(以下、単にT
FFという)回路22とで構成されている。
いるプリスケーラ20を図3に示す。このプリスケーラ
20は高電源VCCとグランド(低電源)GNDとの間に
接続されたクロックドライバ回路21と、ECLゲート
回路部としてのトグルフリップフロップ(以下、単にT
FFという)回路22とで構成されている。
【0004】クロックドライバ回路21は差動増幅回路
部23と出力回路部24とからなる。差動増幅回路部2
3の入力差動回路部25はトランジスタT1,T2をエ
ミッタ結合して構成され、高電源VCCと各トランジスタ
T1,T2のコレクタ端子との間には抵抗R1,R2が
接続されている。入力差動回路部25とグランドGND
との間には定電流トランジスタT3及び抵抗R3からな
る定電流源が接続されている。トランジスタT1のベー
ス端子には入力信号INが印加され、トランジスタT2
のベース端子には基準電圧Vref が印加されている。
又、定電流トランジスタT3のベース端子には定電圧V
CSが印加されている。そして、クロックドライバ回路2
1は入力信号としてのクロック信号INと基準電圧Vre
f とに基づいて差動動作を行い、トランジスタT1,T
2のコレクタ端子から相補信号を出力するようになって
いる。
部23と出力回路部24とからなる。差動増幅回路部2
3の入力差動回路部25はトランジスタT1,T2をエ
ミッタ結合して構成され、高電源VCCと各トランジスタ
T1,T2のコレクタ端子との間には抵抗R1,R2が
接続されている。入力差動回路部25とグランドGND
との間には定電流トランジスタT3及び抵抗R3からな
る定電流源が接続されている。トランジスタT1のベー
ス端子には入力信号INが印加され、トランジスタT2
のベース端子には基準電圧Vref が印加されている。
又、定電流トランジスタT3のベース端子には定電圧V
CSが印加されている。そして、クロックドライバ回路2
1は入力信号としてのクロック信号INと基準電圧Vre
f とに基づいて差動動作を行い、トランジスタT1,T
2のコレクタ端子から相補信号を出力するようになって
いる。
【0005】出力回路部24は各コレクタ端子が高電源
VCCに接続され各ベース端子がそれぞれ前記各トランジ
スタT1,T2のコレクタ端子に接続されたエミッタフ
ォロアトランジスタT4,T5と、エミッタフォロアト
ランジスタT4,T5とグランドGNDとの間に接続さ
れた抵抗R4,R5とからなり、クロックドライバ回路
21の相補信号をレベルシフトして出力するようになっ
ている。
VCCに接続され各ベース端子がそれぞれ前記各トランジ
スタT1,T2のコレクタ端子に接続されたエミッタフ
ォロアトランジスタT4,T5と、エミッタフォロアト
ランジスタT4,T5とグランドGNDとの間に接続さ
れた抵抗R4,R5とからなり、クロックドライバ回路
21の相補信号をレベルシフトして出力するようになっ
ている。
【0006】TFF回路22の差動回路部26,27は
トランジスタT6,T7及びT8,T9をエミッタ結合
して構成され、各トランジスタT6〜T9のコレクタ端
子には各一対のトランジスタT10及びT11,T12
及びT13、T14及びT15、T16及びT17をエ
ミッタ結合して構成された差動回路部28〜31が接続
されている。トランジスタT10,T12のコレクタ端
子は抵抗R6を介して、トランジスタT11,T13の
コレクタ端子は抵抗R7を介して、トランジスタT14
及びT16のコレクタ端子は抵抗R8を介して、更にト
ランジスタT15及びT17のコレクタ端子は抵抗R9
を介してそれぞれ高電源VCCに接続されている。又、差
動回路部26とグランドGNDとの間には定電流トラン
ジスタT18及び抵抗R10からなる定電流源が接続さ
れ、差動回路部27とグランドGNDとの間には定電流
トランジスタT19及び抵抗R11からなる定電流源が
接続されている。
トランジスタT6,T7及びT8,T9をエミッタ結合
して構成され、各トランジスタT6〜T9のコレクタ端
子には各一対のトランジスタT10及びT11,T12
及びT13、T14及びT15、T16及びT17をエ
ミッタ結合して構成された差動回路部28〜31が接続
されている。トランジスタT10,T12のコレクタ端
子は抵抗R6を介して、トランジスタT11,T13の
コレクタ端子は抵抗R7を介して、トランジスタT14
及びT16のコレクタ端子は抵抗R8を介して、更にト
ランジスタT15及びT17のコレクタ端子は抵抗R9
を介してそれぞれ高電源VCCに接続されている。又、差
動回路部26とグランドGNDとの間には定電流トラン
ジスタT18及び抵抗R10からなる定電流源が接続さ
れ、差動回路部27とグランドGNDとの間には定電流
トランジスタT19及び抵抗R11からなる定電流源が
接続されている。
【0007】トランジスタT7,T8のベース端子には
前記トランジスタT4の出力信号が印加され、トランジ
スタT6,T9のベース端子には前記トランジスタT5
の出力信号が印加されている。トランジスタT13,T
15のベース端子は抵抗R6に、トランジスタT12,
T14のベース端子は抵抗R7に、トランジスタT1
1,T16のベース端子は抵抗R9にそれぞれ接続さ
れ、トランジスタT10,T17のベース端子は抵抗R
8に接続されている。又、定電流トランジスタT18,
T19のベース端子には前記定電圧VCSが印加されてい
る。
前記トランジスタT4の出力信号が印加され、トランジ
スタT6,T9のベース端子には前記トランジスタT5
の出力信号が印加されている。トランジスタT13,T
15のベース端子は抵抗R6に、トランジスタT12,
T14のベース端子は抵抗R7に、トランジスタT1
1,T16のベース端子は抵抗R9にそれぞれ接続さ
れ、トランジスタT10,T17のベース端子は抵抗R
8に接続されている。又、定電流トランジスタT18,
T19のベース端子には前記定電圧VCSが印加されてい
る。
【0008】エミッタフォロアトランジスタT20,T
21の各コレクタ端子は高電源VCCに接続され、各ベー
ス端子はそれぞれトランジスタT16,17のコレクタ
端子に接続されている。エミッタフォロアトランジスタ
T20,T21とグランドGNDとの間にはそれぞれ定
電流トランジスタT22と抵抗R12、及び定電流トラ
ンジスタT23と抵抗R13とからなる定電流源が接続
され、各トランジスタT20,T21のエミッタ端子に
は出力端子バーQ,Qが接続されている。
21の各コレクタ端子は高電源VCCに接続され、各ベー
ス端子はそれぞれトランジスタT16,17のコレクタ
端子に接続されている。エミッタフォロアトランジスタ
T20,T21とグランドGNDとの間にはそれぞれ定
電流トランジスタT22と抵抗R12、及び定電流トラ
ンジスタT23と抵抗R13とからなる定電流源が接続
され、各トランジスタT20,T21のエミッタ端子に
は出力端子バーQ,Qが接続されている。
【0009】さて、上記のように構成されたプリスケー
ラ20において、トランジスタT1にHレベルの入力信
号INが与えられると、トランジスタT1がオンしトラ
ンジスタT2がオフしてノードa,bのレベルはL,H
となり、トランジスタT4がオフ、トランジスタT5が
オンしてノードcがLレベル、ノードdがHレベルとな
る。このとき、ノードeをHレベル、ノードfをLレベ
ルとすると、TFF22のトランジスタT10,T1
7,T6,T9がオン状態となり、トランジスタT1
1,T16,T7,T8がオフ状態となる。これによ
り、ノードg,hのレベルはL,Hとなり、トランジス
タT13,T15はオフ状態となりトランジスタT1
2,T14はオン状態となる。従って、出力端子Q,バ
ーQのレベルはL,Hとなる。
ラ20において、トランジスタT1にHレベルの入力信
号INが与えられると、トランジスタT1がオンしトラ
ンジスタT2がオフしてノードa,bのレベルはL,H
となり、トランジスタT4がオフ、トランジスタT5が
オンしてノードcがLレベル、ノードdがHレベルとな
る。このとき、ノードeをHレベル、ノードfをLレベ
ルとすると、TFF22のトランジスタT10,T1
7,T6,T9がオン状態となり、トランジスタT1
1,T16,T7,T8がオフ状態となる。これによ
り、ノードg,hのレベルはL,Hとなり、トランジス
タT13,T15はオフ状態となりトランジスタT1
2,T14はオン状態となる。従って、出力端子Q,バ
ーQのレベルはL,Hとなる。
【0010】次に、トランジスタT1の入力信号INの
レベルがLレベルに切り換わると、トランジスタT1が
オフしトランジスタT2がオンしてノードa,bのレベ
ルはH,Lとなり、トランジスタT4がオン、トランジ
スタT5がオフしてノードcがHレベル、ノードdがL
レベルとなる。これにより、トランジスタT6,T9は
オフ状態となりトランジスタT7,T8はオン状態とな
り、トランジスタT12,T7及びトランジスタT1
4,T8を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルがL,Hに切り換わりトランジスタ
T11,T16がオン状態となりトランジスタT10,
T17がオフ状態となる。従って、出力端子Q,バーQ
のレベルはH,Lに切り換わる。
レベルがLレベルに切り換わると、トランジスタT1が
オフしトランジスタT2がオンしてノードa,bのレベ
ルはH,Lとなり、トランジスタT4がオン、トランジ
スタT5がオフしてノードcがHレベル、ノードdがL
レベルとなる。これにより、トランジスタT6,T9は
オフ状態となりトランジスタT7,T8はオン状態とな
り、トランジスタT12,T7及びトランジスタT1
4,T8を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルがL,Hに切り換わりトランジスタ
T11,T16がオン状態となりトランジスタT10,
T17がオフ状態となる。従って、出力端子Q,バーQ
のレベルはH,Lに切り換わる。
【0011】この後、トランジスタT1の入力信号IN
のレベルがHレベルに切り換わると、トランジスタT1
がオンしトランジスタT2がオフしてノードa,bのレ
ベルがL,Hとなり、トランジスタT4がオフ、トラン
ジスタT5がオンしてノードcがLレベル、ノードdが
Hレベルとなる。これにより、トランジスタT6,T9
はオン状態となりトランジスタT7,T8はオフ状態と
なり、トランジスタT11,T6及びトランジスタT1
6,T9を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルはL,Hに保持され、出力端子Q,
バーQのレベルはH,Lに保持される。又、このとき、
ノードg,hのレベルがH,LとなってトランジスタT
12,T14がオフ状態となりトランジスタT13,T
15がオン状態となる。
のレベルがHレベルに切り換わると、トランジスタT1
がオンしトランジスタT2がオフしてノードa,bのレ
ベルがL,Hとなり、トランジスタT4がオフ、トラン
ジスタT5がオンしてノードcがLレベル、ノードdが
Hレベルとなる。これにより、トランジスタT6,T9
はオン状態となりトランジスタT7,T8はオフ状態と
なり、トランジスタT11,T6及びトランジスタT1
6,T9を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルはL,Hに保持され、出力端子Q,
バーQのレベルはH,Lに保持される。又、このとき、
ノードg,hのレベルがH,LとなってトランジスタT
12,T14がオフ状態となりトランジスタT13,T
15がオン状態となる。
【0012】次に、トランジスタT1の入力信号INの
レベルがLレベルに切り換わると、トランジスタT1が
オフしトランジスタT2がオンしてノードa,bのレベ
ルはH,Lとなり、トランジスタT4がオン、トランジ
スタT5がオフしてノードcがHレベル、ノードdがL
レベルとなる。これにより、トランジスタT6,T9は
オフ状態となりトランジスタT7,T8はオン状態とな
り、トランジスタT13,T7及びトランジスタT1
5,T8を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルがH,Lに切り換わりトランジスタ
T11,T16がオフ状態となりトランジスタT10,
T17がオン状態となる。従って、出力端子Q,バーQ
のレベルはL,Hに切り換わる。
レベルがLレベルに切り換わると、トランジスタT1が
オフしトランジスタT2がオンしてノードa,bのレベ
ルはH,Lとなり、トランジスタT4がオン、トランジ
スタT5がオフしてノードcがHレベル、ノードdがL
レベルとなる。これにより、トランジスタT6,T9は
オフ状態となりトランジスタT7,T8はオン状態とな
り、トランジスタT13,T7及びトランジスタT1
5,T8を介してそれぞれ電流が流れる。このため、ノ
ードe,fのレベルがH,Lに切り換わりトランジスタ
T11,T16がオフ状態となりトランジスタT10,
T17がオン状態となる。従って、出力端子Q,バーQ
のレベルはL,Hに切り換わる。
【0013】
【発明が解決しようとする課題】しかしながら、図3に
示すプリスケーラ20のTFF回路20では差動回路部
27〜31を正常に動作させるために定電流トランジス
タT18,T19を使用しているためトランジスタの段
数が3段となっている。従って、プリスケーラ20を正
常に動作させるためには、高電源VCCとグランドGND
との電位差を少なくとも各段のトランジスタのベース・
エミッタ間電圧の合計以上に設定しなければならず、低
電圧での動作が困難であり、これにより携帯性の向上を
図ることができないという問題がある。
示すプリスケーラ20のTFF回路20では差動回路部
27〜31を正常に動作させるために定電流トランジス
タT18,T19を使用しているためトランジスタの段
数が3段となっている。従って、プリスケーラ20を正
常に動作させるためには、高電源VCCとグランドGND
との電位差を少なくとも各段のトランジスタのベース・
エミッタ間電圧の合計以上に設定しなければならず、低
電圧での動作が困難であり、これにより携帯性の向上を
図ることができないという問題がある。
【0014】上記問題を解決するため、図4に示すよう
にTFF回路22における定電流トランジスタT18,
T19等を取り除き、差動回路部26,27とグランド
GNDとを抵抗R10,R11を介して接続することに
より、低電圧での動作を可能にすることが考えられる。
にTFF回路22における定電流トランジスタT18,
T19等を取り除き、差動回路部26,27とグランド
GNDとを抵抗R10,R11を介して接続することに
より、低電圧での動作を可能にすることが考えられる。
【0015】しかしながら、図4に示すプリスケーラ2
0では、高電源VCCが変動するとノードa,bの電圧レ
ベルが変動し、これに伴ってノードc,dの電圧レベル
も変動する。即ち、抵抗R1,R2の抵抗値をRa、入
力差動回路部25の差動動作時に抵抗R1,R2に流れ
る電流をIaとし、トランジスタT4,T5のベース・
エミッタ間電圧をVBE1 とすると、ノードc又はdの電
圧レベルV1は、
0では、高電源VCCが変動するとノードa,bの電圧レ
ベルが変動し、これに伴ってノードc,dの電圧レベル
も変動する。即ち、抵抗R1,R2の抵抗値をRa、入
力差動回路部25の差動動作時に抵抗R1,R2に流れ
る電流をIaとし、トランジスタT4,T5のベース・
エミッタ間電圧をVBE1 とすると、ノードc又はdの電
圧レベルV1は、
【0016】
【数1】
【0017】となる。従って、抵抗R10,R11の抵
抗値をRbとし、トランジスタT6,T7のベース・エ
ミッタ間電圧をVBE2 とすると、抵抗R10又はR11
に流れる電流Ibは、
抗値をRbとし、トランジスタT6,T7のベース・エ
ミッタ間電圧をVBE2 とすると、抵抗R10又はR11
に流れる電流Ibは、
【0018】
【数2】
【0019】となり、抵抗R10又はR11に流れる電
流Ibも電源VCCの変動によって変動してしまい、動作
が不安定になるという問題がある。本発明は上記問題点
を解決するためになされたものであって、ECLゲート
回路部の定電流トランジスタを省略しても低電圧で安定
して動作させることができることを目的とする。
流Ibも電源VCCの変動によって変動してしまい、動作
が不安定になるという問題がある。本発明は上記問題点
を解決するためになされたものであって、ECLゲート
回路部の定電流トランジスタを省略しても低電圧で安定
して動作させることができることを目的とする。
【0020】
【課題を解決するための手段】本発明は上記目的を達成
するため、第1及び第2のトランジスタにて構成された
入力差動回路部と、第1及び第2のトランジスタにそれ
ぞれ接続された第3及び第4のトランジスタと、第3及
び第4のトランジスタに接続された第1及び第2の出力
抵抗とからなり、第1及び第2のトランジスタの差動動
作に基づいて第1及び第2の出力抵抗にて発生される相
補信号を出力する出力回路部とからなる入力バッファ回
路部と、各一対のトランジスタにて構成される差動回路
部のコレクタ側に他の差動回路部を接続して複数段構成
にされるとともに、最下段の差動回路部に定電流源とし
て作用する抵抗が接続され、出力回路部の相補信号を最
下段の差動回路部を構成する一対のトランジスタのベー
ス端子に入力するようにしたECLゲート回路部とを備
えた半導体集積回路であって、入力差動回路部の第1及
び第2のトランジスタのコレクタ端子にそれぞれ第5及
び第6のトランジスタを接続し、第5のトランジスタと
前記第3のトランジスタ、及び第6のトランジスタと前
記第4のトランジスタとでそれぞれカレントミラー回路
を構成した。
するため、第1及び第2のトランジスタにて構成された
入力差動回路部と、第1及び第2のトランジスタにそれ
ぞれ接続された第3及び第4のトランジスタと、第3及
び第4のトランジスタに接続された第1及び第2の出力
抵抗とからなり、第1及び第2のトランジスタの差動動
作に基づいて第1及び第2の出力抵抗にて発生される相
補信号を出力する出力回路部とからなる入力バッファ回
路部と、各一対のトランジスタにて構成される差動回路
部のコレクタ側に他の差動回路部を接続して複数段構成
にされるとともに、最下段の差動回路部に定電流源とし
て作用する抵抗が接続され、出力回路部の相補信号を最
下段の差動回路部を構成する一対のトランジスタのベー
ス端子に入力するようにしたECLゲート回路部とを備
えた半導体集積回路であって、入力差動回路部の第1及
び第2のトランジスタのコレクタ端子にそれぞれ第5及
び第6のトランジスタを接続し、第5のトランジスタと
前記第3のトランジスタ、及び第6のトランジスタと前
記第4のトランジスタとでそれぞれカレントミラー回路
を構成した。
【0021】
【作用】第5のトランジスタと第3のトランジスタ、及
び第6のトランジスタと第4のトランジスタとでそれぞ
れカレントミラー回路を構成しているので、電源電圧の
変動と無関係に入力差動回路部の差動動作に基づいて第
5又は第6のトランジスタに流れる電流は定電流とな
り、この定電流に比例した定電流が第3又は第4のトラ
ンジスタに流れる。そして、この定電流に基づいて第1
又は第2の出力抵抗に定電圧が発生されて、最下段の差
動回路部を構成する一対のトランジスタのベース端子に
入力される。
び第6のトランジスタと第4のトランジスタとでそれぞ
れカレントミラー回路を構成しているので、電源電圧の
変動と無関係に入力差動回路部の差動動作に基づいて第
5又は第6のトランジスタに流れる電流は定電流とな
り、この定電流に比例した定電流が第3又は第4のトラ
ンジスタに流れる。そして、この定電流に基づいて第1
又は第2の出力抵抗に定電圧が発生されて、最下段の差
動回路部を構成する一対のトランジスタのベース端子に
入力される。
【0022】従って、ECLゲート回路部の電流、即
ち、最下段の差動回路部に接続された抵抗に流れる電流
は定電流となって安定した動作が可能となるとともに、
最下段の差動回路部に対して定電流トランジスタを接続
しなくて済み、定電流トランジスタを必要としない分だ
け低電圧での動作が可能となる。
ち、最下段の差動回路部に接続された抵抗に流れる電流
は定電流となって安定した動作が可能となるとともに、
最下段の差動回路部に対して定電流トランジスタを接続
しなくて済み、定電流トランジスタを必要としない分だ
け低電圧での動作が可能となる。
【0023】
【実施例】以下、本発明を通信システムに使用されるプ
リスケーラに具体化した一実施例を図1に従って説明す
る。
リスケーラに具体化した一実施例を図1に従って説明す
る。
【0024】尚、説明の便宜上、図3と同様の構成につ
いては同一の符号を付してその説明を一部省略する。プ
リスケーラ1は高電源VCCとグランドGNDとの間に接
続されたクロックドライバ回路2と、ECLゲート回路
部としての1つのTFF回路3とで構成され、高周波数
信号を1/2に分周するようになっている。
いては同一の符号を付してその説明を一部省略する。プ
リスケーラ1は高電源VCCとグランドGNDとの間に接
続されたクロックドライバ回路2と、ECLゲート回路
部としての1つのTFF回路3とで構成され、高周波数
信号を1/2に分周するようになっている。
【0025】クロックドライバ回路2は差動増幅回路部
4と出力回路部5とからなり、差動増幅回路部4はトラ
ンジスタT1,T2をエミッタ結合した入力差動回路部
25と、高電源VCCと各トランジスタT1,T2のコレ
クタ端子との間に接続され、ベース端子及びコレクタ端
子を接続したPNPトランジスタT31,T32と、入
力差動回路部25とグランドGNDとの間に接続された
抵抗R3とからなる。
4と出力回路部5とからなり、差動増幅回路部4はトラ
ンジスタT1,T2をエミッタ結合した入力差動回路部
25と、高電源VCCと各トランジスタT1,T2のコレ
クタ端子との間に接続され、ベース端子及びコレクタ端
子を接続したPNPトランジスタT31,T32と、入
力差動回路部25とグランドGNDとの間に接続された
抵抗R3とからなる。
【0026】出力回路部5は各エミッタ端子が高電源V
CCに接続され各ベース端子がそれぞれ前記各トランジス
タT1,T2のコレクタ端子に接続されたPNPトラン
ジスタT33,T34と、各トランジスタT33,T3
4のコレクタ端子とグランドGNDとの間に接続された
抵抗R4,R5とからなる。従って、PNPトランジス
タT33とT31、T34とT32とでそれぞれカレン
トミラー回路が構成されている。
CCに接続され各ベース端子がそれぞれ前記各トランジス
タT1,T2のコレクタ端子に接続されたPNPトラン
ジスタT33,T34と、各トランジスタT33,T3
4のコレクタ端子とグランドGNDとの間に接続された
抵抗R4,R5とからなる。従って、PNPトランジス
タT33とT31、T34とT32とでそれぞれカレン
トミラー回路が構成されている。
【0027】又、TFF回路3は差動回路部26,27
とグランドGNDとが抵抗R10,R11を介して接続
されるとともに、エミッタフォロアトランジスタT2
0,T21とグランドGNDとの間にはそれぞれ抵抗R
12,抵抗R13が接続されており、他の構成は図3に
示す従来のプリスケーラと同様である。
とグランドGNDとが抵抗R10,R11を介して接続
されるとともに、エミッタフォロアトランジスタT2
0,T21とグランドGNDとの間にはそれぞれ抵抗R
12,抵抗R13が接続されており、他の構成は図3に
示す従来のプリスケーラと同様である。
【0028】従って、上記のように構成されたプリスケ
ーラ1において、例えばトランジスタT1にHレベルの
入力信号INが与えられると、トランジスタT1がオン
しトランジスタT2がオフしてノードa,bのレベルは
L,Hとなり、トランジスタT4がオフ、トランジスタ
T5がオンしてノードcがLレベル、ノードdがHレベ
ルとなる。又、トランジスタT1にLレベルの入力信号
INが与えられると、トランジスタT1がオフしトラン
ジスタT2がオンしてノードa,bのレベルはH,Lと
なり、トランジスタT4がオン、トランジスタT5がオ
フしてノードcがHレベル、ノードdがLレベルとな
る。
ーラ1において、例えばトランジスタT1にHレベルの
入力信号INが与えられると、トランジスタT1がオン
しトランジスタT2がオフしてノードa,bのレベルは
L,Hとなり、トランジスタT4がオフ、トランジスタ
T5がオンしてノードcがLレベル、ノードdがHレベ
ルとなる。又、トランジスタT1にLレベルの入力信号
INが与えられると、トランジスタT1がオフしトラン
ジスタT2がオンしてノードa,bのレベルはH,Lと
なり、トランジスタT4がオン、トランジスタT5がオ
フしてノードcがHレベル、ノードdがLレベルとな
る。
【0029】そして、ノードc,dの電圧レベルに基づ
き、ECLゲート回路部3は前記ECL回路部22と同
様に動作する。このとき、PNPトランジスタT33と
T31、T34とT32とでそれぞれカレントミラー回
路が構成されているので、抵抗R4又はR5に流れる電
流Idは抵抗R3に流れる電流Icと等しくなる。電流
Icは高電源VCCの影響を受けない基準電圧Vref によ
って決まるため定電流となり、電流Idも定電流とな
る。即ち、抵抗R3の抵抗値をRc、トランジスタT2
のベース・エミッタ間電圧をVBEθとすると、
き、ECLゲート回路部3は前記ECL回路部22と同
様に動作する。このとき、PNPトランジスタT33と
T31、T34とT32とでそれぞれカレントミラー回
路が構成されているので、抵抗R4又はR5に流れる電
流Idは抵抗R3に流れる電流Icと等しくなる。電流
Icは高電源VCCの影響を受けない基準電圧Vref によ
って決まるため定電流となり、電流Idも定電流とな
る。即ち、抵抗R3の抵抗値をRc、トランジスタT2
のベース・エミッタ間電圧をVBEθとすると、
【0030】
【数3】
【0031】となる。この定電流Idによって抵抗R4
又はR5で発生される電圧、即ち、ノードc又はdにお
けるHレベルの電圧レベルV2は、抵抗R4又はR5の
抵抗値をRdとすると、
又はR5で発生される電圧、即ち、ノードc又はdにお
けるHレベルの電圧レベルV2は、抵抗R4又はR5の
抵抗値をRdとすると、
【0032】
【数4】
【0033】となり、高電源VCCの影響を受けない定電
圧となる。これにより、ECLゲート回路部3の抵抗R
10,R11に流れる電流Ieは、抵抗R10,R11
の抵抗値をReとすると、
圧となる。これにより、ECLゲート回路部3の抵抗R
10,R11に流れる電流Ieは、抵抗R10,R11
の抵抗値をReとすると、
【0034】
【数5】
【0035】となり、高電源VCCの影響を受けない定電
流となる。従って、ECLゲート回路部3の最下段の差
動回路部26,27に対して定電流トランジスタを接続
しなくてもECLゲート回路部3を安定して動作させる
ことができるとともに、定電流トランジスタを必要とし
ない分だけ低電圧で動作させることができ、よってプリ
スケーラ1の小型化が可能になり、携帯電話等の移動体
通信システムの小型化を図ることができる。
流となる。従って、ECLゲート回路部3の最下段の差
動回路部26,27に対して定電流トランジスタを接続
しなくてもECLゲート回路部3を安定して動作させる
ことができるとともに、定電流トランジスタを必要とし
ない分だけ低電圧で動作させることができ、よってプリ
スケーラ1の小型化が可能になり、携帯電話等の移動体
通信システムの小型化を図ることができる。
【0036】図2は別のプリスケーラ10を示し、この
プリスケーラ10では差動増幅回路部4のトランジスタ
T1,T2のコレクタ端子と高電源VCCとの間に接続さ
れる第5及び第6のトランジスタとしてPMOSトラン
ジスタT35,T36を用いるとともに、出力回路部5
の第3及び第4のトランジスタとしてPMOSトランジ
スタT35,T36トランジスタを用い、PMOSトラ
ンジスタT35とT37、T36とT38とでそれぞれ
カレントミラー回路を構成している点において上記実施
例と異なっている。
プリスケーラ10では差動増幅回路部4のトランジスタ
T1,T2のコレクタ端子と高電源VCCとの間に接続さ
れる第5及び第6のトランジスタとしてPMOSトラン
ジスタT35,T36を用いるとともに、出力回路部5
の第3及び第4のトランジスタとしてPMOSトランジ
スタT35,T36トランジスタを用い、PMOSトラ
ンジスタT35とT37、T36とT38とでそれぞれ
カレントミラー回路を構成している点において上記実施
例と異なっている。
【0037】このプリスケーラ10は上記実施例のプリ
スケーラ1と同様の作用効果があり、動作周波数はプリ
スケーラ1と比較して若干低くなるものの、バイCMO
S構成としているので消費電力を低減することができ
る。
スケーラ1と同様の作用効果があり、動作周波数はプリ
スケーラ1と比較して若干低くなるものの、バイCMO
S構成としているので消費電力を低減することができ
る。
【0038】尚、上記各プリスケーラ1,10ではTF
F回路3を1つのみ備えて構成したが、TFF回路3を
n個接続してプリスケーラを構成することにより、高周
波数信号を1/2n に分周するようにしてもよい。
F回路3を1つのみ備えて構成したが、TFF回路3を
n個接続してプリスケーラを構成することにより、高周
波数信号を1/2n に分周するようにしてもよい。
【0039】又、上記各実施例ではECLゲート回路部
3を差動回路部26,27と、差動回路部26,27を
構成する各トランジスタT6〜T9のコレクタ端子に接
続した差動回路部26〜31との2段構成としたトグル
フリップフロップについて述べたが、トグルフリップフ
ロップに限定されるものではなく、例えば各差動回路部
28を構成する各トランジスタのコレクタ端子にそれぞ
れ差動回路部を接続して3段構成のECLゲート回路部
としてもよい。この場合には、差動増幅回路部4におけ
るトランジスタT31,T32と高電源VCCとの間、又
は差動増幅回路部12におけるトランジスタT35,T
36と高電源VCCとの間にそれぞれダイオードを設けれ
ばよい。
3を差動回路部26,27と、差動回路部26,27を
構成する各トランジスタT6〜T9のコレクタ端子に接
続した差動回路部26〜31との2段構成としたトグル
フリップフロップについて述べたが、トグルフリップフ
ロップに限定されるものではなく、例えば各差動回路部
28を構成する各トランジスタのコレクタ端子にそれぞ
れ差動回路部を接続して3段構成のECLゲート回路部
としてもよい。この場合には、差動増幅回路部4におけ
るトランジスタT31,T32と高電源VCCとの間、又
は差動増幅回路部12におけるトランジスタT35,T
36と高電源VCCとの間にそれぞれダイオードを設けれ
ばよい。
【0040】
【発明の効果】以上詳述したように本発明によれば、E
CLゲート回路部の定電流トランジスタを省略しても低
電圧で安定して動作させることができる優れた効果があ
る。
CLゲート回路部の定電流トランジスタを省略しても低
電圧で安定して動作させることができる優れた効果があ
る。
【図1】本発明をプリスケーラに具体化した一実施例を
示す電気回路図である。
示す電気回路図である。
【図2】プリスケーラの別の実施例を示す電気回路図で
ある。
ある。
【図3】従来のプリスケーラを示す電気回路図である。
【図4】従来のプリスケーラを示す電気回路図である。
1 プリスケーラ 2 入力バッファ回路部 3 ECLゲート回路部 4 差動増幅回路部 5 出力回路部 25 入力差動回路部 26〜31 差動回路部 R4 第1の出力抵抗 R5 第2の出力抵抗 R10,R11 抵抗 T1 第1のトランジスタ T2 第2のトランジスタ T31 第5のトランジスタとしてのPNPトランジス
タ T32 第6のトランジスタとしてのPNPトランジス
タ T33 第3のトランジスタとしてのPNPトランジス
タ T34 第4のトランジスタとしてのPNPトランジス
タ T35 第5のトランジスタとしてのPMOSトランジ
スタ T36 第6のトランジスタとしてのPMOSトランジ
スタ T37 第3のトランジスタとしてのPMOSトランジ
スタ T38 第4のトランジスタとしてのPMOSトランジ
スタ
タ T32 第6のトランジスタとしてのPNPトランジス
タ T33 第3のトランジスタとしてのPNPトランジス
タ T34 第4のトランジスタとしてのPNPトランジス
タ T35 第5のトランジスタとしてのPMOSトランジ
スタ T36 第6のトランジスタとしてのPMOSトランジ
スタ T37 第3のトランジスタとしてのPMOSトランジ
スタ T38 第4のトランジスタとしてのPMOSトランジ
スタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 一美 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴイエルエスアイ株式会社内
Claims (2)
- 【請求項1】 第1及び第2のトランジスタ(T1,T
2)にて構成された入力差動回路部(25)と、 第1及び第2のトランジスタ(T1,T2)にそれぞれ
接続された第3及び第4のトランジスタ(T33,T3
4,T37,T38)と、第3及び第4のトランジスタ
(T33,T34,T37,T38)に接続された第1
及び第2の出力抵抗(R4,R5)とからなり、入力差
動回路部(25)の差動動作に基づいて第1及び第2の
出力抵抗(R4,R5)にて発生される相補信号を出力
する出力回路部(5)とからなる入力バッファ回路部
(2)と、 各一対のトランジスタにて構成される差動回路部のコレ
クタ側に他の差動回路部を接続して複数段構成にされる
とともに、最下段の差動回路部(26,27)に定電流
源として作用する抵抗(R10,R11)が接続され、
出力回路部(5)の相補信号を最下段の差動回路部(2
6,27)を構成する一対のトランジスタ(T6〜T
9)のベース端子に入力するようにしたECLゲート回
路部(3)とを備えた半導体集積回路であって、 入力差動回路部(25)の第1及び第2のトランジスタ
(T1,T2)のコレクタ端子にそれぞれ第5及び第6
のトランジスタ(T31,T32,T35,T36)を
接続し、第5のトランジスタ(T31,T35)と前記
第3のトランジスタ(T33,T37)、及び第6のト
ランジスタ(T32,T36)と前記第4のトランジス
タ(T34,T38)とでそれぞれカレントミラー回路
を構成したことを特徴とする半導体集積回路。 - 【請求項2】 前記ECLゲート回路部(3)は差動回
路部を2段構成としたトグルフリップフロップであるこ
とを特徴とする請求項1に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23031291A JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23031291A JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0575437A true JPH0575437A (ja) | 1993-03-26 |
Family
ID=16905864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23031291A Withdrawn JPH0575437A (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0575437A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
-
1991
- 1991-09-10 JP JP23031291A patent/JPH0575437A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |