JP3628189B2 - 差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板内に形成される差動増幅回路或いは差動入力回路に関し、プロセスのバラツキに起因するトランジスタ特性のバラツキの影響を抑え、また、差動入力信号のレベル変動の影響を受けない差動増幅回路或いは差動入力回路に関する。
【０００２】
【従来の技術】
差動入力がそれぞれのゲートに供給され、ドレインに出力を生成する１対のＭＯＳトランジスタを有する差動増幅回路あるいは差動入力回路（以下簡単のために差動増幅回路）が広く利用されている。かかる差動増幅回路は、１対のＭＯＳトランジスタのソースに電流源を接続して一定の電流を供給し、ゲートに供給された差動入力を比較し、１対のＭＯＳトランジスタの一方の導電性を高くし他方の導電性を低くする。
【０００３】
差動入力として、例えば１００ｍＶなどの小振幅の信号が供給される場合や、振幅の中心電圧の変動が大きい差動入力信号が供給される場合は、上記の電流源の電流をできるだけ一定にして、差動増幅回路の動作を安定化させることが一般的である。
【０００４】
図１は、従来の差動増幅回路の例を示す図である。この差動増幅回路は、ゲートに差動入力ＩＮ，／ＩＮが供給されソースが共通接続された１対のＮチャネル入力ＭＯＳトランジスタＮ１，Ｎ２と、それらのドレインと第１の電源Ｖｄｄとの間に設けられた負荷回路Ｌ１，Ｌ２と、ソースと第２の電源Ｖｓｓとの間に設けられた電流源Ｉ１とを有する。差動入力ＩＮ，／ＩＮに応じて、トランジスタＮ２のドレイン端子ｎ１に増幅された出力が生成される。この出力ｎ１は、更にＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３からなるＣＭＯＳインバータの入力に供給される。
【０００５】
図２は、従来の差動増幅回路の別の例を示す図である。この差動増幅回路も、１対の入力ＭＯＳトランジスタＮ１，Ｎ２、負荷回路Ｌ１，Ｌ２、及び電流源Ｉ１とを有する。更に、図２の差動増幅回路は、トランジスタＮ２のドレイン端子ｎ１が、Ｐチャネルの出力ＭＯＳトランジスタＰ４のゲートに接続され、出力ＭＯＳトランジスタＰ４と電流源Ｉ２との接続点ｎ３が、ＣＭＯＳインバータの入力に供給される。出力ＭＯＳトランジスタＰ４により、ドレイン端子ｎ１の信号を反転増幅した信号ｎ３が、ＣＭＯＳインバータに供給される点で、図１の差動増幅回路と異なる。
【０００６】
上記の従来の差動増幅回路は、入力ＩＮの電圧がその反転入力／ＩＮよりも低い場合は、トランジスタＮ２が導通してノードｎ１の電圧はＬレベルになり、逆に入力ＩＮの電圧がその反転入力／ＩＮよりも高い場合は、トランジスタＮ２が非導通になりノードｎ１の電圧はＨレベルになる。図１の差動増幅回路では、このノードｎ１のＨレベルまたはＬレベルに応じて、インバータの出力ｎ２にＬレベルまたはＨレベルが生成される。また、図２の差動増幅回路では、ノードｎ１のＨレベルまたはＬレベルに応じて、ノードｎ３にＬレベルまたはＨレベルがそれぞれ生成され、更に、インバータの出力ｎ２にＨレベルまたはＬレベルが生成される。
【０００７】
【発明が解決しようとする課題】
図３は、上記従来例の課題を説明する図である。図３（Ａ）は、上記差動増幅回路の出力ｎ１，ｎ３と、ＣＭＯＳインバータの閾値ＶｔｈＣとの関係を示す図であり、図３（Ｂ）は、それに対応するＣＭＯＳインバータの出力ｎ２の電圧レベルを示す図である。
【０００８】
差動増幅回路の出力ｎ１、ｎ３は、電源ＶｄｄとＶｓｓの間でフルスイングすることなく所定の振幅のＨレベル、Ｌレベルになる。それに対して、ＣＭＯＳインバータの出力ｎ２は、高い電源ＶｄｄレベルのＨレベルか、低い電源ＶｓｓレベルのＬレベルになりフルスイングする。一方、半導体基板上に集積回路の一部として差動増幅回路が形成される場合、プロセスバラツキに起因して、ＭＯＳトランジスタの特性にバラツキが発生する。例えば、ＮチャンネルＭＯＳトランジスタの駆動能力が大きくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが低くなるので、ノードｎ１の振幅の中心電圧が低くなる傾向にある。即ち、図３の実線から一点鎖線に変動する。逆に、ＮチャネルＭＯＳトランジスタの駆動能力が小さくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが高くなるので、ノードｎ１の振幅の中心電圧が高くなる傾向にある。即ち、図３の実線から破線に変動する。
【０００９】
上記のプロセスバラツキに起因して生じる出力ｎ１の振幅の中心値の上下への変動は、負荷回路Ｌ１，Ｌ２にＰチャネルＭＯＳトランジスタが利用される場合であって、ＰチャンネルＭＯＳトランジスタの駆動能力がＮチャネルＭＯＳトランジスタの駆動能力の変動と逆方向に変動した場合には、特に顕著に現れる。図２に示したＰチャンネルの出力ＭＯＳトランジスタを設ける場合でも、同様にプロセスのバラツキに起因して、出力ｎ３の振幅の中心値が上下に変動する。
【００１０】
差動増幅回路の出力ｎ１やｎ３が、図３の様に変動すると、その出力ｎ１，ｎ３により駆動される後段のＣＭＯＳインバータのＰチャンネルトランジスタＰ３またはＮチャンネルトランジスタＮ３のいずれか一方が、完全に非導通状態になることができなくなり、ＣＭＯＳインバータに電源ＶｄｄからＶｓｓに向かって貫通電流が発生する。このような貫通電流の発生は、消費電力の増大と共に、ＣＭＯＳインバータの出力ｎ２が完全に電源レベルまで振幅できないという問題を招く。
【００１１】
更に、第２の課題について説明すると、図３に示される通り、差動増幅回路の出力ｎ１，ｎ３がＣＭＯＳインバータの閾値電圧ＶｔｈＣより高い場合にその出力がＬレベルになり、低い場合に出力がＨレベルになる。ところが、差動増幅回路の出力ｎ１，ｎ３の電圧が製造プロセスにより図３の如く上下に変動すると、ＣＭＯＳインバータの閾値電圧に対する入力のＨレベルまたはＬレベルのタイミングが異なる。その結果、ＣＭＯＳインバータの入力立ち上がり伝播遅延時間と入力立ち下がり伝播遅延時間とが食い違うことになり、高速動作において無視できない特性の変動になる。ＣＭＯＳインバータの閾値電圧ＶｔｈＣは、ＰチャンネルトランジスタＰ３とＮチャネルトランジスタＮ３の電流値の比できまる値であるので、トランジスタの特性の変動によってその閾値電圧ＶｔｈＣも変化する。しかしながら、かかる閾値電圧の変動幅は、差動増幅回路の出力レベルの変動に比べて小さい。
【００１２】
第３の課題は、差動増幅回路の差動入力の振幅の中心電圧が変動する場合、差動増幅回路の入力トランジスタの差動動作に支障が生じることである。例えば、電源システムの異なる外部の回路からの差動入力が、差動増幅回路が設けられた半導体装置の電源システムを基準にすると非常に低くなる場合がある。例えば、差動入力が１００ｍＶ程度の振幅であるところに、外部からの差動入力の振幅の中心値が例えば１Ｖ程度低くなると、差動増幅回路のＮチャンネルの入力トランジスタＮ１，Ｎ２のゲート・ソース間電圧がトランジスタの閾値電圧より低くなり、両トランジスタＮ１，Ｎ２が共に非導通状態になる。その結果、差動入力に対する電圧比較動作が不能になる。入力トランジスタＮ１，Ｎ２は一般にエンハンスメント型に構成されるので、それらのゲートに供給される差動入力信号は、グランド電圧Ｖｓｓよりもある程度高い中心値レベルを有する必要があるのである。
【００１３】
そこで、本発明の目的は、製造プロセスなどに起因してトランジスタの特性が変動しても、出力レベルの変動が抑えられる差動増幅回路または差動入力回路を提供することにある。
【００１４】
更に、本発明の目的は、差動入力信号の振幅の中心値が種々異なる場合でも、正常に差動増幅動作を行うことができる差動増幅回路または差動入力回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、ゲートに入力が供給され、ドレインに負荷回路が接続され、ソースに電流源が接続された１対の入力ＭＯＳトランジスタを有する差動増幅回路において、電流源の電流値を入力ＭＯＳトランジスタの特性変動に連動して変動させて、入力ＭＯＳトランジスタのドレイン端子に生成される出力レベルの変動を抑えることを特徴とする。即ち、従来の差動増幅回路と異なり、電流源の電流値を一定にはせずに、製造プロセスに起因するトランジスタ特性に連動して変動させる。
【００１６】
より具体的には、入力ＭＯＳトランジスタがＮチャンネルの場合で説明すると、製造プロセスによりＮチャネルトランジスタの電流駆動能力が高くなるように変動する場合は、電流値を抑え、Ｎチャネルトランジスタの電流駆動能力が低くなるように変動する場合は、電流値を大きくする電流源回路を設ける。ドレイン端子の出力レベルは、負荷回路のインピーダンスと入力トランジスタのインピーダンスの比によって決定する。従って、Ｎチャネルトランジスタの電流駆動能力が高くなりそのインピーダンスが下がる場合は、電流源の電流値を減少させ、出力レベルの低下を抑える。逆に、Ｎチャネルトランジスタの電流駆動能力が低くなりそのインピーダンスが上がる場合は、電流源の電流値を増加させ、出力レベルの上昇を抑える。
【００１７】
上記の目的を達成するために、第１の発明は、同一の半導体基板内に形成され、入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続された１対の第１導電型の入力ＭＯＳトランジスタと、
前記ソースと第２の電源の間に設けられ、前記ソースに電流を供給する電流源とを有し、
前記電流源は、第１導電型のＭＯＳトランジスタの駆動能力が前記第１導電型と反対の第２導電型のＭＯＳトランジスタに対してより高い方向に変動する第１の状態の場合は、第１の電流を供給し、より低い方向に変動する第２の状態の場合は、前記第１の電流より大きい第２の電流を供給することを特徴とする。
【００１８】
更に、上記の目的を達成するために、第２の発明は、差動入力信号が供給される１対の入力トランジスタに加えて、差動入力信号が供給されるそれとは反対導電型の１対の入力トランジスタを設ける。そして、入力トランジスタのドレインを供給されその反転出力を生成する出力トランジスタの出力端子と、上記の反対導電型の１対の入力トランジスタのドレインとを接続する。かかる構成の差動増幅回路によれば、差動入力信号の振幅の中心値が種々のレベルであっても、いずれか一方の入力トランジスタ対が差動増幅動作を行うので、広いレンジの差動入力信号に対応することができる。
【００１９】
上記の目的を達成するために、第２の発明は、同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記第２及び第１の入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型入力ＭＯＳトランジスタとを有することを特徴とする。
【００２０】
更に、上記した第２の発明の差動増幅回路と第１の発明の差動増幅回路とを組み合わせることにより、差動入力信号を第２の発明の差動増幅回路で受信し、その差動出力信号を第１の発明の差動増幅回路で受信して、増幅された出力を生成することで、広いレンジの差動入力信号を受信することができ、製造プロセスの影響を少なくした一定レベルの出力を生成することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２２】
［第１の実施の形態例］
図４は、第１の実施の形態例の差動増幅回路を示す図である。図４の差動増幅回路は、ゲートに第１の入力ＩＮが供給されるＮチャネル入力トランジスタＮ１と、第２の入力／ＩＮが供給されるＮチャネル入力トランジスタＮ２とを有する。これらのトランジスタＮ１，Ｎ２はソースが共通接続され、電流源回路Ｉ１が接続される。また、これらのトランジスタＮ１，Ｎ２のドレインと電源Ｖｄｄとの間には、それぞれ負荷回路Ｌ１，Ｌ２が接続される。そして、この例では、トランジスタＮ２のドレイン端子ｎ１の出力が、後段のＣＭＯＳインバータに供給される。
【００２３】
図４の差動増幅回路において、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する場合は、電流源Ｉ１の電流量が少なくなる。また、逆に、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する場合は、電流源Ｉ１の電流量が多くなる。
【００２４】
電流源Ｉ１の回路は、トランジスタＮ１，Ｎ２の共通ソース端子に電流を供給するＮチャネルトランジスタＮ１０と、電源ＶｄｄとＶｓｓとの間に直列に接続されたＰチャンネルトランジスタＰ１１とＮチャネルトランジスタＮ１１とを有する。トランジスタＰ１１，Ｎ１１は、共にゲートとドレインが接続され、その接続されたドレインが、トランジスタＮ１０のゲートに接続される。
【００２５】
今仮に、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが小さくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が低くなり、ＮチャネルトランジスタＮ１０の電流が抑えられる。それにより、トランジスタＮ１０のインピーダンスは高くなり、低下したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２６】
一方、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する第２の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが大きくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が高くなり、ＮチャネルトランジスタＮ１０の電流が増加する。それにより、トランジスタＮ１０のインピーダンスは低くなり、増加したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２７】
尚、図４の差動増幅回路のノードｎ１と後段のＣＭＯＳインバータとの間に、図２の如くＰチャネルトランジスタからなる出力回路を挿入しても同様の作用効果を有する。但し、その場合は、出力信号が反転する。
【００２８】
図５は、第１の実施の形態例の差動増幅回路を示す図である。図５には、３種類の負荷回路の例が示され、図５（Ａ）には、ＰチャネルトランジスタＰ４の出力回路が設けられた例が示される。図４の差動増幅回路と対応する部分には同じ引用番号を付した。
【００２９】
図５（Ａ）の例は、負荷回路が抵抗Ｒ１，Ｒ２で構成される。そして、トランジスタＮ２のドレイン端子ｎ１は、出力回路のＰチャネルトランジスタＰ４のゲートに供給され、トランジスタＰ４と電流源Ｉ２との接続点ｎ３が、後段のＣＭＯＳインバータに供給される。この場合も、トランジスタＮ１０、Ｐ１１、Ｎ１１からなる電流源回路により、ドレイン端子ｎ１の変動が抑えられるので、その電位に応じて反転増幅される出力ｎ３の変動も抑えられる。
【００３０】
図５（Ｂ）の例は、負荷回路がゲートに一定電圧Ｖ１が供給されるＰチャネルトランジスタＰ１２，Ｐ１３で構成される。この例の場合、Ｎチャネルトランジスタの電流駆動能力が、Ｐチャネルトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態の時は、ドレイン端子ｎ１の電圧レベルは、負荷トランジスタＰ１３、入力トランジスタＮ２、及び電流源トランジスタＮ１０のインピーダンスの比で決定されるので、その変動が顕在化される。但し、図５（Ｂ）の回路では、トランジスタＮ１０のゲート電圧が下がるので、電流源トランジスタＮ１０のインピーダンスが高くなり、トランジスタＰ１３，Ｎ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１の電圧レベルの変動は抑えられる。上記した第２の状態のときも、同様である。
【００３１】
図５（Ｃ）の例は、負荷回路がＰチャネルトランジスタＰ１４，Ｐ１５で構成される。トランジスタＰ１４、Ｐ１５のゲートがトランジスタＰ１４のドレインに接続される。従って、入力信号ＩＮ，／ＩＮの差に応じて発生するトランジスタＮ１の小振幅の信号がトランジスタＰ１５により増幅され、ドレイン端子ｎ１には比較的大きな振幅の信号が出力される。そして、この例の場合でも、製造バラツキなどに応じて出力ｎ１の電圧レベルが変動するが、上記した電流源回路の動作により、出力ｎ１の電圧レベルの変動は抑えられる。
【００３２】
以上、第１の実施の形態例の差動増幅回路では、製造バラツキなどが原因でトランジスタの特性が変動しても、出力の振幅の中心値が変動することが防止され、図３の実線のレベルが維持される。従って、後段のＣＭＯＳインバータを構成する一方のトランジスタが確実に非導通になり、貫通電流が流れることはない。また、常に出力ｎ１，ｎ３が後段のＣＭＯＳインバータの閾値電圧ＶｔｈＣを中心として上下に変化するので、入力の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間との差が発生せず、高速動作においても誤動作の原因とならない。
【００３３】
図６は、第１の実施の形態例の差動増幅回路の別の例を示す図である。この回路は、図４の差動増幅回路とトランジスタの導電型が反転していることを除いては同じである。従って、対応する部分には同じ引用番号を付した。図６の例は、入力ＩＮ，／ＩＮがゲートに供給される１対の入力トランジスタがＰチャネルトランジスタＰ１，Ｐ２で構成される。そして、トランジスタＰ１，Ｐ２の共通ソースには、電流源のＰチャネルトランジスタＰ１０が接続される。このトランジスタＰ１０のゲートには、ＰチャンネルトランジスタＰ１１とＮチャンネルトランジスタＮ１１からなるバイアス回路のドレイン端子が接続される。
【００３４】
また、図６の例は、負荷回路Ｌ１，Ｌ２として、ＮチャネルトランジスタＮ１２，Ｎ１３が使用される。これらのトランジスタＮ１２，Ｎ１３のゲートには、一定の電圧Ｖ１が供給される。但し、図５で示した様な別の負荷回路が接続されることもできる。
【００３５】
図６の差動増幅回路において、製造バラツキなどによって、Ｐチャンネルトランジスタの電流駆動能力がＮチャネルトランジスタに対して大きくなる方向に変動したとすると、トランジスタＰ２のインピーダンスが低下し、ドレイン端子ｎ１の電圧レベルが上昇する。その時、バイアス回路のトランジスタＰ１１のインピーダンスも低下するので、そのドレイン端子のレベルが上昇し、電流源トランジスタＰ１０の電流値が抑えられる。それにより電流源トランジスタＰ１０のインピーダンスが増加し、入力トランジスタＰ２のインピーダンスの低下を相殺し、出力ｎ１のレベルの変動を抑える。製造バラツキが逆の場合も、同様にして出力ｎ１のレベルの変動が抑えられる。
【００３６】
図６の例でも、Ｎチャネルトランジスタと電流源からなりドレイン端子ｎ１の信号を反転増幅する出力回路を、ドレイン端子ｎ１と後段のＣＭＯＳインピーダンスとの間に設けた構成でも、同様に出力レベルの変動が防止される。
【００３７】
［第２の実施の形態例］
図７は、第２の実施の形態例の差動増幅回路を示す図である。第２の実施の形態例は、第２の発明に対応する。即ち、この差動増幅回路は、差動入力ＩＮ，／ＩＮが比較的小振幅であり、電源ＶｄｄとＶｓｓとの間のレンジ内で、種々異なるような場合でも、正常に差動増幅動作を行うことができる。
【００３８】
図７に示される通り、まず、それぞれのゲートに差動入力ＩＮ，／ＩＮが供給される１対のＮチャネル入力トランジスタＮ２１，Ｎ２２を有する。このトランジスタＮ２１，Ｎ２２の共通ソース端子と電源Ｖｓｓとの間には、第１の電流源Ｉ２１が設けられる。この電流源Ｉ２１は、第１の実施の形態例と異なり、一定の電流を供給する。入力トランジスタＮ２１，Ｎ２２のドレインと電源Ｖｄｄとの間には、所定の負荷回路Ｌ１，Ｌ２が設けられる。負荷回路Ｌ１，Ｌ２は、例えば図５に示したような負荷回路が使用される。そして、入力トランジスタＮ２１，Ｎ２２のドレイン端子ｎ２１，ｎ２２は、それぞれＰチャンネルの出力トランジスタＰ２５、Ｐ２４のゲートに接続される。出力トランジスタＰ２５，Ｐ２４には、それぞれ電流源Ｉ２５，Ｉ２４が接続され、それらの接続点に、差動出力ＯＵＴ，／ＯＵＴが出力される。
【００３９】
ここまでの構成は、図２に示した従来例の回路と同等である。第２の実施の形態例は、更に、ゲートに差動入力ＩＮ，／ＩＮがそれぞれ供給される１対のＰチャネル入力トランジスタＰ２１，Ｐ２２を有する。この入力トランジスタＰ２１，Ｐ２２の共通ソースは、電流源Ｉ２２を介して電源Ｖｄｄに接続される。また、入力トランジスタＰ２１，Ｐ２２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。即ち、１対のＰチャネル入力トランジスタＰ２１，Ｐ２２が追加された点で、図２の従来例の差動増幅回路と構成を異にする。
【００４０】
ここで、この差動増幅回路の動作を説明するために、図１０を参照する。図１０は、第２及び第３の実施の形態例を説明するための図である。図１０（Ａ）には、微小振幅の差動入力信号の例が示される。ここに示される通り、図７の差動増幅回路を有する半導体装置とは異なる電源システムから差動入力信号が供給されるなどの場合は、差動増幅回路の電源Ｖｓｓ， Ｖｄｄの範囲内で、図１０（Ａ）に示される通り、実線で示された差動入力信号ＩＮ１，／ＩＮ１の場合と、それとは電圧レベルが異なる破線で示された差動入力信号ＩＮ２，／ＩＮ２の場合とが発生する或いは変動することがある。差動入力信号の振幅が、例えば１００ｍＶ程度と、電源Ｖｄｄ、Ｖｓｓ間の電圧が５Ｖや３Ｖに比較して非常に小さい場合は、異なる電源システムなどとの間では、電源が１Ｖ程度異なる場合がある。
【００４１】
図１０（Ａ）に示される通り、差動入力信号が実線の場合でも、破線の場合でも、図７に示された差動増幅回路は、適正に差動増幅動作を行う。即ち、差動入力信号が実線ＩＮ１，／ＩＮ１の様に、比較的高いレベルにある場合は、差動増幅回路のＮチャンネルの入力トランジスタＮ２１，Ｎ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的高いレベルにある時は、入力トランジスタＮ２１，Ｎ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。一方、差動入力信号が破線ＩＮ２，／ＩＮ２の様に、比較的低いレベルにある場合は、差動増幅回路のＰチャネルの入力トランジスタＰ２１，Ｐ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的低いレベルにある時は、入力トランジスタＰ２１，Ｐ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。
【００４２】
以上の様に、差動入力信号の振幅の中心値が比較的高くなっても、比較的低くなっても、いずれかの入力トランジスタ対Ｎ２１，Ｎ２２またはＰ２１，Ｐ２２が正常に動作するので、いずれの差動入力信号も受信することができる。
【００４３】
尚、図７の差動増幅回路内の電流源Ｉ２１，Ｉ２２，Ｉ２４，Ｉ２５は、できるだけ一定の電流を供給する回路にされる。かかる電流源回路の例については、後述する。
【００４４】
図８は、第２の実施の形態例の別の例を示す図である。この実施の形態例は、図７の差動増幅回路におけるトランジスタの導電型を反転した例である。従って、対応する部分には同様の引用番号を与えた。
【００４５】
図８の例では、差動入力ＩＮ，／ＩＮがゲートにそれぞれ供給される１対のＰチャネル入力トランジスタＰ３１，Ｐ３２のドレインｎ３１，ｎ３２が、Ｎチャネル出力トランジスタＮ２５，Ｎ２４のゲートに接続される。そして、出力トランジスタＮ２５，Ｎ２４とそれらの電流源Ｉ２５，Ｉ２４との接続点に、差動出力ＯＵＴ、／ＯＵＴが出力される。そして、このＰチャネル入力トランジスタ対Ｐ３１，Ｐ３２に加えて、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が設けられる。この入力トランジスタ対Ｎ３１，Ｎ３２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。それぞれの入力トランジスタ対のソースと電源との間に電流源Ｉ３１、Ｉ３２が設けられる。
【００４６】
この例の場合も、差動入力信号ＩＮ，／ＩＮが電源間の比較的高いレベルで振幅する場合は、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が差動増幅動作を行う。一方、差動入力信号ＩＮ，／ＩＮが電源間の比較的低いレベルで振幅する場合は、Ｐチャネルの入力トランジスタ対Ｐ３１，Ｐ３２が差動増幅動作を行う。従って、広いレンジの微小振幅の差動入力を受信することができる。
【００４７】
［第３の実施の形態例］
図９は、第３の実施の形態例の差動入力回路を示す図である。この差動入力回路は、外部からの差動入力信号ＩＮ，／ＩＮを直接受信する第１の差動増幅回路１００と、第１の差動増幅回路１００の差動出力ＯＵＴ１，／ＯＵＴ１を差動入力として受信する第２の差動増幅回路２００とを有する。そして、第２の差動増幅回路２００の出力ＯＵＴ２が、後段のトランジスタＰ３，Ｎ３からなるＣＭＯＳインバータに供給される。その結果、電源Ｖｄｄ、Ｖｓｓにフルスイングされた信号ｎ２が生成される。
【００４８】
上記の第１の差動増幅回路１００は、図７に示された第２の実施の形態例の差動増幅回路である。また、第２の差動増幅回路２００は、図４に示された第１ｎ実施の形態例の差動増幅回路である。第２の差動増幅回路２００は、図５に示された回路でも良い。
【００４９】
第１の差動増幅回路１００は、電流源Ｉ２１として、ＮチャンネルトランジスタＮ２６、Ｎ２７及び外付けの抵抗Ｒ２７からなる回路を採用する。トランジスタＮ２６，Ｎ２７は、ゲートがトランジスタＮ２７のドレインに接続されてカレントミラー回路を構成する。抵抗Ｒ２７が半導体装置の製造バラツキの影響を受けない外付け抵抗であるので、このカレントミラー回路のトランジスタＮ２７，Ｎ２８を流れる電流は、製造バラツキに影響を受けない一定値になる。電流源Ｉ２２も、同様にＰチャンネルトランジスタＰ２６、Ｐ２７及び外付けの抵抗Ｒ２８からなる回路を採用する。この場合も、製造バラツキの影響を受けない一定の電流をＰチャンネル入力トランジスタＰ２１，Ｐ２２に供給する。
【００５０】
図１０（Ａ）に示される通り、微小振幅の差動入力ＩＮ，／ＩＮの振幅の中心値が電源間で変動、或いは異なっていても、第１の差動増幅回路１００は、２組の入力トランジスタ対Ｎ２１，Ｎ２２或いはＰ２１，Ｐ２２のいずれかが動作して、正常な差動増幅機能を実現する。しかしながら、第１の差動増幅回路１００の電流源Ｉ２１，Ｉ２２は、製造バラツキに対応して変動しない一定の電流を供給する。従って、製造バラツキによって、入力トランジスタのインピーダンスが変動するので、生成される差動出力ＯＵＴ１，／ＯＵＴ１の振幅の中心値は、図１０（Ｂ）に示す通り、多少ばらつく。但し、次段の第２の差動増幅回路２００の入力トランジスタＮ１，Ｎ２が非導通状態になる程には、そのレベルが低くなることはない。従って、かかる差動出力信号ＯＵＴ１，／ＯＵＴ１に対して、第２の差動増幅回路２００は、正常に差動増幅動作を行うことができる。
【００５１】
更に、第２の差動増幅回路２００の電流源回路は、第１の実施の形態例で説明した通り、製造バラツキに応じてその電流値が変化する。その結果、第２の差動増幅回路２００の出力ＯＵＴ２の振幅の中心値は、製造バラツキの影響を受けない、ほぼ一定のレベルを維持する。その結果、後段のＣＭＯＳインバータの閾値電圧と出力ＯＵＴ２との関係は、一定であり、ＣＭＯＳインバータに貫通電流が流れたり、入力の立ち上がりと立ち下がりとで伝播遅延時間が異なることはない。
【００５２】
以上の通り、外部からの小振幅の差動入力信号を受信する場合は、図９に示した通り、第２の実施の形態例の差動増幅回路と第１の実施の形態例の差動増幅回路とを組み合わせることが好ましい。勿論、図６と図８に示した差動増幅回路どうしを組み合わせることもできる。更に、外部からの小振幅の差動入力信号を受信するために、単に第２の実施の形態例の差動増幅回路と図１，２などに示した通常の差動増幅回路とを組み合わせることも可能である。
【００５３】
【発明の効果】
以上、本発明によれば、製造バラツキの影響を受けずに一定のレベルの出力信号を生成することができる差動増幅回路を提供することができる。また、本発明によれば、小振幅でその振幅の中心電圧の変動が大きい差動入力信号での受信して正常に差動増幅動作を行う差動増幅回路を提供することができる。
【図面の簡単な説明】
【図１】従来の差動増幅回路の例を示す図である。
【図２】従来の差動増幅回路の別の例を示す図である。
【図３】従来例の課題を説明する図である。
【図４】第１の実施の形態例の差動増幅回路を示す図である。
【図５】第１の実施の形態例の差動増幅回路を示す図である。
【図６】第１の実施の形態例の差動増幅回路の別の例を示す図である。
【図７】第２の実施の形態例の差動増幅回路を示す図である。
【図８】第２の実施の形態例の差動増幅回路の別の例を示す図である。
【図９】第３の実施の形態例の差動増幅回路を示す図である。
【図１０】第２及び第３の実施の形態例を説明するための図である。
【符号の説明】
Ｎ１，Ｎ２ 入力トランジスタ対
Ｌ１，Ｌ２ 負荷回路
Ｉ１ 電流源
Ｎ１０ 電流源トランジスタ
Ｎ１１，Ｐ１１ バイアス回路を構成するトランジスタ
Ｎ２１，Ｎ２２ 入力トランジスタ対
Ｐ２１，Ｐ２２ 入力トランジスタ対
Ｐ４ 出力トランジスタ
Ｐ２４．Ｐ２５ 出力トランジスタ
Ｎ２４，Ｎ２５ 出力トランジスタ
【発明の属する技術分野】
本発明は、半導体基板内に形成される差動増幅回路或いは差動入力回路に関し、プロセスのバラツキに起因するトランジスタ特性のバラツキの影響を抑え、また、差動入力信号のレベル変動の影響を受けない差動増幅回路或いは差動入力回路に関する。
【０００２】
【従来の技術】
差動入力がそれぞれのゲートに供給され、ドレインに出力を生成する１対のＭＯＳトランジスタを有する差動増幅回路あるいは差動入力回路（以下簡単のために差動増幅回路）が広く利用されている。かかる差動増幅回路は、１対のＭＯＳトランジスタのソースに電流源を接続して一定の電流を供給し、ゲートに供給された差動入力を比較し、１対のＭＯＳトランジスタの一方の導電性を高くし他方の導電性を低くする。
【０００３】
差動入力として、例えば１００ｍＶなどの小振幅の信号が供給される場合や、振幅の中心電圧の変動が大きい差動入力信号が供給される場合は、上記の電流源の電流をできるだけ一定にして、差動増幅回路の動作を安定化させることが一般的である。
【０００４】
図１は、従来の差動増幅回路の例を示す図である。この差動増幅回路は、ゲートに差動入力ＩＮ，／ＩＮが供給されソースが共通接続された１対のＮチャネル入力ＭＯＳトランジスタＮ１，Ｎ２と、それらのドレインと第１の電源Ｖｄｄとの間に設けられた負荷回路Ｌ１，Ｌ２と、ソースと第２の電源Ｖｓｓとの間に設けられた電流源Ｉ１とを有する。差動入力ＩＮ，／ＩＮに応じて、トランジスタＮ２のドレイン端子ｎ１に増幅された出力が生成される。この出力ｎ１は、更にＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３からなるＣＭＯＳインバータの入力に供給される。
【０００５】
図２は、従来の差動増幅回路の別の例を示す図である。この差動増幅回路も、１対の入力ＭＯＳトランジスタＮ１，Ｎ２、負荷回路Ｌ１，Ｌ２、及び電流源Ｉ１とを有する。更に、図２の差動増幅回路は、トランジスタＮ２のドレイン端子ｎ１が、Ｐチャネルの出力ＭＯＳトランジスタＰ４のゲートに接続され、出力ＭＯＳトランジスタＰ４と電流源Ｉ２との接続点ｎ３が、ＣＭＯＳインバータの入力に供給される。出力ＭＯＳトランジスタＰ４により、ドレイン端子ｎ１の信号を反転増幅した信号ｎ３が、ＣＭＯＳインバータに供給される点で、図１の差動増幅回路と異なる。
【０００６】
上記の従来の差動増幅回路は、入力ＩＮの電圧がその反転入力／ＩＮよりも低い場合は、トランジスタＮ２が導通してノードｎ１の電圧はＬレベルになり、逆に入力ＩＮの電圧がその反転入力／ＩＮよりも高い場合は、トランジスタＮ２が非導通になりノードｎ１の電圧はＨレベルになる。図１の差動増幅回路では、このノードｎ１のＨレベルまたはＬレベルに応じて、インバータの出力ｎ２にＬレベルまたはＨレベルが生成される。また、図２の差動増幅回路では、ノードｎ１のＨレベルまたはＬレベルに応じて、ノードｎ３にＬレベルまたはＨレベルがそれぞれ生成され、更に、インバータの出力ｎ２にＨレベルまたはＬレベルが生成される。
【０００７】
【発明が解決しようとする課題】
図３は、上記従来例の課題を説明する図である。図３（Ａ）は、上記差動増幅回路の出力ｎ１，ｎ３と、ＣＭＯＳインバータの閾値ＶｔｈＣとの関係を示す図であり、図３（Ｂ）は、それに対応するＣＭＯＳインバータの出力ｎ２の電圧レベルを示す図である。
【０００８】
差動増幅回路の出力ｎ１、ｎ３は、電源ＶｄｄとＶｓｓの間でフルスイングすることなく所定の振幅のＨレベル、Ｌレベルになる。それに対して、ＣＭＯＳインバータの出力ｎ２は、高い電源ＶｄｄレベルのＨレベルか、低い電源ＶｓｓレベルのＬレベルになりフルスイングする。一方、半導体基板上に集積回路の一部として差動増幅回路が形成される場合、プロセスバラツキに起因して、ＭＯＳトランジスタの特性にバラツキが発生する。例えば、ＮチャンネルＭＯＳトランジスタの駆動能力が大きくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが低くなるので、ノードｎ１の振幅の中心電圧が低くなる傾向にある。即ち、図３の実線から一点鎖線に変動する。逆に、ＮチャネルＭＯＳトランジスタの駆動能力が小さくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが高くなるので、ノードｎ１の振幅の中心電圧が高くなる傾向にある。即ち、図３の実線から破線に変動する。
【０００９】
上記のプロセスバラツキに起因して生じる出力ｎ１の振幅の中心値の上下への変動は、負荷回路Ｌ１，Ｌ２にＰチャネルＭＯＳトランジスタが利用される場合であって、ＰチャンネルＭＯＳトランジスタの駆動能力がＮチャネルＭＯＳトランジスタの駆動能力の変動と逆方向に変動した場合には、特に顕著に現れる。図２に示したＰチャンネルの出力ＭＯＳトランジスタを設ける場合でも、同様にプロセスのバラツキに起因して、出力ｎ３の振幅の中心値が上下に変動する。
【００１０】
差動増幅回路の出力ｎ１やｎ３が、図３の様に変動すると、その出力ｎ１，ｎ３により駆動される後段のＣＭＯＳインバータのＰチャンネルトランジスタＰ３またはＮチャンネルトランジスタＮ３のいずれか一方が、完全に非導通状態になることができなくなり、ＣＭＯＳインバータに電源ＶｄｄからＶｓｓに向かって貫通電流が発生する。このような貫通電流の発生は、消費電力の増大と共に、ＣＭＯＳインバータの出力ｎ２が完全に電源レベルまで振幅できないという問題を招く。
【００１１】
更に、第２の課題について説明すると、図３に示される通り、差動増幅回路の出力ｎ１，ｎ３がＣＭＯＳインバータの閾値電圧ＶｔｈＣより高い場合にその出力がＬレベルになり、低い場合に出力がＨレベルになる。ところが、差動増幅回路の出力ｎ１，ｎ３の電圧が製造プロセスにより図３の如く上下に変動すると、ＣＭＯＳインバータの閾値電圧に対する入力のＨレベルまたはＬレベルのタイミングが異なる。その結果、ＣＭＯＳインバータの入力立ち上がり伝播遅延時間と入力立ち下がり伝播遅延時間とが食い違うことになり、高速動作において無視できない特性の変動になる。ＣＭＯＳインバータの閾値電圧ＶｔｈＣは、ＰチャンネルトランジスタＰ３とＮチャネルトランジスタＮ３の電流値の比できまる値であるので、トランジスタの特性の変動によってその閾値電圧ＶｔｈＣも変化する。しかしながら、かかる閾値電圧の変動幅は、差動増幅回路の出力レベルの変動に比べて小さい。
【００１２】
第３の課題は、差動増幅回路の差動入力の振幅の中心電圧が変動する場合、差動増幅回路の入力トランジスタの差動動作に支障が生じることである。例えば、電源システムの異なる外部の回路からの差動入力が、差動増幅回路が設けられた半導体装置の電源システムを基準にすると非常に低くなる場合がある。例えば、差動入力が１００ｍＶ程度の振幅であるところに、外部からの差動入力の振幅の中心値が例えば１Ｖ程度低くなると、差動増幅回路のＮチャンネルの入力トランジスタＮ１，Ｎ２のゲート・ソース間電圧がトランジスタの閾値電圧より低くなり、両トランジスタＮ１，Ｎ２が共に非導通状態になる。その結果、差動入力に対する電圧比較動作が不能になる。入力トランジスタＮ１，Ｎ２は一般にエンハンスメント型に構成されるので、それらのゲートに供給される差動入力信号は、グランド電圧Ｖｓｓよりもある程度高い中心値レベルを有する必要があるのである。
【００１３】
そこで、本発明の目的は、製造プロセスなどに起因してトランジスタの特性が変動しても、出力レベルの変動が抑えられる差動増幅回路または差動入力回路を提供することにある。
【００１４】
更に、本発明の目的は、差動入力信号の振幅の中心値が種々異なる場合でも、正常に差動増幅動作を行うことができる差動増幅回路または差動入力回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、ゲートに入力が供給され、ドレインに負荷回路が接続され、ソースに電流源が接続された１対の入力ＭＯＳトランジスタを有する差動増幅回路において、電流源の電流値を入力ＭＯＳトランジスタの特性変動に連動して変動させて、入力ＭＯＳトランジスタのドレイン端子に生成される出力レベルの変動を抑えることを特徴とする。即ち、従来の差動増幅回路と異なり、電流源の電流値を一定にはせずに、製造プロセスに起因するトランジスタ特性に連動して変動させる。
【００１６】
より具体的には、入力ＭＯＳトランジスタがＮチャンネルの場合で説明すると、製造プロセスによりＮチャネルトランジスタの電流駆動能力が高くなるように変動する場合は、電流値を抑え、Ｎチャネルトランジスタの電流駆動能力が低くなるように変動する場合は、電流値を大きくする電流源回路を設ける。ドレイン端子の出力レベルは、負荷回路のインピーダンスと入力トランジスタのインピーダンスの比によって決定する。従って、Ｎチャネルトランジスタの電流駆動能力が高くなりそのインピーダンスが下がる場合は、電流源の電流値を減少させ、出力レベルの低下を抑える。逆に、Ｎチャネルトランジスタの電流駆動能力が低くなりそのインピーダンスが上がる場合は、電流源の電流値を増加させ、出力レベルの上昇を抑える。
【００１７】
上記の目的を達成するために、第１の発明は、同一の半導体基板内に形成され、入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続された１対の第１導電型の入力ＭＯＳトランジスタと、
前記ソースと第２の電源の間に設けられ、前記ソースに電流を供給する電流源とを有し、
前記電流源は、第１導電型のＭＯＳトランジスタの駆動能力が前記第１導電型と反対の第２導電型のＭＯＳトランジスタに対してより高い方向に変動する第１の状態の場合は、第１の電流を供給し、より低い方向に変動する第２の状態の場合は、前記第１の電流より大きい第２の電流を供給することを特徴とする。
【００１８】
更に、上記の目的を達成するために、第２の発明は、差動入力信号が供給される１対の入力トランジスタに加えて、差動入力信号が供給されるそれとは反対導電型の１対の入力トランジスタを設ける。そして、入力トランジスタのドレインを供給されその反転出力を生成する出力トランジスタの出力端子と、上記の反対導電型の１対の入力トランジスタのドレインとを接続する。かかる構成の差動増幅回路によれば、差動入力信号の振幅の中心値が種々のレベルであっても、いずれか一方の入力トランジスタ対が差動増幅動作を行うので、広いレンジの差動入力信号に対応することができる。
【００１９】
上記の目的を達成するために、第２の発明は、同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記第２及び第１の入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型入力ＭＯＳトランジスタとを有することを特徴とする。
【００２０】
更に、上記した第２の発明の差動増幅回路と第１の発明の差動増幅回路とを組み合わせることにより、差動入力信号を第２の発明の差動増幅回路で受信し、その差動出力信号を第１の発明の差動増幅回路で受信して、増幅された出力を生成することで、広いレンジの差動入力信号を受信することができ、製造プロセスの影響を少なくした一定レベルの出力を生成することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２２】
［第１の実施の形態例］
図４は、第１の実施の形態例の差動増幅回路を示す図である。図４の差動増幅回路は、ゲートに第１の入力ＩＮが供給されるＮチャネル入力トランジスタＮ１と、第２の入力／ＩＮが供給されるＮチャネル入力トランジスタＮ２とを有する。これらのトランジスタＮ１，Ｎ２はソースが共通接続され、電流源回路Ｉ１が接続される。また、これらのトランジスタＮ１，Ｎ２のドレインと電源Ｖｄｄとの間には、それぞれ負荷回路Ｌ１，Ｌ２が接続される。そして、この例では、トランジスタＮ２のドレイン端子ｎ１の出力が、後段のＣＭＯＳインバータに供給される。
【００２３】
図４の差動増幅回路において、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する場合は、電流源Ｉ１の電流量が少なくなる。また、逆に、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する場合は、電流源Ｉ１の電流量が多くなる。
【００２４】
電流源Ｉ１の回路は、トランジスタＮ１，Ｎ２の共通ソース端子に電流を供給するＮチャネルトランジスタＮ１０と、電源ＶｄｄとＶｓｓとの間に直列に接続されたＰチャンネルトランジスタＰ１１とＮチャネルトランジスタＮ１１とを有する。トランジスタＰ１１，Ｎ１１は、共にゲートとドレインが接続され、その接続されたドレインが、トランジスタＮ１０のゲートに接続される。
【００２５】
今仮に、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが小さくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が低くなり、ＮチャネルトランジスタＮ１０の電流が抑えられる。それにより、トランジスタＮ１０のインピーダンスは高くなり、低下したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２６】
一方、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する第２の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが大きくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が高くなり、ＮチャネルトランジスタＮ１０の電流が増加する。それにより、トランジスタＮ１０のインピーダンスは低くなり、増加したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２７】
尚、図４の差動増幅回路のノードｎ１と後段のＣＭＯＳインバータとの間に、図２の如くＰチャネルトランジスタからなる出力回路を挿入しても同様の作用効果を有する。但し、その場合は、出力信号が反転する。
【００２８】
図５は、第１の実施の形態例の差動増幅回路を示す図である。図５には、３種類の負荷回路の例が示され、図５（Ａ）には、ＰチャネルトランジスタＰ４の出力回路が設けられた例が示される。図４の差動増幅回路と対応する部分には同じ引用番号を付した。
【００２９】
図５（Ａ）の例は、負荷回路が抵抗Ｒ１，Ｒ２で構成される。そして、トランジスタＮ２のドレイン端子ｎ１は、出力回路のＰチャネルトランジスタＰ４のゲートに供給され、トランジスタＰ４と電流源Ｉ２との接続点ｎ３が、後段のＣＭＯＳインバータに供給される。この場合も、トランジスタＮ１０、Ｐ１１、Ｎ１１からなる電流源回路により、ドレイン端子ｎ１の変動が抑えられるので、その電位に応じて反転増幅される出力ｎ３の変動も抑えられる。
【００３０】
図５（Ｂ）の例は、負荷回路がゲートに一定電圧Ｖ１が供給されるＰチャネルトランジスタＰ１２，Ｐ１３で構成される。この例の場合、Ｎチャネルトランジスタの電流駆動能力が、Ｐチャネルトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態の時は、ドレイン端子ｎ１の電圧レベルは、負荷トランジスタＰ１３、入力トランジスタＮ２、及び電流源トランジスタＮ１０のインピーダンスの比で決定されるので、その変動が顕在化される。但し、図５（Ｂ）の回路では、トランジスタＮ１０のゲート電圧が下がるので、電流源トランジスタＮ１０のインピーダンスが高くなり、トランジスタＰ１３，Ｎ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１の電圧レベルの変動は抑えられる。上記した第２の状態のときも、同様である。
【００３１】
図５（Ｃ）の例は、負荷回路がＰチャネルトランジスタＰ１４，Ｐ１５で構成される。トランジスタＰ１４、Ｐ１５のゲートがトランジスタＰ１４のドレインに接続される。従って、入力信号ＩＮ，／ＩＮの差に応じて発生するトランジスタＮ１の小振幅の信号がトランジスタＰ１５により増幅され、ドレイン端子ｎ１には比較的大きな振幅の信号が出力される。そして、この例の場合でも、製造バラツキなどに応じて出力ｎ１の電圧レベルが変動するが、上記した電流源回路の動作により、出力ｎ１の電圧レベルの変動は抑えられる。
【００３２】
以上、第１の実施の形態例の差動増幅回路では、製造バラツキなどが原因でトランジスタの特性が変動しても、出力の振幅の中心値が変動することが防止され、図３の実線のレベルが維持される。従って、後段のＣＭＯＳインバータを構成する一方のトランジスタが確実に非導通になり、貫通電流が流れることはない。また、常に出力ｎ１，ｎ３が後段のＣＭＯＳインバータの閾値電圧ＶｔｈＣを中心として上下に変化するので、入力の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間との差が発生せず、高速動作においても誤動作の原因とならない。
【００３３】
図６は、第１の実施の形態例の差動増幅回路の別の例を示す図である。この回路は、図４の差動増幅回路とトランジスタの導電型が反転していることを除いては同じである。従って、対応する部分には同じ引用番号を付した。図６の例は、入力ＩＮ，／ＩＮがゲートに供給される１対の入力トランジスタがＰチャネルトランジスタＰ１，Ｐ２で構成される。そして、トランジスタＰ１，Ｐ２の共通ソースには、電流源のＰチャネルトランジスタＰ１０が接続される。このトランジスタＰ１０のゲートには、ＰチャンネルトランジスタＰ１１とＮチャンネルトランジスタＮ１１からなるバイアス回路のドレイン端子が接続される。
【００３４】
また、図６の例は、負荷回路Ｌ１，Ｌ２として、ＮチャネルトランジスタＮ１２，Ｎ１３が使用される。これらのトランジスタＮ１２，Ｎ１３のゲートには、一定の電圧Ｖ１が供給される。但し、図５で示した様な別の負荷回路が接続されることもできる。
【００３５】
図６の差動増幅回路において、製造バラツキなどによって、Ｐチャンネルトランジスタの電流駆動能力がＮチャネルトランジスタに対して大きくなる方向に変動したとすると、トランジスタＰ２のインピーダンスが低下し、ドレイン端子ｎ１の電圧レベルが上昇する。その時、バイアス回路のトランジスタＰ１１のインピーダンスも低下するので、そのドレイン端子のレベルが上昇し、電流源トランジスタＰ１０の電流値が抑えられる。それにより電流源トランジスタＰ１０のインピーダンスが増加し、入力トランジスタＰ２のインピーダンスの低下を相殺し、出力ｎ１のレベルの変動を抑える。製造バラツキが逆の場合も、同様にして出力ｎ１のレベルの変動が抑えられる。
【００３６】
図６の例でも、Ｎチャネルトランジスタと電流源からなりドレイン端子ｎ１の信号を反転増幅する出力回路を、ドレイン端子ｎ１と後段のＣＭＯＳインピーダンスとの間に設けた構成でも、同様に出力レベルの変動が防止される。
【００３７】
［第２の実施の形態例］
図７は、第２の実施の形態例の差動増幅回路を示す図である。第２の実施の形態例は、第２の発明に対応する。即ち、この差動増幅回路は、差動入力ＩＮ，／ＩＮが比較的小振幅であり、電源ＶｄｄとＶｓｓとの間のレンジ内で、種々異なるような場合でも、正常に差動増幅動作を行うことができる。
【００３８】
図７に示される通り、まず、それぞれのゲートに差動入力ＩＮ，／ＩＮが供給される１対のＮチャネル入力トランジスタＮ２１，Ｎ２２を有する。このトランジスタＮ２１，Ｎ２２の共通ソース端子と電源Ｖｓｓとの間には、第１の電流源Ｉ２１が設けられる。この電流源Ｉ２１は、第１の実施の形態例と異なり、一定の電流を供給する。入力トランジスタＮ２１，Ｎ２２のドレインと電源Ｖｄｄとの間には、所定の負荷回路Ｌ１，Ｌ２が設けられる。負荷回路Ｌ１，Ｌ２は、例えば図５に示したような負荷回路が使用される。そして、入力トランジスタＮ２１，Ｎ２２のドレイン端子ｎ２１，ｎ２２は、それぞれＰチャンネルの出力トランジスタＰ２５、Ｐ２４のゲートに接続される。出力トランジスタＰ２５，Ｐ２４には、それぞれ電流源Ｉ２５，Ｉ２４が接続され、それらの接続点に、差動出力ＯＵＴ，／ＯＵＴが出力される。
【００３９】
ここまでの構成は、図２に示した従来例の回路と同等である。第２の実施の形態例は、更に、ゲートに差動入力ＩＮ，／ＩＮがそれぞれ供給される１対のＰチャネル入力トランジスタＰ２１，Ｐ２２を有する。この入力トランジスタＰ２１，Ｐ２２の共通ソースは、電流源Ｉ２２を介して電源Ｖｄｄに接続される。また、入力トランジスタＰ２１，Ｐ２２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。即ち、１対のＰチャネル入力トランジスタＰ２１，Ｐ２２が追加された点で、図２の従来例の差動増幅回路と構成を異にする。
【００４０】
ここで、この差動増幅回路の動作を説明するために、図１０を参照する。図１０は、第２及び第３の実施の形態例を説明するための図である。図１０（Ａ）には、微小振幅の差動入力信号の例が示される。ここに示される通り、図７の差動増幅回路を有する半導体装置とは異なる電源システムから差動入力信号が供給されるなどの場合は、差動増幅回路の電源Ｖｓｓ， Ｖｄｄの範囲内で、図１０（Ａ）に示される通り、実線で示された差動入力信号ＩＮ１，／ＩＮ１の場合と、それとは電圧レベルが異なる破線で示された差動入力信号ＩＮ２，／ＩＮ２の場合とが発生する或いは変動することがある。差動入力信号の振幅が、例えば１００ｍＶ程度と、電源Ｖｄｄ、Ｖｓｓ間の電圧が５Ｖや３Ｖに比較して非常に小さい場合は、異なる電源システムなどとの間では、電源が１Ｖ程度異なる場合がある。
【００４１】
図１０（Ａ）に示される通り、差動入力信号が実線の場合でも、破線の場合でも、図７に示された差動増幅回路は、適正に差動増幅動作を行う。即ち、差動入力信号が実線ＩＮ１，／ＩＮ１の様に、比較的高いレベルにある場合は、差動増幅回路のＮチャンネルの入力トランジスタＮ２１，Ｎ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的高いレベルにある時は、入力トランジスタＮ２１，Ｎ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。一方、差動入力信号が破線ＩＮ２，／ＩＮ２の様に、比較的低いレベルにある場合は、差動増幅回路のＰチャネルの入力トランジスタＰ２１，Ｐ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的低いレベルにある時は、入力トランジスタＰ２１，Ｐ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。
【００４２】
以上の様に、差動入力信号の振幅の中心値が比較的高くなっても、比較的低くなっても、いずれかの入力トランジスタ対Ｎ２１，Ｎ２２またはＰ２１，Ｐ２２が正常に動作するので、いずれの差動入力信号も受信することができる。
【００４３】
尚、図７の差動増幅回路内の電流源Ｉ２１，Ｉ２２，Ｉ２４，Ｉ２５は、できるだけ一定の電流を供給する回路にされる。かかる電流源回路の例については、後述する。
【００４４】
図８は、第２の実施の形態例の別の例を示す図である。この実施の形態例は、図７の差動増幅回路におけるトランジスタの導電型を反転した例である。従って、対応する部分には同様の引用番号を与えた。
【００４５】
図８の例では、差動入力ＩＮ，／ＩＮがゲートにそれぞれ供給される１対のＰチャネル入力トランジスタＰ３１，Ｐ３２のドレインｎ３１，ｎ３２が、Ｎチャネル出力トランジスタＮ２５，Ｎ２４のゲートに接続される。そして、出力トランジスタＮ２５，Ｎ２４とそれらの電流源Ｉ２５，Ｉ２４との接続点に、差動出力ＯＵＴ、／ＯＵＴが出力される。そして、このＰチャネル入力トランジスタ対Ｐ３１，Ｐ３２に加えて、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が設けられる。この入力トランジスタ対Ｎ３１，Ｎ３２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。それぞれの入力トランジスタ対のソースと電源との間に電流源Ｉ３１、Ｉ３２が設けられる。
【００４６】
この例の場合も、差動入力信号ＩＮ，／ＩＮが電源間の比較的高いレベルで振幅する場合は、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が差動増幅動作を行う。一方、差動入力信号ＩＮ，／ＩＮが電源間の比較的低いレベルで振幅する場合は、Ｐチャネルの入力トランジスタ対Ｐ３１，Ｐ３２が差動増幅動作を行う。従って、広いレンジの微小振幅の差動入力を受信することができる。
【００４７】
［第３の実施の形態例］
図９は、第３の実施の形態例の差動入力回路を示す図である。この差動入力回路は、外部からの差動入力信号ＩＮ，／ＩＮを直接受信する第１の差動増幅回路１００と、第１の差動増幅回路１００の差動出力ＯＵＴ１，／ＯＵＴ１を差動入力として受信する第２の差動増幅回路２００とを有する。そして、第２の差動増幅回路２００の出力ＯＵＴ２が、後段のトランジスタＰ３，Ｎ３からなるＣＭＯＳインバータに供給される。その結果、電源Ｖｄｄ、Ｖｓｓにフルスイングされた信号ｎ２が生成される。
【００４８】
上記の第１の差動増幅回路１００は、図７に示された第２の実施の形態例の差動増幅回路である。また、第２の差動増幅回路２００は、図４に示された第１ｎ実施の形態例の差動増幅回路である。第２の差動増幅回路２００は、図５に示された回路でも良い。
【００４９】
第１の差動増幅回路１００は、電流源Ｉ２１として、ＮチャンネルトランジスタＮ２６、Ｎ２７及び外付けの抵抗Ｒ２７からなる回路を採用する。トランジスタＮ２６，Ｎ２７は、ゲートがトランジスタＮ２７のドレインに接続されてカレントミラー回路を構成する。抵抗Ｒ２７が半導体装置の製造バラツキの影響を受けない外付け抵抗であるので、このカレントミラー回路のトランジスタＮ２７，Ｎ２８を流れる電流は、製造バラツキに影響を受けない一定値になる。電流源Ｉ２２も、同様にＰチャンネルトランジスタＰ２６、Ｐ２７及び外付けの抵抗Ｒ２８からなる回路を採用する。この場合も、製造バラツキの影響を受けない一定の電流をＰチャンネル入力トランジスタＰ２１，Ｐ２２に供給する。
【００５０】
図１０（Ａ）に示される通り、微小振幅の差動入力ＩＮ，／ＩＮの振幅の中心値が電源間で変動、或いは異なっていても、第１の差動増幅回路１００は、２組の入力トランジスタ対Ｎ２１，Ｎ２２或いはＰ２１，Ｐ２２のいずれかが動作して、正常な差動増幅機能を実現する。しかしながら、第１の差動増幅回路１００の電流源Ｉ２１，Ｉ２２は、製造バラツキに対応して変動しない一定の電流を供給する。従って、製造バラツキによって、入力トランジスタのインピーダンスが変動するので、生成される差動出力ＯＵＴ１，／ＯＵＴ１の振幅の中心値は、図１０（Ｂ）に示す通り、多少ばらつく。但し、次段の第２の差動増幅回路２００の入力トランジスタＮ１，Ｎ２が非導通状態になる程には、そのレベルが低くなることはない。従って、かかる差動出力信号ＯＵＴ１，／ＯＵＴ１に対して、第２の差動増幅回路２００は、正常に差動増幅動作を行うことができる。
【００５１】
更に、第２の差動増幅回路２００の電流源回路は、第１の実施の形態例で説明した通り、製造バラツキに応じてその電流値が変化する。その結果、第２の差動増幅回路２００の出力ＯＵＴ２の振幅の中心値は、製造バラツキの影響を受けない、ほぼ一定のレベルを維持する。その結果、後段のＣＭＯＳインバータの閾値電圧と出力ＯＵＴ２との関係は、一定であり、ＣＭＯＳインバータに貫通電流が流れたり、入力の立ち上がりと立ち下がりとで伝播遅延時間が異なることはない。
【００５２】
以上の通り、外部からの小振幅の差動入力信号を受信する場合は、図９に示した通り、第２の実施の形態例の差動増幅回路と第１の実施の形態例の差動増幅回路とを組み合わせることが好ましい。勿論、図６と図８に示した差動増幅回路どうしを組み合わせることもできる。更に、外部からの小振幅の差動入力信号を受信するために、単に第２の実施の形態例の差動増幅回路と図１，２などに示した通常の差動増幅回路とを組み合わせることも可能である。
【００５３】
【発明の効果】
以上、本発明によれば、製造バラツキの影響を受けずに一定のレベルの出力信号を生成することができる差動増幅回路を提供することができる。また、本発明によれば、小振幅でその振幅の中心電圧の変動が大きい差動入力信号での受信して正常に差動増幅動作を行う差動増幅回路を提供することができる。
【図面の簡単な説明】
【図１】従来の差動増幅回路の例を示す図である。
【図２】従来の差動増幅回路の別の例を示す図である。
【図３】従来例の課題を説明する図である。
【図４】第１の実施の形態例の差動増幅回路を示す図である。
【図５】第１の実施の形態例の差動増幅回路を示す図である。
【図６】第１の実施の形態例の差動増幅回路の別の例を示す図である。
【図７】第２の実施の形態例の差動増幅回路を示す図である。
【図８】第２の実施の形態例の差動増幅回路の別の例を示す図である。
【図９】第３の実施の形態例の差動増幅回路を示す図である。
【図１０】第２及び第３の実施の形態例を説明するための図である。
【符号の説明】
Ｎ１，Ｎ２ 入力トランジスタ対
Ｌ１，Ｌ２ 負荷回路
Ｉ１ 電流源
Ｎ１０ 電流源トランジスタ
Ｎ１１，Ｐ１１ バイアス回路を構成するトランジスタ
Ｎ２１，Ｎ２２ 入力トランジスタ対
Ｐ２１，Ｐ２２ 入力トランジスタ対
Ｐ４ 出力トランジスタ
Ｐ２４．Ｐ２５ 出力トランジスタ
Ｎ２４，Ｎ２５ 出力トランジスタ
Claims (3)
- 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記第２及び第１の入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型入力ＭＯＳトランジスタとを有することを特徴とする差動増幅回路。 - 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
前記差動入力が供給され、第１の差動出力を生成する第１の差動増幅回路と、
前記第１の差動出力が供給され、第２の出力を生成する第２の差動増幅回路とを有し、
前記第１の差動増幅回路は、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型の第１入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに前記第１の差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型の第２入力ＭＯＳトランジスタとを有し、
前記第２の差動増幅回路は、
ゲートに前記第１の差動出力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続された１対の第１導電型の第３入力ＭＯＳトランジスタと、
前記ソースと第２の電源の間に設けられ、前記ソースに電流を供給する第３の電流源とを有し、
前記第３の電流源は、第１導電型のＭＯＳトランジスタの駆動能力が第２導電型のＭＯＳトランジスタに対してより高い方向に変動する第１の状態の場合は第１の電流を供給し、より低い方向に変動する第２の状態の場合は前記第１の電流より大きい第２の電流を供給することを特徴とする差動増幅回路。 - 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
前記差動入力が供給され、第１の差動出力を生成する第１の差動増幅回路と、
前記第１の差動出力が供給され、第２の出力を生成する第２の差動増幅回路とを有し、
前記第１の差動増幅回路は、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型の第１入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに前記第１の差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型の第２入力ＭＯＳトランジスタとを有し、
前記第２の差動増幅回路増幅回路は、
ゲートに前記第１の差動出力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続された１対の第１導電型の入力ＭＯＳトランジスタと、
前記ソースと第２の電源の間に設けられた第１導電型の電流源ＭＯＳトランジスタと、前記第１及び第２の電源の間に設けられ、ゲートとドレインが接続された第２導電型のバイアス用ＭＯＳトランジスタ及び第１導電型のバイアス用ＭＯＳトランジスタとを含み、該バイアス用ＭＯＳトランジスタのドレインが前記電流源ＭＯＳトランジスタのゲートに接続された第３の電流源とを有することを特徴とする差動増幅回路。
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