JP3628189B2 - 差動増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板内に形成される差動増幅回路或いは差動入力回路に関し、プロセスのバラツキに起因するトランジスタ特性のバラツキの影響を抑え、また、差動入力信号のレベル変動の影響を受けない差動増幅回路或いは差動入力回路に関する。
【0002】
【従来の技術】
差動入力がそれぞれのゲートに供給され、ドレインに出力を生成する1対のMOSトランジスタを有する差動増幅回路あるいは差動入力回路(以下簡単のために差動増幅回路)が広く利用されている。かかる差動増幅回路は、1対のMOSトランジスタのソースに電流源を接続して一定の電流を供給し、ゲートに供給された差動入力を比較し、1対のMOSトランジスタの一方の導電性を高くし他方の導電性を低くする。
【0003】
差動入力として、例えば100mVなどの小振幅の信号が供給される場合や、振幅の中心電圧の変動が大きい差動入力信号が供給される場合は、上記の電流源の電流をできるだけ一定にして、差動増幅回路の動作を安定化させることが一般的である。
【0004】
図1は、従来の差動増幅回路の例を示す図である。この差動増幅回路は、ゲートに差動入力IN,/INが供給されソースが共通接続された1対のNチャネル入力MOSトランジスタN1,N2と、それらのドレインと第1の電源Vddとの間に設けられた負荷回路L1,L2と、ソースと第2の電源Vssとの間に設けられた電流源I1とを有する。差動入力IN,/INに応じて、トランジスタN2のドレイン端子n1に増幅された出力が生成される。この出力n1は、更にPチャネルMOSトランジスタP3とNチャネルMOSトランジスタN3からなるCMOSインバータの入力に供給される。
【0005】
図2は、従来の差動増幅回路の別の例を示す図である。この差動増幅回路も、1対の入力MOSトランジスタN1,N2、負荷回路L1,L2、及び電流源I1とを有する。更に、図2の差動増幅回路は、トランジスタN2のドレイン端子n1が、Pチャネルの出力MOSトランジスタP4のゲートに接続され、出力MOSトランジスタP4と電流源I2との接続点n3が、CMOSインバータの入力に供給される。出力MOSトランジスタP4により、ドレイン端子n1の信号を反転増幅した信号n3が、CMOSインバータに供給される点で、図1の差動増幅回路と異なる。
【0006】
上記の従来の差動増幅回路は、入力INの電圧がその反転入力/INよりも低い場合は、トランジスタN2が導通してノードn1の電圧はLレベルになり、逆に入力INの電圧がその反転入力/INよりも高い場合は、トランジスタN2が非導通になりノードn1の電圧はHレベルになる。図1の差動増幅回路では、このノードn1のHレベルまたはLレベルに応じて、インバータの出力n2にLレベルまたはHレベルが生成される。また、図2の差動増幅回路では、ノードn1のHレベルまたはLレベルに応じて、ノードn3にLレベルまたはHレベルがそれぞれ生成され、更に、インバータの出力n2にHレベルまたはLレベルが生成される。
【0007】
【発明が解決しようとする課題】
図3は、上記従来例の課題を説明する図である。図3(A)は、上記差動増幅回路の出力n1,n3と、CMOSインバータの閾値VthCとの関係を示す図であり、図3(B)は、それに対応するCMOSインバータの出力n2の電圧レベルを示す図である。
【0008】
差動増幅回路の出力n1、n3は、電源VddとVssの間でフルスイングすることなく所定の振幅のHレベル、Lレベルになる。それに対して、CMOSインバータの出力n2は、高い電源VddレベルのHレベルか、低い電源VssレベルのLレベルになりフルスイングする。一方、半導体基板上に集積回路の一部として差動増幅回路が形成される場合、プロセスバラツキに起因して、MOSトランジスタの特性にバラツキが発生する。例えば、NチャンネルMOSトランジスタの駆動能力が大きくなるような特性変動が発生した場合は、導通するMOSトランジスタN2のインピーダンスが低くなるので、ノードn1の振幅の中心電圧が低くなる傾向にある。即ち、図3の実線から一点鎖線に変動する。逆に、NチャネルMOSトランジスタの駆動能力が小さくなるような特性変動が発生した場合は、導通するMOSトランジスタN2のインピーダンスが高くなるので、ノードn1の振幅の中心電圧が高くなる傾向にある。即ち、図3の実線から破線に変動する。
【0009】
上記のプロセスバラツキに起因して生じる出力n1の振幅の中心値の上下への変動は、負荷回路L1,L2にPチャネルMOSトランジスタが利用される場合であって、PチャンネルMOSトランジスタの駆動能力がNチャネルMOSトランジスタの駆動能力の変動と逆方向に変動した場合には、特に顕著に現れる。図2に示したPチャンネルの出力MOSトランジスタを設ける場合でも、同様にプロセスのバラツキに起因して、出力n3の振幅の中心値が上下に変動する。
【0010】
差動増幅回路の出力n1やn3が、図3の様に変動すると、その出力n1,n3により駆動される後段のCMOSインバータのPチャンネルトランジスタP3またはNチャンネルトランジスタN3のいずれか一方が、完全に非導通状態になることができなくなり、CMOSインバータに電源VddからVssに向かって貫通電流が発生する。このような貫通電流の発生は、消費電力の増大と共に、CMOSインバータの出力n2が完全に電源レベルまで振幅できないという問題を招く。
【0011】
更に、第2の課題について説明すると、図3に示される通り、差動増幅回路の出力n1,n3がCMOSインバータの閾値電圧VthCより高い場合にその出力がLレベルになり、低い場合に出力がHレベルになる。ところが、差動増幅回路の出力n1,n3の電圧が製造プロセスにより図3の如く上下に変動すると、CMOSインバータの閾値電圧に対する入力のHレベルまたはLレベルのタイミングが異なる。その結果、CMOSインバータの入力立ち上がり伝播遅延時間と入力立ち下がり伝播遅延時間とが食い違うことになり、高速動作において無視できない特性の変動になる。CMOSインバータの閾値電圧VthCは、PチャンネルトランジスタP3とNチャネルトランジスタN3の電流値の比できまる値であるので、トランジスタの特性の変動によってその閾値電圧VthCも変化する。しかしながら、かかる閾値電圧の変動幅は、差動増幅回路の出力レベルの変動に比べて小さい。
【0012】
第3の課題は、差動増幅回路の差動入力の振幅の中心電圧が変動する場合、差動増幅回路の入力トランジスタの差動動作に支障が生じることである。例えば、電源システムの異なる外部の回路からの差動入力が、差動増幅回路が設けられた半導体装置の電源システムを基準にすると非常に低くなる場合がある。例えば、差動入力が100mV程度の振幅であるところに、外部からの差動入力の振幅の中心値が例えば1V程度低くなると、差動増幅回路のNチャンネルの入力トランジスタN1,N2のゲート・ソース間電圧がトランジスタの閾値電圧より低くなり、両トランジスタN1,N2が共に非導通状態になる。その結果、差動入力に対する電圧比較動作が不能になる。入力トランジスタN1,N2は一般にエンハンスメント型に構成されるので、それらのゲートに供給される差動入力信号は、グランド電圧Vssよりもある程度高い中心値レベルを有する必要があるのである。
【0013】
そこで、本発明の目的は、製造プロセスなどに起因してトランジスタの特性が変動しても、出力レベルの変動が抑えられる差動増幅回路または差動入力回路を提供することにある。
【0014】
更に、本発明の目的は、差動入力信号の振幅の中心値が種々異なる場合でも、正常に差動増幅動作を行うことができる差動増幅回路または差動入力回路を提供することにある。
【0015】
【課題を解決するための手段】
上記の目的を達成するために、第1の発明は、ゲートに入力が供給され、ドレインに負荷回路が接続され、ソースに電流源が接続された1対の入力MOSトランジスタを有する差動増幅回路において、電流源の電流値を入力MOSトランジスタの特性変動に連動して変動させて、入力MOSトランジスタのドレイン端子に生成される出力レベルの変動を抑えることを特徴とする。即ち、従来の差動増幅回路と異なり、電流源の電流値を一定にはせずに、製造プロセスに起因するトランジスタ特性に連動して変動させる。
【0016】
より具体的には、入力MOSトランジスタがNチャンネルの場合で説明すると、製造プロセスによりNチャネルトランジスタの電流駆動能力が高くなるように変動する場合は、電流値を抑え、Nチャネルトランジスタの電流駆動能力が低くなるように変動する場合は、電流値を大きくする電流源回路を設ける。ドレイン端子の出力レベルは、負荷回路のインピーダンスと入力トランジスタのインピーダンスの比によって決定する。従って、Nチャネルトランジスタの電流駆動能力が高くなりそのインピーダンスが下がる場合は、電流源の電流値を減少させ、出力レベルの低下を抑える。逆に、Nチャネルトランジスタの電流駆動能力が低くなりそのインピーダンスが上がる場合は、電流源の電流値を増加させ、出力レベルの上昇を抑える。
【0017】
上記の目的を達成するために、第1の発明は、同一の半導体基板内に形成され、入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第1及び第2の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続された1対の第1導電型の入力MOSトランジスタと、
前記ソースと第2の電源の間に設けられ、前記ソースに電流を供給する電流源とを有し、
前記電流源は、第1導電型のMOSトランジスタの駆動能力が前記第1導電型と反対の第2導電型のMOSトランジスタに対してより高い方向に変動する第1の状態の場合は、第1の電流を供給し、より低い方向に変動する第2の状態の場合は、前記第1の電流より大きい第2の電流を供給することを特徴とする。
【0018】
更に、上記の目的を達成するために、第2の発明は、差動入力信号が供給される1対の入力トランジスタに加えて、差動入力信号が供給されるそれとは反対導電型の1対の入力トランジスタを設ける。そして、入力トランジスタのドレインを供給されその反転出力を生成する出力トランジスタの出力端子と、上記の反対導電型の1対の入力トランジスタのドレインとを接続する。かかる構成の差動増幅回路によれば、差動入力信号の振幅の中心値が種々のレベルであっても、いずれか一方の入力トランジスタ対が差動増幅動作を行うので、広いレンジの差動入力信号に対応することができる。
【0019】
上記の目的を達成するために、第2の発明は、同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第1及び第2の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続され第1の電流源に接続された1対の第1導電型入力MOSトランジスタと、
ゲートに前記1対の第1導電型入力MOSトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する1対の第2導電型の出力MOSトランジスタと、
ゲートに前記第2及び第1の入力がそれぞれ供給され、ドレインがそれぞれ前記1対の出力MOSトランジスタのドレインに接続され、ソースが第2の電流源を介して第1の電源に接続された1対の第2導電型入力MOSトランジスタとを有することを特徴とする。
【0020】
更に、上記した第2の発明の差動増幅回路と第1の発明の差動増幅回路とを組み合わせることにより、差動入力信号を第2の発明の差動増幅回路で受信し、その差動出力信号を第1の発明の差動増幅回路で受信して、増幅された出力を生成することで、広いレンジの差動入力信号を受信することができ、製造プロセスの影響を少なくした一定レベルの出力を生成することができる。
【0021】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0022】
[第1の実施の形態例]
図4は、第1の実施の形態例の差動増幅回路を示す図である。図4の差動増幅回路は、ゲートに第1の入力INが供給されるNチャネル入力トランジスタN1と、第2の入力/INが供給されるNチャネル入力トランジスタN2とを有する。これらのトランジスタN1,N2はソースが共通接続され、電流源回路I1が接続される。また、これらのトランジスタN1,N2のドレインと電源Vddとの間には、それぞれ負荷回路L1,L2が接続される。そして、この例では、トランジスタN2のドレイン端子n1の出力が、後段のCMOSインバータに供給される。
【0023】
図4の差動増幅回路において、製造バラツキなどにより、NチャネルMOSトランジスタの電流駆動能力がPチャンネルMOSトランジスタの電流駆動能力に対してより高い方向に変動する場合は、電流源I1の電流量が少なくなる。また、逆に、NチャネルMOSトランジスタの電流駆動能力がPチャンネルMOSトランジスタの電流駆動能力に対してより低い方向に変動する場合は、電流源I1の電流量が多くなる。
【0024】
電流源I1の回路は、トランジスタN1,N2の共通ソース端子に電流を供給するNチャネルトランジスタN10と、電源VddとVssとの間に直列に接続されたPチャンネルトランジスタP11とNチャネルトランジスタN11とを有する。トランジスタP11,N11は、共にゲートとドレインが接続され、その接続されたドレインが、トランジスタN10のゲートに接続される。
【0025】
今仮に、製造バラツキなどにより、NチャネルMOSトランジスタの電流駆動能力がPチャンネルMOSトランジスタの電流駆動能力に対してより高い方向に変動する第1の状態とすると、PチャネルトランジスタP11のインピーダンスに対してNチャネルトランジスタN11のインピーダンスが小さくなる方向に変動する。その結果、それらのトランジスタのドレイン端子n10の電圧が低くなり、NチャネルトランジスタN10の電流が抑えられる。それにより、トランジスタN10のインピーダンスは高くなり、低下したトランジスタN2のインピーダンスの変動と相殺され、ドレイン端子n1のレベル変動は抑えられる。
【0026】
一方、製造バラツキなどにより、NチャネルMOSトランジスタの電流駆動能力がPチャンネルMOSトランジスタの電流駆動能力に対してより低い方向に変動する第2の状態とすると、PチャネルトランジスタP11のインピーダンスに対してNチャネルトランジスタN11のインピーダンスが大きくなる方向に変動する。その結果、それらのトランジスタのドレイン端子n10の電圧が高くなり、NチャネルトランジスタN10の電流が増加する。それにより、トランジスタN10のインピーダンスは低くなり、増加したトランジスタN2のインピーダンスの変動と相殺され、ドレイン端子n1のレベル変動は抑えられる。
【0027】
尚、図4の差動増幅回路のノードn1と後段のCMOSインバータとの間に、図2の如くPチャネルトランジスタからなる出力回路を挿入しても同様の作用効果を有する。但し、その場合は、出力信号が反転する。
【0028】
図5は、第1の実施の形態例の差動増幅回路を示す図である。図5には、3種類の負荷回路の例が示され、図5(A)には、PチャネルトランジスタP4の出力回路が設けられた例が示される。図4の差動増幅回路と対応する部分には同じ引用番号を付した。
【0029】
図5(A)の例は、負荷回路が抵抗R1,R2で構成される。そして、トランジスタN2のドレイン端子n1は、出力回路のPチャネルトランジスタP4のゲートに供給され、トランジスタP4と電流源I2との接続点n3が、後段のCMOSインバータに供給される。この場合も、トランジスタN10、P11、N11からなる電流源回路により、ドレイン端子n1の変動が抑えられるので、その電位に応じて反転増幅される出力n3の変動も抑えられる。
【0030】
図5(B)の例は、負荷回路がゲートに一定電圧V1が供給されるPチャネルトランジスタP12,P13で構成される。この例の場合、Nチャネルトランジスタの電流駆動能力が、Pチャネルトランジスタの電流駆動能力に対してより高い方向に変動する第1の状態の時は、ドレイン端子n1の電圧レベルは、負荷トランジスタP13、入力トランジスタN2、及び電流源トランジスタN10のインピーダンスの比で決定されるので、その変動が顕在化される。但し、図5(B)の回路では、トランジスタN10のゲート電圧が下がるので、電流源トランジスタN10のインピーダンスが高くなり、トランジスタP13,N2のインピーダンスの変動と相殺され、ドレイン端子n1の電圧レベルの変動は抑えられる。上記した第2の状態のときも、同様である。
【0031】
図5(C)の例は、負荷回路がPチャネルトランジスタP14,P15で構成される。トランジスタP14、P15のゲートがトランジスタP14のドレインに接続される。従って、入力信号IN,/INの差に応じて発生するトランジスタN1の小振幅の信号がトランジスタP15により増幅され、ドレイン端子n1には比較的大きな振幅の信号が出力される。そして、この例の場合でも、製造バラツキなどに応じて出力n1の電圧レベルが変動するが、上記した電流源回路の動作により、出力n1の電圧レベルの変動は抑えられる。
【0032】
以上、第1の実施の形態例の差動増幅回路では、製造バラツキなどが原因でトランジスタの特性が変動しても、出力の振幅の中心値が変動することが防止され、図3の実線のレベルが維持される。従って、後段のCMOSインバータを構成する一方のトランジスタが確実に非導通になり、貫通電流が流れることはない。また、常に出力n1,n3が後段のCMOSインバータの閾値電圧VthCを中心として上下に変化するので、入力の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間との差が発生せず、高速動作においても誤動作の原因とならない。
【0033】
図6は、第1の実施の形態例の差動増幅回路の別の例を示す図である。この回路は、図4の差動増幅回路とトランジスタの導電型が反転していることを除いては同じである。従って、対応する部分には同じ引用番号を付した。図6の例は、入力IN,/INがゲートに供給される1対の入力トランジスタがPチャネルトランジスタP1,P2で構成される。そして、トランジスタP1,P2の共通ソースには、電流源のPチャネルトランジスタP10が接続される。このトランジスタP10のゲートには、PチャンネルトランジスタP11とNチャンネルトランジスタN11からなるバイアス回路のドレイン端子が接続される。
【0034】
また、図6の例は、負荷回路L1,L2として、NチャネルトランジスタN12,N13が使用される。これらのトランジスタN12,N13のゲートには、一定の電圧V1が供給される。但し、図5で示した様な別の負荷回路が接続されることもできる。
【0035】
図6の差動増幅回路において、製造バラツキなどによって、Pチャンネルトランジスタの電流駆動能力がNチャネルトランジスタに対して大きくなる方向に変動したとすると、トランジスタP2のインピーダンスが低下し、ドレイン端子n1の電圧レベルが上昇する。その時、バイアス回路のトランジスタP11のインピーダンスも低下するので、そのドレイン端子のレベルが上昇し、電流源トランジスタP10の電流値が抑えられる。それにより電流源トランジスタP10のインピーダンスが増加し、入力トランジスタP2のインピーダンスの低下を相殺し、出力n1のレベルの変動を抑える。製造バラツキが逆の場合も、同様にして出力n1のレベルの変動が抑えられる。
【0036】
図6の例でも、Nチャネルトランジスタと電流源からなりドレイン端子n1の信号を反転増幅する出力回路を、ドレイン端子n1と後段のCMOSインピーダンスとの間に設けた構成でも、同様に出力レベルの変動が防止される。
【0037】
[第2の実施の形態例]
図7は、第2の実施の形態例の差動増幅回路を示す図である。第2の実施の形態例は、第2の発明に対応する。即ち、この差動増幅回路は、差動入力IN,/INが比較的小振幅であり、電源VddとVssとの間のレンジ内で、種々異なるような場合でも、正常に差動増幅動作を行うことができる。
【0038】
図7に示される通り、まず、それぞれのゲートに差動入力IN,/INが供給される1対のNチャネル入力トランジスタN21,N22を有する。このトランジスタN21,N22の共通ソース端子と電源Vssとの間には、第1の電流源I21が設けられる。この電流源I21は、第1の実施の形態例と異なり、一定の電流を供給する。入力トランジスタN21,N22のドレインと電源Vddとの間には、所定の負荷回路L1,L2が設けられる。負荷回路L1,L2は、例えば図5に示したような負荷回路が使用される。そして、入力トランジスタN21,N22のドレイン端子n21,n22は、それぞれPチャンネルの出力トランジスタP25、P24のゲートに接続される。出力トランジスタP25,P24には、それぞれ電流源I25,I24が接続され、それらの接続点に、差動出力OUT,/OUTが出力される。
【0039】
ここまでの構成は、図2に示した従来例の回路と同等である。第2の実施の形態例は、更に、ゲートに差動入力IN,/INがそれぞれ供給される1対のPチャネル入力トランジスタP21,P22を有する。この入力トランジスタP21,P22の共通ソースは、電流源I22を介して電源Vddに接続される。また、入力トランジスタP21,P22のドレインは、それぞれ差動出力端子/OUT,OUTに接続される。即ち、1対のPチャネル入力トランジスタP21,P22が追加された点で、図2の従来例の差動増幅回路と構成を異にする。
【0040】
ここで、この差動増幅回路の動作を説明するために、図10を参照する。図10は、第2及び第3の実施の形態例を説明するための図である。図10(A)には、微小振幅の差動入力信号の例が示される。ここに示される通り、図7の差動増幅回路を有する半導体装置とは異なる電源システムから差動入力信号が供給されるなどの場合は、差動増幅回路の電源Vss, Vddの範囲内で、図10(A)に示される通り、実線で示された差動入力信号IN1,/IN1の場合と、それとは電圧レベルが異なる破線で示された差動入力信号IN2,/IN2の場合とが発生する或いは変動することがある。差動入力信号の振幅が、例えば100mV程度と、電源Vdd、Vss間の電圧が5Vや3Vに比較して非常に小さい場合は、異なる電源システムなどとの間では、電源が1V程度異なる場合がある。
【0041】
図10(A)に示される通り、差動入力信号が実線の場合でも、破線の場合でも、図7に示された差動増幅回路は、適正に差動増幅動作を行う。即ち、差動入力信号が実線IN1,/IN1の様に、比較的高いレベルにある場合は、差動増幅回路のNチャンネルの入力トランジスタN21,N22が導通して、適正な差動増幅動作を行う。差動入力信号が比較的高いレベルにある時は、入力トランジスタN21,N22のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。一方、差動入力信号が破線IN2,/IN2の様に、比較的低いレベルにある場合は、差動増幅回路のPチャネルの入力トランジスタP21,P22が導通して、適正な差動増幅動作を行う。差動入力信号が比較的低いレベルにある時は、入力トランジスタP21,P22のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。
【0042】
以上の様に、差動入力信号の振幅の中心値が比較的高くなっても、比較的低くなっても、いずれかの入力トランジスタ対N21,N22またはP21,P22が正常に動作するので、いずれの差動入力信号も受信することができる。
【0043】
尚、図7の差動増幅回路内の電流源I21,I22,I24,I25は、できるだけ一定の電流を供給する回路にされる。かかる電流源回路の例については、後述する。
【0044】
図8は、第2の実施の形態例の別の例を示す図である。この実施の形態例は、図7の差動増幅回路におけるトランジスタの導電型を反転した例である。従って、対応する部分には同様の引用番号を与えた。
【0045】
図8の例では、差動入力IN,/INがゲートにそれぞれ供給される1対のPチャネル入力トランジスタP31,P32のドレインn31,n32が、Nチャネル出力トランジスタN25,N24のゲートに接続される。そして、出力トランジスタN25,N24とそれらの電流源I25,I24との接続点に、差動出力OUT、/OUTが出力される。そして、このPチャネル入力トランジスタ対P31,P32に加えて、Nチャネルの入力トランジスタ対N31,N32が設けられる。この入力トランジスタ対N31,N32のドレインは、それぞれ差動出力端子/OUT,OUTに接続される。それぞれの入力トランジスタ対のソースと電源との間に電流源I31、I32が設けられる。
【0046】
この例の場合も、差動入力信号IN,/INが電源間の比較的高いレベルで振幅する場合は、Nチャネルの入力トランジスタ対N31,N32が差動増幅動作を行う。一方、差動入力信号IN,/INが電源間の比較的低いレベルで振幅する場合は、Pチャネルの入力トランジスタ対P31,P32が差動増幅動作を行う。従って、広いレンジの微小振幅の差動入力を受信することができる。
【0047】
[第3の実施の形態例]
図9は、第3の実施の形態例の差動入力回路を示す図である。この差動入力回路は、外部からの差動入力信号IN,/INを直接受信する第1の差動増幅回路100と、第1の差動増幅回路100の差動出力OUT1,/OUT1を差動入力として受信する第2の差動増幅回路200とを有する。そして、第2の差動増幅回路200の出力OUT2が、後段のトランジスタP3,N3からなるCMOSインバータに供給される。その結果、電源Vdd、Vssにフルスイングされた信号n2が生成される。
【0048】
上記の第1の差動増幅回路100は、図7に示された第2の実施の形態例の差動増幅回路である。また、第2の差動増幅回路200は、図4に示された第1n実施の形態例の差動増幅回路である。第2の差動増幅回路200は、図5に示された回路でも良い。
【0049】
第1の差動増幅回路100は、電流源I21として、NチャンネルトランジスタN26、N27及び外付けの抵抗R27からなる回路を採用する。トランジスタN26,N27は、ゲートがトランジスタN27のドレインに接続されてカレントミラー回路を構成する。抵抗R27が半導体装置の製造バラツキの影響を受けない外付け抵抗であるので、このカレントミラー回路のトランジスタN27,N28を流れる電流は、製造バラツキに影響を受けない一定値になる。電流源I22も、同様にPチャンネルトランジスタP26、P27及び外付けの抵抗R28からなる回路を採用する。この場合も、製造バラツキの影響を受けない一定の電流をPチャンネル入力トランジスタP21,P22に供給する。
【0050】
図10(A)に示される通り、微小振幅の差動入力IN,/INの振幅の中心値が電源間で変動、或いは異なっていても、第1の差動増幅回路100は、2組の入力トランジスタ対N21,N22或いはP21,P22のいずれかが動作して、正常な差動増幅機能を実現する。しかしながら、第1の差動増幅回路100の電流源I21,I22は、製造バラツキに対応して変動しない一定の電流を供給する。従って、製造バラツキによって、入力トランジスタのインピーダンスが変動するので、生成される差動出力OUT1,/OUT1の振幅の中心値は、図10(B)に示す通り、多少ばらつく。但し、次段の第2の差動増幅回路200の入力トランジスタN1,N2が非導通状態になる程には、そのレベルが低くなることはない。従って、かかる差動出力信号OUT1,/OUT1に対して、第2の差動増幅回路200は、正常に差動増幅動作を行うことができる。
【0051】
更に、第2の差動増幅回路200の電流源回路は、第1の実施の形態例で説明した通り、製造バラツキに応じてその電流値が変化する。その結果、第2の差動増幅回路200の出力OUT2の振幅の中心値は、製造バラツキの影響を受けない、ほぼ一定のレベルを維持する。その結果、後段のCMOSインバータの閾値電圧と出力OUT2との関係は、一定であり、CMOSインバータに貫通電流が流れたり、入力の立ち上がりと立ち下がりとで伝播遅延時間が異なることはない。
【0052】
以上の通り、外部からの小振幅の差動入力信号を受信する場合は、図9に示した通り、第2の実施の形態例の差動増幅回路と第1の実施の形態例の差動増幅回路とを組み合わせることが好ましい。勿論、図6と図8に示した差動増幅回路どうしを組み合わせることもできる。更に、外部からの小振幅の差動入力信号を受信するために、単に第2の実施の形態例の差動増幅回路と図1,2などに示した通常の差動増幅回路とを組み合わせることも可能である。
【0053】
【発明の効果】
以上、本発明によれば、製造バラツキの影響を受けずに一定のレベルの出力信号を生成することができる差動増幅回路を提供することができる。また、本発明によれば、小振幅でその振幅の中心電圧の変動が大きい差動入力信号での受信して正常に差動増幅動作を行う差動増幅回路を提供することができる。
【図面の簡単な説明】
【図1】従来の差動増幅回路の例を示す図である。
【図2】従来の差動増幅回路の別の例を示す図である。
【図3】従来例の課題を説明する図である。
【図4】第1の実施の形態例の差動増幅回路を示す図である。
【図5】第1の実施の形態例の差動増幅回路を示す図である。
【図6】第1の実施の形態例の差動増幅回路の別の例を示す図である。
【図7】第2の実施の形態例の差動増幅回路を示す図である。
【図8】第2の実施の形態例の差動増幅回路の別の例を示す図である。
【図9】第3の実施の形態例の差動増幅回路を示す図である。
【図10】第2及び第3の実施の形態例を説明するための図である。
【符号の説明】
N1,N2 入力トランジスタ対
L1,L2 負荷回路
I1 電流源
N10 電流源トランジスタ
N11,P11 バイアス回路を構成するトランジスタ
N21,N22 入力トランジスタ対
P21,P22 入力トランジスタ対
P4 出力トランジスタ
P24.P25 出力トランジスタ
N24,N25 出力トランジスタ
Claims (3)
- 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第1及び第2の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続され第1の電流源に接続された1対の第1導電型入力MOSトランジスタと、
ゲートに前記1対の第1導電型入力MOSトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する1対の第2導電型の出力MOSトランジスタと、
ゲートに前記第2及び第1の入力がそれぞれ供給され、ドレインがそれぞれ前記1対の出力MOSトランジスタのドレインに接続され、ソースが第2の電流源を介して第1の電源に接続された1対の第2導電型入力MOSトランジスタとを有することを特徴とする差動増幅回路。 - 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
前記差動入力が供給され、第1の差動出力を生成する第1の差動増幅回路と、
前記第1の差動出力が供給され、第2の出力を生成する第2の差動増幅回路とを有し、
前記第1の差動増幅回路は、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続され第1の電流源に接続された1対の第1導電型の第1入力MOSトランジスタと、
ゲートに前記1対の第1導電型入力MOSトランジスタのドレインの信号がそれぞれ入力され、ドレインに前記第1の差動出力を生成する1対の第2導電型の出力MOSトランジスタと、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ前記1対の出力MOSトランジスタのドレインに接続され、ソースが第2の電流源を介して第1の電源に接続された1対の第2導電型の第2入力MOSトランジスタとを有し、
前記第2の差動増幅回路は、
ゲートに前記第1の差動出力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続された1対の第1導電型の第3入力MOSトランジスタと、
前記ソースと第2の電源の間に設けられ、前記ソースに電流を供給する第3の電流源とを有し、
前記第3の電流源は、第1導電型のMOSトランジスタの駆動能力が第2導電型のMOSトランジスタに対してより高い方向に変動する第1の状態の場合は第1の電流を供給し、より低い方向に変動する第2の状態の場合は前記第1の電流より大きい第2の電流を供給することを特徴とする差動増幅回路。 - 同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
前記差動入力が供給され、第1の差動出力を生成する第1の差動増幅回路と、
前記第1の差動出力が供給され、第2の出力を生成する第2の差動増幅回路とを有し、
前記第1の差動増幅回路は、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続され第1の電流源に接続された1対の第1導電型の第1入力MOSトランジスタと、
ゲートに前記1対の第1導電型入力MOSトランジスタのドレインの信号がそれぞれ入力され、ドレインに前記第1の差動出力を生成する1対の第2導電型の出力MOSトランジスタと、
ゲートに前記差動入力がそれぞれ供給され、ドレインがそれぞれ前記1対の出力MOSトランジスタのドレインに接続され、ソースが第2の電流源を介して第1の電源に接続された1対の第2導電型の第2入力MOSトランジスタとを有し、
前記第2の差動増幅回路増幅回路は、
ゲートに前記第1の差動出力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第1の電源に接続され、ソースが共通接続された1対の第1導電型の入力MOSトランジスタと、
前記ソースと第2の電源の間に設けられた第1導電型の電流源MOSトランジスタと、前記第1及び第2の電源の間に設けられ、ゲートとドレインが接続された第2導電型のバイアス用MOSトランジスタ及び第1導電型のバイアス用MOSトランジスタとを含み、該バイアス用MOSトランジスタのドレインが前記電流源MOSトランジスタのゲートに接続された第3の電流源とを有することを特徴とする差動増幅回路。
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