JPH0548430A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0548430A JPH0548430A JP3207809A JP20780991A JPH0548430A JP H0548430 A JPH0548430 A JP H0548430A JP 3207809 A JP3207809 A JP 3207809A JP 20780991 A JP20780991 A JP 20780991A JP H0548430 A JPH0548430 A JP H0548430A
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- input
- signal
- input signal
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Abstract
(57)【要約】 (修正有)
【目的】半導体回路の低振幅入力信号を高振幅出力信号
に変換するレベル変換回路に関し、ECL,TTL等の
複数の入力信号論理レベルを1つの回路で受けられ、電
源電圧の低下に対しても、高速に動作するCMOS回路
を提供する。 【構成】第1のPMOSトランジスタMP1、第2のPM
OSトランジスタMP2、それらのドレインに接続された
第1の負荷回路L1及び第1の電流源CG1からなるPMO
S差動回路DPと、第1のNMOSトランジスタMN1、第
2のNMOSトランジスタMN2、それらのドレインに接
続された第2の負荷回路L2及び第2の電流源CG2からな
るNMOS差動回路DNを有し、PMOS差動回路とNM
OS差動回路の各第1のトランジスタのゲートを接続し
て共通の入力信号を印加し、PMOS差動回路とNMO
S差動回路の各第2のトランジスタのゲートを接続して
共通の参照電圧VREFを供給し、PMOSとNMOSの差
動回路の互いに同相の出力を接続し、負荷容量を加算的
に駆動する。
に変換するレベル変換回路に関し、ECL,TTL等の
複数の入力信号論理レベルを1つの回路で受けられ、電
源電圧の低下に対しても、高速に動作するCMOS回路
を提供する。 【構成】第1のPMOSトランジスタMP1、第2のPM
OSトランジスタMP2、それらのドレインに接続された
第1の負荷回路L1及び第1の電流源CG1からなるPMO
S差動回路DPと、第1のNMOSトランジスタMN1、第
2のNMOSトランジスタMN2、それらのドレインに接
続された第2の負荷回路L2及び第2の電流源CG2からな
るNMOS差動回路DNを有し、PMOS差動回路とNM
OS差動回路の各第1のトランジスタのゲートを接続し
て共通の入力信号を印加し、PMOS差動回路とNMO
S差動回路の各第2のトランジスタのゲートを接続して
共通の参照電圧VREFを供給し、PMOSとNMOSの差
動回路の互いに同相の出力を接続し、負荷容量を加算的
に駆動する。
Description
【0001】
【産業上の利用分野】本発明は半導体回路に係り、特に
該半導体装置内部において低振幅入力信号を高振幅出力
信号に変換するレベル変換回路に関する。
該半導体装置内部において低振幅入力信号を高振幅出力
信号に変換するレベル変換回路に関する。
【0002】
【従来の技術】従来、大容量メモリやMPUなどの半導
体装置では、低電力化、高集積化に適したCMOSが多
用され、一部ではさらなる高速化のためBiCMOSが
用いられている。BiCMOSを用いれば、ECLとT
TLの両入出力インタフェースが可能だが、製造プロセ
スが複雑となる。そこで、プロセス簡略化のために、E
CLインターフェースをCMOS回路で実現する方法が
検討されている。これに関しては、例えば、アイ・イー
・イー・イー ジャーナル・オブ・ソリッドーステート
・サーキッツ,第23巻,第1,1988,2月(IE
EEJOURNAL OF SOLID−STATE
CIRCUITS,VOL.23,NO.1,FEBR
UARY 1988,pp59−67)に記述されてい
る。
体装置では、低電力化、高集積化に適したCMOSが多
用され、一部ではさらなる高速化のためBiCMOSが
用いられている。BiCMOSを用いれば、ECLとT
TLの両入出力インタフェースが可能だが、製造プロセ
スが複雑となる。そこで、プロセス簡略化のために、E
CLインターフェースをCMOS回路で実現する方法が
検討されている。これに関しては、例えば、アイ・イー
・イー・イー ジャーナル・オブ・ソリッドーステート
・サーキッツ,第23巻,第1,1988,2月(IE
EEJOURNAL OF SOLID−STATE
CIRCUITS,VOL.23,NO.1,FEBR
UARY 1988,pp59−67)に記述されてい
る。
【0003】図7に示した回路は、上記文献記載の例
で、ECLレベルの入力信号VINをNMOS差動回路
で増幅し、その後段のCMOSインバータ(Q6、Q
7)によりチップ内部CMOSレベルの信号VOUTに
変換する回路である。この回路構成では、ECLレベル
の入力信号に対してバイポーラより劣るものの、かなり
高速に動作する。しかし、TTLレベルの入力信号に対
しては動作が遅い。その理由を次に述べる。NMOS差
動回路では、電源電圧に対する相対入力信号レベルと、
VINからVOUTまでの遅延時間tpdとの関係は図
8のようになる。すなわち、高電位側電源電圧(VC
C)に相対的に近いECL入力信号論理レベルに対して
は、VINからVOUTまでの信号遅延は小さい。一
方、低電位側電源電圧(VEE)に相対的に近いTTL
入力信号論理レベルに対しては、動作電流が少なくな
り、遅延時間は大きくなる。逆にPMOS差動回路の場
合は、TTLレベルで速く、ECLレベルでは遅くな
る。従って、ECLとTTLのような入力信号論理レベ
ルが異なる入力信号を1種類の回路(NMOS差動入力
回路、あるいはPMOS差動入力の回路)で受けようと
すると、どちらか一方の入力信号論理レベルに対して遅
くなるという問題が生じる。
で、ECLレベルの入力信号VINをNMOS差動回路
で増幅し、その後段のCMOSインバータ(Q6、Q
7)によりチップ内部CMOSレベルの信号VOUTに
変換する回路である。この回路構成では、ECLレベル
の入力信号に対してバイポーラより劣るものの、かなり
高速に動作する。しかし、TTLレベルの入力信号に対
しては動作が遅い。その理由を次に述べる。NMOS差
動回路では、電源電圧に対する相対入力信号レベルと、
VINからVOUTまでの遅延時間tpdとの関係は図
8のようになる。すなわち、高電位側電源電圧(VC
C)に相対的に近いECL入力信号論理レベルに対して
は、VINからVOUTまでの信号遅延は小さい。一
方、低電位側電源電圧(VEE)に相対的に近いTTL
入力信号論理レベルに対しては、動作電流が少なくな
り、遅延時間は大きくなる。逆にPMOS差動回路の場
合は、TTLレベルで速く、ECLレベルでは遅くな
る。従って、ECLとTTLのような入力信号論理レベ
ルが異なる入力信号を1種類の回路(NMOS差動入力
回路、あるいはPMOS差動入力の回路)で受けようと
すると、どちらか一方の入力信号論理レベルに対して遅
くなるという問題が生じる。
【0004】また電源電圧が低下しても高速に動作する
回路が必要である。周知のように素子の微細化に伴う素
子耐圧の低下と、高集積化に伴う消費電力の増加に対処
するため、電源電圧の低下が進みつつある。例えば現在
の主流である5V(TTL)、−4.5V(ECL10
0Kシリーズ)などから、3V付近への低電圧化が進ん
でいる。このような低電源電圧下においても、1つの回
路で多様な信号論理レベルに対して高速に動作できる回
路方式が望まれる。
回路が必要である。周知のように素子の微細化に伴う素
子耐圧の低下と、高集積化に伴う消費電力の増加に対処
するため、電源電圧の低下が進みつつある。例えば現在
の主流である5V(TTL)、−4.5V(ECL10
0Kシリーズ)などから、3V付近への低電圧化が進ん
でいる。このような低電源電圧下においても、1つの回
路で多様な信号論理レベルに対して高速に動作できる回
路方式が望まれる。
【0005】
【発明が解決しようとする課題】上記従来技術では、多
様な入力信号論理レベルに対して1つの回路で受ける立
場をとっていなかった。しかしECL、TTLの両論理
レベルの入力信号を1つの回路で受ける入力インターフ
ェースがあれば、各々の信号論理レベルに応じて2つの
専用回路を同一チップ上に配置する必要はなく、レイア
ウト面積を小さくできる。また、電源電圧が低下した場
合にも高速に動作しうる入力インターフェース回路方式
が望まれる。
様な入力信号論理レベルに対して1つの回路で受ける立
場をとっていなかった。しかしECL、TTLの両論理
レベルの入力信号を1つの回路で受ける入力インターフ
ェースがあれば、各々の信号論理レベルに応じて2つの
専用回路を同一チップ上に配置する必要はなく、レイア
ウト面積を小さくできる。また、電源電圧が低下した場
合にも高速に動作しうる入力インターフェース回路方式
が望まれる。
【0006】本発明の目的はECL、TTLなどの多様
な入力信号論理レベルを広範囲の電源電圧下で、1つの
回路で受けられるCMOS回路を提供することにある。
な入力信号論理レベルを広範囲の電源電圧下で、1つの
回路で受けられるCMOS回路を提供することにある。
【0007】
【課題を解決するための手段】上記目的はNMOS差動
回路とPMOS差動回路を並列に接続し、両差動回路を
加算的に動作させることにより達成される。
回路とPMOS差動回路を並列に接続し、両差動回路を
加算的に動作させることにより達成される。
【0008】
【作用】チップに入力される信号がECLレベルのよう
にVCC側に近い場合は、入力インターフェース回路の
NMOS回路が主に動作し、TTLレベルのようにVE
Eに近い場合は、PMOS回路が主に動作する。そのた
め、多様な入力信号論理レベルに対して参照電圧を変え
てやれば一つの回路で対応できるので、チップ占有面積
を低減できる。電源電圧が低下した場合にも、入力信号
論理レベルが高いうちはNMOS回路が主に動作し、入
力信号論理レベルが低くなるとPMOS回路が主に動作
するようになるので、入力信号の変化を広範囲に応答す
ることができる。
にVCC側に近い場合は、入力インターフェース回路の
NMOS回路が主に動作し、TTLレベルのようにVE
Eに近い場合は、PMOS回路が主に動作する。そのた
め、多様な入力信号論理レベルに対して参照電圧を変え
てやれば一つの回路で対応できるので、チップ占有面積
を低減できる。電源電圧が低下した場合にも、入力信号
論理レベルが高いうちはNMOS回路が主に動作し、入
力信号論理レベルが低くなるとPMOS回路が主に動作
するようになるので、入力信号の変化を広範囲に応答す
ることができる。
【0009】
【実施例】以下、実施例を用いて本発明を詳細に説明す
る。図1は本発明の基本実施例である。図1において、
IFCは本発明の入力インターフェース回路全体を示
し、PMOS差動回路DP、NMOS差動回路DN、ド
ライバCOから成る。PMOS差動回路DPはMP1、
MP2、電流源CG1、負荷回路L1から成り、NMO
S差動回路DNはMN1、MN2、電流源CG2、負荷
回路L2から成る。負荷回路L1はPMOS差動トラン
ジスタのドレインとVSS間に接続される。また負荷回
路L2はNMOS差動トランジスタのドレインとVCC
間に接続される。DP、DNのトランジスタMP1、M
N1のゲートに同じ入力信号が印加され、MP2、MN
2のゲートに同じ参照電圧VREFが供給される。D
P、DNの各回路から出た互いに同相の出力信号を接続
したのがVOで、ドライバCOに入る。VOの振幅はV
INより大きいがまだ電源電圧のフル振幅ではないので
さらにCOでフル振幅としつつ、内部回路CIに対して
十分な負荷駆動能力を持たせる。COの出力回路は、例
えば、CMOSインバータ列で構成する。図2は図1の
回路を動作させるためのVINとVREFのレベル関係
を示す。参照電圧VREFは入力信号VINのレベルに
よって変更し、入力信号VINの高低の中間電圧を与え
る必要がある。例えば、TTLレベルの信号(VCC=
5V、VIH=2.4V、VIL=0.8V)の場合、
図2(a)に示すように、VREFはVIHとVILの
中間レベル1.6Vである。また、入力信号VINがE
CLレベルの場合(VEE=−4.5V、VIH=−0.
9V、VIL=−1.7V)は、図3(b)に示すよう
に、VREFはVIHとVILの中間レベル−1.3V
に設定する。なお本発明のチップでは、TTLで用いる
ときはVCCに正の電源電圧(例えば+5V)、VSS
に0Vを印加する。ECLで用いるときはVCCに0
V、VSS端子に負の電圧(−4.5V)を印加し、こ
れをVEEと呼ぶ。後続の実施例でもこのような電源電
圧の印加を前提とする。
る。図1は本発明の基本実施例である。図1において、
IFCは本発明の入力インターフェース回路全体を示
し、PMOS差動回路DP、NMOS差動回路DN、ド
ライバCOから成る。PMOS差動回路DPはMP1、
MP2、電流源CG1、負荷回路L1から成り、NMO
S差動回路DNはMN1、MN2、電流源CG2、負荷
回路L2から成る。負荷回路L1はPMOS差動トラン
ジスタのドレインとVSS間に接続される。また負荷回
路L2はNMOS差動トランジスタのドレインとVCC
間に接続される。DP、DNのトランジスタMP1、M
N1のゲートに同じ入力信号が印加され、MP2、MN
2のゲートに同じ参照電圧VREFが供給される。D
P、DNの各回路から出た互いに同相の出力信号を接続
したのがVOで、ドライバCOに入る。VOの振幅はV
INより大きいがまだ電源電圧のフル振幅ではないので
さらにCOでフル振幅としつつ、内部回路CIに対して
十分な負荷駆動能力を持たせる。COの出力回路は、例
えば、CMOSインバータ列で構成する。図2は図1の
回路を動作させるためのVINとVREFのレベル関係
を示す。参照電圧VREFは入力信号VINのレベルに
よって変更し、入力信号VINの高低の中間電圧を与え
る必要がある。例えば、TTLレベルの信号(VCC=
5V、VIH=2.4V、VIL=0.8V)の場合、
図2(a)に示すように、VREFはVIHとVILの
中間レベル1.6Vである。また、入力信号VINがE
CLレベルの場合(VEE=−4.5V、VIH=−0.
9V、VIL=−1.7V)は、図3(b)に示すよう
に、VREFはVIHとVILの中間レベル−1.3V
に設定する。なお本発明のチップでは、TTLで用いる
ときはVCCに正の電源電圧(例えば+5V)、VSS
に0Vを印加する。ECLで用いるときはVCCに0
V、VSS端子に負の電圧(−4.5V)を印加し、こ
れをVEEと呼ぶ。後続の実施例でもこのような電源電
圧の印加を前提とする。
【0010】この実施例の特徴は、1つの入力信号VI
NをPMOSトランジスタの差動回路と、NMOSトラ
ンジスタの差動回路の両方のゲートに入力していること
にある。従って、入力信号論理レベルがECLレベルの
ように高電位側にあっても、TTLレベルのように低電
位側にあっても、少なくとも一方の差動回路は正常に動
作する。また動作しない他方の回路は自動的に電流が減
少するので消費電流が増加することはない。電源電圧の
低下時も、入力信号がいかなるレベルの時もPMOS、
NMOSどちらかの回路が動作するので全領域にわたっ
て高速動作が可能である。なお、以下の説明でも入力信
号論理レベルをECLとTTLの2つの場合を考える
が、これに限定されず他の入力信号論理レベルに対応で
きることはいうまでもない。
NをPMOSトランジスタの差動回路と、NMOSトラ
ンジスタの差動回路の両方のゲートに入力していること
にある。従って、入力信号論理レベルがECLレベルの
ように高電位側にあっても、TTLレベルのように低電
位側にあっても、少なくとも一方の差動回路は正常に動
作する。また動作しない他方の回路は自動的に電流が減
少するので消費電流が増加することはない。電源電圧の
低下時も、入力信号がいかなるレベルの時もPMOS、
NMOSどちらかの回路が動作するので全領域にわたっ
て高速動作が可能である。なお、以下の説明でも入力信
号論理レベルをECLとTTLの2つの場合を考える
が、これに限定されず他の入力信号論理レベルに対応で
きることはいうまでもない。
【0011】参照電圧VREFはチップ外部から与える
場合とチップ内部で発生する場合とがある。チップ外部
から与える場合はインタフェースに応じて外部から電圧
を与えれば良い。ここではチップ内部で発生する場合を
示す。図3は参照電圧VREFをチップ内部で発生させ
る回路VREFGの構成例である。TTL、ECLの2
種類の入力インタフェースに対応するため、基準電圧V
REFは2値が必要である。TTLレベルの入力信号を
受ける場合、同図上の基準電圧発生回路GVR1と出力
回路OTを動作させる。一方、ECLレベルの入力信号
を受ける場合、同図下の基準電圧発生回路GVR2と出
力回路OEを動作させる。OTは基準電圧VR1を抵抗
R1、R2、増幅器AMP1で増幅してTTL用参照電
圧VREFを発生する。OEは基準電圧VR2を抵抗R
6、R7、増幅器AMP2で増幅してTTL用参照電圧
VREFを発生する。
場合とチップ内部で発生する場合とがある。チップ外部
から与える場合はインタフェースに応じて外部から電圧
を与えれば良い。ここではチップ内部で発生する場合を
示す。図3は参照電圧VREFをチップ内部で発生させ
る回路VREFGの構成例である。TTL、ECLの2
種類の入力インタフェースに対応するため、基準電圧V
REFは2値が必要である。TTLレベルの入力信号を
受ける場合、同図上の基準電圧発生回路GVR1と出力
回路OTを動作させる。一方、ECLレベルの入力信号
を受ける場合、同図下の基準電圧発生回路GVR2と出
力回路OEを動作させる。OTは基準電圧VR1を抵抗
R1、R2、増幅器AMP1で増幅してTTL用参照電
圧VREFを発生する。OEは基準電圧VR2を抵抗R
6、R7、増幅器AMP2で増幅してTTL用参照電圧
VREFを発生する。
【0012】入力インターフェース回路をTTLレベル
を受ける回路として用いる時は、ECL用の出力回路O
EはTTL用VREFの電圧に影響を与えないように非
動作状態にしておく。逆に、入力インターフェース回路
をECLレベルを受ける回路として用いる時は、出力回
路OTを非動作状態にしておく。出力回路OT、OEな
どを動作/非動作にする方法についてはMOSスイッチ
を用いるか、配線マスクのマスタスライスを用いれば容
易に実現できる。
を受ける回路として用いる時は、ECL用の出力回路O
EはTTL用VREFの電圧に影響を与えないように非
動作状態にしておく。逆に、入力インターフェース回路
をECLレベルを受ける回路として用いる時は、出力回
路OTを非動作状態にしておく。出力回路OT、OEな
どを動作/非動作にする方法についてはMOSスイッチ
を用いるか、配線マスクのマスタスライスを用いれば容
易に実現できる。
【0013】なお、基準電圧発生回路GVR1はMOS
トランジスタのしきい値電圧Vt差を利用して基準出圧
VR1を発生する方式の回路である。この回路方式につ
いては、特開平1−296491で詳しく述べられてい
る。また、基準電圧発生回路GVR2はバンドギャップ
型基準電圧発生回路の例で、この回路方式については
P.R.グレイ、R.G.メイヤー共著、永田譲監訳『半導
体集積回路設計技術(上巻)』第270頁〜第276頁
に詳しく述べられている。図中のダイオードはCMOS
プロセスでもラテラルバイポーラを用いて実現できる。
図3の例では、入力インタフェース回路はTTL、EC
Lと2つの信号論理レベルを考えたものであるが、これ
に限定されずVREFの値によって、多様な信号論理レ
ベルを受けることができることは言うまでもない。
トランジスタのしきい値電圧Vt差を利用して基準出圧
VR1を発生する方式の回路である。この回路方式につ
いては、特開平1−296491で詳しく述べられてい
る。また、基準電圧発生回路GVR2はバンドギャップ
型基準電圧発生回路の例で、この回路方式については
P.R.グレイ、R.G.メイヤー共著、永田譲監訳『半導
体集積回路設計技術(上巻)』第270頁〜第276頁
に詳しく述べられている。図中のダイオードはCMOS
プロセスでもラテラルバイポーラを用いて実現できる。
図3の例では、入力インタフェース回路はTTL、EC
Lと2つの信号論理レベルを考えたものであるが、これ
に限定されずVREFの値によって、多様な信号論理レ
ベルを受けることができることは言うまでもない。
【0014】図4に本発明をメモリのアドレスバッファ
に適用するとともに、図1の回路構成をより具体化した
実施例を示す。図4では図1の電流源CG1、CG2を
MOSトランジスタMP12、MN12によるパルス制
御電流源にし、負荷回路L1、L2をMOSトランジス
タによるカレントミラー型の能動負荷にしている。本実
施例の特徴は、電流をチップの動作期間(/CEで指
示)だけ流すことにより、回路数が多いアドレスバッフ
ァでの消費電力を低減できることにある。また、1種の
アドレスバッファ回路で多様な入力信号論理レベルを受
けることができるので、チップ占有面積を低減できる。
に適用するとともに、図1の回路構成をより具体化した
実施例を示す。図4では図1の電流源CG1、CG2を
MOSトランジスタMP12、MN12によるパルス制
御電流源にし、負荷回路L1、L2をMOSトランジス
タによるカレントミラー型の能動負荷にしている。本実
施例の特徴は、電流をチップの動作期間(/CEで指
示)だけ流すことにより、回路数が多いアドレスバッフ
ァでの消費電力を低減できることにある。また、1種の
アドレスバッファ回路で多様な入力信号論理レベルを受
けることができるので、チップ占有面積を低減できる。
【0015】図5のタイミング図で動作を説明する。チ
ップイネーブル入力信号(/CE)が、高電位から低電
位になり、チップが動作状態になったとする。このと
き、CEバッファCEBによりφABが高電位(インバ
ータCGCにより/φABが低電位)になり、アドレス
バッファ回路の電流源トランジシタMN12、MP12
をそれぞれ導通させる。差動回路DP、DNの同相出力
が接続されaiとなる。AiがVREFより低電位の時
はMN2、MN4がオン、MP2、MP4がオフとなり
aiがVSSに向かって放電される。一方、AiがVR
EFより高電位の時はMN2、MN4がオフ、MP2、
MP4がオンとなりaiがVCCに向かって充電され
る。このようにして入力アドレス信号Aiに応じたai
が出力回路COに入る。出力回路COは内部回路CIを
駆動するのに十分な駆動能力を持つ信号電圧Biを発生
する。電流源CG1、CG2は、φAB(/φAB)が
高電位(低電位)の期間だけ電流IP、INが流れ、そ
の他の期間では電流は流れない。従って、低消費電力化
が可能である。アドレス入力はこの期間でチップに取り
込まれ、図4では省略したが後段のCOまたはCI回路
内でラッチされる。本実施例はパワースイッチによる低
電力化に加え、次の利点が生まれる。第1に、低電源電
圧動作時に、あらゆるレベルの信号に対して高速動作が
可能となる、第2に、1つの回路でECLレベル、TT
Lレベルの両信号論理レベルを扱うことができるため、
各信号論理レベルに応じた専用回路を設ける必要がな
く、回路の占有面積低減の効果がある。
ップイネーブル入力信号(/CE)が、高電位から低電
位になり、チップが動作状態になったとする。このと
き、CEバッファCEBによりφABが高電位(インバ
ータCGCにより/φABが低電位)になり、アドレス
バッファ回路の電流源トランジシタMN12、MP12
をそれぞれ導通させる。差動回路DP、DNの同相出力
が接続されaiとなる。AiがVREFより低電位の時
はMN2、MN4がオン、MP2、MP4がオフとなり
aiがVSSに向かって放電される。一方、AiがVR
EFより高電位の時はMN2、MN4がオフ、MP2、
MP4がオンとなりaiがVCCに向かって充電され
る。このようにして入力アドレス信号Aiに応じたai
が出力回路COに入る。出力回路COは内部回路CIを
駆動するのに十分な駆動能力を持つ信号電圧Biを発生
する。電流源CG1、CG2は、φAB(/φAB)が
高電位(低電位)の期間だけ電流IP、INが流れ、そ
の他の期間では電流は流れない。従って、低消費電力化
が可能である。アドレス入力はこの期間でチップに取り
込まれ、図4では省略したが後段のCOまたはCI回路
内でラッチされる。本実施例はパワースイッチによる低
電力化に加え、次の利点が生まれる。第1に、低電源電
圧動作時に、あらゆるレベルの信号に対して高速動作が
可能となる、第2に、1つの回路でECLレベル、TT
Lレベルの両信号論理レベルを扱うことができるため、
各信号論理レベルに応じた専用回路を設ける必要がな
く、回路の占有面積低減の効果がある。
【0016】図6は、本発明をメモリに適用した実施例
である。メモリは大容量化、高集積化するにつれて、低
消費電力化と素子耐圧の確保のために電源電圧は低電圧
化せざるを得ない。入出力インタフェースも低電源電圧
化に対応して従来のECL、あるいはTTLから変化す
る。本発明の入力インターフェース回路は、どのような
入力レベルの変化にも対応できる。図6に示したメモリ
装置はCEバッファCEB、アドレスバッファAB0〜
AB19、ライトイネーブル信号入力バッファWEB、
書き込みデータ入力バッファDIB、メモリセルアレー
MCを駆動して記憶情報の書き込みと読み出しなどを行
うアレー周辺回路PRC、メモリセルからの読み出しデ
ータをチップ外に出力する出力バッファDOBなどから
なる。ここで、CEB、AB0〜AB19、WEB、D
IBの入力バッファに本発明による入力インタフェース
回路を用いることによって、次のような効果がある。例
えば、1Mbの記憶容量をもつ従来のスタティックRA
Mを想定する。単一の入力信号論理レベルの場合、アド
レスバッファの数だけで20個必要である(AB0〜A
B19)。もし、TTLとECLの2種類の信号論理レ
ベルを受ける場合は、40個のアドレスバッファが必要
となる。しかし、本発明による入力インターフェース回
路を上記入力バッファに用いることによって、半分の回
路数で済む。記憶容量が大きく入力インターフェース回
路数が大きい場合には特に効果がある。同様のことは、
ダイナミックRAMやその他の半導体装置にも適用でき
ることはいうまでもない。
である。メモリは大容量化、高集積化するにつれて、低
消費電力化と素子耐圧の確保のために電源電圧は低電圧
化せざるを得ない。入出力インタフェースも低電源電圧
化に対応して従来のECL、あるいはTTLから変化す
る。本発明の入力インターフェース回路は、どのような
入力レベルの変化にも対応できる。図6に示したメモリ
装置はCEバッファCEB、アドレスバッファAB0〜
AB19、ライトイネーブル信号入力バッファWEB、
書き込みデータ入力バッファDIB、メモリセルアレー
MCを駆動して記憶情報の書き込みと読み出しなどを行
うアレー周辺回路PRC、メモリセルからの読み出しデ
ータをチップ外に出力する出力バッファDOBなどから
なる。ここで、CEB、AB0〜AB19、WEB、D
IBの入力バッファに本発明による入力インタフェース
回路を用いることによって、次のような効果がある。例
えば、1Mbの記憶容量をもつ従来のスタティックRA
Mを想定する。単一の入力信号論理レベルの場合、アド
レスバッファの数だけで20個必要である(AB0〜A
B19)。もし、TTLとECLの2種類の信号論理レ
ベルを受ける場合は、40個のアドレスバッファが必要
となる。しかし、本発明による入力インターフェース回
路を上記入力バッファに用いることによって、半分の回
路数で済む。記憶容量が大きく入力インターフェース回
路数が大きい場合には特に効果がある。同様のことは、
ダイナミックRAMやその他の半導体装置にも適用でき
ることはいうまでもない。
【0017】なお、電源電圧の低下時には、出力バッフ
ァDOBも従来とは異なる回路方式が必要になるがこれ
に関しては、例えば、Technical Diges
tof ’91 VLSI Circuit Sym
p.,pp.97−98に記載されている。
ァDOBも従来とは異なる回路方式が必要になるがこれ
に関しては、例えば、Technical Diges
tof ’91 VLSI Circuit Sym
p.,pp.97−98に記載されている。
【0018】以上の実施例では本発明を入力インタフェ
ース回路に適用したが、その他の回路にも適用できる。
例えばメモリのメインアンプに適用し、メモリセルから
の低振幅の読出し信号を高振幅信号に高速に変換するこ
とができる。
ース回路に適用したが、その他の回路にも適用できる。
例えばメモリのメインアンプに適用し、メモリセルから
の低振幅の読出し信号を高振幅信号に高速に変換するこ
とができる。
【0019】
【発明の効果】本発明の入力インターフェース回路によ
れば、入力信号論理レベルが電源電圧の高電位側にある
場合は主としてNMOS回路が、電源電圧の低電位側に
ある場合は主としてPMOS回路が動作するので、多様
な入力信号論理レベルに対しても高速に動作し、電源の
低電圧化に対しても安定に動作する。また、1つの回路
で多様な入力信号論理レベルに対応できるので、回路の
チップ占有面積を低減できる。
れば、入力信号論理レベルが電源電圧の高電位側にある
場合は主としてNMOS回路が、電源電圧の低電位側に
ある場合は主としてPMOS回路が動作するので、多様
な入力信号論理レベルに対しても高速に動作し、電源の
低電圧化に対しても安定に動作する。また、1つの回路
で多様な入力信号論理レベルに対応できるので、回路の
チップ占有面積を低減できる。
【図1】本発明の第1の実施例を示す図
【図2】入力信号レベルと参照電圧VREFの関係を示
す図
す図
【図3】参照電圧VREF発生回路の構成例
【図4】本発明をアドレスバッファに適用した例
【図5】アドレスバッファの動作説明図
【図6】本発明をメモリ装置に適用した実施例
【図7】CMOSを用いた従来ECLインタフェース回
路
路
【図8】入力レベルと遅延時間の関係
VIN…入力信号、VO…入力インターフェース回路内
部信号、VOUT…入力インターフェース回路出力信
号、VREF…参照電圧、VCC,VEE,VSS…電
源電圧、/CE…チップイネーブル入力信号、φAB,
/φAB…電流源駆動パルス信号、Ai…アドレス入力
信号、IP,IN…電流源電流、/WE…ライトイネー
ブル入力信号、DIN…書き込みデータ入力信号、DO
UT…読み出しデータ出力信号、tpd…遅延時間。
部信号、VOUT…入力インターフェース回路出力信
号、VREF…参照電圧、VCC,VEE,VSS…電
源電圧、/CE…チップイネーブル入力信号、φAB,
/φAB…電流源駆動パルス信号、Ai…アドレス入力
信号、IP,IN…電流源電流、/WE…ライトイネー
ブル入力信号、DIN…書き込みデータ入力信号、DO
UT…読み出しデータ出力信号、tpd…遅延時間。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03F 1/50 7239−5J 3/45 7328−5J (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 加藤 至誠 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 立花 利一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (5)
- 【請求項1】第1のPMOSトランジスタ、第2のPM
OSトランジスタ、それらのドレインに接続された第1
の負荷回路、第1の電流源からなるPMOS差動回路
と、第1のNMOSトランジスタ、第2のNMOSトラ
ンジスタ、それらのドレインに接続された第2の負荷回
路、第2の電流源からなるNMOS差動回路を有し、該
PMOS差動回路と該NMOS差動回路の各第1のトラ
ンジスタのゲートを接続して共通の入力信号を印加し、
該PMOS差動回路と該NMOS差動回路の各第2のト
ランジスタのゲートを接続して共通の参照電圧を供給
し、該PMOS差動回路と該NMOS差動回路の互いに
同相の出力を接続し、該出力の信号振幅は該2組のMO
S差動回路の入力信号振幅より大きいことを特徴とする
半導体回路。 - 【請求項2】請求項1に記載の半導体回路において、該
半導体回路をチップの入力回路に用い、該参照電圧を変
えることにより、TTLやECL等、複数のインタフェ
ース仕様に対して同一入力回路を使用することを特徴と
する請求項1記載の半導体回路。 - 【請求項3】入力信号と、参照電圧と、該入力信号を内
部信号に変換する入力回路とからなる半導体回路におい
て、該入力回路は上記参照電圧によって上記入力信号の
論理値を決定し、上記参照電圧は上記入力信号の論理レ
ベルに対応して変化されることを特徴とする半導体回
路。 - 【請求項4】請求項3に記載の半導体回路において、上
記入力信号がTTLレベルの時は上記参照電圧はTTL
レベルの論理しきい値あたりに設定され、上記入力信号
がECLレベルの時は上記参照電圧をECLレベルの論
理しきい値あたりに設定されることを特徴とする半導体
回路。 - 【請求項5】請求項3又は請求項4の何れかに記載の半
導体回路において、上記入力回路は第1の回路と第2の
回路とを有し、上記第1の回路はTTLレベルの信号が
入力されてから上記内部信号が出力されるまでの遅延時
間がECLレベルの信号が入力されてから上記内部信号
が出力されるまでの遅延時間より短く、上記第2の回路
はECLレベルの信号が入力されてから上記内部信号が
出力されるまでの遅延時間がTTLレベルの信号が入力
されてから上記内部信号が出力されるまでの遅延時間よ
り短いことを特徴とする半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3207809A JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3207809A JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0548430A true JPH0548430A (ja) | 1993-02-26 |
Family
ID=16545862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3207809A Pending JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0548430A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
JP2004221865A (ja) * | 2003-01-14 | 2004-08-05 | Toppan Printing Co Ltd | レベルシフト回路 |
JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1991
- 1991-08-20 JP JP3207809A patent/JPH0548430A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US6483349B2 (en) | 1999-02-17 | 2002-11-19 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
JP2004221865A (ja) * | 2003-01-14 | 2004-08-05 | Toppan Printing Co Ltd | レベルシフト回路 |
JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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