JP3920236B2 - 差動増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、差動増幅器に関する。
【0002】
【従来の技術】
2つの入力信号の電位差に対応した出力信号を出力する差動増幅器は、集積回路に広く使用される回路の一つである。
【0003】
LSI(Large Scale Integrated circuit)に設けられる差動増幅器100は、典型的には、図9に示されているように、ソースが互いに結合された一対のPMOSトランジスタ101、102と、PMOSトランジスタ101、102のソースと電源電圧VDDを有する電源端子104との間に介設されたPMOSトランジスタ103とを含んで構成される。PMOSトランジスタ101、102のゲートには、それぞれ、入力電圧VIN+、VIN−が入力される。PMOSトランジスタ103のゲートには、一定のバイアス電圧が印加され、PMOSトランジスタ103は、PMOSトランジスタ101、102のソースに、一定のバイアス電流IBIASを供給する定電流源として機能する。
【0004】
入力電圧VIN+が入力電圧VIN−より低いと、バイアス電流IBIASの実質的に全てがPMOSトランジスタ101に流れ、出力電流IOUT+として取り出される。一方、入力電圧VIN+が入力電圧VIN−より高いと、バイアス電流IBIASの実質的に全てがPMOSトランジスタ102に流れ、出力電流IOUT−として取り出される。出力電流IOUT+、IOUT−が負荷に流されることより、差動増幅器100の出力が、電圧で取り出されることも可能である。
【0005】
差動増幅器は、PMOSトランジスタではなく、NMOSトランジスタで構成されることも可能である。
【0006】
このような差動増幅器を正常に動作させるためには、差動増幅器に入力される2つの入力電圧を、ある範囲に制限する必要がある。すなわち、2つの入力電圧は、接地電圧VSSと電源電圧VDDとの間の全範囲に及ぶことは許されない。例えば、図9に示されている差動増幅器100の2つの入力電圧VIN+、VIN−は、接地電圧VSS以上、VDD−(VGS+VDS(SAT))以下である必要がある。ここでVDS(SAT)は、PMOSトランジスタ103が5極管領域(飽和領域)で動作するときのPMOSトランジスタ103のドレイン−ソース間電圧であり、VGSは、PMOSトランジスタ101(又はPMOSトランジスタ102)にバイアス電流IBIASが流れたときの、PMOSトランジスタ101(又はPMOSトランジスタ102)のゲート−ソース間電圧である。同様に、差動増幅器がNMOSトランジスタで構成される場合には、入力電圧VIN+、VIN−は、VSS+(VGS+VDS(SAT))以上、VDD以下である必要がある。差動増幅器の入力電圧に課せられる制限は、差動増幅器の設計の自由度を小さくし、好ましくない。
【0007】
特許文献1は、差動増幅器の入力電圧の許容範囲を広げる技術を開示している。特許文献1に開示されている差動増幅器は、入力信号を受けるPチャンネルトランジスタ対と、該入力信号を受けるNチャンネルトランジスタ対と、これらのトランジスタ対の出力を合成する回路とを備えている。Pチャンネルトランジスタ対とNチャンネルトランジスタ対とは、入力電圧の許容範囲が異なっている。従って、当該差動増幅器は、2つの入力電圧が、Pチャンネルトランジスタ対とNチャンネルトランジスタ対との少なくとも一方が動作可能な電圧範囲にあれば、動作可能である。
【0008】
差動増幅器は、2つの入力電圧の許容範囲が広い一方で、その消費電力が小さいことが望まれる。差動増幅器は、LSIにおいて多数使用され得るため、その消費電力が小さいことは、LSIの消費電力の低減に極めて有効である。
【0009】
【発明が解決しようとする課題】
本発明の目的は、入力電圧の許容範囲が広く、且つ、その消費電力が小さい差動増幅器を提供することにある。
【0010】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0011】
本発明による差動増幅器(10)は、第1入力電圧(VIN+)と第2入力電圧(VIN−)とを受ける第1トランジスタ対(1)と、第1入力電圧(VIN+)と第2入力電圧(VIN−)とを受け、且つ、第1トランジスタ対(1)と相補である第2トランジスタ対(2)と、制御信号(SC)に応答して第1トランジスタ対(1)と前記第2トランジスタ対(2)とのうちから選択された一のトランジスタ対を選択し、選択された前記一のトランジスタ対を活性化するバイアス回路(3)と、第1トランジスタ対(1)の出力と第2トランジスタ対(2)の出力とに応答して、出力信号(OUT)を出力する出力回路(4)とを備えている。
【0012】
第1トランジスタ対(1)と、それに相補の第2トランジスタ対(2)とは、その入力電圧の許容範囲が異なる。当該差動増幅器(10)は、制御信号(SC)により、第1トランジスタ対(1)と、それに相補の第2トランジスタ対(2)とのうちの所望の一方を選択して第1入力電圧(VIN+)と第2入力電圧(VIN−)の差の増幅に使用することが可能であり、これにより、第1入力電圧(VIN+)と第2入力電圧(VIN−)との許容範囲を広げることが可能である。
【0013】
その一方で、当該差動増幅器(10)は、第1トランジスタ対(1)と、それに相補の第2トランジスタ対(2)とが排他的に使用されるため、その消費電力を減少することができる。
【0014】
制御信号(SC)は、当該差動増幅器(10)の外部から入力されることが可能であり、第1入力電圧(VIN+)と第2入力電圧(VIN−)とに応答して、制御信号(SC)を生成する制御信号生成回路(5)が差動増幅器(10)に備えられることが可能である。制御信号生成回路(5)が差動増幅器(10)に備えられることは、制御信号(SC)を外部から供給する必要をなくす点で好適である。
【0015】
制御信号生成回路(5)は、第1入力電圧(VIN+)と第2入力電圧(VIN−)とに応答して、第1入力電圧(VIN+)と第2入力電圧(VIN−)との間の出力電圧(VO)を出力する第1回路(51)と、出力電圧(VO)に応答して制御信号(SC)を生成する第2回路(52、53)とを含むことが好適である。第1入力電圧(VIN+)と第2入力電圧(VIN−)との間である出力電圧(VO)は、第1入力電圧(VIN+)と第2入力電圧(VIN−)とがとる範囲の指標として適切である。かかる出力電圧(VO)を使用することにより、活性化される該一のトランジスタ対を適切に選択することができる。
【0016】
より好ましくは、第1回路(51)が出力する出力電圧(VO)は、第1入力電圧(VIN+)と前記第2入力電圧(VIN−)との同相成分である同相電圧(VCM)に、実質的に一致することが好適である。
【0017】
典型的には、差動増幅器(10)の第1トランジスタ対(1)は、第1PチャンネルMOSFET(11)と第2PチャンネルMOSFET(12)とで構成され、第2トランジスタ対(2)は、第1NチャンネルMOSFET(21)と第2NチャンネルMOSFET(22)とで構成される。第1PチャンネルMOSFET(11)のゲートには、第1入力電圧(VIN+)が入力され、第2PチャンネルMOSFET(12)のゲートには、第2入力電圧(VIN−)が入力される。第1PチャンネルMOSFET(11)と第2PチャンネルMOSFET(12)とは、それらのソースが互いに接続されている。第1NチャンネルMOSFET(21)のゲートには、第1入力電圧(VIN+)が入力され、第2NチャンネルMOSFET(22)のゲートには、第2入力電圧(VIN−)が入力される。第1NチャンネルMOSFET(21)と第2NチャンネルMOSFET(22)とは、それらのソースが互いに接続されている。バイアス回路(3)は、制御信号(SC)に応答して、第1NチャンネルMOSFET(21)及び第2NチャンネルMOSFET(22)のソースと、第1PチャンネルMOSFET(11)及び第2PチャンネルMOSFET(22)のソースとのいずれか一方にバイアス電流を供給する。出力回路(4)は、第1PチャンネルMOSFET(11)と第2PチャンネルMOSFET(12)と第1NチャンネルMOSFET(21)と第2NチャンネルMOSFET(22)とのうちのいずれに電流が流れるかに応答して、出力信号(OUT)を出力する。
【0018】
バイアス回路(3)が、第1PチャンネルMOSFET(11)及び第2PチャンネルMOSFET(12)のソースに接続されたドレインと、電源電圧(VDD)を有する電源線(6)に接続されたソースとを有する第3PチャンネルMOSFET(31)を含む場合、バイアス回路(3)は、第3PチャンネルMOSFET(31)のゲートと第1バイアス電圧(VBIAS P)を有する第1バイアスバス(8)との間に介設され、制御信号(SC)に応答して動作する第1スイッチ素子(32)と、第3PチャンネルMOSFET(31)のゲートと電源線(6)との間に介設され、制御信号(SC)に応答して動作する第2スイッチ素子(33)とを含み、第1スイッチ素子(32)と第2スイッチ素子(33)とは、制御信号(SC)に応答して、排他的にターンオンされることが好適である。第3PチャンネルMOSFET(31)は、そのゲートに第1バイアス電圧(VBIAS P)が供給されると、定電流源として機能する。
【0019】
このようなバイアス回路(3)の構成は、第1トランジスタ対(1)が非活性であるときに、第3PチャンネルMOSFET(31)のゲートの電圧を電源電圧(VDD)に固定し、第1トランジスタ対(1)に不所望なバイアス電流が供給されることを防止する。
【0020】
バイアス回路(3)が、更に、制御信号(SC)を反転して反転制御信号(SC)を出力するインバータ(37)を含む場合には、第1スイッチ素子(32)は、第1バイアスバス(8)に接続されたソースと、第3PチャンネルMOSFET(31)のゲートに接続されたドレインと、制御信号(SC)を受けるゲートとを有する第4PチャンネルMOSFET(32)からなり、第2スイッチ素子(33)は、電源線(6)に接続されたソースと、第3PチャンネルMOSFET(31)のゲートに接続されたドレインと、反転制御信号(SC)を受けるゲートとを有する第5PチャンネルMOSFET(33)からなることが好適である。
【0021】
かかる構成は、第1バイアスバス(8)と第3PチャンネルMOSFET(31)のゲートとを電気的に接続するために、ソース及びドレインが互いに接続された一対のPチャンネルMOSFET及びNチャンネルMOSFETからなるトランスファゲートを使用する必要をなくし、更に、電源線(6)と第3PチャンネルMOSFET(31)のゲートとを電気的に接続するために、上記のトランスファゲートを使用する必要をなくす。かかる構成は、バイアス回路(3)を構成する素子の数を減少させる点で好適である。
【0022】
同様に、バイアス回路(3)が、第1NチャンネルMOSFET(21)及び第2NチャンネルMOSFET(22)のソースに接続されたドレインと、接地電圧(VSS)を有する接地線(7)に接続されたソースとを有する第3NチャンネルMOSFET(34)を含む場合、バイアス回路(3)は、第3NチャンネルMOSFET(34)のゲートと第2バイアス電圧(VBIAS N)を有する第2バイアスバス(9)との間に介設され、制御信号(SC)に応答して動作する第3スイッチ素子(35)と、第3NチャンネルMOSFET(34)のゲートと接地線(7)との間に介設され、制御信号(SC)に応答して動作する第4スイッチ素子(36)とを含み、第3スイッチ素子(32)と第4スイッチ素子(33)とは、制御信号(SC)に応答して、排他的にターンオンされることが好適である。第3NチャンネルMOSFET(34)は、そのゲートに第2バイアス電圧(VBIAS N)が供給されると、定電流源として機能する。
【0023】
このようなバイアス回路(3)の構成は、第2トランジスタ対(2)が非活性であるときに、第3NチャンネルMOSFET(34)のゲートの電圧を接地電圧(VSS)に固定し、第2トランジスタ対(2)に不所望なバイアス電流が供給されることを防止する。
【0024】
更に、バイアス回路(3)が、制御信号(SC)を反転して反転制御信号(SC)を出力するインバータ(37)を含む場合には、第3スイッチ素子(35)は、第2バイアスバス(9)に接続されたソースと、第3NチャンネルMOSFET(34)のゲートに接続されたドレインと、制御信号(SC)を受けるゲートとを有する第4NチャンネルMOSFET(35)からなり、第4スイッチ素子(36)は、接地線(7)に接続されたソースと、第3NチャンネルMOSFET(34)のゲートに接続されたドレインと、反転制御信号(SC)を受けるゲートとを有する第5NチャンネルMOSFET(36)からなることが好適である。
【0025】
かかる構成は、第2バイアスバス(9)と第3NチャンネルMOSFET(34)のゲートとを電気的に接続するために、ソース及びドレインが互いに接続された一対のPチャンネルMOSFET及びNチャンネルMOSFETからなるトランスファゲートを使用する必要をなくし、更に、電源線(6)と第3NチャンネルMOSFET(34)のゲートとを電気的に接続するために、トランスファゲートを使用する必要をなくす。かかる構成は、バイアス回路(3)を構成する素子の数を有効に減少させる点で好適である。
【0026】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による差動増幅器の実施の一形態を説明する。
【0027】
(実施の第1形態)
図1は、本発明による差動増幅器の実施の第1形態を示している。実施の第1形態の差動増幅器10は、正転入力電圧VIN+と反転入力電圧VIN−とを比較して出力電圧OUTを生成する回路である。図2に示されているように、正転入力電圧VIN+と反転入力電圧VIN−とは、同相電圧(common mode voltage)VCMを中心として小さい振幅で変動する一組の電圧である。正転入力電圧VIN+と反転入力電圧VIN−の振幅は、典型的には、100〜400mVである。正転入力電圧VIN+と反転入力電圧VIN−とは、その平均が同相電圧VCMに一致するように生成される。
【0028】
図1に示されているように、差動増幅器10は、PMOSトランジスタ対1とNMOSトランジスタ対2とバイアス回路3と出力回路4とを備えている。
【0029】
PMOSトランジスタ対1は、互いにソースが結合されたPチャンネルMOSトランジスタ(以下、単に、「PMOSトランジスタ」という)11、12で構成されている。PMOSトランジスタ11のゲートには、正転入力電圧VIN+が入力され、PMOSトランジスタ12のゲートには、反転入力電圧VIN−が入力される。PMOSトランジスタ11とPMOSトランジスタ12とは、正転入力電圧VIN+と反転入力電圧VIN−とに応答して、そのいずれか一方がオン状態になる。
【0030】
NMOSトランジスタ対2は、互いにソースが結合されたNチャンネルMOSトランジスタ(以下、単に、「NMOSトランジスタ」という)21、22で構成されている。NMOSトランジスタ21とのゲートには、PMOSトランジスタ11のゲートと同じ正転入力電圧VIN+が入力される。NMOSトランジスタ22のゲートには、PMOSトランジスタ12のゲートと同じ反転入力電圧VIN−が入力される。NMOSトランジスタ21とNMOSトランジスタ22とは、正転入力電圧VIN+と反転入力電圧VIN−とに応答して、そのいずれか一方がオン状態になる。
【0031】
バイアス回路3は、PMOSトランジスタ31〜33、NMOSトランジスタ34〜36、及びCMOSインバータ37で構成されている。バイアス回路3は、外部から供給される制御信号SCに応答して、PMOSトランジスタ対1とNMOSトランジスタ対2とのいずれか一方を選択的に活性化する。制御信号SCが”Low”電圧(すなわち、接地電圧VSS)にプルダウンされると、バイアス回路3は、PMOSトランジスタ11、12のソースにバイアス電流を供給してPMOSトランジスタ対1を活性化する。一方、制御信号SCが”High”電圧(すなわち、電源電圧VDD)にプルアップされると、バイアス回路3は、NMOSトランジスタ21、22のソースにバイアス電流を供給してNMOSトランジスタ対2を活性化する。
【0032】
PMOSトランジスタ対1とNMOSトランジスタ対2とのうち、バイアス回路3によって活性化された一のトランジスタ対は、正転入力電圧VIN+と反転入力電圧VIN−との電圧に応答して、そのトランジスタ対が含む2つのMOSトランジスタの一方から出力電流を出力する。より詳細には、PMOSトランジスタ対1が活性化されているときには、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合にPMOSトランジスタ12のドレインから出力電流が出力され、逆の場合にはPMOSトランジスタ11のドレインから出力電流が出力される。NMOSトランジスタ対2が活性化されているときには、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合にNMOSトランジスタ21のドレインから出力電流が出力され、逆の場合にはNMOSトランジスタ22のドレインから出力電流が出力される。
【0033】
出力回路4は、カレントミラー41〜45と、出力インバータ46とから構成される。出力回路4は、PMOSトランジスタ対1とNMOSトランジスタ対2とに含まれる4つのMOSトランジスタのうち、いずれのMOSトランジスタから出力電流が出力されているかに応答して、出力電圧OUTを生成する。出力回路4は、PMOSトランジスタ11又はNMOSトランジスタ22から出力電流が出力されている場合に出力電圧OUTを”Low”電圧にプルダウンし、PMOSトランジスタ12又はNMOSトランジスタ21から出力電流が出力されている場合に出力電圧OUTを”High”電圧にプルアップする。即ち、出力回路4は、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合に出力電圧OUTを”High”電圧にプルアップし、逆の場合には、出力電圧OUTを”Low”電圧にプルダウンすることになる。このように、出力電圧OUTは、正転入力電圧VIN+が反転入力電圧VIN−よりも高いか低いかに応答して出力される。出力電圧OUTは、PMOSトランジスタ対1とNMOSトランジスタ対2とのいずれが活性化されているかには関係ない。
【0034】
本実施の形態の差動増幅器10は、制御信号SCを適切に制御することにより、正転入力電圧VIN+と反転入力電圧VIN−とに許容される範囲を広くすることができる。差動増幅器10は、制御信号SCを制御することにより、PMOSトランジスタ対1とNMOSトランジスタ対2との所望の一方を選択的に活性化して出力電圧OUTを生成可能である。更に、既述のように、PMOSトランジスタ対1とNMOSトランジスタ対2とでは、正転入力電圧VIN+と反転入力電圧VIN−との電圧の許容範囲が異なっている。従って、本実施の形態の差動増幅器10は、制御信号SCによってPMOSトランジスタ対1とNMOSトランジスタ対2とのうちの適切な一方を選択して出力電圧OUTを生成することにより、広い電圧範囲、即ち、接地電圧VSSから電源電圧VDDの範囲の正転入力電圧VIN+と反転入力電圧VIN−とに対応することが可能である。
【0035】
その一方で、本実施の形態の差動増幅器10は、消費電力を小さくすることができる。本実施の形態の差動増幅器10は、PMOSトランジスタ対1とNMOSトランジスタ対2とは、排他的に活性化され、同時には活性化されない。従って、本実施の形態の差動増幅器10は、PMOSトランジスタ対とNMOSトランジスタ対との両方が常に活性化されている特許文献1の差動増幅器10よりも消費電力を小さくすることができる。
【0036】
以下では、バイアス回路3と出力回路4との構成が、より詳細に説明される。上述のように、バイアス回路3は、PMOSトランジスタ31、32、33と、NMOSトランジスタ34、35、36と、CMOSインバータ37とを含んでいる。CMOSインバータ37は、PMOSトランジスタ38とNMOSトランジスタ39とを含んでいる。CMOSインバータ37は、制御信号SCを反転して反転制御信号/SCを生成する。
【0037】
PMOSトランジスタ31は、PMOSトランジスタ対1に一定のバイアス電流を供給する定電流源として機能する。PMOSトランジスタ31のソースは、電源電圧VDDを有する電源線6に接続され、PMOSトランジスタ31のドレインは、PMOSトランジスタ対1に含まれるPMOSトランジスタ11及び12のソースに接続される。PMOSトランジスタ31のゲートは、PMOSトランジスタ32を介して、バイアス電圧VBIAS Pを有する第1バイアスバス8に接続されている。バイアス電圧VBIAS Pは、PMOSトランジスタ31がPMOSトランジスタ対1に所望のバイアス電流を供給するように定められる。バイアス電圧VBIAS Pは、接地電圧VSSと電源電圧VDDとの間の電圧である。
【0038】
PMOSトランジスタ32は、制御信号SCに応答してPMOSトランジスタ31のゲートを選択的に第1バイアスバス8に電気的に接続するスイッチ素子として機能する。PMOSトランジスタ32のソースは第1バイアスバス8に接続され、ドレインはPMOSトランジスタ31のゲートに接続される。PMOSトランジスタ32のゲートには、制御信号SCが入力される。
【0039】
制御信号SCが”Low”電圧にプルダウンされると、PMOSトランジスタ32は、第1バイアスバス8をPMOSトランジスタ31のゲートに電気的に接続してPMOSトランジスタ31のゲートにバイアス電圧VBIAS Pを供給する。バイアス電圧VBIAS PがPMOSトランジスタ31のゲートに供給されることにより、PMOSトランジスタ対1にはバイアス電流が供給され、PMOSトランジスタ対1が活性化される。
【0040】
一方、制御信号SCが”High”電圧にプルアップされると、PMOSトランジスタ32は、第1バイアスバス8をPMOSトランジスタ31のゲートから電気的に切り離し、PMOSトランジスタ31をターンオフする。これにより、PMOSトランジスタ対1へのバイアス電流の供給が遮断され、PMOSトランジスタ対1が非活性化される。
【0041】
PMOSトランジスタ33は、PMOSトランジスタ対1が非活性にされるときに、PMOSトランジスタ31のゲートを電源線6に電気的に接続するスイッチ素子として機能する。PMOSトランジスタ33のソースは、電源線6に接続され、ドレインは、PMOSトランジスタ31のゲートに接続される。PMOSトランジスタ33のゲートには、CMOSインバータ37によって生成される反転制御信号/SCが入力される。PMOSトランジスタ対1を非活性にするために制御信号SCが”High”電圧にプルアップされると、反転制御信号/SCは”Low”電圧にプルダウンされ、PMOSトランジスタ33はターンオンされる。PMOSトランジスタ33がターンオンすることにより、PMOSトランジスタ31のゲートは、電源線6に電気的に接続されて電源電圧VDDに固定される。これにより、不所望なバイアス電流がPMOSトランジスタ対1に供給されることが防がれる。
【0042】
一方、NMOSトランジスタ34は、NMOSトランジスタ対2に一定のバイアス電流を供給する定電流源として機能する。NMOSトランジスタ34のソースは、接地電圧VSSを有する接地線7に接続され、NMOSトランジスタ34のドレインは、NMOSトランジスタ対1に含まれるNMOSトランジスタ21及び22のソースに接続される。NMOSトランジスタ34のゲートは、NMOSトランジスタ32を介して、バイアス電圧VBIAS Nを有する第2バイアスバス9に接続されている。バイアス電圧VBIAS Nは、NMOSトランジスタ34がNMOSトランジスタ対2に所望のバイアス電流を供給するように定められる。バイアス電圧VBIAS Nは、接地電圧VSSと電源電圧VDDとの間の電圧である。
【0043】
NMOSトランジスタ35は、制御信号SCに応答して、NMOSトランジスタ34のゲートを、選択的に第2バイアスバス9に電気的に接続するスイッチ素子として機能する。NMOSトランジスタ35のソースは第2バイアスバス9に接続され、ドレインはNMOSトランジスタ34のゲートに接続される。NMOSトランジスタ35のゲートには、制御信号SCが入力される。
【0044】
制御信号SCが”High”電圧にプルアップされると、NMOSトランジスタ35は、第2バイアスバス9をNMOSトランジスタ34のゲートに電気的に接続し、NMOSトランジスタ34のゲートにバイアス電圧VBIAS Nを供給する。バイアス電圧VBIAS NがNMOSトランジスタ34のゲートに供給されることにより、NMOSトランジスタ対2にはバイアス電流が供給され、NMOSトランジスタ対2が活性化される。
【0045】
一方、制御信号SCが”Low”電圧にプルダウンされると、NMOSトランジスタ35は、第2バイアスバス9をNMOSトランジスタ34のゲートから電気的に切り離し、NMOSトランジスタ34をターンオフする。これにより、NMOSトランジスタ対2へのバイアス電流の供給が遮断され、NMOSトランジスタ対2が非活性化される。
【0046】
NMOSトランジスタ36は、NMOSトランジスタ対2が非活性にされるときに、NMOSトランジスタ34のゲートを接地線7に電気的に接続するスイッチ素子として機能する。NMOSトランジスタ36のソースは、接地線7に接続され、ドレインは、NMOSトランジスタ34のゲートに接続される。NMOSトランジスタ36のゲートには、CMOSインバータ37によって生成される反転制御信号/SCが入力される。NMOSトランジスタ対2を非活性にするために制御信号SCが”Low”電圧にプルダウンされると、反転制御信号/SCは”High”電圧にプルアップされ、NMOSトランジスタ36はターンオンされる。NMOSトランジスタ36がターンオンすることにより、NMOSトランジスタ34のゲートは、接地線7に電気的に接続されて接地電圧VSSに固定される。これにより、不所望なバイアス電流がNMOSトランジスタ対2に供給されることが防がれる。
【0047】
PMOSトランジスタ32とNMOSトランジスタ35とが制御信号SCによって駆動され、PMOSトランジスタ33とNMOSトランジスタ36とが反転制御信号/SCによって駆動される上述の構造は、バイアス回路3を構成するために必要な素子数が少ない点で好適である。
【0048】
NMOSトランジスタ及びPMOSトランジスタは、一般に、そのゲートとソースとの間に、ある程度の電圧(ゲート−ソース間電圧)が生じる。NMOSトランジスタ及びPMOSトランジスタがトランスファゲートとして使用される場合、ゲート−ソース間電圧の発生は、ソースとドレインの電圧を不一致にし、動作の上で問題になる場合がある。ゲート−ソース間電圧が問題になる場合、トランスファゲートとしては、ソース及びドレインが互いに結合された一組のNMOSトランジスタ及びPMOSトランジスタが使用される。
【0049】
しかし、本実施の形態のように、PMOSトランジスタ32が制御信号SCによって駆動され、PMOSトランジスタ33が反転制御信号/SCによって駆動される上述の構成は、ソース及びドレインが互いに結合された一組のNMOSトランジスタ及びPMOSトランジスタからなるトランスファゲートを使用することを不要にし、バイアス回路3を構成するために必要な素子数を有効に減少する。
【0050】
同様に、NMOSトランジスタ35が制御信号SCによって駆動され、NMOSトランジスタ36が反転制御信号/SCによって駆動される上述の構成は、ソース及びドレインが互いに結合された一組のNMOSトランジスタ及びPMOSトランジスタからなるトランスファゲートを使用することを不要にし、バイアス回路3を構成するために必要な素子数を有効に減少する。
【0051】
一方、出力回路4は、上述のように、カレントミラー41〜45と、出力インバータ46とを備えている。
【0052】
カレントミラー41は、PMOSトランジスタ41a、41bで構成されている。PMOSトランジスタ41a、41bのソースは、いずれも、電源線6に接続されている。PMOSトランジスタ41a、41bのゲートは、互いに接続され、且つ、PMOSトランジスタ41aのドレインに接続されている。PMOSトランジスタ41aのドレインは、カレントミラー41の入力端子として機能し、PMOSトランジスタ41bのドレインは、カレントミラー41の出力端子として機能する。
【0053】
同様に、カレントミラー43は、PMOSトランジスタ43a、43bで構成され、カレントミラー45は、PMOSトランジスタ45a、45bで構成されている。カレントミラー43、45の構成は、カレントミラー41の構成と同様である。PMOSトランジスタ43a、45aのドレインは、それぞれ、カレントミラー43、45の入力端子として機能し、PMOSトランジスタ43b、45bのドレインは、それぞれ、カレントミラー43、45の出力端子として機能する。
【0054】
カレントミラー42は、NMOSトランジスタ42a、42bで構成されている。NMOSトランジスタ42a、42bのソースは、いずれも、接地線7に接続されている。NMOSトランジスタ42a、42bのゲートは、互いに接続され、且つ、NMOSトランジスタ42aのドレインに接続されている。NMOSトランジスタ42aのドレインは、カレントミラー41の入力端子として機能する。NMOSトランジスタ42bのドレインは、カレントミラー41の出力端子として機能する。
【0055】
同様に、カレントミラー44は、NMOSトランジスタ44a、44bで構成されている。カレントミラー44の構成は、カレントミラー42の構成と同様である。NMOSトランジスタ44aのドレインは、それぞれ、カレントミラー44の入力端子として機能し、NMOSトランジスタ44bのドレインは、それぞれ、カレントミラー44の出力端子として機能する。
【0056】
出力インバータ46は、PMOSトランジスタ46aとNMOSトランジスタ46bとで構成されている。PMOSトランジスタ46aのソースは、電源線6に接続され、NMOSトランジスタ46bのソースは、接地線7に接続されている。PMOSトランジスタ46a及びNMOSトランジスタ46bのゲートは、入力ノード47に接続されている。PMOSトランジスタ46a及びNMOSトランジスタ46bのドレインは、出力ノード48に接続されている。出力インバータ46は、入力ノード47の電圧を反転して出力ノード48に出力する。出力ノード48の電圧が、差動増幅器10の出力電圧OUTである。
【0057】
カレントミラー41のPMOSトランジスタ41aのドレインは、NMOSトランジスタ対2のNMOSトランジスタ21のドレインに接続され、カレントミラー41のPMOSトランジスタ41bのドレインからは、NMOSトランジスタ21を流れる電流に対応する電流が出力される。
【0058】
カレントミラー41のPMOSトランジスタ41bのドレインと、PMOSトランジスタ対1のPMOSトランジスタ12のドレインとは、いずれも、カレントミラー42のNMOSトランジスタ42aのドレインに接続されている。カレントミラー41のPMOSトランジスタ41bは、NMOSトランジスタ21に電流が流れるときのみにカレントミラー42に電流を供給するので、カレントミラー42には、PMOSトランジスタ12又はNMOSトランジスタ21に電流が流れる場合、すなわち、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合に、電流が供給されることになる。カレントミラー42に電流が供給されるか否かは、PMOSトランジスタ対1とNMOSトランジスタ対2とのいずれが活性化されるかに関係がない。
【0059】
カレントミラー42に電流が供給される場合、すなわち、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合、カレントミラー42のNMOSトランジスタ42bは、定電流源として機能する。一方、正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合、NMOSトランジスタ42bは、ターンオフされ、入力ノード47と接地線7とは、電気的に切り離される。
【0060】
一方、カレントミラー43のPMOSトランジスタ43aのドレインは、NMOSトランジスタ対2のNMOSトランジスタ22のドレインに接続され、カレントミラー43のPMOSトランジスタ43bのドレインからは、NMOSトランジスタ22を流れる電流に対応する電流が出力される。
【0061】
カレントミラー43のPMOSトランジスタ43bのドレインと、PMOSトランジスタ対1のPMOSトランジスタ11のドレインとは、いずれも、カレントミラー44のNMOSトランジスタ44aのドレインに接続されている。カレントミラー43からカレントミラー44には、NMOSトランジスタ22に電流が流れるときのみに電流が供給されるので、カレントミラー44には、PMOSトランジスタ11又はNMOSトランジスタ22に電流が流れる場合、すなわち、正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合に、電流が入力されることになる。カレントミラー44に電流が入力されるか否かは、PMOSトランジスタ対1とNMOSトランジスタ対2とのいずれが活性化されるかに関係がない。
【0062】
カレントミラー44に電流が入力される場合、すなわち、正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合、カレントミラー44のNMOSトランジスタ44bは、定電流源として機能する。一方、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合、NMOSトランジスタ44bは、ターンオフされる。
【0063】
カレントミラー45のPMOSトランジスタ45aのドレインは、カレントミラー44のNMOSトランジスタ44bのドレインに接続されている。NMOSトランジスタ44bが定電流源として機能してカレントミラー45のPMOSトランジスタ45aに電流を流す場合、すなわち、正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合、カレントミラー45のPMOSトランジスタ45bは、定電流減として機能する。一方、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合、PMOSトランジスタ45bは、ターンオフされる。
【0064】
カレントミラー42のNMOSトランジスタ42bのドレインと、カレントミラー45のPMOSトランジスタ45bのドレインとは、入力ノード47に接続されている。入力ノード47の電圧は、正転入力電圧VIN+と反転入力電圧VIN−とに基づいて定まる。上述のように、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合、NMOSトランジスタ42bは定電流源として機能しようとする一方でPMOSトランジスタ45bはターンオフされ、従って、入力ノード47は”Low”電圧にプルダウンされる。一方、正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合、NMOSトランジスタ42bはターンオフされる一方でPMOSトランジスタ45bは定電流源として機能しようとし、従って、入力ノード47は”High”電圧にプルアップされる。
【0065】
上述のように、出力インバータ47は、入力ノード47の電圧を反転して出力電圧OUTを出力するから、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合、出力電圧OUTは、”High”電圧にプルアップされ、逆の場合、出力電圧OUTは、”Low”電圧にプルダウンされることになる。
【0066】
続いて、本実施の形態の差動増幅器10の動作が説明される。
【0067】
差動増幅器10を動作させる前に、入力しようとする正転入力電圧VIN+と反転入力電圧VIN−の範囲に対応する制御信号SCが外部から供給され、PMOSトランジスタ対1及びNMOSトランジスタ対2のうちの一方が活性化される。制御信号SCは、当該差動増幅器10を内蔵するLSIの外部パッドから供給される。
【0068】
正転入力電圧VIN+と反転入力電圧VIN−とが、接地電圧VSSに近い場合には、制御信号SCが”Low”電圧にされ、PMOSトランジスタ対1が活性化される。制御信号SCが”Low”電圧にされると、PMOSトランジスタ32がターンオンされて、PMOSトランジスタ31にバイアス電圧VBIAS Pが供給される。バイアス電圧VBIAS Pが供給されると、PMOSトランジスタ31は、PMOSトランジスタ対1にバイアス電流を供給してPMOSトランジスタ対1を活性化する。このとき、反転制御信号/SCが”High”電圧にされることに応答して、NMOSトランジスタ36はターンオンされ、NMOSトランジスタ34のゲートが接地線7に接続される。これにより、NMOSトランジスタ34のゲートが接地電圧VSSに固定され、NMOSトランジスタ対2が不所望に動作することが防がれる。
【0069】
一方、正転入力電圧VIN+と反転入力電圧VIN−とが、電源電圧VDDに近い場合には、制御信号SCが”High”電圧にされ、NMOSトランジスタ対2が活性化される。制御信号SCが”High”電圧にされると、NMOSトランジスタ35がターンオンされて、NMOSトランジスタ34にバイアス電圧VBIAS Nが供給される。バイアス電圧VBIAS Nが供給されると、NMOSトランジスタ34は、NMOSトランジスタ対2にバイアス電流を供給してNMOSトランジスタ対2を活性化する。このとき、反転制御信号/SCが”Low”電圧にされることに応答して、PMOSトランジスタ33はターンオンされ、PMOSトランジスタ31のゲートが電源線6に接続される。これにより、PMOSトランジスタ31のゲートが電源電圧VDDに固定され、PMOSトランジスタ対1が不所望に動作することが防がれる。
【0070】
このように、PMOSトランジスタ対1及びNMOSトランジスタ対2のうちの一方のみが活性化されることにより、当該差動増幅器10の消費電力が低減される。
【0071】
制御信号SCの設定の後、正転入力電圧VIN+と反転入力電圧VIN−とが入力され、正転入力電圧VIN+と反転入力電圧VIN−とのうちのいずれが高いかに応じて出力回路4から出力電圧OUTが出力される。正転入力電圧VIN +が反転入力電圧VIN−よりも高い場合には、出力電圧OUTは”High”電圧にプルアップされ、逆の場合には、出力電圧OUTは”Low”電圧にプルダウンされる。
【0072】
出力電圧OUTは、PMOSトランジスタ対1及びNMOSトランジスタ対2のうちいずれが活性化されるかには依存しない。例えば、正転入力電圧VIN+が反転入力電圧VIN−よりも高い場合を考える。PMOSトランジスタ対1が活性化される場合には、PMOSトランジスタ対1のPMOSトランジスタ12に電流が流れ、PMOSトランジスタ12からカレントミラー42に電流が流れ、カレントミラー42のNMOSトランジスタ42bがターンオンされる。従って、入力ノード47が”Low”電圧にプルダウンされ、従って、出力インバータ46が出力する出力電圧OUTは、”High”電圧にプルアップされる。一方、NMOSトランジスタ対1が活性化される場合には、NMOSトランジスタ対1のNMOSトランジスタ21に電流が流れ、NMOSトランジスタ21に接続されているカレントミラー41からカレントミラー42に電流が流れ、カレントミラー42のNMOSトランジスタ42bがターンオンされる。従って、PMOSトランジスタ対1が活性化される場合と同様に、入力ノード47が”Low”電圧にプルダウンされ、出力電圧OUTは、”High”電圧にプルアップされる。正転入力電圧VIN+が反転入力電圧VIN−よりも低い場合を考える。
【0073】
このように、PMOSトランジスタ対1及びNMOSトランジスタ対2のうちいずれが活性化されても、所望の出力電圧OUTが出力インバータ46から出力される。
【0074】
差動増幅器10は、正転入力電圧VIN+と反転入力電圧VIN−との同相成分、すなわち、同相電圧VCMが接地電圧VSSと電源電圧VDDの間のいずれの値であっても動作可能である。図3は、差動増幅器10の遅延時間の、同相電圧VCMに対する依存性を示すグラフである。電源電圧VDDは、2.3Vである。PMOSトランジスタ対1を活性化させることにより、差動増幅器10は、同相電圧VCMが1.3V以下の場合に正常に動作する。一方、NMOSトランジスタ対2を活性化させることにより、差動増幅器10は、同相電圧VCMが0.9V以上の場合に正常に動作する。このように、PMOSトランジスタ対1とNMOSトランジスタ対2とを適切に選択して活性化することにより、差動増幅器10は、0Vから電源電圧の2.3Vにわたる入力電圧範囲で動作可能である。
【0075】
以上に説明されているように、本実施の形態の差動増幅器10は、正転入力電圧VIN+と反転入力電圧VIN−との許容範囲を広げながら、消費電力を低減することができる。
【0076】
(実施の第2形態)
図4は、本発明による差動増幅器の実施の第2形態を示している。実施の第2形態の差動増幅器10では、制御信号SCが外部から入力されるのではなく、正転入力電圧VIN+と反転入力電圧VIN−とに応答して制御信号SCを生成する制御信号生成回路5が設けられる。
【0077】
制御信号生成回路5は、図5に示されているように、同相電圧検出回路51と基準電圧生成電源52と比較器53とを備えている。同相電圧検出回路51は、正転入力電圧VIN+と反転入力電圧VIN−とに応答して、同相電圧VCMに実質的に同一な出力電圧VOを生成する。基準電圧生成電源52は、基準電圧VRを生成する。基準電圧VRは、接地電圧VSSと電源電圧VDDとの間の電圧であり、好ましくは、VDD/2である。比較器53は、出力電圧VOと基準電圧VRとを比較して制御信号SCを出力する。比較器53は、出力電圧VOが基準電圧VRより高い場合に、制御信号SCを”High”電圧にプルアップし、低い場合には、制御信号SCを”Low”電圧にプルダウンする。従って、正転入力電圧VIN+と反転入力電圧VIN−とが比較的に低い場合には、PMOSトランジスタ対1が活性化され、正転入力電圧VIN+と反転入力電圧VIN−とが比較的に高い場合には、NMOSトランジスタ対2が活性化される。これにより、正転入力電圧VIN+と反転入力電圧VIN−とに応じて選ばれた適切なトランジスタ対が活性化される。
【0078】
同相電圧検出回路51は、電流IRを生成する定電流源54と、NMOSトランジスタ55a、55bと、PMOSトランジスタ56a、56bと、NMOSトランジスタ57a、57bとを備えている。
【0079】
定電流源54は、その一端が接地端子58に接続され、電流IRを接地端子58に流し込む。
【0080】
定電流源54の他端は、ノード59を介して、NMOSトランジスタ55a、55bのソースに接続されている。NMOSトランジスタ55a、55bのゲートには、正転入力電圧VIN+と反転入力電圧VIN−とが、それぞれ入力される。
【0081】
NMOSトランジスタ55a、55bのドレインは、PMOSトランジスタ56aのドレインに接続されている。PMOSトランジスタ56aは、PMOSトランジスタ56bとともに、カレントミラーを構成している。PMOSトランジスタ56a、56bの特性は同一である。PMOSトランジスタ56a、56bのソースは、電源電位VDDを有する電源線60に接続され、PMOSトランジスタ56a、56bのゲートは、互いに接続され、且つ、PMOSトランジスタ56aのドレインに接続されている。
【0082】
PMOSトランジスタ56bのドレインは、NMOSトランジスタ57a、57bのドレインに接続されている。NMOSトランジスタ57a、57bのソースは、ノード59を介して定電流源54に接続されている。
【0083】
NMOSトランジスタ57a、57bのドレインは、それらのゲートに接続され、NMOSトランジスタ57a、57bのドレインとゲートとは同一の電圧に保たれる。NMOSトランジスタ57a、57bのゲートの電圧が、同相電圧検出回路51の出力電圧VOである。
【0084】
NMOSトランジスタ57a、57bの特性は、NMOSトランジスタ55a、55bの特性と実質的に同一である。
【0085】
このような構成を有する同相電圧検出回路51の出力電圧VOは、おおむね、正転入力電圧VIN+と反転入力電圧VIN−との平均、即ち、同相電圧VCMに一致する。NMOSトランジスタ55a、55bは、それぞれ、正転入力電圧VIN+と反転入力電圧VIN−とに対応した電流I2,I3をノード59に流し込む。PMOSトランジスタ56aには、電流I2と電流I3との和と同一の大きさの電流IR/2が流れる。PMOSトランジスタ56a、56bは、カレントミラーを構成するので、NMOSトランジスタ57a、57bのドレインには、PMOSトランジスタ56aを流れる電流と同一の大きさの電流IR/2が流れ込む。NMOSトランジスタ57a、57bは、同一の特性を有しているので、NMOSトランジスタ57a、57bには、同一の大きさの電流I1が流れる。NMOSトランジスタ57a、57bを流れる電流の和は、NMOSトランジスタ55a、55bを流れる電流の和に一致するので、電流I1は、電流I2,I3の平均に一致する。更に、NMOSトランジスタ57a、57bの特性は、NMOSトランジスタ55a、55bの特性と一致しているので、NMOSトランジスタ57a、57bのゲートの電圧は、おおむね、正転入力電圧VIN+と反転入力電圧VIN−との平均の電圧、すなわち、同相電圧VCMになる。
【0086】
より厳密には、同相電圧検出回路51の出力電圧VOは、下記式:
【数1】
で表現される。ここでI1は、NMOSトランジスタ57a、57bを流れる電流であり、βは、NMOSトランジスタ55a、55b、57a、57bのゲート幅W、ゲート長L、移動度μ、及びゲート容量COを用いて、下記式:
【数2】
で表現される値である。
【0087】
式(1)の第1項は、正転入力電圧VIN+と反転入力電圧VIN−との平均、すなわち、同相電圧VCMである。式(1)の第2項は、MOSトランジスタの非線形性に起因して生じる同相電圧VCMからの誤差である。第2項の値は小さい。
【0088】
式(1)に示されているように、出力電圧VOは、厳密には同相電圧VCMと一致しない。しかし、出力電圧VOは、少なくとも正転入力電圧VIN+と反転入力電圧VIN−との間の電圧であり、正転入力電圧VIN+と反転入力電圧VIN−との電圧範囲を判断する指標として充分に機能する。
【0089】
本実施の差動増幅器10では、正転入力電圧VIN+と反転入力電圧VIN−とから、同相電圧VCMに実質的に一致する出力電圧VOが生成され、出力電圧VOに応答して制御信号SCが生成される。これにより、正転入力電圧VIN+と反転入力電圧VIN−との電圧範囲に応じて制御信号SCが生成され、PMOSトランジスタ対1とNMOSトランジスタ対2とのうちの適切な一方が、自動的に選択されて活性化される。
【0090】
実施の第2形態において、同相電圧検出回路51に大きな駆動能力が求められる場合には、図6に示されているように、NMOSトランジスタ57a、57bのドレインとゲートとの間にバッファ61が挿入されることが好適である。バッファ61の入力は、NMOSトランジスタ57a、57bのドレインに接続され、出力は、NMOSトランジスタ57a、57bのゲート、すなわち、出力電圧VOが出力される出力端子に接続される。
【0091】
図5、又は図6の同相電圧検出回路51の出力電圧VOには、ノイズが発生し得る。このノイズによる誤動作を防止するために、比較器53は、図7に示されているように、その入出力特性がヒステリシス(履歴特性)を持つように構成されることが好適である。すなわち、比較器53は、比較器53の入力電圧(すなわち、同相電圧検出回路51の出力電圧VO)が増加するときには、比較器53の入力電圧が閾値VT1を超えた時に制御信号SCの電圧を”Low”電圧から”High”電圧に遷移させるように構成される。更に、比較器53は、比較器53の入力電圧が減少するときには、比較器53の入力電圧が閾値VT2(<VT1)より小さくなった時に制御信号SCの電圧を”Low”電圧から”High”電圧に遷移させるように構成される。これにより、ノイズによって出力電圧VOがふらついても、これによって制御信号SCが不安定になることが防止される。
【0092】
ノイズによる誤動作を防止する他の手段として、図8に示されているように、同相電圧検出回路51と比較器53との間にローパスフィルタ62が挿入されることが可能である。ローパスフィルター62は、典型的には、抵抗62aとキャパシタ62bとで構成される。抵抗62aの第1端子は、同相電圧検出回路51の出力端子に接続され、抵抗62aの第2端子は、比較器53の入力端子に接続されている。キャパシタ62bは、抵抗62の第2端子と、接地電圧VSSを有する接地端子63との間に介設されている。これにより、高周波のノイズが除去された出力電圧VOが比較器53に供給され、制御信号SCが不安定になることが防止される。
【0093】
【発明の効果】
本発明により、入力電圧の許容範囲が広く、且つ、その消費電力が小さい差動増幅器が提供される。
【図面の簡単な説明】
【図1】図1は、本発明による差動増幅器の実施の第1形態を示す。
【図2】図2は、正転入力電圧VIN+と反転入力電圧VIN−との波形を示す。
【図3】図3は、実施の第1形態の差動増幅器の動作範囲を示すグラフである。
【図4】図4は、本発明による差動増幅器の実施の第2形態を示す。
【図5】図5は、実施の第2形態の差動増幅器に含まれる制御信号生成回路5を示す。
【図6】図6は、実施の第2形態の差動増幅器に含まれる制御信号生成回路5の変形例を示す。
【図7】図7は、実施の第2形態の差動増幅器に含まれる比較器53の好適な入出力特性を示す。
【図8】図8は、実施の第2形態の差動増幅器に含まれる制御信号生成回路5の他の変形例を示す。
【図9】図9は、従来の差動増幅器を示す。
【符号の説明】
1:PMOSトランジスタ対
2:NMOSトランジスタ対
3:バイアス回路
4:出力回路
5:制御信号生成回路
6:電源線
7:接地線
8:第1バイアスバス
9:第2バイアスバス
10:差動増幅器
11、12:PチャンネルMOSトランジスタ(PMOSトランジスタ)
21、22:NチャンネルMOSトランジスタ(NMOSトランジスタ)
31〜33:PMOSトランジスタ
34〜36:NMOSトランジスタ
37:インバータ
38:PMOSトランジスタ
39:NMOSトランジスタ
41〜45:カレントミラー
41a、41b、43a、43b、45a、45b:PMOSトランジスタ
42a、42b、44a、44b:NMOSトランジスタ
46:出力インバータ
46a:PMOSトランジスタ
46b:NMOSトランジスタ
51:同相電圧検出回路
52:基準電圧生成電源
53:比較器
54:定電流源
55a、55b、57a、57b:NMOSトランジスタ
56a、56b:PMOSトランジスタ
59:ノード
60:電源線
61:バッファ
62:ローパスフィルタ
62a:抵抗
62b:キャパシタ
Claims (14)
- 正転入力電圧と反転入力電圧とを受ける第1トランジスタ対と、
前記正転入力電圧と前記反転入力電圧とを受け、且つ、前記第1トランジスタ対と相補である第2トランジスタ対と、
前記正転入力電圧と前記反転入力電圧との同相成分である同相電圧に対応した制御信号に応答して前記第1トランジスタ対と前記第2トランジスタ対とのうちから選択された一のトランジスタ対を選択し、選択された前記一のトランジスタ対のみを活性化するバイアス回路と、
前記第1トランジスタ対の出力と前記第2トランジスタ対の出力とに応答して、出力信号を出力する出力回路とを備えた差動増幅器。 - 請求項1に記載の差動増幅器において、
更に、
前記正転入力電圧と前記反転入力電圧とに応答して、前記制御信号を生成する制御信号
生成回路を備えた差動増幅器。 - 請求項2に記載の差動増幅器において、
前記制御信号生成回路は、
前記正転入力電圧と前記反転入力電圧とに応答して、前記正転入力電圧と前記反転入力電圧との間の出力電圧を出力する第1回路と、
前記出力電圧に応答して前記制御信号を生成する第2回路とを含む差動増幅器。 - 請求項3に記載の差動増幅器において
前記第1回路が出力する前記出力電圧は、前記正転入力電圧と前記反転入力電圧との同相成分である同相電圧に、実質的に一致する差動増幅器。 - 請求項1に記載の差動増幅器において、
前記第1トランジスタ対は、
前記正転入力電圧を受けるゲートを有する第1PチャンネルMOSFET(Metal Oxid
e Semiconductor Field Effect Transistor)と、
前記第1PチャンネルMOSFETのソースに接続されたソースと前記反転入力電圧を受けるゲートとを有する第2PチャンネルMOSFETとを含み、
前記第2トランジスタ対は、
前記正転入力電圧をゲートに受ける第1NチャンネルMOSFETと、
前記第1NチャンネルMOSFETのソースに接続されたソースと前記反転入力電圧を受けるゲートとを有する第2NチャンネルMOSFETとを含み、
前記バイアス回路は、制御信号に応答して、前記第1NチャンネルMOSFET及び前記第2NチャンネルMOSFETのソースと、前記第1PチャンネルMOSFET及び前記第2PチャンネルMOSFETのソースとのうちのいずれか一方にバイアス電流を供給する差動増幅器。 - 請求項5に記載の差動増幅器において、
前記出力回路は、前記第1PチャンネルMOSFETと前記第2PチャンネルMOSFETと前記第1NチャンネルMOSFETと前記第2NチャンネルMOSFETとのうちのいずれに電流が流れるかに応答して、前記出力信号を出力する差動増幅器。 - 請求項5に記載の差動増幅器において、
前記バイアス回路は、
前記第1PチャンネルMOSFET及び前記第2PチャンネルMOSFETの前記ソースに接続されたドレインと、電源電圧を有する電源線に接続されたソースとを有する第3PチャンネルMOSFETと、
前記第3PチャンネルMOSFETのゲートと第1バイアス電圧を有する第1バイアスバスとの間に介設され、前記制御信号に応答して動作する第1スイッチ素子と、
前記第3PチャンネルMOSFETのゲートと前記電源線との間に介設され、前記制御信号に応答して動作する第2スイッチ素子とを含み、
前記第1スイッチ素子がターンオンされるとき、前記第2スイッチ素子はターンオフされ、
前記第1スイッチ素子がターンオフされるとき、前記第2スイッチ素子はターンオンされる差動増幅器。 - 請求項7に記載の差動増幅器において、
前記バイアス回路は、更に、前記制御信号を反転して反転制御信号を出力するインバータを含み、
前記第1スイッチ素子は、前記第1バイアスバスに接続されたソースと、前記第3PチャンネルMOSFETのゲートに接続されたドレインと、前記制御信号を受けるゲートとを有する第4PチャンネルMOSFETからなり、
前記第2スイッチ素子は、前記電源線に接続されたソースと、前記第3PチャンネルMOSFETのゲートに接続されたドレインと、前記反転制御信号を受けるゲートとを有する第5PチャンネルMOSFETからなる差動増幅器。 - 請求項7に記載の差動増幅器において、
前記バイアス回路は、
前記第1NチャンネルMOSFET及び前記第2NチャンネルMOSFETの前記ソースに接続されたドレインと、接地電圧を有する接地線に接続されたソースとを有する第3NチャンネルMOSFETと、
前記第3NチャンネルMOSFETのゲートと第2バイアス電圧を有する第2バイアスバスとの間に介設され、前記制御信号に応答して動作する第3スイッチ素子と、
前記第3NチャンネルMOSFETのゲートと前記接地線との間に介設され、前記制御信号に応答して動作する第4スイッチ素子とを含み、
前記第3スイッチ素子がターンオンされるとき、前記第4スイッチ素子はターンオフされ、
前記第3スイッチ素子がターンオフされるとき、前記第4スイッチ素子はターンオンされる差動増幅器。 - 請求項9に記載の差動増幅器において、
前記バイアス回路は、更に、前記制御信号を反転して反転制御信号を出力するインバータを含み、
前記第3スイッチ素子は、前記第2バイアスバスに接続されたソースと、前記第3NチャンネルMOSFETのゲートに接続されたドレインと、前記制御信号を受けるゲートとを有する第4NチャンネルMOSFETからなり、
前記第4スイッチ素子は、前記接地線に接続されたソースと、前記第3NチャンネルMOSFETのゲートに接続されたドレインと、前記反転制御信号を受けるゲートとを有する第5NチャンネルMOSFETからなる差動増幅器。 - 前記出力回路が出力する前記出力信号がデジタル信号である請求項1記載の差動増幅器。
- 前記制御信号生成回路は、
前記正転入力電圧と前記反転入力電圧に基づき前記正転入力電圧と前記反転入力電圧との間の第1の電圧を生成する電圧生成回路と、
前記第1の電圧と基準電圧とを比較しその比較結果を前記制御信号として出力する比較回路とを備えることを特徴とする請求項2記載の差動増幅器。 - 前記比較回路がヒステリシス特性を持つことを特徴とする請求項11記載の差動増幅器。
- 前記電圧生成回路と前記比較回路との間にローパスフィルタ回路を有することを特徴とする請求項11記載の差動増幅器。
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