JPH01151309A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体基板上に集積化されて構成され、複数の論理入力
に応答して出力された論理出力を用いて或る８９能を行
わせるようにした半導体ＩＣ装置に関し、 部品点数を削減し、動作速度を向上させ、ひいては回路
動作上の信頼性を高めることを目的とし、第１の電源ラ
インと、該第Ｉの電源ラインと異なる電圧の第２の電源
ラインと、複数の論理入力と所定電圧の基準入力とにそ
れぞれ応答して前記第１の電源ライン側と前記第２の電
源ライン側との間の接続または遮断を行う入力トランジ
スタ群および基準入力トランジスタを有し、該入力トラ
ンジスタ群および基準入力トランジスタのオン・オフに
基づき差動動作を行う差動回路と、該差動回路と前記第
１または第２の電源ラインとの間に接続され、前記基準
入力トランジスタのオン時に導通して所定量の電流を流
す第１のトランジスタと、該基準入力トランジスタのオ
ン時に導通し且つ前記入力トランジスタ群が前記接続動
作を行なっている時に該所定量の電流と同じ量の電流を
流す第２のトランジスタとを有するカレントミラー回路
とを具備し、該カレントミラー回路における第２のトラ
ンジスタからの出力を用いて次段回路に或る機能を行わ
せるように構成する。

（産業上の利用分野〕 本発明は、半導体集積回路装置に関し、より詳細には、
半導体基板上に集積化されて構成され、複数の論理入力
に応答して出力された論理出力を用いて或る機能を行わ
せるようにした半導体集積回路装置（以下、半導体ｔＣ
装置と称する）に関する。

〔従来の技術〕

第４図には上述した半導体ｒｃ詰装置従来形の一構成例
が示される。

同図の装置は、複数の論理入力Ａ、Ｂ、Ｃのそれぞれに
対応して設けられたインバータ４０Ａ、４０Ｂ。

４０Ｇと、各インバータの論理出力に応答して所定の論
理機能を果たす第１の回路（ノードＰ−Ｑの部分）５０
と、該第１の回路の出力に応答して所定の論理機能を果
たす第２の回路（ノードＱ〜出力端０１ＪＴｏの部分）
６０とから構成されている。なお、各電源ラインの電位
の間には、Ｖｃｃ　＞ＧＮＤ　＞　ＶＥＥの関係がある
。また、第１の回路５０においてトランジスタ５４のベ
ースには該トランジスタがオンし得る程度の電圧Ｖｏが
印加されている。従って、この状態においてはトランジ
スタ５３はオフ状態にある。

第４図装置の回路動作を節単に説明すると、まずインバ
ータ４０Ａにおいては、論理人力Ａとして“Ｌ”レベル
（この場合には負の電圧）の信号が入力されると、トラ
ンジスタ４１はオン、トランジスタ４３はオフ、マルチ
エミッタ型トランジスタ４４もオフ、そしてトランジス
タ４５もオフするので、ノードＰの電位は“ＩＩ″レベ
ルとなる。逆に、論理人力Ａとして”＋１’レベル（こ
の場合には正の電圧）の信号が入力されると、上記各ト
ランジスタは逆の動作を行い、それによってノードＰの
電位は”Ｌ”レベルとなる。

次に第１の回路５０においては、複数のインバータ４０
Ａ、４０Ｂ、４０Ｇのいずれか１つでもＬ”レベルの信
号を出力すると、マルチエミッタ型トランジスタ５１は
オンし、これによってトランジスタ５２は遮断状態とな
るのでトランジスタ５３はオフし、結果として、ノード
Ｑの電位は′Ｌ”レベル（この場合にはＶＥＥレベル）
となる。逆に、複数のインバータ４０Ａ　、　４０Ｂ　
、　４０Ｃの全てがａＨＨレベルの信号を出力すると、
トランジスタ５１はオフし、これによってトランジスタ
５２は導通状態となる。従って、トランジスタ５３のベ
ースには　ｇｏ”レベルの電圧Ｖｃｃがトランジスタ５
２、抵抗器５５およびツェナダイオード５６を順方向に
介して印加され、これによってトランジスタ５３はオン
し、結果として、ノードＱの電位は“Ｈ″レベルこの場
合にはＧＮＤ　レベル）となる。なお、ツェナダイオー
ド５６はレベルシフト作用を行う。

次いで第２の回路６０においては、ノードＱの電位が“
Ｈ”レベルの時はマルチエミッタ型トランジスタ６１の
ベース電位が“Ｈルベルとなり、ＧＮＤレベルの信号が
ツェナダイオード６２を逆方向に介してトランジスタ６
３のベースに印加され、これによって該トランジスタ６
３はオン、トランジスタ６４もオン、そしてトランジス
タ６５はオフ、トランジスタ６６もオフするので、出力
端０ＵＴｏはフローティング状態となる。逆に、ノード
Ｑの電位が“Ｌ”レベルの時はトランジスタ６１のベー
ス電位が″Ｌ″レベルとなり、トランジスタ６３はオフ
状態を維持するので、トランジスタ６４はオフ、そして
トランジスタ６５はオン、トランジスタ６６もオンする
ので、出力端０ｔｌＴｏより電流を引き込める。

従って、第４図装置は全体として、論理人力Ａ、Ｂ、Ｃ
すべてが“Ｌ”レベルになると、ノードＰの電位は“Ｈ
”レベル、ノードＱの電位は“Ｌルベル・出力０ＵＴｏ
は“１１”レベルとなり、アンドゲートとして機能する
。

〔発明が解決しようとする問題点〕

上述した従来形装置においては、複数の論理入力に応答
して出力された論理出力を用いて次段回路（図示せず）
に或る機能を実行させるように構成されているが、イン
バータやレベルシフト機能を備えた論理回路等を組み合
わせた複雑な回路構成となっているため、部品点数が比
較的多くなるという欠点がある。

また、数段のトランジスタのＶＩＬＥ　（ベース・エミ
ッタ間電圧）およびツェナダイオードを組み合わせてレ
ベルシフト機能を実現するようにしているので、電源電
圧の変動、各素子の性能上のばらつき等の影響を受は易
く、ひいては回路動作上の信頼性に欠けるという問題が
生じる。

さらに、入力信号の変化は数段のゲート（第４図の例示
ではインバータの部分、第１の回路および第２の回路、
すなわち３段）を経るため、動作速度が比較的遅くなる
という問題も生じる。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、部品点数を削減し、動作速度を向上させ
、ひいては回路動作上の信頌性を高めることができる半
導体ＩＣ装置を提供することを目的としている。

〔問題点を解決するための手段〕

上述した従来技術における問題点は、第１の電源ライン
と、該第１の電源ラインと異なる電圧の第２の電源ライ
ンと、複数の論理入力と所定電圧の基準入力とにそれぞ
れ応答して前記第１の電源ライン側と前記第２の電源ラ
イン側との間の接続または遮断を行う入力トランジスタ
群および基準入力トランジスタを有し、該入力トランジ
スタ群および基準入力トランジスタのオン・オフに基づ
き差動動作を行う差動回路と、該差動回路と前記第１ま
たは第２の電源ラインとの間に接続され、前記基準入力
トランジスタのオン時に導通して所定量の電流を流す第
１のトランジスタと、該基準入力トランジスタのオン時
に導通し且つ前記入力トランジスタ群が前記接続動作を
行なっている時に該所定量の電流と同じ量の電流を流す
第２のトランジスタとを有するカレントミラー回路とを
具備し、該カレントミラー回路における第２のトランジ
スタからの出力を用いて次段回路に或る機能を行わせる
ようにしたことを特徴とする半導体ＩＣ装置を提供する
ことにより、解決される。

〔作　用〕 上述した構成によれば、差動回路は、インバータやレベ
ルシフト回路等を用いることなく直接、複数の論理入力
と所定電圧の基準入力とに応答して差動動作を行うよう
になっている。そして、この差動動作に基づく１対の出
力に応答してカレントミラー回路が所定の動作を行うよ
うになっている。この時、仮に第１または第２の電源ラ
インの電圧が変動したり、あるいは各素子の性能面にお
いて差異があったとしても、カレントミラー回路の第２
のトランジスタには、第１のトランジスタに流れる電流
と同じだけの量の電流が常に流れるようになっている。

従って、第２のトランジスタから得られる出力、すなわ
ち次段回路に或る機能を実行させるための信号のレベル
は、電源電圧の変動、使用素子の性能上のばらつき等に
かかわらず、常に複数の論理入力のレベルの組合せのみ
に応じて決定される。

これは、回路動作上の信頼性を高めるのに寄与するもの
である。また、従来は必要であったインバータやレベル
シフト回路等を用いていないので、回路構成が簡素化さ
れ、その分だけ動作速度の向上を図ることが可能となる
。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としての半導体ＩＣ装置の
回路構成が示される。本装置は半導体基板上に集積化さ
れて構成されており、複数の論理入力（本実施例では３
人力Ａ、Ｂ、Ｃ）に応答して出力された論理出力に基づ
き或る機能を実行する回路として、定電流出力回路３を
用いた場合について説明する。なお、以下の記述におい
てトランジスタとは、特に規定しない限り、ＮＰＮ型ト
ランジスタを指す。

まず電源ラインＶｃｃ　（５Ｖ）　と電源ラインＶＥＥ
（−＊本Ｖ）との間に、抵抗器６、ＰＮＰ型トランジス
タ７　（エミッタ・コレクタ）、トランジスタ８（コレ
クタ・エミッタ）および抵抗器９が直列に接続されてい
る。トランジスタ８のベースには所定の電圧Ｖ２　（＊
車ν）が印加されるようになっており、それによって該
トランジスタ８はオン状態となっている。従って、トラ
ンジスタ７および８の接続点（ノードＮ）にはＶｒｅｆ
、及び論理入力ＡＸＢ、Ｃの中の最もハイレベルの電位
によって決まる所定電圧が現れる。

差動回路ｌは６個のトランジスタ１１〜１６（トランジ
スタ１５および１６はＰＮＰ型）から構成されている。

トランジスタ１１，１２．１３および１４の各ベースに
はそれぞれ論理入力Ａ、Ｂ、Ｃおよび基準電圧Ｖｒｅｆ
が印加されるようになっており、各トランジスタのコレ
クタは共通にＰＮＰ型トランジスタ４のコレクタに接続
され、更に該トランジスタ４のエミッタは抵抗器５を介
して電源ラインＶｃｃに接続されている。トランジスタ
１１．１２．１３の各エミッタは共通にＰＮＰ型トラン
ジスタ１５のエミッタに接続され、トランジスタ１４の
エミッタはトランジスタ１６のエミッタに接続されてい
る。トランジスタ１５および１６の各ベースは前述のノ
ードＮに接続されている。

カレントミラー回路２は２個のトランジスタ２１゜２２
から構成され、各トランジスタのベースは互いに接続さ
れている。トランジスタ２１のコレクタおよびエミッタ
はそれぞれトランジスタ１５のコレクタ、電源ラインＶ
ＥＥに接続され、一方、トランジスタ２２のコレクタお
よびエミッタはそれぞれトランジスタ１６のコレクタと
自己のベース、電源ラインν、に接続されている。

１０は出カバソファ用のトランジスタであり、該トラン
ジスタのベース、エミッタおよびコレクタはそれぞれト
ランジスタ２１のコレクタ、電源ラインＶＥＥ％出力端
０ｔｌＴｏに接続されている。

定電流出力回路３において、トランジスタ３０のベース
は、上述の出力端０ＵＴｏに接続されると共に、トラン
ジスタ３１のエミッタとトランジスタ３２のコレクタに
接続されている。トランジスタ３１のコレクタは抵抗器
３３を介して電源ラインＶｃｃに接続され、そのベース
には所定の電圧Ｖ３　（＊＊Ｖ）が印加されるようにな
っている。トランジスタ３２のエミッタは抵抗器３４を
介して電源ラインＶＥＥに接続され、そのベースは、抵
抗器３５を介して電源ラインＶＥＨに接続されると共に
、トランジスタ３６のエミッタとトランジスタ３７のベ
ースに接続されている。このトランジスタ３７のエミッ
タは抵抗器３８を介して電源ラインＶＥＥに接続され、
そのコレクタは出力端０１１Ｔに接続されている。一方
、トランジスタ３０のエミッタはトランジスタ３６のベ
ースに接続され、コレクタは、トランジスタ３６のコレ
クタに接続されると共に、抵抗器３９を介して接地（Ｇ
ＮＤ）されている。なお、トランジスタ３２．３７およ
び抵抗器３４゜３８はカレントミラー回路を構成する。

次に、第１図に示されるｊＣ装置の回路動作について説
明する。

今仮に、トランジス１夕１１，１２．１３のベース電位
よりも高い電圧が基準電圧Ｖｒｅｆとしてトランジスタ
１４のベースに印加されているものとする。この状態で
はトランジスタ４．１４および１６がオンしているので
、カレントミラー回路２内のトランジスタ２１゜２２は
共にオン状態となる。しかしながら、入力トランジスタ
１１〜１３はいずれもオンしていないので、トランジス
タ２１のコレクタ電位はほぼＶＥＥのレベルにあり、そ
れ故、トランジスタ１０はオフ状態にある。従って、出
力端０ＬＩＴｏはフローティング状態にある。

続いて入力トランジスタ１１．１２．１３のいずれかに
“１（”レベルの論理入力が印加されると、当該トラン
ジスタ（仮に１１とする）がオンし、これによって、高
位の電源ラインＶｃｃから抵抗器５、トランジスタ４、
トランジスタ１１、トランジスタ１５およびトランジス
タ２１を介して低位の電源ラインｖＥ！に電流が流れる
。これによって、トランジスタ１０のベースに電流が供
給されるので、該トランジスタはオンする。

この場合、トランジスタ２１に流れる電流の量は、カレ
ントミラー回路２の作用により、トランジスタ２２に流
れる電流の量と同じになるように調整される。この調整
作用は、電源電圧の変動や素子の性能間の差異に関係な
く行われる。つまり、トランジスタ１０のベース電位は
、電源電圧の変動や素子の性能上のばらつき等にかかわ
らず、常に論理人力Ａ、ＢＳＣの各レベルの組合せのみ
に応じて決定される。

トランジスタ１０がオフすると、トランジスタ３１は所
定の電圧ｖ３を受けてオンしているため、トランジスタ
３０のベースに電流が供給され、該トランジスタはオン
し、さらにトランジスタ３６のベースにＧＮＤレベルの
電圧が印加されそ該トランジスタ３６はオンする。それ
によって、トランジスタ３２および３７の各ベースにト
ランジスタ３６のベース電位よりもＶＩＥ分だけ低い電
圧が印加されるので、両トランジスタはオンし、トラン
ジスタ３２に流れる電流と同じ量だけトランジスタ３７
に電流が流れる（定電流出力機能）。

このように、第１図の構成によれば、単に差動回路１と
カレントミラー回路２を組み合わせるだけで、或る機能
（本実施例では定電流出力機能）を実行させるための論
理出力を出力することができる。このように、回路構成
が比較的簡素化されているので動作速度が向上し、また
、電源電圧の変動や素子の性能上のばらつき等の影響を
受けない構成となっているので、回路動作上の信頼度が
高まる。

第２図には□第１図に示されるカレントミラー回路の変
形例２ａの回路構成が示される。第１図の場合と構成上
界なる点は、■トランジスタ２１．２２の各ベースと電
源ラインｖＥ＋：との間に抵抗器２３が接続され、■ト
ランジスタ２１．２２の各ベースとトランジスタ２２の
コレクタとの間に、コレクタ接地されたトランジスタ２
４（エミッタ、ベース）が介在されていることである。

第１図の構成例では、トランジスタ２１．２２のベース
電位はトランジスタ２２のコレクタ電位に連動して変化
するようになっている。しかしながら、第２図の構成例
では、トランジスタ２２のコレクタ電位が論理的にＨ”
レベルの時はトランジスタ２４がオン状態にあり、各ベ
ース電位は抵抗器２３によって接地レベル（ＧＮＤレベ
ル）で安定化されるので、トランジスタ２２のコレクタ
電位が少々変動してもトランジスタ２１．２２のオン状
態は安定に維持されるという特徴を有している。

なお、上述した実施例では差動回路１を電源電圧の高い
方（電源ラインＶｃｃ側）に配置し、カレントミラー回
路２を電源電圧の低い方（電源ラインＶＥＥ側）に配置
したが、これは、第３図に示されるようにその配置関係
を逆にすることもできる。

ただし、この場合には電源ラインＶＥＥと差動回路１と
の間に定電流源■Ｓを設けることが望ましい。

また、上述した実施例では差動回路１において論理入力
Ａ、ＢＳＣを並列的に入力し、それによってカレントミ
ラー回路２と共にオアゲートとしての機能を行わせるよ
うに構成したが、これは、各論理入力を直列的に入力し
、全体としてナントゲートとしての機能を行わせるよう
に構成してもよい。

さらに、上述した実施例では主としてＮＰＮ型トランジ
スタを用いて回路を構成したが、これは、ＰＮＰ型トラ
ンジスタに置き換えることも可能であり、そのような変
形は当業者にとっては明らかであろう。

〔発明の効果〕

以上説明したように本発明の半瑯体ＩＣ装置によれば、
或る機能を実行させるための信号（論理出力）を複数の
論理入力に応答して出力する回路の構成を簡素化してい
るので、部品点数の削減が可能になると共に、信号が通
過するゲート数が少なくなることによって動作速度が向
上する。

また、電源電圧の変動、素子の性能上のばらつき等の影
否を受けない回路構成となっているので、回路動作上の
信頼性を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体ＩＣ装置の回
路構成図、 第２図は第１図に示されるカレントミラー回路の変形例
の回路構成図、 第３図は第１図装置における主要部の変形例のブロック
構成図、 第４図は従来形の一例としての半導体ｒｃ装置の回路構
成図、 である。 （符号の説明） １・・・、差動回路、 ２．２ａ・・・カレントミラー回路、 ３・・・次段回路（定電流出力回路）、１１〜１４，２
１．２２・・・トランジスタ、Ａ、Ｂ、Ｃ・・・論理入
力、 Ｖｒｅｆ・・・基準入力、 ＶＣＣ，ＶＥＥ・・・電源ライン。 第１図に示されるカレントミラー 回路の変形例の回路構成図 第２図 第１図装置における主要部 の変形例のブロック構成図 第３図

Claims (1)

1. 【特許請求の範囲】 　第１の電源ライン（Ｖ＿Ｃ＿Ｃ）と、 該第１の電源ラインと異なる電圧の第２の電源ライン（
   Ｖ＿Ｅ＿Ｅ）と、 複数の論理入力（Ａ、Ｂ、Ｃ）と所定電圧の基準入力（
   Ｖｒｅｆ）とにそれぞれ応答して前記第１の電源ライン
   側と前記第２の電源ライン側との間の接続または遮断を
   行う入力トランジスタ群（１１、１２、１３）および基
   準入力トランジスタ（１４）を有し、該入力トランジス
   タ群および基準入力トランジスタのオン・オフに基づき
   差動動作を行う差動回路（１）と、該差動回路と前記第
   １または第２の電源ラインとの間に接続され、前記基準
   入力トランジスタのオン時に導通して所定量の電流を流
   す第１のトランジスタ（２２）と、該基準入力トランジ
   スタのオン時に導通し且つ前記入力トランジスタ群が前
   記接続動作を行なっている時に該所定量の電流と同じ量
   の電流を流す第２のトランジスタ（２１）とを有するカ
   レントミラー回路（２、２ａ）とを具備し、該カレント
   ミラー回路における第２のトランジスタからの出力を用
   いて次段回路（３）に或る機能を行わせるようにしたこ
   とを特徴とする半導体集積回路装置。