JPH01151309A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01151309A JPH01151309A JP62308603A JP30860387A JPH01151309A JP H01151309 A JPH01151309 A JP H01151309A JP 62308603 A JP62308603 A JP 62308603A JP 30860387 A JP30860387 A JP 30860387A JP H01151309 A JPH01151309 A JP H01151309A
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- transistor
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- differential
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004044 response Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体基板上に集積化されて構成され、複数の論理入力
に応答して出力された論理出力を用いて或る89能を行
わせるようにした半導体IC装置に関し、 部品点数を削減し、動作速度を向上させ、ひいては回路
動作上の信頼性を高めることを目的とし、第1の電源ラ
インと、該第Iの電源ラインと異なる電圧の第2の電源
ラインと、複数の論理入力と所定電圧の基準入力とにそ
れぞれ応答して前記第1の電源ライン側と前記第2の電
源ライン側との間の接続または遮断を行う入力トランジ
スタ群および基準入力トランジスタを有し、該入力トラ
ンジスタ群および基準入力トランジスタのオン・オフに
基づき差動動作を行う差動回路と、該差動回路と前記第
1または第2の電源ラインとの間に接続され、前記基準
入力トランジスタのオン時に導通して所定量の電流を流
す第1のトランジスタと、該基準入力トランジスタのオ
ン時に導通し且つ前記入力トランジスタ群が前記接続動
作を行なっている時に該所定量の電流と同じ量の電流を
流す第2のトランジスタとを有するカレントミラー回路
とを具備し、該カレントミラー回路における第2のトラ
ンジスタからの出力を用いて次段回路に或る機能を行わ
せるように構成する。
に応答して出力された論理出力を用いて或る89能を行
わせるようにした半導体IC装置に関し、 部品点数を削減し、動作速度を向上させ、ひいては回路
動作上の信頼性を高めることを目的とし、第1の電源ラ
インと、該第Iの電源ラインと異なる電圧の第2の電源
ラインと、複数の論理入力と所定電圧の基準入力とにそ
れぞれ応答して前記第1の電源ライン側と前記第2の電
源ライン側との間の接続または遮断を行う入力トランジ
スタ群および基準入力トランジスタを有し、該入力トラ
ンジスタ群および基準入力トランジスタのオン・オフに
基づき差動動作を行う差動回路と、該差動回路と前記第
1または第2の電源ラインとの間に接続され、前記基準
入力トランジスタのオン時に導通して所定量の電流を流
す第1のトランジスタと、該基準入力トランジスタのオ
ン時に導通し且つ前記入力トランジスタ群が前記接続動
作を行なっている時に該所定量の電流と同じ量の電流を
流す第2のトランジスタとを有するカレントミラー回路
とを具備し、該カレントミラー回路における第2のトラ
ンジスタからの出力を用いて次段回路に或る機能を行わ
せるように構成する。
(産業上の利用分野〕
本発明は、半導体集積回路装置に関し、より詳細には、
半導体基板上に集積化されて構成され、複数の論理入力
に応答して出力された論理出力を用いて或る機能を行わ
せるようにした半導体集積回路装置(以下、半導体tC
装置と称する)に関する。
半導体基板上に集積化されて構成され、複数の論理入力
に応答して出力された論理出力を用いて或る機能を行わ
せるようにした半導体集積回路装置(以下、半導体tC
装置と称する)に関する。
第4図には上述した半導体rc詰装置従来形の一構成例
が示される。
が示される。
同図の装置は、複数の論理入力A、B、Cのそれぞれに
対応して設けられたインバータ40A、40B。
対応して設けられたインバータ40A、40B。
40Gと、各インバータの論理出力に応答して所定の論
理機能を果たす第1の回路(ノードP−Qの部分)50
と、該第1の回路の出力に応答して所定の論理機能を果
たす第2の回路(ノードQ〜出力端01JToの部分)
60とから構成されている。なお、各電源ラインの電位
の間には、Vcc >GND > VEEの関係がある
。また、第1の回路50においてトランジスタ54のベ
ースには該トランジスタがオンし得る程度の電圧Voが
印加されている。従って、この状態においてはトランジ
スタ53はオフ状態にある。
理機能を果たす第1の回路(ノードP−Qの部分)50
と、該第1の回路の出力に応答して所定の論理機能を果
たす第2の回路(ノードQ〜出力端01JToの部分)
60とから構成されている。なお、各電源ラインの電位
の間には、Vcc >GND > VEEの関係がある
。また、第1の回路50においてトランジスタ54のベ
ースには該トランジスタがオンし得る程度の電圧Voが
印加されている。従って、この状態においてはトランジ
スタ53はオフ状態にある。
第4図装置の回路動作を節単に説明すると、まずインバ
ータ40Aにおいては、論理人力Aとして“L”レベル
(この場合には負の電圧)の信号が入力されると、トラ
ンジスタ41はオン、トランジスタ43はオフ、マルチ
エミッタ型トランジスタ44もオフ、そしてトランジス
タ45もオフするので、ノードPの電位は“II″レベ
ルとなる。逆に、論理人力Aとして”+1’レベル(こ
の場合には正の電圧)の信号が入力されると、上記各ト
ランジスタは逆の動作を行い、それによってノードPの
電位は”L”レベルとなる。
ータ40Aにおいては、論理人力Aとして“L”レベル
(この場合には負の電圧)の信号が入力されると、トラ
ンジスタ41はオン、トランジスタ43はオフ、マルチ
エミッタ型トランジスタ44もオフ、そしてトランジス
タ45もオフするので、ノードPの電位は“II″レベ
ルとなる。逆に、論理人力Aとして”+1’レベル(こ
の場合には正の電圧)の信号が入力されると、上記各ト
ランジスタは逆の動作を行い、それによってノードPの
電位は”L”レベルとなる。
次に第1の回路50においては、複数のインバータ40
A、40B、40Gのいずれか1つでもL”レベルの信
号を出力すると、マルチエミッタ型トランジスタ51は
オンし、これによってトランジスタ52は遮断状態とな
るのでトランジスタ53はオフし、結果として、ノード
Qの電位は′L”レベル(この場合にはVEEレベル)
となる。逆に、複数のインバータ40A 、 40B
、 40Cの全てがaHHレベルの信号を出力すると、
トランジスタ51はオフし、これによってトランジスタ
52は導通状態となる。従って、トランジスタ53のベ
ースには go”レベルの電圧Vccがトランジスタ5
2、抵抗器55およびツェナダイオード56を順方向に
介して印加され、これによってトランジスタ53はオン
し、結果として、ノードQの電位は“H″レベルこの場
合にはGND レベル)となる。なお、ツェナダイオー
ド56はレベルシフト作用を行う。
A、40B、40Gのいずれか1つでもL”レベルの信
号を出力すると、マルチエミッタ型トランジスタ51は
オンし、これによってトランジスタ52は遮断状態とな
るのでトランジスタ53はオフし、結果として、ノード
Qの電位は′L”レベル(この場合にはVEEレベル)
となる。逆に、複数のインバータ40A 、 40B
、 40Cの全てがaHHレベルの信号を出力すると、
トランジスタ51はオフし、これによってトランジスタ
52は導通状態となる。従って、トランジスタ53のベ
ースには go”レベルの電圧Vccがトランジスタ5
2、抵抗器55およびツェナダイオード56を順方向に
介して印加され、これによってトランジスタ53はオン
し、結果として、ノードQの電位は“H″レベルこの場
合にはGND レベル)となる。なお、ツェナダイオー
ド56はレベルシフト作用を行う。
次いで第2の回路60においては、ノードQの電位が“
H”レベルの時はマルチエミッタ型トランジスタ61の
ベース電位が“Hルベルとなり、GNDレベルの信号が
ツェナダイオード62を逆方向に介してトランジスタ6
3のベースに印加され、これによって該トランジスタ6
3はオン、トランジスタ64もオン、そしてトランジス
タ65はオフ、トランジスタ66もオフするので、出力
端0UToはフローティング状態となる。逆に、ノード
Qの電位が“L”レベルの時はトランジスタ61のベー
ス電位が″L″レベルとなり、トランジスタ63はオフ
状態を維持するので、トランジスタ64はオフ、そして
トランジスタ65はオン、トランジスタ66もオンする
ので、出力端0tlToより電流を引き込める。
H”レベルの時はマルチエミッタ型トランジスタ61の
ベース電位が“Hルベルとなり、GNDレベルの信号が
ツェナダイオード62を逆方向に介してトランジスタ6
3のベースに印加され、これによって該トランジスタ6
3はオン、トランジスタ64もオン、そしてトランジス
タ65はオフ、トランジスタ66もオフするので、出力
端0UToはフローティング状態となる。逆に、ノード
Qの電位が“L”レベルの時はトランジスタ61のベー
ス電位が″L″レベルとなり、トランジスタ63はオフ
状態を維持するので、トランジスタ64はオフ、そして
トランジスタ65はオン、トランジスタ66もオンする
ので、出力端0tlToより電流を引き込める。
従って、第4図装置は全体として、論理人力A、B、C
すべてが“L”レベルになると、ノードPの電位は“H
”レベル、ノードQの電位は“Lルベル・出力0UTo
は“11”レベルとなり、アンドゲートとして機能する
。
すべてが“L”レベルになると、ノードPの電位は“H
”レベル、ノードQの電位は“Lルベル・出力0UTo
は“11”レベルとなり、アンドゲートとして機能する
。
上述した従来形装置においては、複数の論理入力に応答
して出力された論理出力を用いて次段回路(図示せず)
に或る機能を実行させるように構成されているが、イン
バータやレベルシフト機能を備えた論理回路等を組み合
わせた複雑な回路構成となっているため、部品点数が比
較的多くなるという欠点がある。
して出力された論理出力を用いて次段回路(図示せず)
に或る機能を実行させるように構成されているが、イン
バータやレベルシフト機能を備えた論理回路等を組み合
わせた複雑な回路構成となっているため、部品点数が比
較的多くなるという欠点がある。
また、数段のトランジスタのVILE (ベース・エミ
ッタ間電圧)およびツェナダイオードを組み合わせてレ
ベルシフト機能を実現するようにしているので、電源電
圧の変動、各素子の性能上のばらつき等の影響を受は易
く、ひいては回路動作上の信頼性に欠けるという問題が
生じる。
ッタ間電圧)およびツェナダイオードを組み合わせてレ
ベルシフト機能を実現するようにしているので、電源電
圧の変動、各素子の性能上のばらつき等の影響を受は易
く、ひいては回路動作上の信頼性に欠けるという問題が
生じる。
さらに、入力信号の変化は数段のゲート(第4図の例示
ではインバータの部分、第1の回路および第2の回路、
すなわち3段)を経るため、動作速度が比較的遅くなる
という問題も生じる。
ではインバータの部分、第1の回路および第2の回路、
すなわち3段)を経るため、動作速度が比較的遅くなる
という問題も生じる。
本発明は、上述した従来技術における問題点に鑑み創作
されたもので、部品点数を削減し、動作速度を向上させ
、ひいては回路動作上の信頌性を高めることができる半
導体IC装置を提供することを目的としている。
されたもので、部品点数を削減し、動作速度を向上させ
、ひいては回路動作上の信頌性を高めることができる半
導体IC装置を提供することを目的としている。
上述した従来技術における問題点は、第1の電源ライン
と、該第1の電源ラインと異なる電圧の第2の電源ライ
ンと、複数の論理入力と所定電圧の基準入力とにそれぞ
れ応答して前記第1の電源ライン側と前記第2の電源ラ
イン側との間の接続または遮断を行う入力トランジスタ
群および基準入力トランジスタを有し、該入力トランジ
スタ群および基準入力トランジスタのオン・オフに基づ
き差動動作を行う差動回路と、該差動回路と前記第1ま
たは第2の電源ラインとの間に接続され、前記基準入力
トランジスタのオン時に導通して所定量の電流を流す第
1のトランジスタと、該基準入力トランジスタのオン時
に導通し且つ前記入力トランジスタ群が前記接続動作を
行なっている時に該所定量の電流と同じ量の電流を流す
第2のトランジスタとを有するカレントミラー回路とを
具備し、該カレントミラー回路における第2のトランジ
スタからの出力を用いて次段回路に或る機能を行わせる
ようにしたことを特徴とする半導体IC装置を提供する
ことにより、解決される。
と、該第1の電源ラインと異なる電圧の第2の電源ライ
ンと、複数の論理入力と所定電圧の基準入力とにそれぞ
れ応答して前記第1の電源ライン側と前記第2の電源ラ
イン側との間の接続または遮断を行う入力トランジスタ
群および基準入力トランジスタを有し、該入力トランジ
スタ群および基準入力トランジスタのオン・オフに基づ
き差動動作を行う差動回路と、該差動回路と前記第1ま
たは第2の電源ラインとの間に接続され、前記基準入力
トランジスタのオン時に導通して所定量の電流を流す第
1のトランジスタと、該基準入力トランジスタのオン時
に導通し且つ前記入力トランジスタ群が前記接続動作を
行なっている時に該所定量の電流と同じ量の電流を流す
第2のトランジスタとを有するカレントミラー回路とを
具備し、該カレントミラー回路における第2のトランジ
スタからの出力を用いて次段回路に或る機能を行わせる
ようにしたことを特徴とする半導体IC装置を提供する
ことにより、解決される。
〔作 用〕
上述した構成によれば、差動回路は、インバータやレベ
ルシフト回路等を用いることなく直接、複数の論理入力
と所定電圧の基準入力とに応答して差動動作を行うよう
になっている。そして、この差動動作に基づく1対の出
力に応答してカレントミラー回路が所定の動作を行うよ
うになっている。この時、仮に第1または第2の電源ラ
インの電圧が変動したり、あるいは各素子の性能面にお
いて差異があったとしても、カレントミラー回路の第2
のトランジスタには、第1のトランジスタに流れる電流
と同じだけの量の電流が常に流れるようになっている。
ルシフト回路等を用いることなく直接、複数の論理入力
と所定電圧の基準入力とに応答して差動動作を行うよう
になっている。そして、この差動動作に基づく1対の出
力に応答してカレントミラー回路が所定の動作を行うよ
うになっている。この時、仮に第1または第2の電源ラ
インの電圧が変動したり、あるいは各素子の性能面にお
いて差異があったとしても、カレントミラー回路の第2
のトランジスタには、第1のトランジスタに流れる電流
と同じだけの量の電流が常に流れるようになっている。
従って、第2のトランジスタから得られる出力、すなわ
ち次段回路に或る機能を実行させるための信号のレベル
は、電源電圧の変動、使用素子の性能上のばらつき等に
かかわらず、常に複数の論理入力のレベルの組合せのみ
に応じて決定される。
ち次段回路に或る機能を実行させるための信号のレベル
は、電源電圧の変動、使用素子の性能上のばらつき等に
かかわらず、常に複数の論理入力のレベルの組合せのみ
に応じて決定される。
これは、回路動作上の信頼性を高めるのに寄与するもの
である。また、従来は必要であったインバータやレベル
シフト回路等を用いていないので、回路構成が簡素化さ
れ、その分だけ動作速度の向上を図ることが可能となる
。
である。また、従来は必要であったインバータやレベル
シフト回路等を用いていないので、回路構成が簡素化さ
れ、その分だけ動作速度の向上を図ることが可能となる
。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第1図には本発明の一実施例としての半導体IC装置の
回路構成が示される。本装置は半導体基板上に集積化さ
れて構成されており、複数の論理入力(本実施例では3
人力A、B、C)に応答して出力された論理出力に基づ
き或る機能を実行する回路として、定電流出力回路3を
用いた場合について説明する。なお、以下の記述におい
てトランジスタとは、特に規定しない限り、NPN型ト
ランジスタを指す。
回路構成が示される。本装置は半導体基板上に集積化さ
れて構成されており、複数の論理入力(本実施例では3
人力A、B、C)に応答して出力された論理出力に基づ
き或る機能を実行する回路として、定電流出力回路3を
用いた場合について説明する。なお、以下の記述におい
てトランジスタとは、特に規定しない限り、NPN型ト
ランジスタを指す。
まず電源ラインVcc (5V) と電源ラインVEE
(−*本V)との間に、抵抗器6、PNP型トランジス
タ7 (エミッタ・コレクタ)、トランジスタ8(コレ
クタ・エミッタ)および抵抗器9が直列に接続されてい
る。トランジスタ8のベースには所定の電圧V2 (*
車ν)が印加されるようになっており、それによって該
トランジスタ8はオン状態となっている。従って、トラ
ンジスタ7および8の接続点(ノードN)にはVref
、及び論理入力AXB、Cの中の最もハイレベルの電位
によって決まる所定電圧が現れる。
(−*本V)との間に、抵抗器6、PNP型トランジス
タ7 (エミッタ・コレクタ)、トランジスタ8(コレ
クタ・エミッタ)および抵抗器9が直列に接続されてい
る。トランジスタ8のベースには所定の電圧V2 (*
車ν)が印加されるようになっており、それによって該
トランジスタ8はオン状態となっている。従って、トラ
ンジスタ7および8の接続点(ノードN)にはVref
、及び論理入力AXB、Cの中の最もハイレベルの電位
によって決まる所定電圧が現れる。
差動回路lは6個のトランジスタ11〜16(トランジ
スタ15および16はPNP型)から構成されている。
スタ15および16はPNP型)から構成されている。
トランジスタ11,12.13および14の各ベースに
はそれぞれ論理入力A、B、Cおよび基準電圧Vref
が印加されるようになっており、各トランジスタのコレ
クタは共通にPNP型トランジスタ4のコレクタに接続
され、更に該トランジスタ4のエミッタは抵抗器5を介
して電源ラインVccに接続されている。トランジスタ
11.12.13の各エミッタは共通にPNP型トラン
ジスタ15のエミッタに接続され、トランジスタ14の
エミッタはトランジスタ16のエミッタに接続されてい
る。トランジスタ15および16の各ベースは前述のノ
ードNに接続されている。
はそれぞれ論理入力A、B、Cおよび基準電圧Vref
が印加されるようになっており、各トランジスタのコレ
クタは共通にPNP型トランジスタ4のコレクタに接続
され、更に該トランジスタ4のエミッタは抵抗器5を介
して電源ラインVccに接続されている。トランジスタ
11.12.13の各エミッタは共通にPNP型トラン
ジスタ15のエミッタに接続され、トランジスタ14の
エミッタはトランジスタ16のエミッタに接続されてい
る。トランジスタ15および16の各ベースは前述のノ
ードNに接続されている。
カレントミラー回路2は2個のトランジスタ21゜22
から構成され、各トランジスタのベースは互いに接続さ
れている。トランジスタ21のコレクタおよびエミッタ
はそれぞれトランジスタ15のコレクタ、電源ラインV
EEに接続され、一方、トランジスタ22のコレクタお
よびエミッタはそれぞれトランジスタ16のコレクタと
自己のベース、電源ラインν、に接続されている。
から構成され、各トランジスタのベースは互いに接続さ
れている。トランジスタ21のコレクタおよびエミッタ
はそれぞれトランジスタ15のコレクタ、電源ラインV
EEに接続され、一方、トランジスタ22のコレクタお
よびエミッタはそれぞれトランジスタ16のコレクタと
自己のベース、電源ラインν、に接続されている。
10は出カバソファ用のトランジスタであり、該トラン
ジスタのベース、エミッタおよびコレクタはそれぞれト
ランジスタ21のコレクタ、電源ラインVEE%出力端
0tlToに接続されている。
ジスタのベース、エミッタおよびコレクタはそれぞれト
ランジスタ21のコレクタ、電源ラインVEE%出力端
0tlToに接続されている。
定電流出力回路3において、トランジスタ30のベース
は、上述の出力端0UToに接続されると共に、トラン
ジスタ31のエミッタとトランジスタ32のコレクタに
接続されている。トランジスタ31のコレクタは抵抗器
33を介して電源ラインVccに接続され、そのベース
には所定の電圧V3 (**V)が印加されるようにな
っている。トランジスタ32のエミッタは抵抗器34を
介して電源ラインVEEに接続され、そのベースは、抵
抗器35を介して電源ラインVEHに接続されると共に
、トランジスタ36のエミッタとトランジスタ37のベ
ースに接続されている。このトランジスタ37のエミッ
タは抵抗器38を介して電源ラインVEEに接続され、
そのコレクタは出力端011Tに接続されている。一方
、トランジスタ30のエミッタはトランジスタ36のベ
ースに接続され、コレクタは、トランジスタ36のコレ
クタに接続されると共に、抵抗器39を介して接地(G
ND)されている。なお、トランジスタ32.37およ
び抵抗器34゜38はカレントミラー回路を構成する。
は、上述の出力端0UToに接続されると共に、トラン
ジスタ31のエミッタとトランジスタ32のコレクタに
接続されている。トランジスタ31のコレクタは抵抗器
33を介して電源ラインVccに接続され、そのベース
には所定の電圧V3 (**V)が印加されるようにな
っている。トランジスタ32のエミッタは抵抗器34を
介して電源ラインVEEに接続され、そのベースは、抵
抗器35を介して電源ラインVEHに接続されると共に
、トランジスタ36のエミッタとトランジスタ37のベ
ースに接続されている。このトランジスタ37のエミッ
タは抵抗器38を介して電源ラインVEEに接続され、
そのコレクタは出力端011Tに接続されている。一方
、トランジスタ30のエミッタはトランジスタ36のベ
ースに接続され、コレクタは、トランジスタ36のコレ
クタに接続されると共に、抵抗器39を介して接地(G
ND)されている。なお、トランジスタ32.37およ
び抵抗器34゜38はカレントミラー回路を構成する。
次に、第1図に示されるjC装置の回路動作について説
明する。
明する。
今仮に、トランジス1夕11,12.13のベース電位
よりも高い電圧が基準電圧Vrefとしてトランジスタ
14のベースに印加されているものとする。この状態で
はトランジスタ4.14および16がオンしているので
、カレントミラー回路2内のトランジスタ21゜22は
共にオン状態となる。しかしながら、入力トランジスタ
11〜13はいずれもオンしていないので、トランジス
タ21のコレクタ電位はほぼVEEのレベルにあり、そ
れ故、トランジスタ10はオフ状態にある。従って、出
力端0LIToはフローティング状態にある。
よりも高い電圧が基準電圧Vrefとしてトランジスタ
14のベースに印加されているものとする。この状態で
はトランジスタ4.14および16がオンしているので
、カレントミラー回路2内のトランジスタ21゜22は
共にオン状態となる。しかしながら、入力トランジスタ
11〜13はいずれもオンしていないので、トランジス
タ21のコレクタ電位はほぼVEEのレベルにあり、そ
れ故、トランジスタ10はオフ状態にある。従って、出
力端0LIToはフローティング状態にある。
続いて入力トランジスタ11.12.13のいずれかに
“1(”レベルの論理入力が印加されると、当該トラン
ジスタ(仮に11とする)がオンし、これによって、高
位の電源ラインVccから抵抗器5、トランジスタ4、
トランジスタ11、トランジスタ15およびトランジス
タ21を介して低位の電源ラインvE!に電流が流れる
。これによって、トランジスタ10のベースに電流が供
給されるので、該トランジスタはオンする。
“1(”レベルの論理入力が印加されると、当該トラン
ジスタ(仮に11とする)がオンし、これによって、高
位の電源ラインVccから抵抗器5、トランジスタ4、
トランジスタ11、トランジスタ15およびトランジス
タ21を介して低位の電源ラインvE!に電流が流れる
。これによって、トランジスタ10のベースに電流が供
給されるので、該トランジスタはオンする。
この場合、トランジスタ21に流れる電流の量は、カレ
ントミラー回路2の作用により、トランジスタ22に流
れる電流の量と同じになるように調整される。この調整
作用は、電源電圧の変動や素子の性能間の差異に関係な
く行われる。つまり、トランジスタ10のベース電位は
、電源電圧の変動や素子の性能上のばらつき等にかかわ
らず、常に論理人力A、BSCの各レベルの組合せのみ
に応じて決定される。
ントミラー回路2の作用により、トランジスタ22に流
れる電流の量と同じになるように調整される。この調整
作用は、電源電圧の変動や素子の性能間の差異に関係な
く行われる。つまり、トランジスタ10のベース電位は
、電源電圧の変動や素子の性能上のばらつき等にかかわ
らず、常に論理人力A、BSCの各レベルの組合せのみ
に応じて決定される。
トランジスタ10がオフすると、トランジスタ31は所
定の電圧v3を受けてオンしているため、トランジスタ
30のベースに電流が供給され、該トランジスタはオン
し、さらにトランジスタ36のベースにGNDレベルの
電圧が印加されそ該トランジスタ36はオンする。それ
によって、トランジスタ32および37の各ベースにト
ランジスタ36のベース電位よりもVIE分だけ低い電
圧が印加されるので、両トランジスタはオンし、トラン
ジスタ32に流れる電流と同じ量だけトランジスタ37
に電流が流れる(定電流出力機能)。
定の電圧v3を受けてオンしているため、トランジスタ
30のベースに電流が供給され、該トランジスタはオン
し、さらにトランジスタ36のベースにGNDレベルの
電圧が印加されそ該トランジスタ36はオンする。それ
によって、トランジスタ32および37の各ベースにト
ランジスタ36のベース電位よりもVIE分だけ低い電
圧が印加されるので、両トランジスタはオンし、トラン
ジスタ32に流れる電流と同じ量だけトランジスタ37
に電流が流れる(定電流出力機能)。
このように、第1図の構成によれば、単に差動回路1と
カレントミラー回路2を組み合わせるだけで、或る機能
(本実施例では定電流出力機能)を実行させるための論
理出力を出力することができる。このように、回路構成
が比較的簡素化されているので動作速度が向上し、また
、電源電圧の変動や素子の性能上のばらつき等の影響を
受けない構成となっているので、回路動作上の信頼度が
高まる。
カレントミラー回路2を組み合わせるだけで、或る機能
(本実施例では定電流出力機能)を実行させるための論
理出力を出力することができる。このように、回路構成
が比較的簡素化されているので動作速度が向上し、また
、電源電圧の変動や素子の性能上のばらつき等の影響を
受けない構成となっているので、回路動作上の信頼度が
高まる。
第2図には□第1図に示されるカレントミラー回路の変
形例2aの回路構成が示される。第1図の場合と構成上
界なる点は、■トランジスタ21.22の各ベースと電
源ラインvE+:との間に抵抗器23が接続され、■ト
ランジスタ21.22の各ベースとトランジスタ22の
コレクタとの間に、コレクタ接地されたトランジスタ2
4(エミッタ、ベース)が介在されていることである。
形例2aの回路構成が示される。第1図の場合と構成上
界なる点は、■トランジスタ21.22の各ベースと電
源ラインvE+:との間に抵抗器23が接続され、■ト
ランジスタ21.22の各ベースとトランジスタ22の
コレクタとの間に、コレクタ接地されたトランジスタ2
4(エミッタ、ベース)が介在されていることである。
第1図の構成例では、トランジスタ21.22のベース
電位はトランジスタ22のコレクタ電位に連動して変化
するようになっている。しかしながら、第2図の構成例
では、トランジスタ22のコレクタ電位が論理的にH”
レベルの時はトランジスタ24がオン状態にあり、各ベ
ース電位は抵抗器23によって接地レベル(GNDレベ
ル)で安定化されるので、トランジスタ22のコレクタ
電位が少々変動してもトランジスタ21.22のオン状
態は安定に維持されるという特徴を有している。
電位はトランジスタ22のコレクタ電位に連動して変化
するようになっている。しかしながら、第2図の構成例
では、トランジスタ22のコレクタ電位が論理的にH”
レベルの時はトランジスタ24がオン状態にあり、各ベ
ース電位は抵抗器23によって接地レベル(GNDレベ
ル)で安定化されるので、トランジスタ22のコレクタ
電位が少々変動してもトランジスタ21.22のオン状
態は安定に維持されるという特徴を有している。
なお、上述した実施例では差動回路1を電源電圧の高い
方(電源ラインVcc側)に配置し、カレントミラー回
路2を電源電圧の低い方(電源ラインVEE側)に配置
したが、これは、第3図に示されるようにその配置関係
を逆にすることもできる。
方(電源ラインVcc側)に配置し、カレントミラー回
路2を電源電圧の低い方(電源ラインVEE側)に配置
したが、これは、第3図に示されるようにその配置関係
を逆にすることもできる。
ただし、この場合には電源ラインVEEと差動回路1と
の間に定電流源■Sを設けることが望ましい。
の間に定電流源■Sを設けることが望ましい。
また、上述した実施例では差動回路1において論理入力
A、BSCを並列的に入力し、それによってカレントミ
ラー回路2と共にオアゲートとしての機能を行わせるよ
うに構成したが、これは、各論理入力を直列的に入力し
、全体としてナントゲートとしての機能を行わせるよう
に構成してもよい。
A、BSCを並列的に入力し、それによってカレントミ
ラー回路2と共にオアゲートとしての機能を行わせるよ
うに構成したが、これは、各論理入力を直列的に入力し
、全体としてナントゲートとしての機能を行わせるよう
に構成してもよい。
さらに、上述した実施例では主としてNPN型トランジ
スタを用いて回路を構成したが、これは、PNP型トラ
ンジスタに置き換えることも可能であり、そのような変
形は当業者にとっては明らかであろう。
スタを用いて回路を構成したが、これは、PNP型トラ
ンジスタに置き換えることも可能であり、そのような変
形は当業者にとっては明らかであろう。
以上説明したように本発明の半瑯体IC装置によれば、
或る機能を実行させるための信号(論理出力)を複数の
論理入力に応答して出力する回路の構成を簡素化してい
るので、部品点数の削減が可能になると共に、信号が通
過するゲート数が少なくなることによって動作速度が向
上する。
或る機能を実行させるための信号(論理出力)を複数の
論理入力に応答して出力する回路の構成を簡素化してい
るので、部品点数の削減が可能になると共に、信号が通
過するゲート数が少なくなることによって動作速度が向
上する。
また、電源電圧の変動、素子の性能上のばらつき等の影
否を受けない回路構成となっているので、回路動作上の
信頼性を高めることができる。
否を受けない回路構成となっているので、回路動作上の
信頼性を高めることができる。
第1図は本発明の一実施例としての半導体IC装置の回
路構成図、 第2図は第1図に示されるカレントミラー回路の変形例
の回路構成図、 第3図は第1図装置における主要部の変形例のブロック
構成図、 第4図は従来形の一例としての半導体rc装置の回路構
成図、 である。 (符号の説明) 1・・・、差動回路、 2.2a・・・カレントミラー回路、 3・・・次段回路(定電流出力回路)、11〜14,2
1.22・・・トランジスタ、A、B、C・・・論理入
力、 Vref・・・基準入力、 VCC,VEE・・・電源ライン。 第1図に示されるカレントミラー 回路の変形例の回路構成図 第2図 第1図装置における主要部 の変形例のブロック構成図 第3図
路構成図、 第2図は第1図に示されるカレントミラー回路の変形例
の回路構成図、 第3図は第1図装置における主要部の変形例のブロック
構成図、 第4図は従来形の一例としての半導体rc装置の回路構
成図、 である。 (符号の説明) 1・・・、差動回路、 2.2a・・・カレントミラー回路、 3・・・次段回路(定電流出力回路)、11〜14,2
1.22・・・トランジスタ、A、B、C・・・論理入
力、 Vref・・・基準入力、 VCC,VEE・・・電源ライン。 第1図に示されるカレントミラー 回路の変形例の回路構成図 第2図 第1図装置における主要部 の変形例のブロック構成図 第3図
Claims (1)
- 【特許請求の範囲】 第1の電源ライン(V_C_C)と、 該第1の電源ラインと異なる電圧の第2の電源ライン(
V_E_E)と、 複数の論理入力(A、B、C)と所定電圧の基準入力(
Vref)とにそれぞれ応答して前記第1の電源ライン
側と前記第2の電源ライン側との間の接続または遮断を
行う入力トランジスタ群(11、12、13)および基
準入力トランジスタ(14)を有し、該入力トランジス
タ群および基準入力トランジスタのオン・オフに基づき
差動動作を行う差動回路(1)と、該差動回路と前記第
1または第2の電源ラインとの間に接続され、前記基準
入力トランジスタのオン時に導通して所定量の電流を流
す第1のトランジスタ(22)と、該基準入力トランジ
スタのオン時に導通し且つ前記入力トランジスタ群が前
記接続動作を行なっている時に該所定量の電流と同じ量
の電流を流す第2のトランジスタ(21)とを有するカ
レントミラー回路(2、2a)とを具備し、該カレント
ミラー回路における第2のトランジスタからの出力を用
いて次段回路(3)に或る機能を行わせるようにしたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62308603A JPH01151309A (ja) | 1987-12-08 | 1987-12-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62308603A JPH01151309A (ja) | 1987-12-08 | 1987-12-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01151309A true JPH01151309A (ja) | 1989-06-14 |
Family
ID=17983025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62308603A Pending JPH01151309A (ja) | 1987-12-08 | 1987-12-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01151309A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54137948A (en) * | 1978-04-19 | 1979-10-26 | Hitachi Ltd | Differential amplifier circuit |
JPS564934A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Input interface circuit |
JPS59104815A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | インタ−フエイス回路 |
-
1987
- 1987-12-08 JP JP62308603A patent/JPH01151309A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54137948A (en) * | 1978-04-19 | 1979-10-26 | Hitachi Ltd | Differential amplifier circuit |
JPS564934A (en) * | 1979-06-25 | 1981-01-19 | Hitachi Ltd | Input interface circuit |
JPS59104815A (ja) * | 1982-12-08 | 1984-06-16 | Hitachi Ltd | インタ−フエイス回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
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