JP3980776B2 - 入力バッファ回路および双方向バッファ並びに半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路の入力バッファ回路特に双方向入出力バッファ回路に適した入力バッファ回路に適用して有効な技術に関する。
【0002】
【従来の技術】
半導体集積回路間における信号伝達方式として、図1に示すように、出力バッファ11と入力バッファ12とが共通の入出力端子13に接続された双方向入出力バッファ10を用いる方式がある。図1の双方向入出力バッファにおいて、出力バッファ11はインピーダンス調整機能を有するように構成され、制御信号C1,C2によりその出力インピーダンスが伝送線20の特性インピーダンスと整合されることにより、伝送線20の端部での信号の反射を抑えることができるようにされている。
【0003】
図1の双方向入出力バッファを使用した信号伝達方式では、伝送線20の両端の双方向入出力バッファが同時に信号を出力する場合が生じる。この場合、両方の出力バッファ11の送信レベルが同じときは伝送線20のレベルがハイレベルまたはロウレベルになり、入力バッファ12は正しいデータを受信することができ問題はない。しかるに、両方の出力バッファ11の送信レベルが互いに異なるときは、ハイレベルを出力しているバッファからロウレベルを出力しているバッファへ伝送線20を介して電流が流れ、しかも出力インピーダンスが等しく設定されているため、伝送線20のレベルは中間レベル(Vdd/2)となる。
【0004】
この場合、着目する入力バッファ12においては対をなす出力バッファ11の出力レベルと逆のレベルの信号を相手方の出力バッファ11が送信しているとみることができる。そこで、対をなす出力バッファ11がハイレベルを出力しているときはハイレベルと中間レベルの間のレベル(3Vdd/4)をしきい値とし、対をなす出力バッファがロウレベルを出力しているときはロウレベルと中間レベルの間のレベル(Vdd/4)をしきい値として受信信号を判定するように、入力バッファ12に供給する参照電圧Vrefを、当該入力バッファと対をなす出力バッファの出力データに応じて切り替える参照電圧切替え回路14を設けるようにすれば良い。
【0005】
【発明が解決しようとする課題】
しかるに、入力バッファ12として通常の差動アンプを用いた場合、その参照電圧Vrefが電源電圧Vddの1/4〜3/4という広い範囲にわたって変化するため、差動アンプのオフセットが大きく変化する。そのため、対をなす出力バッファ11がロウレベルを出力しているときにハイレベルの信号を受信する場合と、対をなす出力バッファ11がハイレベルを出力しているときにロウレベルの信号を受信する場合とで、伝送遅延時間が異なってしまう。その結果、図1のように、入力バッファ12の次段にフリップフロップ30を設けて入力信号をクロックCLKに同期してラッチしようとした場合、入力バッファの遅延時間の変動でクロックマージンが減少してしまうという問題点がある。
【0006】
上記のような問題を解決するため、図2に示すような回路が提案されている(米国特許第4,958,133号)。図2の回路は、これを構成するpチャネルMOSFETとnチャネルMOSFETのサイズおよびサイズ比を最適化することにより、参照電圧Vrefが電源電圧Vddの1/8〜7/8の範囲で変化してもオフセットおよび遅延時間がほぼ一定になるようにすることができる。
【0007】
しかしながら、ゲートアレイのようなASIC(特殊用途向け半導体集積回路)では、多種多様な回路を構成できるようにpチャネルMOSFETとnチャネルMOSFETのサイズおよびサイズ比にある程度の汎用性を持たせる必要があり、ある特定の回路のためにだけ、回路を構成するpチャネルMOSFETとnチャネルMOSFETのサイズおよびサイズ比の最適化設計を行なうのは望ましくない。そのため、図2に示すような回路は汎用性が低く、すべての半導体集積回路で使用することはできないという問題点があることが明らかになった。
【0008】
この発明の目的は、入力信号に対するしきい値を切り替えるように構成された入力バッファ回路であって、しきい値の切り替えによってオフセットおよび遅延時間が変化せず、しかもどのような半導体集積回路にも使用できる汎用性の高い入力バッファ回路を提供することにある。
【0009】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【0011】
すなわち、本発明は、CMOS型の差動入力段をpチャネルMOSFETとnチャネルMOSFETとの間で分離するとともに、2個のpチャネルMOSFETと2個のnチャネルMOSFETが直列に接続された2つのMOSFET列を設けて一方のMOSFET列の中間接続ノードを出力端子に接続し、他方のMOSFET列によりそれらのMOSFETのゲートを自己バイアスさせる電圧を発生させるように構成し、上記分離された差動入力段のpチャネルMOSFETのドレインを上記2つのMOSFET列の電源(接地)側のnチャネルMOSFETのドレインに接続し、かつ分離された差動入力段のnチャネルMOSFETのドレインを2つのMOSFET列の電源側のpチャネルMOSFETのドレインに接続して、上記差動入力段の一方の入力端子に供給される参照電圧を切り替えることでしきい値が変化されるように構成された入力バッファ回路において、差動入力段の定電流用MOSFETおよび上記MOSFET列の中間接続ノード側のMOSFETのゲートバイアス電圧を、回路の外部から与えるようにしたものである。
【0012】
上記した手段によれば、pチャネルMOSFETとnチャネルMOSFETのサイズおよびサイズ比を最適化しなくても、回路の外部から与えるゲートバイアス電圧を制御することにより、参照電圧が広い範囲で変化してもオフセットおよび遅延時間がほぼ一定になる双方向入出力バッファに適した入力バッファ回路を得ることができる。その結果、入力バッファ回路の後段に設けられたラッチ回路におけるクロックマージンの減少が防止され、クロックの高周波数化が可能となる。
【0013】
上記第1のMOSFET列の2個のnチャネルMOSFETと並列に直列形態の2個のnチャネルMOSFETが、また上記第2のMOSFET列の2個のnチャネルMOSFETと並列に直列形態の2個のnチャネルMOSFETがそれぞれ接続され、このうち第1および第2のMOSFET列の中間接続ノードに接続された一対のMOSFETは互いにゲートとドレインが交差結合されてフリップフロップ回路を構成し、他の一対のMOSFETのゲートにはラッチタイミングを与えるクロック信号が印加されるとともに、上記クロック信号に基づいて制御されるトランスミッションゲートを介して上記制御電圧の供給と遮断が制御されるように構成する。これにより、ラッチ機能を有し、かつ遅延時間の少ない入力バッファ回路を実現することができる。
【0014】
また、望ましくは上記ゲートバイアス電圧を発生する回路を直列形態のpチャネルMOSFETとnチャネルMOSFETにより構成し、双方向入出力バッファが形成される半導体集積回路と同一のチップ上に形成する。これにより、入力バッファ回路のMOSFET列を構成すpチャネルMOSFETとnチャネルMOSFETのサイズがプロセスによりばらつくと、ゲートバイアス電圧を発生する回路を直列形態のpチャネルMOSFETとnチャネルMOSFETのサイズも同じようにばらつくため、プロセスばらつきに応じた最適なバイアス電圧を得ることができる。
【0015】
さらに、差動入力段の定電流用MOSFETには、上記MOSFET列のバイアス電圧とは別個に形成された最適なバイアス電圧を回路の外部から与えるようにする。これにより、参照電圧が広い範囲で変化してもオフセットおよび遅延時間がさらに一定になる双方向入出力バッファに適した入力バッファ回路を得ることができる。
【0016】
また、上記入力バッファ回路および該入力バッファ回路の入力端子と共通の外部端子に出力端子が接続された出力バッファ回路と該出力バッファ回路により出力される信号の状態に応じて上記入力バッファ回路に供給する参照電圧を切替える参照電圧切り替え回路とを含む双方向入力バッファを備えた半導体集積回路にあっては、クロックの高周波化が可能となり、これによってこの半導体集積回路を使用したシステム全体の動作速度を向上させることができるようになる。
【0017】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。図1は本発明に係る双方向入出力バッファ用の入力バッファ回路の一実施例を示す回路図である。なお、図1において、MOSFETを示す記号のゲート部に丸印が付記されているものはpチャネル形MOSFETで、丸印が付記されていないものはnチャネル形MOSFETである。
【0018】
この実施例の入力バッファ回路は、第1の基準電位点としての電源電圧Vdd(例えば1.8V)と第2の基準電位点としての接地電位Vss(例えば0V)との間に直列に接続されたpチャネルMOSFET MP1,MP2およびnチャネルMOSFET MN1,MN2からなる第1のMOSFET列と、電源電圧VddとVssとの間に直列に接続されたpチャネルMOSFET MP3,MP4およびnチャネルMOSFET MN3,MN4からなる第2のMOSFET列と、互いにソース共通接続されたpチャネルMOSFET MP6,MP7およびこれらの共通ソースと電源電圧Vddとの間に接続された定電流用MOSFET MP5からなる第1の差動入力段と、互いにソース共通接続されたnチャネルMOSFET MN6,MN7およびこれらの共通ソースと電源電圧Vssとの間に接続された定電流用MOSFET MN5からなる第2の差動入力段とにより構成されている。
【0019】
そして、上記MOSFET MP6はドレインがMOSFET MN1とMN2の接続ノードに、MOSFET MP7はドレインがMOSFET MN3とMN4の接続ノードに、MOSFET MN6はドレインがMOSFET MP1とMP2の接続ノードに、MOSFET MN7はドレインがMOSFET MP3とMP4の接続ノードにそれぞれ接続され、上記MOSFET MP6とMN6のゲートが、参照電圧Vrefが入力される入力端子IN2に、またMOSFET MP7とMN7のゲートが入力信号Vinが入力される入力端子IN1にそれぞれ接続されている。
【0020】
この実施例では、MOSFET MP2とMN2の中間接続ノードn1にMOSFET MP1,MP3,MN1,MN3のゲートが接続され、MOSFETMP4とMN4の中間接続ノードn2に出力端子OUTが接続されている。また、MOSFET MP5,MP1,MP3,MN5,MN1,MN3のゲートにVdd/2(例えば0.9V)のようなバイアス電圧Vbiasが共通に印加されている。なお、MOSFET MPlとMP3、MP2とMP4、MP6とMP7、MNlとMN3、MN2とMN4、MN6とMN7はそれぞれサイズが等しくされている。ただし、相補関係にあるMOSFET同士、例えばMPlとMNlのサイズ比は問わない。
【0021】
次に本実施例の入力バッファ回路の動作を説明する。
【0022】
出力端子OUTに接続されたノードn2のレベルは、このノードに対して流入する電流Ip4とこのノードから流出する電流In4の大小で決定される。この電流Ip4はMOSFET MP3の電流Ip3からMN7へ引き抜かれる電流In7を差し引いたものである。一方、電流In4はMOSFET MN3により引き抜かれる電流In3からMP7の電流Ip7を差し引いたものである。
【0023】
今仮に、入力信号Vinが参照電圧Vrefよりレベルが高い時を考えると、MOSFET MP5に流れる電流Ip5は差動MOSFET MP6に、またMOSFET MN5により引き抜かれる電流IN5は差動MOSFET MN7より流れる。よって、MOSFET MP3に流れる電流Ip3はほとんどMN7に流れ、ノードn2に流れ込む電流Ip4が流れ出す電流In4よりも小さくなり、出力端子OUTはロウレベルになる。
【0024】
一方、入力信号Vinが参照電圧Vrefよりレベルが低い場合には、電流Ip5は差動MOSFET MP7に、電流In5は差動MOSFET MN6より流れる。よってMOSFET MN3の電流In3はほとんどMP7から供給され、ノードn2に流れ込む電流Ip4が流れ出す電流In4より大きくなり、出力端子OUTはハイレベルになる。
【0025】
また、入力信号Vinと参照電圧Vrefのレベルが等しくかつVdd/2に近い場合には、差動入力段に流れる電流は、Ip6=Ip7、In6=In7となる。しかも、MOSFET MPlとMP3及びMNlとMN3はそれぞれカレントミラー接続されているので、Ip1=Ip3、Inl=In3である。ここでMOSFETのサイズが最適化されていれば、Ip6=Ip7=In6=In7及びIpl=Ip3=Inl=In3となり、これより、Ip2=In2=Ip4=In4となるので、ノードn1及びn2の電位はVdd/2となり、オフセットは生じない。
【0026】
これに対し、入力信号Vinと参照電圧Vrefのレベルが等しいがVdd/2から大きく外れている場合、差動入力段に流れる電流は、Ip6とIp7、In6とIn7がそれぞれ異なるために、Ip2とIn2、Ip4とIn4に差が生じ、ノードn1及びn2の電位もVdd/2からずれてしまう。しかし、この実施例の回路では、Ip2=In2となるようノードn1のレベルが変化して補正がかかる。例えば、Vin=Vref<Vdd/2の場合はIp6=Ip7>In6=In7なのでIp2>In2である。よってノードn1のレベルは上昇し、Ipl及びIp3が減少し、Inl及びIn3が増加する。その結果、Ip2及びIp4が小さくなり、In2及びIn4が大きくなって、結局ノードn2の電位はほとんどVdd/2になりオフセットは小さく抑えられる。
【0027】
ただし、MOSFETのサイズが最適化されていない場合、つまり相補関係にあるp−MOSとn−MOSのサイズ比が理想(2:1)からかけ離れている場合は、上記補正が十分にかからずオフセットが増大してしまう。この実施例では、そのような場合には、バイアス電圧Vbiasのレベルを変化させて調整することができる。例えばp−MOSがn−MOSに比べ大きすぎる場合、上記補正が十分にかからない。そのため、入力信号Vinのしきい値となる参照電圧VrefのレベルがVdd/2より低いときはプラス(+)のオフセット、Vdd/2より高い場合はマイナス(−)のオフセットがでる。
【0028】
この場合にはバイアス電圧Vbiasのレベルを上昇させる。これにより電流In6、In7が増え、Ip6、Ip7が減るとともに、MOSFET MP2、MP4のオン抵抗が大きくなり、MN2、MN4のオン抵抗が小さくなる。この相乗効果で、参照電圧Vrefのレベルが低い領域での補正がより強く働くようになりオフセット特性が一定になる。図5に、印加するバイアス電圧Vbiasと、入力バッファ回路を構成するpチャネルMOSFETとnチャネルMOSFETのサイズ比P/Nとの関係を定性的に示す。同図に示すように、pチャネルMOSFETとnチャネルMOSFETのサイズ比P/Nが大きくなるほど、バイアス電圧Vbiasを高くすれば良い。
【0029】
なお、上記バイアス電圧Vbiasは、この実施例の入力バッファ回路が形成されたLSIチップに外部端子を設け、この外部端子から与えてもよい。しかし、プロセスばらつきに合わせてVbiasを変化させれば、回路のばらつきに対する感度を小さくできるので、LSI内部に、例えば図3のMOSFET列MP1−MP2−MN2−MN1と同様な直列形態のpチャネルMOSFETとnチャネルMOSFETとからなるバイアス電圧発生回路を設けるようにするのが望ましい。
【0030】
なお、上記実施例では、pチャネルMOSFET MP5,MP2,MP4およびnチャネルMOSFET MN5,MN2,MN4のゲートバイアス電圧を共通にしているが、pチャネルMOSFET MP5,MP2,MP4のゲートバイアス電圧とnチャネルMOSFET MN5,MN2,MN4のゲートバイアス電圧を別々にそれぞれ最適なレベルに設定するようにしてもよい。また、差動入力段の定電流MOSFET MP5,MN5のゲートバイアス電圧と、MOSFET MP2,MP4MN2,MN4のゲートバイアス電圧を別々に供給するように構成することも可能である。
【0031】
図4には、本発明に係る入力バッファ回路の第2の実施例を示す。
【0032】
この実施例は、図3の実施例の入力バッファ回路にラッチ機能を設けたものである。具体的には、MOSFET MN2,MN1と並列に直列形態のMOSFET MN8,MN10を、またMOSFET MN4,MN3と並列に直列形態のMOSFET MN9,MN11をそれぞれ設け、このうちMOSFET MN8とMN9のゲートとドレインを交差結合してフリップフロップ回路を構成させ、MOSFET MN10,MN11のゲート端子にラッチタイミングを与えるクロック信号CLKを印加してMN8,MN9によるラッチ動作とホールド動作を制御するようにしている。
【0033】
さらにこの実施例では、上記クロックCLKおよびそれをインバータINV1で反転した信号によって制御されるCMOSトランスミッションゲートTGを介してバイアス電圧VbiasをMOSFET MN2およびMN4のゲートに供給したり遮断したりできるように構成されているとともに、クロックCLKにより制御され伝送ゲートTGが遮断状態のときにMOSFET MN2およびMN4のゲートに電源電圧Vssを印加するスイッチMOSFET MN13が設けられている。
【0034】
この実施例の回路は、クロックCLKがロウレベルのときはMOSFET MN10,MN11およびMN13がオフ状態とされるとともに、伝送ゲートTGがオン状態とされてバイアス電圧VbiasがMOSFET MN2,MN4に供給されるため、図3の回路と同様に動作し、入力信号Vinに応じた電位を出力端子OUTより出力する。
【0035】
一方、クロックCLKがロウレベルからハイレベルに変化すると、MOSFET MN10,MN11およびMN13がオフからオン状態に移行されるとともに、伝送ゲートTGがオフ状態とされて、MOSFET MN2,MN4へのバイアス電圧Vbiasの供給が遮断される。そのため、MOSFET MN8,MN9によって直前のノードn2の状態を保持する。そして、クロックCLKがハイレベルの間に入力信号Vinが反転しても、そのときMOSFET MN2,MN4,MN5がオフしているため、MOSFET MN8,MN9によって保持されている状態に影響はなく、レベルを保持し続ける。つまりデータホールド状態となる。
【0036】
この実施例の入力バッファ回路によれば、図3の実施例の入力バッファ回路の特性を損なうことなく、ラッチ機能を持たせることができる。また、図1に示すように、入力バッファ回路12の次段にフリップフロップ30を設ける必要があるような場合に本実施例を適用すれば、図1の回路形式に比べて信号の遅延時間を入力バッファ回路の分だけ短くすることができるという効果がある。
【0037】
図6は、図3の実施例の入力バッファ回路の応用例が示されている。図6おいて、符号12が付されている回路は図4に示されているラッチ機能付きの入力バッファ回路である。図5の応用回路においては、図4の実施例の入力バッファ回路12の次段に入力バッファ回路12とは逆相のクロックでラッチ動作を行うラッチ回路31を接続して、マスタ・スレーブ構成のラッチ回路としたものである。この応用例によれば、実施例の入力バッファ回路12の次段にラッチ回路を1つ接続するだけでマスタ・スレーブ構成のラッチ回路を実現することができる。
【0038】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、pチャネルMOSFETとnチャネルMOSFETとで構成された入力バッファ回路について説明したが、pチャネルMOSFETもしくはnチャネルMOSFETのみで構成することも可能である。
【0039】
以上の説明では主として本発明者によってなされた発明を、最も有効な応用例として双方向I/Oバッファにおける入力バッファ回路に適用した場合について説明したが、この発明は双方向バッファに限定されるものでなく、入力バッファ回路と出力バッファ回路とが別々の外部端子に接続されている半導体集積回路における入力バッファ回路としても利用することができる。
【0040】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0041】
すなわち、本発明に従うと、入力信号に対するしきい値を切り替えるように構成された入力バッファ回路であって、しきい値の切り替えによってオフセットおよび遅延時間が変化せず、しかもどのような半導体集積回路にも使用できる汎用性の高い入力バッファ回路を実現することができるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用して好適な双方向入出力バッファ回路と2つの半導体集積回路間の伝送線による接続を示す構成図である。
【図2】双方向入出力バッファ回路に適した従来の入力バッファ回路の一例を示す回路図である。
【図3】双方向入出力バッファ回路に適した本発明に係る入力バッファ回路の一実施例を示す回路図である。
【図4】本発明に係る入力バッファ回路の他の実施例を示す回路図である。
【図5】実施例の入力バッファ回路に外部から供給するバイアス電圧Vbiasと入力バッファ回路を構成するpチャネルMOSFETとnチャネルMOSFETのサイズ比P/Nとの関係を示すグラフである。
【図6】本発明の第2の実施例の入力バッファ回路の応用例を示す論理構成図である。
【符号の説明】
10 双方向入出力バッファ回路
11 出力バッファ回路
12 入力バッファ回路
13 入出力端子(外部端子)
14 参照電圧切替え回路
20 伝送線
Claims (7)
- 第1の基準電位点と第2の基準電位点出力端子との間に直列形態に接続された2個のpチャネルMOSFETおよび2個のnチャネルMOSFETからなる第1のMOSFET列と、
第1の基準電位点と第2の基準電位点出力端子との間に直列形態に接続された2個のpチャネルMOSFETおよび2個のnチャネルMOSFETからなる第2のMOSFET列と、
互いにソース共通接続された一対のpチャネルMOSFETおよびこれらの共通ソースと第1の基準電位点との間に接続された第1の定電流用MOSFETからなる第1の差動入力段と、
互いにソース共通接続された一対のnチャネルMOSFETおよびこれらの共通ソースと第2の基準電位点との間に接続された第2の定電流用MOSFETからなる第2の差動入力段とにより構成され、
上記第1の差動入力段のpチャネルMOSFETと上記第1及び第2のMOSFET列の第2基準電位点に接続されたnチャネルMOSFETのドレインが互いに接続され、
上記第2の差動入力段のnチャネルMOSFETと上記第1及び第2のMOSFET列の上記中間接続ノードに接続されたpチャネルMOSFETのドレインが互いに接続され、
上記第1または第2のMOSFET列のいずれか一方の中間接続ノードが出力ノードとされるとともに、他方の中間接続ノードの電位が上記第1および第2のMOSFET列の第1基準電位点に接続されたpチャネルMOSFETおよび第2基準電位点に接続されたnチャネルMOSFETのゲートに印加され、上記第1および第2の定電流用MOSFET並びに上記第1または第2のMOSFET列の第1および第2基準電位点に接続されていないMOSFETのゲートに制御電圧が印加され、該制御電圧によってその特性が制御可能に構成されてなることを特徴とする入力バッファ回路。 - 上記第1のMOSFET列の2個のnチャネルMOSFETと並列に直列形態の2個のnチャネルMOSFETが、また上記第2のMOSFET列の2個のnチャネルMOSFETと並列に直列形態の2個のnチャネルMOSFETがそれぞれ接続され、このうち第1および第2のMOSFET列の中間接続ノードに接続された一対のMOSFETは互いにゲートとドレインが交差結合されてフリップフロップ回路を構成し、他の一対のMOSFETのゲートにはラッチタイミングを与えるクロック信号が印加されるとともに、
上記クロック信号に基づいて制御されるトランスミッションゲートを介して上記制御電圧の供給と遮断が制御されるように構成されてなることを特徴とする請求項1に記載の入力バッファ回路。 - 請求項1または2に記載の入力バッファ回路と、該入力バッファ回路の入力端子が接続された外部端子に出力端子が接続された出力バッファ回路と、該出力バッファ回路から出力される信号のレベルに応じて上記入力バッファ回路に対して供給される参照電圧を切り替える参照電圧切替え回路とを備えてなることを特徴とする双方向入出力バッファ回路。
- 請求項1または2に記載の入力バッファ回路もしくは請求項3に記載の双方向入出力バッファ回路を備えていることを特徴とする半導体集積回路。
- 請求項2に記載の入力バッファ回路もしくは請求項3に記載の双方向入出力バッファ回路を備え、その入力バッファ回路の次段にはスレーブ用のラッチ回路が接続されていることを特徴とする半導体集積回路。
- 上記入力バッファ回路に供給される制御電圧を外部から入力するための外部端子を有することを特徴とする請求項4または5に記載の半導体集積回路。
- 上記入力バッファ回路に供給される制御電圧を発生する制御電圧発生回路を内部に有することを特徴とする請求項4または5に記載の半導体集積回路。
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