JP2541117B2 - デ―タアクセス装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はＣＤ−ＲＯＭを使用する
データ処理におけるデータアクセス装置に関する。
データ処理におけるデータアクセス装置に関する。
【０００２】
【従来の技術】図４はこの種のデータアクセス装置の従
来例のブロック図、図５はその各処理とＲＡＭ２１の内
容の関係を示すタイミング図である。
来例のブロック図、図５はその各処理とＲＡＭ２１の内
容の関係を示すタイミング図である。
【０００３】このデータアクセス装置は、ＣＤ−ＲＯＭ
のデータが一時格納されるＲＡＭ２１と、ＣＤデータプ
ロセッサ（不図示）からシリアル入力データを読み込
み、パラレルデータに変換してＲＡＭ２１へ書き込む入
力処理ブロック２２と、ＲＡＭ２１からデータを読み出
しシンドローム演算を行ない訂正処理し、ＲＡＭ２１に
書き込む訂正処理ブロック２３と、ＲＡＭ２１から訂正
処理が行われたデータを読み出し、ホスト（不図示）へ
出力する出力処理ブロック２４と、ＲＡＭ２１と各ブロ
ック２２，２３，２４の間でデータ転送を行なうための
バス２５と、イネーブル状態になることにより、入力処
理ブロック２２の出力データをバス２５に出力するトラ
イステートバッファ２７と、イネーブル状態になること
により、バス２５上のデータを訂正処理ブロック２３へ
出力するトライステートバッファ２８と、イネーブル状
態になることにより、訂正処理ブロック２３の出力デー
タをバス２５に出力するトライステートバッファ２９
と、イネーブル状態になることにより、バス２５上のデ
ータを処理ブロック２４へ出力するトライステートバッ
ファ３０と、入力処理ブロック２２、訂正処理ブロック
２３、出力処理ブロック２４から各処理中を示す制御信
号を入力してトライステートバッファ２７〜３０のうち
対応するトライステートバッファをイネーブルにするバ
ス制御ブロック２６と、入力処理ブロック２２、訂正処
理ブロック２３、出力処理ブロック２４からＲＡＭ２１
のアドレスを入力してＲＡＭ２１に出力するアドレス制
御ブロック３１で構成されている。
のデータが一時格納されるＲＡＭ２１と、ＣＤデータプ
ロセッサ（不図示）からシリアル入力データを読み込
み、パラレルデータに変換してＲＡＭ２１へ書き込む入
力処理ブロック２２と、ＲＡＭ２１からデータを読み出
しシンドローム演算を行ない訂正処理し、ＲＡＭ２１に
書き込む訂正処理ブロック２３と、ＲＡＭ２１から訂正
処理が行われたデータを読み出し、ホスト（不図示）へ
出力する出力処理ブロック２４と、ＲＡＭ２１と各ブロ
ック２２，２３，２４の間でデータ転送を行なうための
バス２５と、イネーブル状態になることにより、入力処
理ブロック２２の出力データをバス２５に出力するトラ
イステートバッファ２７と、イネーブル状態になること
により、バス２５上のデータを訂正処理ブロック２３へ
出力するトライステートバッファ２８と、イネーブル状
態になることにより、訂正処理ブロック２３の出力デー
タをバス２５に出力するトライステートバッファ２９
と、イネーブル状態になることにより、バス２５上のデ
ータを処理ブロック２４へ出力するトライステートバッ
ファ３０と、入力処理ブロック２２、訂正処理ブロック
２３、出力処理ブロック２４から各処理中を示す制御信
号を入力してトライステートバッファ２７〜３０のうち
対応するトライステートバッファをイネーブルにするバ
ス制御ブロック２６と、入力処理ブロック２２、訂正処
理ブロック２３、出力処理ブロック２４からＲＡＭ２１
のアドレスを入力してＲＡＭ２１に出力するアドレス制
御ブロック３１で構成されている。
【０００４】このデータアクセス装置は、図５に示すよ
うに、ＣＤデータプロセッサからのシリアルデータ入力
を入力処理ブロック２２でパラレルデータに変換してト
ライステートバッファ２７、バス２５を通してＲＡＭ２
１のバンク１に書き込み、１セクタ前に入力されたデー
タを訂正処理ブロック２３でＲＡＭ２１のバンク２から
バス２５、トライステートバッファ２８を通して順次読
み出してシンドローム演算を行い、訂正処理後トライス
テートバッファ２９、バス２５を通して再びＲＡＭ２１
のバンク２に書き込み、２セクタ前に入力された訂正後
のデータを出力処理ブロック２４でＲＡＭ２１のバンク
３からバス２５と、トライステートバッファ３０を通し
て読み出してホストに出力するということを並列に行
う。
うに、ＣＤデータプロセッサからのシリアルデータ入力
を入力処理ブロック２２でパラレルデータに変換してト
ライステートバッファ２７、バス２５を通してＲＡＭ２
１のバンク１に書き込み、１セクタ前に入力されたデー
タを訂正処理ブロック２３でＲＡＭ２１のバンク２から
バス２５、トライステートバッファ２８を通して順次読
み出してシンドローム演算を行い、訂正処理後トライス
テートバッファ２９、バス２５を通して再びＲＡＭ２１
のバンク２に書き込み、２セクタ前に入力された訂正後
のデータを出力処理ブロック２４でＲＡＭ２１のバンク
３からバス２５と、トライステートバッファ３０を通し
て読み出してホストに出力するということを並列に行
う。
【０００５】
【発明が解決しようとする課題】上述した従来のデータ
アクセス装置では、入力処理、訂正処理、出力処理を並
列に行わなければならないが、１本のバスを通して全て
のアクセスを行っているため、ＲＡＭ２１のアクセス回
数＝入力処理（書き込み）のアクセス回数＋訂正処理
（書き込み＋読みだし）のアクセス回数＋出力処理（読
みだし）のアクセス回数となる。一方、１セクタの全て
の処理にかけられる時間は１セクタ分のデータが入力さ
れてくる周期である。その周期はＣＤ−ＲＯＭの標準速
モードでは、１３．３ｍｓである。ＣＤ−ＲＯＭが２倍
速、４倍速となると、周期は６．６６ｍｓ、３．３３ｍ
ｓとなる。したがって、ＲＡＭのアクセス回数が同じで
あれば、データ転送スピードを上げれば１回の処理にか
けられる時間が短くなってき、また１回の処理にかけら
れる時間が同じであればデータ転送スピードを上げられ
ない。
アクセス装置では、入力処理、訂正処理、出力処理を並
列に行わなければならないが、１本のバスを通して全て
のアクセスを行っているため、ＲＡＭ２１のアクセス回
数＝入力処理（書き込み）のアクセス回数＋訂正処理
（書き込み＋読みだし）のアクセス回数＋出力処理（読
みだし）のアクセス回数となる。一方、１セクタの全て
の処理にかけられる時間は１セクタ分のデータが入力さ
れてくる周期である。その周期はＣＤ−ＲＯＭの標準速
モードでは、１３．３ｍｓである。ＣＤ−ＲＯＭが２倍
速、４倍速となると、周期は６．６６ｍｓ、３．３３ｍ
ｓとなる。したがって、ＲＡＭのアクセス回数が同じで
あれば、データ転送スピードを上げれば１回の処理にか
けられる時間が短くなってき、また１回の処理にかけら
れる時間が同じであればデータ転送スピードを上げられ
ない。
【０００６】本発明の目的は、ＣＤ−ＲＯＭのデータ転
送を高速に行なうことができるデータアクセス装置を提
供することにある。
送を高速に行なうことができるデータアクセス装置を提
供することにある。
【０００７】
【課題を解決するための手段】本発明のデータアクセス
装置は、ＣＤ−ＲＯＭのデータが一時格納される第１お
よび第２のＲＡＭと、ＣＤデータプロセッサからのシリ
アル入力データを読み込み、パラレルデータに変換して
前記第１のＲＡＭと第２のＲＡＭへ書き込む入力処理ブ
ロックと、前記第１のＲＡＭからデータを読みだし、訂
正処理を行い、前記第１のＲＡＭと第２のＲＡＭに書き
込む訂正処理ブロックと、前記第２のＲＡＭからデータ
を読みだしホストへ出力する出力処理ブロックと、第１
のＲＡＭと前記入力処理ブロック、前記訂正処理ブロッ
クの間でデータを転送するため第１のバスと、第２のＲ
ＡＭと前記出力処理ブロックの間でデータを転送するた
めの第２のバスと、イネーブル状態になることにより、
第１のバス上のデータを第２のバスに出力する第１の転
送制御手段と、イネーブル状態になることにより、前記
入力処理ブロックの出力データを第１のバスに出力する
第２の転送制御手段と、イネーブル状態になることによ
り、第１のバス上のデータを前記訂正処理ブロックに出
力する第３の転送制御手段と、イネーブル状態になるこ
とにより、前記訂正処理ブロックの出力データを第１の
バスに出力する第４の転送制御手段と、イネーブル状態
になることにより、第２のバス上のデータを前記出力処
理ブロックに出力する第５の転送制御手段と、入力デー
タを第１、第２のＲＡＭへ書き込むとき、第１、第２の
転送制御手段をイネーブル状態にし、第１のＲＡＭのデ
ータの訂正処理を行なうとき第３の転送制御手段をイネ
ーブル状態にし、訂正処理が行なわれたデータを第１、
第２のＲＡＭに書き込むとき第１、第４の転送制御手段
をイネーブル状態にし、第２のＲＡＭに書き込まれた訂
正処理が行なわれたデータを前記出力処理ブロックに出
力するとき第５の転送制御手段をイネーブル状態にする
バス制御ブロックと、前記入力処理ブロックまたは前記
訂正処理ブロックから第１のＲＡＭへのアドレスを入力
し、第１のＲＡＭへ出力する第１のアドレス制御ブロッ
クと、前記入力処理ブロックまたは前記訂正処理ブロッ
クまたは前記出力処理ブロックから第２のＲＡＭへのア
ドレスを入力し、第２のＲＡＭへ出力する第２のアドレ
ス制御ブロックを有する。
装置は、ＣＤ−ＲＯＭのデータが一時格納される第１お
よび第２のＲＡＭと、ＣＤデータプロセッサからのシリ
アル入力データを読み込み、パラレルデータに変換して
前記第１のＲＡＭと第２のＲＡＭへ書き込む入力処理ブ
ロックと、前記第１のＲＡＭからデータを読みだし、訂
正処理を行い、前記第１のＲＡＭと第２のＲＡＭに書き
込む訂正処理ブロックと、前記第２のＲＡＭからデータ
を読みだしホストへ出力する出力処理ブロックと、第１
のＲＡＭと前記入力処理ブロック、前記訂正処理ブロッ
クの間でデータを転送するため第１のバスと、第２のＲ
ＡＭと前記出力処理ブロックの間でデータを転送するた
めの第２のバスと、イネーブル状態になることにより、
第１のバス上のデータを第２のバスに出力する第１の転
送制御手段と、イネーブル状態になることにより、前記
入力処理ブロックの出力データを第１のバスに出力する
第２の転送制御手段と、イネーブル状態になることによ
り、第１のバス上のデータを前記訂正処理ブロックに出
力する第３の転送制御手段と、イネーブル状態になるこ
とにより、前記訂正処理ブロックの出力データを第１の
バスに出力する第４の転送制御手段と、イネーブル状態
になることにより、第２のバス上のデータを前記出力処
理ブロックに出力する第５の転送制御手段と、入力デー
タを第１、第２のＲＡＭへ書き込むとき、第１、第２の
転送制御手段をイネーブル状態にし、第１のＲＡＭのデ
ータの訂正処理を行なうとき第３の転送制御手段をイネ
ーブル状態にし、訂正処理が行なわれたデータを第１、
第２のＲＡＭに書き込むとき第１、第４の転送制御手段
をイネーブル状態にし、第２のＲＡＭに書き込まれた訂
正処理が行なわれたデータを前記出力処理ブロックに出
力するとき第５の転送制御手段をイネーブル状態にする
バス制御ブロックと、前記入力処理ブロックまたは前記
訂正処理ブロックから第１のＲＡＭへのアドレスを入力
し、第１のＲＡＭへ出力する第１のアドレス制御ブロッ
クと、前記入力処理ブロックまたは前記訂正処理ブロッ
クまたは前記出力処理ブロックから第２のＲＡＭへのア
ドレスを入力し、第２のＲＡＭへ出力する第２のアドレ
ス制御ブロックを有する。
【０００８】
【作用】第１のＲＡＭのアクセス回数は入力処理（書き
込み）のアクセス回数と訂正処理（読み出し）のアクセ
ス回数と訂正処理（書き込み）のアクセス回数の和であ
り、第２のＲＡＭのアクセス回数は入力処理（書き込
み）のアクセス回数と訂正処理（書き込み）のアクセス
回数と出力処理のアクセス回数の和である。すなわち各
ＲＡＭのアクセス回数は従来装置のＲＡＭのアクセス回
数に比べ少なくなる。したがって、内部サイクルが従来
と同じであれば、１セクタ分のデータの処理が終るまで
の時間が短かくなるため、データの入力速度が短かくな
り、またデータの入力速度が従来と同じであれば、内部
サイクルを長くできるため、素子のサイズを小さくする
ことができる、低コスト、低消費電力を達成できる。
込み）のアクセス回数と訂正処理（読み出し）のアクセ
ス回数と訂正処理（書き込み）のアクセス回数の和であ
り、第２のＲＡＭのアクセス回数は入力処理（書き込
み）のアクセス回数と訂正処理（書き込み）のアクセス
回数と出力処理のアクセス回数の和である。すなわち各
ＲＡＭのアクセス回数は従来装置のＲＡＭのアクセス回
数に比べ少なくなる。したがって、内部サイクルが従来
と同じであれば、１セクタ分のデータの処理が終るまで
の時間が短かくなるため、データの入力速度が短かくな
り、またデータの入力速度が従来と同じであれば、内部
サイクルを長くできるため、素子のサイズを小さくする
ことができる、低コスト、低消費電力を達成できる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例のデータアクセス
装置のブロック図、図２は本実施例における各処理とＲ
ＡＭ１，２の内容の関係を示すタイミング図、図３はバ
ス６，７とトライステートバッファ９の出力を示すタイ
ミング図である。
装置のブロック図、図２は本実施例における各処理とＲ
ＡＭ１，２の内容の関係を示すタイミング図、図３はバ
ス６，７とトライステートバッファ９の出力を示すタイ
ミング図である。
【００１１】第１、第２のＲＡＭ１，２にはＣＤ−ＲＯ
Ｍのデータが一時格納される。入力処理ブロック３はＣ
Ｄデータプロセッサ（不図示）からの入力データを受
け、８ビット幅のデータを第１のＲＡＭ１、第２のＲＡ
Ｍ２に出力する。訂正処理ブロック４は第１のＲＡＭ４
のデータをＣＤ−ＲＯＭの訂正処理フォーマットに従っ
て順次読みだし、訂正処理を行い、訂正処理を行ったデ
ータを再びＲＡＭ１、ＲＡＭ２に書き込む。出力処理ブ
ロック５は第２のＲＡＭ２からデータを読みだしホスト
側へ出力する。第１のバス６、第２のバス７はそれぞれ
第１のＲＡＭ１、第２のＲＡＭ２に接続されている。ト
ライステートバッファ９は第１のバス６上のデータを第
２のバス７に出力するか否かを制御する。トライステー
トバッファ１０は入力処理ブロック３のデータを第１の
バス６に出力するか否かを制御する。トライステートバ
ッファ１２は訂正処理ブロック４で訂正処理が行なわれ
たデータを第１のバス６に出力するか否かを制御する。
トライストートバッファ１１は第１のバス６上のデータ
を訂正処理ブロック４に入力するか否かを制御する。ト
ライステートバッファ１３は第２のバス７上のデータを
出力処理ブロック５に入力するか否かを制御する。バス
制御ブロック８は入力処理ブロック３から入力処理開始
の制御信号が入力されると、トライステートバッファ９
と１０をイネーブル状態にし、訂正処理ブロック４から
訂正処理開始の制御信号が入力されると、まずトライス
テートバッファ１１をイネーブル状態にし、次にトライ
ステートバッファ９と１２をイネーブル状態にし、出力
処理ブロック５から出力処理開始の制御信号が入力され
ると、トライステートバッファ１３をイネーブル状態に
する。第１のアドレス制御ブロック１４は入力処理ブロ
ック３または訂正処理ブロック４から第１のＲＡＭ１の
アドレスを入力し、第１のＲＡＭ１に出力する。第２の
アドレス制御ブロック１５は入力処理ブロック３または
訂正処理ブロック４または出力処理ブロック５から第２
のＲＡＭ２のアドレスを入力し、第２のＲＡＭ２に出力
する。
Ｍのデータが一時格納される。入力処理ブロック３はＣ
Ｄデータプロセッサ（不図示）からの入力データを受
け、８ビット幅のデータを第１のＲＡＭ１、第２のＲＡ
Ｍ２に出力する。訂正処理ブロック４は第１のＲＡＭ４
のデータをＣＤ−ＲＯＭの訂正処理フォーマットに従っ
て順次読みだし、訂正処理を行い、訂正処理を行ったデ
ータを再びＲＡＭ１、ＲＡＭ２に書き込む。出力処理ブ
ロック５は第２のＲＡＭ２からデータを読みだしホスト
側へ出力する。第１のバス６、第２のバス７はそれぞれ
第１のＲＡＭ１、第２のＲＡＭ２に接続されている。ト
ライステートバッファ９は第１のバス６上のデータを第
２のバス７に出力するか否かを制御する。トライステー
トバッファ１０は入力処理ブロック３のデータを第１の
バス６に出力するか否かを制御する。トライステートバ
ッファ１２は訂正処理ブロック４で訂正処理が行なわれ
たデータを第１のバス６に出力するか否かを制御する。
トライストートバッファ１１は第１のバス６上のデータ
を訂正処理ブロック４に入力するか否かを制御する。ト
ライステートバッファ１３は第２のバス７上のデータを
出力処理ブロック５に入力するか否かを制御する。バス
制御ブロック８は入力処理ブロック３から入力処理開始
の制御信号が入力されると、トライステートバッファ９
と１０をイネーブル状態にし、訂正処理ブロック４から
訂正処理開始の制御信号が入力されると、まずトライス
テートバッファ１１をイネーブル状態にし、次にトライ
ステートバッファ９と１２をイネーブル状態にし、出力
処理ブロック５から出力処理開始の制御信号が入力され
ると、トライステートバッファ１３をイネーブル状態に
する。第１のアドレス制御ブロック１４は入力処理ブロ
ック３または訂正処理ブロック４から第１のＲＡＭ１の
アドレスを入力し、第１のＲＡＭ１に出力する。第２の
アドレス制御ブロック１５は入力処理ブロック３または
訂正処理ブロック４または出力処理ブロック５から第２
のＲＡＭ２のアドレスを入力し、第２のＲＡＭ２に出力
する。
【００１２】次に、本実施例の動作を図２および図３を
参照して説明する。ＣＤデータプロセッサからの入力デ
ータはセクタ単位で入力されてくる。この入力データを
便宜上Ｎセクタとすると、Ｎセクタ目のデータはまず入
力処理ブロック３に入力され、８ビットのパラレルデー
タとなる。この８ビットデータはトライステートバッフ
ァ１０と第１のバス６を通して第１のＲＡＭ１のバンク
１に、トライステートバッファ９から第２のバス７を通
して第２のＲＡＭ２のバンク１に書き込まれる。一方、
訂正処理ブロック４では、１セクタ前に入力されたデー
タがＣＤ−ＲＯＭの訂正処理フォーマットに従って第１
のＲＡＭ１のバンク２から第１のバス６とトライステー
トバッファ１１を通して読み出され、シンドローム演算
に用いられる。同時に出力処理ブロック５では、２セク
タ前に入力されたデータが第２のＲＡＭ２のバンク３か
ら第２のバス７とトライステートバッファ１３を通して
読み出される。訂正処理ブロック４で訂正されたデータ
はトライステートバッファ１２と第１のバス６を通して
第１のＲＡＭ１のバンク２に、トライステートバッファ
９から第２のバス７を通して第２のＲＡＭ２のバンク２
に入力される。この様子のバスに着目したタイミングを
図３に示す。図３よりわかるように、第１のバス６（第
１のＲＡＭ１）で入力データの書き込みＩと訂正データ
の読み出しＳと訂正データの書き込みＣを行い、第２の
バス７（ＲＡＭ２）で入力データの書き込みＩと出力デ
ータの読み出しＯと訂正データの書き込みＣを行う。
参照して説明する。ＣＤデータプロセッサからの入力デ
ータはセクタ単位で入力されてくる。この入力データを
便宜上Ｎセクタとすると、Ｎセクタ目のデータはまず入
力処理ブロック３に入力され、８ビットのパラレルデー
タとなる。この８ビットデータはトライステートバッフ
ァ１０と第１のバス６を通して第１のＲＡＭ１のバンク
１に、トライステートバッファ９から第２のバス７を通
して第２のＲＡＭ２のバンク１に書き込まれる。一方、
訂正処理ブロック４では、１セクタ前に入力されたデー
タがＣＤ−ＲＯＭの訂正処理フォーマットに従って第１
のＲＡＭ１のバンク２から第１のバス６とトライステー
トバッファ１１を通して読み出され、シンドローム演算
に用いられる。同時に出力処理ブロック５では、２セク
タ前に入力されたデータが第２のＲＡＭ２のバンク３か
ら第２のバス７とトライステートバッファ１３を通して
読み出される。訂正処理ブロック４で訂正されたデータ
はトライステートバッファ１２と第１のバス６を通して
第１のＲＡＭ１のバンク２に、トライステートバッファ
９から第２のバス７を通して第２のＲＡＭ２のバンク２
に入力される。この様子のバスに着目したタイミングを
図３に示す。図３よりわかるように、第１のバス６（第
１のＲＡＭ１）で入力データの書き込みＩと訂正データ
の読み出しＳと訂正データの書き込みＣを行い、第２の
バス７（ＲＡＭ２）で入力データの書き込みＩと出力デ
ータの読み出しＯと訂正データの書き込みＣを行う。
【００１３】本実施例では、ＲＡＭ１，２に対するアク
セス回数は、従来装置よりも少ないため、同じ内部サイ
クルであれば１セクタ分のデータの処理が終わるまでの
時間が短くなるためデータ入力のレートが短くなり、ま
た同じデータレートであれば、内部サイクルを長くで
き、素子のサイズを小さくすることができ、低コスト、
低消費電力を実現できる。
セス回数は、従来装置よりも少ないため、同じ内部サイ
クルであれば１セクタ分のデータの処理が終わるまでの
時間が短くなるためデータ入力のレートが短くなり、ま
た同じデータレートであれば、内部サイクルを長くで
き、素子のサイズを小さくすることができ、低コスト、
低消費電力を実現できる。
【００１４】
【発明の効果】以上説明したように、本発明は、複数の
ＲＡＭと複数のバスを有することにより、ＲＡＭに対す
るアクセスを分散し、アクセス回数を減らすことができ
るため、同じ内部サイクルであれば１セクタ分のデータ
の処理が終わるまでの時間が短くなるためデータ入力の
レートが短くなり、また同じデータレートであれば、内
部サイクルを長くでき、素子のサイズを小さくすること
ができ、低コスト、低消費電力を実現できる効果があ
る。
ＲＡＭと複数のバスを有することにより、ＲＡＭに対す
るアクセスを分散し、アクセス回数を減らすことができ
るため、同じ内部サイクルであれば１セクタ分のデータ
の処理が終わるまでの時間が短くなるためデータ入力の
レートが短くなり、また同じデータレートであれば、内
部サイクルを長くでき、素子のサイズを小さくすること
ができ、低コスト、低消費電力を実現できる効果があ
る。
【図１】本発明の一実施例のデータアクセス装置のブロ
ック図である。
ック図である。
【図２】図１の実施例における各処理とＲＡＭ１，２の
内容を示すタイミング図である。
内容を示すタイミング図である。
【図３】図１の実施例におけるバス６、７のタイミング
図である。
図である。
【図４】データアクセス装置の従来例のブロック図であ
る。
る。
【図５】図４の従来例における各処理とＲＡＭ２１の内
容を示すタイミング図である。
容を示すタイミング図である。
１ 第１のＲＡＭ ２ 第２のＲＡＭ ３ 入力処理ブロック ４ 訂正処理ブロック ５ 出力処理ブロック ６ 第１のバス ７ 第２のバス ８ バス制御ブロック ９〜１３ トライステートバッファ １４ 第１のアドレス制御ブロック １５ 第２のアドレス制御ブロック
Claims (2)
- 【請求項１】 ＣＤ−ＲＯＭのデータが一時格納される
第１および第２のＲＡＭと、 ＣＤデータプロセッサからのシリアル入力データを読み
込み、パラレルデータに変換して前記第１のＲＡＭと第
２のＲＡＭへ書き込む入力処理ブロックと、 前記第１のＲＡＭからデータを読みだし、訂正処理を行
い、前記第１のＲＡＭと第２のＲＡＭに書き込む訂正処
理ブロックと、 前記第２のＲＡＭからデータを読みだしホストへ出力す
る出力処理ブロックと、 第１のＲＡＭと前記入力処理ブロック、前記訂正処理ブ
ロックの間でデータを転送するため第１のバスと、 第２のＲＡＭと前記出力処理ブロックの間でデータを転
送するための第２のバスと、 イネーブル状態になることにより、第１のバス上のデー
タを第２のバスに出力する第１の転送制御手段と、 イネーブル状態になることにより、前記入力処理ブロッ
クの出力データを第１のバスに出力する第２の転送制御
手段と、 イネーブル状態になることにより、第１のバス上のデー
タを前記訂正処理ブロックに出力する第３の転送制御手
段と、 イネーブル状態になることにより、前記訂正処理ブロッ
クの出力データを第１のバスに出力する第４の転送制御
手段と、 イネーブル状態になることにより、第２のバス上のデー
タを前記出力処理ブロックに出力する第５の転送制御手
段と、 入力データを第１、第２のＲＡＭへ書き込むとき、第
１、第２の転送制御手段をイネーブル状態にし、第１の
ＲＡＭのデータの訂正処理を行なうとき第３の転送制御
手段をイネーブル状態にし、訂正処理が行なわれたデー
タを第１、第２のＲＡＭに書き込むとき第１、第４の転
送制御手段をイネーブル状態にし、第２のＲＡＭに書き
込まれた、訂正処理が行なわれたデータを前記出力処理
ブロックに出力するとき第５の転送制御手段をイネーブ
ル状態にするバス制御ブロックと、前記入力処理ブロッ
クまたは前記訂正処理ブロックから第１のＲＡＭのアド
レスを入力し、第１のＲＡＭへ出力する第１のアドレス
制御ブロックと、 前記入力処理ブロックまたは前記訂正処理ブロックまた
は前記出力処理ブロックから第２のＲＡＭのアドレスを
入力し、第２のＲＡＭへ出力する第２のアドレス制御ブ
ロックを有するデータアクセス装置。 - 【請求項２】 前記第１〜第５の転送制御手段がトライ
ステートバッファである請求項１記載のデータアクセス
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225423A JP2541117B2 (ja) | 1993-09-10 | 1993-09-10 | デ―タアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225423A JP2541117B2 (ja) | 1993-09-10 | 1993-09-10 | デ―タアクセス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784730A JPH0784730A (ja) | 1995-03-31 |
| JP2541117B2 true JP2541117B2 (ja) | 1996-10-09 |
Family
ID=16829144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225423A Expired - Lifetime JP2541117B2 (ja) | 1993-09-10 | 1993-09-10 | デ―タアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541117B2 (ja) |
-
1993
- 1993-09-10 JP JP5225423A patent/JP2541117B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0784730A (ja) | 1995-03-31 |
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