JP3259688B2 - データ処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理回路に係
り、特にマトリックス状に配置されたデータ（マトリッ
クスデータ）の２方向の各列に対してエラー訂正用のパ
リティを有し、マトリックスデータに対してエラー検出
符号を有するフォーマットのデータにおいて、このパリ
ティ及びエラー検出符号を用いてエラー訂正及びエラー
検出するデータ処理回路に関する。

【０００２】

【従来の技術】図７は従来のデータ処理回路の一例のブ
ロック図を示す。この従来のデータ処理回路は、図示し
ない記録媒体から読み出されたデータを書き込むバッフ
ァＲＡＭ（ランダム・アクセス・メモリ）２と、バッフ
ァＲＡＭ２から読み出したデータをシンドローム演算す
るシンドローム演算部３１と、シンドローム演算結果に
よりバッファＲＡＭ２から読み出したデータのエラー訂
正を行うエラー訂正処理部３３と、ＣＲＣ（サイクリッ
ク・リダンダンシイ・チェックコード）演算を行うＣＲ
Ｃ演算部３２とからなる。シンドローム演算部３１、Ｃ
ＲＣ演算部３２及びエラー訂正処理部３３は、データ処
理部３０を構成している。

【０００３】次に、この従来のデータ処理回路の動作に
ついて説明する。記録媒体から読み出されたデータは、
データ復調等それぞれのデータ処理手順に固有な処理を
行われた後、このデータの基本構成であるマトリックス
状に配置されたデータ（マトリックスデータ）がｎ−
１、ｎ、ｎ＋１と順次バッファＲＡＭ２に書き込まれ
る。エラー訂正及びエラー検出符号は、この入力データ
とは別に既にバッファＲＡＭ２に書き込まれたデータに
ついて読み出し用のポインタが指す領域から、つまりｍ
−１、ｍ、ｍ＋１と順次に読み出される。

【０００４】バッファＲＡＭ２に書き込まれているマト
リックスデータｍについて、図８のフローチャートと共
に説明する。まず、バッファＲＡＭ２よりｍのマトリッ
クスデータが２方向（以下、ある方向をＰ列、もう一方
の方向をＱ列とする）の一方の列の、ある列データにつ
いて順次読み出され（ステップ１０１）、このＰ列又は
Ｑ列のシンドローム演算がシンドローム演算部３１にて
演算される（ステップ１０２）。

【０００５】次に、シンドローム演算結果よりエラーが
あるかどうか判定され（ステップ１０３）、エラーが無
ければ、次のＰ列又はＱ列の１列がバッファＲＡＭ２か
ら読み出される。もし、エラーがあれば、エラー訂正処
理部３３でエラー位置とエラーデータを求めてバッファ
ＲＡＭ２から所定のアドレスのデータを読み出し訂正し
て書き込む（ステップ１０４）。これを全Ｐ列及び全Ｑ
列において所定の回数行う（ステップ１０５、１０１〜
１０４）。最終的に訂正処理の終わったデータについ
て、また、バッファＲＡＭ２よりｍのマトリックスデー
タを読み出し、ＣＲＣ演算部３２でＣＲＣ演算を行い、
このマトリックスデータのエラー検出を行う（ステップ
１０６）。

【０００６】以上のように、図７の従来回路では、図９
の模式図に示すように、バッファＲＡＭ２へｎ−１、
ｎ、ｎ＋１という順でマトリックスデータが書き込まれ
ている時に、データ処理部３０には既にバッファＲＡＭ
２によりバッファリングされているマトリックスデータ
がｍ−１、ｍ、ｍ＋１と順次読み出されてエラー訂正処
理及びエラー検出処理が行われるが、この処理手順で
は、一回のマトリックスデータ入力時間でシンドローム
演算、エラー訂正、次のシンドローム演算、エラー訂正
と順次行っていき、最終列のシンドローム演算とエラー
訂正が終了した後にバッファＲＡＭ２より訂正後のマト
リックスデータを読み込み、ＣＲＣ演算を行うため、処
理時間がかかる。

【０００７】また、シンドローム演算、エラー訂正、Ｃ
ＲＣ演算それぞれの場合にバッファＲＡＭ２にアクセス
を行うため、メモリバスの占有率が高く、消費電流も多
かった。近年、記録媒体を再生する装置の高速化や低消
費電流化に伴い、エラー訂正及びエラー検出等のデータ
処理時間の短縮化、そのときのバスの占有率を少なく
し、また消費電流を抑えることが要求されている。

【０００８】この要求を満足するために、例えば図１０
に示すブロック図の構成のデータ処理回路が提案されて
いる（特開昭６３−３２１８３７号公報）。このデータ
処理回路では、図示しない記録媒体より読み出され、２
−７復調回路３５で復調されたデータを、バッファＲＡ
Ｍ２に書き込むと同時に、シンドローム演算部３８によ
りシンドローム演算し、そのシンドローム演算結果を格
納するＲＡＭを用いている。

【０００９】エラー訂正は、マイクロプロセッサ３６の
制御の下にタイミングパルス発生回路３７の出力タイミ
ングパルスに基づいて、このシンドローム演算結果を格
納したＲＡＭからシンドローム演算結果を読み出して、
エラー訂正処理部３９でエラー判定を行い、エラーであ
る場合はエラー位置とエラーデータを求め、バッファＲ
ＡＭ２の所定のアドレスよりデータを読み出し訂正して
再度書き込む。そして、バッファＲＡＭ２から読み出し
たデータに対してＣＲＣ演算部４０でＣＲＣ演算され
る。

【００１０】この従来のデータ処理回路では、図１１の
模式図に示すように、バッファＲＡＭ２へｎ−１、ｎ、
ｎ＋１という順でデータが書き込まれている時に、シン
ドローム演算部３８によりｎ−１、ｎ、ｎ＋１という順
でシンドローム演算されており、あるデータのシンドロ
ーム演算時は並行して前のデータのエラー訂正処理とＣ
ＲＣ演算のみにすることにより、データ処理時間の短縮
化が図られている。

【００１１】また、従来、上記の要求を満足するため
に、図１２のブロック図の構成のデータ処理回路も知ら
れている（特許第２６０５２７０号公報）。この従来の
データ処理回路では、記録媒体から再生され、更に復調
された再生データは、端子４１より端子Ａに接続されて
いるスイッチ４２を通してＲＡＭ４３に供給され、タイ
ミングコントローラ４４からの信号で動作するアドレス
コントローラ４５からのアドレス信号に基づいて、格納
される。

【００１２】再生データはＲＡＭ４３上でマトリックス
状に配置されて格納が完了すると、スイッチ４２は端子
Ｂに、スイッチ４６は端子Ｂ’に接続され、ＲＡＭ３２
から行方向に読み出されたＰ列の再生データがシンドロ
ーム生成回路４７で検査データＣ１によるシンドローム
が生成され、エラーがある時はそのエラー位置及びエラ
ー値が検出回路４８で演算され、エラー位置及びエラー
値の情報がエラー訂正回路４９に供給されて、そのエラ
ーデータが訂正される。また、エラー位置のデータはア
ドレスコントローラ４５に供給され、このアドレス信号
によりＲＡＭ４３の各行の検出されたエラーデータがエ
ラー訂正回路４９よりの訂正された正しいデータに書き
換えられる。

【００１３】続いて、スイッチ４２は端子Ｃに、スイッ
チ４６は端子Ｃ’に接続され、ＲＡＭ３２から列方向に
読み出されたＱ列の再生データが、上記と同様に検査デ
ータＣ２によるシンドローム生成回路５０によるシンド
ロームの生成、検出回路５１によるエラー位置及びエラ
ー値の情報の検出、エラー訂正回路５２によるエラー訂
正、ＲＡＭ４３への訂正されたデータの書き換えが行わ
れる。

【００１４】更に、続いて、スイッチ４２は端子Ｂに、
スイッチ４６は端子Ｂ’に接続され、ＲＡＭ２から行方
向にデータが読み出され、残留するエラーの訂正が検査
データＣ１により再度なされ、そのときのエラー位置及
びエラー値の情報をエラー位置及びエラー値チェンジ回
路５４により変換して得られたチェック用シンドローム
生成用に適するエラー位置及びエラー値の情報と、チェ
ック用シンドローム生成回路５３よりのチェック用シン
ドロームに加算回路５５でｍｏｄ．２加算され、その加
算値がチェック回路５６でチェックされ、チェックの結
果が正しければアンプ５７をイネーブル状態とし端子
Ａ’に接続されているスイッチ４６を介して入力された
ＲＡＭ４３の出力データを増幅させて出力端子５８へ出
力させ、チェックの結果が誤りであれば、データ出力を
阻止する。

【００１５】この従来のデータ処理回路は、エラー訂正
時に得られたエラー位置及びエラー値の情報が生成した
チェック用シンドロームに加えることで、ＲＡＭ４３か
らのデータの読み出しは、チェック用シンドローム生成
用に特に行うことなく、エラー訂正終了時にチェックも
同時に行うことで処理時間を短縮するようにしている。

【００１６】

【発明が解決しようとする課題】しかるに、上記の図１
０の従来のデータ処理回路では、記録媒体からの入力デ
ータに対して、ＣＲＣ演算を行うという構成でなく、Ｃ
ＲＣ演算時はバッファＲＡＭ２からデータを読み出して
ＣＲＣ演算部４０でＣＲＣ演算を行う構成で、１マトリ
ックスデータの入力時間中にシンドローム演算とエラー
訂正及びＣＲＣ演算が並行して行われるため、ある程度
の訂正時間を短縮することはできるが、エラー訂正終了
後にマトリックスデータをバッファＲＡＭ２より読み出
し、ＣＲＣ演算を行っているため、エラー訂正時の処理
時間が長く、かつ、バッファＲＡＭ２のバス占有率が高
くなると共に消費電流も多く流れる。

【００１７】また、図１２に示す上記の図１２の従来の
データ処理回路では、エラー訂正のためにＲＡＭ４３の
読み出しを３回行う必要があり、ＲＡＭ４３のバス占有
率が高くなると共に消費電流も多く流れ、消費電力が大
きいという問題がある。

【００１８】本発明は以上の点に鑑みなされたもので、
シンドローム演算及びＣＲＣ演算を含むエラー訂正処理
時間を短縮し、バッファＲＡＭへのアクセスを少なくす
ることにより、バス占有率を抑え、消費電流を少なくす
るエラー訂正及びエラー検出のためのデータ処理回路を
提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明は上記の目的を達
成するため、記録媒体から再生された、マトリックス状
に配置された情報データの一又は二方向に対して、その
方向の情報データに基づくエラー訂正用のパリティを有
し、かつ、情報データが誤り検出符号を有するフォーマ
ットの入力マトリックスデータを処理するデータ処理回
路において、入力マトリックスデータを格納するバッフ
ァメモリと、バッファメモリの入力マトリックスデータ
の書き込みと並行して、入力データの誤り検出符号を用
いた誤り検出のための演算を行い、その演算結果を内蔵
のレジスタに格納する第１の演算部と、第１の演算部の
演算動作と並行して、入力マトリックスデータのシンド
ローム演算をパリティを用いて行い、そのシンドローム
演算結果を内蔵の互いに独立して書き込み又は読み出し
動作する第１及び第２のメモリ部のうちの一方に一時記
憶する第２の演算部と、第２の演算部によりシンドロー
ム演算が行われている前記入力マトリックスデータに対
し、そのシンドローム演算と並行して１つ前の入力マト
リックスデータのシンドローム演算結果を第２の演算部
の内蔵の第１及び第２のメモリ部のうちの他方より読み
出してエラー訂正するかどうか判断し、エラー訂正する
場合は、読み出したシンドローム演算結果が示すエラー
位置及びエラーパターンに基づき、バッファメモリの所
定のアドレスから読み出したエラーデータを訂正して同
じアドレスに書き込むエラー訂正処理部とを有し、第１
及び第２のメモリ部に対して、シンドローム演算結果の
一時記憶と１つ前の入力マトリックスデータのシンドロ
ーム演算結果の読み出しとを交互に行わせると共に、一
方のメモリ部が一時記憶をしているときには他方のメモ
リ部が読み出しを行う構成としたものである。

【００２０】本発明では、記録媒体から読み出されたマ
トリックスデータがバッファメモリに書き込まれるとき
に、その入力マトリックスデータに対して第１の演算部
による誤り検出のための演算と、第２の演算部によるシ
ンドローム演算とを同時に行い、その結果を内部に記憶
しておき、訂正処理時はシンドローム演算結果を格納し
たメモリからシンドローム演算結果を読み出して、エラ
ー訂正処理部でエラー訂正を行い、訂正データがあれば
バッファメモリの所定のアドレスのデータを読み出し、
訂正して書き込む。また、第１の演算部の演算結果の訂
正も行い、第２の演算部のシンドローム演算結果の訂正
も行う。これにより、本発明では、バッファメモリへの
アクセスは、実際にマトリックスデータが訂正可能なデ
ータであったときにそのデータを訂正するときのみとな
る。

【００２１】また、本発明は、上記のエラー訂正処理部
でエラー訂正する場合は、シンドローム演算結果が示す
エラー位置及びエラーパターンに基づき、第１の演算部
の内蔵のレジスタの演算結果を訂正させることを特徴と
する。

【００２２】また、本発明は、マトリックスデータが第
１の方向と第２の方向の二方向に対して、それぞれその
方向の情報データに基づくエラー訂正用の第１及び第２
のパリティを有するフォーマットであるとき、エラー訂
正処理部で、エラー訂正する場合は、読み出したシンド
ローム演算結果を訂正する訂正手段と、第１の方向又は
第２の方向のデータ列を第２の方向又は第１の方向のデ
ータ列に変換する列変換回路を有し、列変換回路から出
力される列変換後のエラー位置よりエラーパターンを第
２の演算部へ供給してシンドローム演算結果を訂正させ
ることを特徴とする。

【００２３】また、本発明は、バッファメモリに格納さ
れる入力マトリックスデータを第１の演算部と第２の演
算部にそれぞれ入力するか、エラー訂正処理部から出力
される列変換後のエラー訂正結果を第２の演算部へ入力
することを選択的に行うセレクタを有する。

【００２４】また、本発明は、第１の発明における第１
の演算部を、入力マトリックスデータを取り込み、誤り
検査符号を用いて演算する演算器と、ゲート回路と、演
算器の演算が終了して次のマトリックスデータを読み込
む前にロード信号によりゲート回路を介して演算器の演
算結果がロードされる内蔵のレジスタと、エラー訂正処
理部からのエラーパターンを示す信号に従って訂正パタ
ーンを生成する訂正回路と、レジスタの値と訂正パター
ンに基づき、レジスタに格納されている演算器の演算結
果を訂正する加算回路とよりなる構成としたものであ
る。

【００２５】 更に、本発明は、第１の発明における第
２の演算部を、第１及び第２のメモリ部と、シンドロー
ム演算を実行する演算手段と、入力マトリックスデータ
毎にトグルするセレクト信号により、第１及び第２のメ
モリ部へのアドレス、ライト信号、リード信号等の制御
信号を切り替え、第１のメモリ部と第２のメモリ部の一
方をエラー訂正用とし、かつ、他方をシンドローム演算
用とすると共に、その割り当てを入力マトリックスデー
タ単位で交互に切り替える切り替え回路とを有する構成
としたものである。

【００２６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるデータ処理
回路の一実施の形態のブロック図を示す。この実施の形
態のデータ処理回路は、光ディスク等の再生装置に設け
られるデータ処理回路であって、データ処理部１とバッ
ファＲＡＭ２とからなり、両者は双方向のメモリバス１
１により接続されている。データ処理部１は、シンドロ
ーム演算部３、ＣＲＣ演算部６、エラー訂正処理部８及
びセレクタ１０よりなる。

【００２７】シンドローム演算部３は、図示しない記録
媒体から読み取ったデータについて、直接シンドローム
演算し、そのシンドローム演算結果を格納する２組のＲ
ＡＭ４及び５を有しており、シンドローム演算に対して
その演算結果をＲＡＭ４（または５）に格納し、エラー
訂正に使用する１つ前のマトリックスデータのシンドロ
ーム演算結果をＲＡＭ５（または４）に格納する。

【００２８】ＣＲＣ演算部６は、バッファＲＡＭ２に書
き込むデータについてＣＲＣ演算を行い、そのＣＲＣ演
算結果を格納するレジスタ７を有している。エラー訂正
処理部８は、あるＰ列（又はＱ列）のシンドローム演算
結果に基づきエラー訂正処理を行うと共に、そのエラー
訂正を行う時、そのエラーパターンが先のＰ列（又はＱ
列）と重なるＱ列（又はＰ列）に変換する列変換回路９
を有している。ＣＲＣ演算されたデータは、次のマトリ
ックスデータが入力される前にレジスタ７に格納され
る。セレクタ１０は、エラー訂正時とデータ入力時でシ
ンドローム演算部３への入力データを切り換える。

【００２９】ここで、バッファＲＡＭ２に格納されるマ
トリックスデータについて説明する。図２に示すよう
に、情報データ１２は横方向（例えばこれをＱ列とす
る）にａバイト、縦方向（これをＰ列とする）にｂバイ
トのマトリックス状に配置されたデータ（マトリックス
データ）であり、Ｑ列のａバイトの情報データに基づい
て（ｃ−ａ）バイトの誤り訂正データ１３が生成されて
Ｑ列に付加され、Ｐ列のｂバイトの情報データに基づい
て（ｄ−ｂ）バイトの誤り訂正データ１４が生成されて
Ｐ列に付加され、全体としてＱ列方向ｃバイト、Ｐ列方
向ｄバイトのデータがマトリックス状に配置される。ま
た、情報データ１２の最後にはＥＤＣ符号が挿入されて
いる。なお、誤り訂正データ１３はＱパリティ、誤り訂
正データ１４はＰパリティとそれぞれ称され、例えばリ
ードソロモン符号のパリティであり、同じ列方向の情報
データに基づいて生成される。また、ＥＤＣ符号は、情
報データのみに基づいて生成されたＣＲＣ符号のパリテ
ィである。

【００３０】記録媒体から読み出された上記のマトリッ
クスデータは、その媒体の規格に沿ったデータ復調等、
それぞれのデータ処理手順に固有な処理を行った後、メ
モリバス１１を介してバッファＲＡＭ２に書き込まれる
が、このときこのマトリックスデータをデータ処理部１
に取り込み、シンドローム演算部３でＰ列の情報データ
とＰパリティ、Ｑ列の情報データとＱパリティを用いて
それぞれシンドローム演算を行い、ＥＤＣ符号を含む情
報データのみがＣＲＣ演算部６でＣＲＣ演算される。

【００３１】バッファＲＡＭ２は上記のマトリックスデ
ータ毎に交互に切り替わる。エラー訂正処理は、１つ前
のマトリックスデータのシンドローム演算結果が格納さ
れているＲＡＭ５（または４）からデータを読み出し、
エラー訂正処理部８で処理される。このとき訂正があれ
ばエラーパターンとＰ列（またはＱ列）に対するエラー
位置を求め、そこからバッファＲＡＭ２のエラーデータ
のアドレスを求め、このデータを読み出し、訂正して書
き込む。

【００３２】また、Ｐ列（またはＱ列）のシンドローム
演算結果を訂正すると共に、Ｐ列（またはＱ列）のエラ
ー位置から列変換回路９により対応するＱ列（またはＰ
列）のエラー位置に変換し、Ｑ列（またはＰ列）のシン
ドローム演算結果を訂正する。

【００３３】図３は図１のシンドローム演算部３の一実
施の形態のブロック図を示す。シンドローム演算部３
は、シンドローム演算を実行するＸＯＲ回路群１５と、
その値を格納する２組のＲＡＭ４及び５と、マトリック
スデータ毎にトグルするセレクト信号により、ＲＡＭの
エラー訂正用とシンドローム演算用のアドレス、ライト
信号、リード信号等の制御信号を切り替える切り替え回
路１６とからなる。ＲＡＭ３及び４のワード数は全Ｐ列
数と全Ｑ列数を足した数だけあり、個数はＰ列またはＱ
列のシンドローム数の多い方の数だけあり、それが２組
ある。

【００３４】図４は図１のＣＲＣ演算部６の一実施の形
態のブロック図を示す。図４に示すように、ＣＲＣ演算
部６は、記録媒体からバッファＲＡＭ２へ書き込まれる
情報データを取り込みＣＲＣ演算するＣＲＣ演算器１９
と、ゲート回路２０と、ＣＲＣ演算が終了したら次のマ
トリックスデータを読み込む前にロード信号によりゲー
ト回路２０を介してＣＲＣ演算結果がロードされるレジ
スタ７と、エラー訂正処理部８でエラーデータが見つか
ると、そのエラーパターンとエラー位置に従ってＣＲＣ
訂正パターンを生成するＣＲＣ演算訂正回路１７と、レ
ジスタ７の値とＣＲＣ演算訂正パターンによりＣＲＣ演
算を訂正するＸＯＲ回路１８とよりなる。以上により、
ＣＲＣ演算結果は訂正されて、最終的にエラー訂正終了
時にＣＲＣ演算結果として正しくエラー検出ができるよ
うになる。

【００３５】次に、この実施の形態の動作について説明
する。まず、バッファＲＡＭ２に書き込まれるデータの
データ処理部１での動作について、図５のフローチャー
トを用いて説明する。記録媒体から再生され、復調され
たマトリックスデータは、通常そのデータを示すアドレ
スを持ち、バッファＲＡＭ２にはマトリックスデータ単
位で、つまり、アドレスｎ−１、ｎ、ｎ＋１のマトリッ
クスデータ単位で順次書き込まれる。データ処理部１に
はバッファＲＡＭ２に書き込まれるデータが、そのまま
ｎ−１、ｎ、ｎ＋１と順次入力される。

【００３６】いま、アドレスｎ＋１のマトリックスデー
タがバッファＲＡＭ２に入力されたものとすると（ステ
ップ２０１）、このマトリックスデータは、セレクタ１
０を通してシンドローム演算部３に供給されてシンドロ
ーム演算され（ステップ２０２）、これと並行してセレ
クタ１０を通してＣＲＣ演算部６に供給されてＣＲＣ演
算され（ステップ２０３）、シンドローム演算結果はＲ
ＡＭ４（または５）に格納される（ステップ２０４）。
これらの動作はｎ＋１のマトリックスデータの最後まで
繰り返される（ステップ２０５、２０１〜２０４）。

【００３７】次のｎ＋２のマトリックスデータが入力さ
れる直前に、ロード信号によりＣＲＣ演算結果がレジス
タ７に格納される（ステップ２０６）。また、マトリッ
クスデータごとにトグルする信号によりＲＡＭ４、５が
切り替わり、いままで入力されていた、つまりｎ＋１の
マトリックスデータに対してシンドローム演算結果を格
納していたＲＡＭ４（または５）はエラー訂正用に使用
され、もう一方のＲＡＭ５（または４）がシンドローム
演算結果格納用に使用される。

【００３８】ここで、アドレスｎ＋１のマトリックスデ
ータのシンドローム演算とＣＲＣ演算を上記のように行
っているときには、１つ前のアドレスｎのマトリックス
データに対してエラー訂正処理が並行してエラー訂正処
理部８において行われている。すなわち、アドレスｎの
マトリックスデータのエラー訂正は、バッファＲＡＭ２
からアドレスｎのマトリックスデータを読み出すことな
く、アドレスｎのマトリックスデータのシンドローム演
算結果を格納しているＲＡＭ５（または４）から順次シ
ンドローム演算結果を読み出し（ステップ３０１）、エ
ラー訂正処理部８に送り、エラー訂正処理部８でエラー
訂正を行うかどうか、シンドローム演算結果に基づきま
ず判定する（ステップ３０２）。

【００３９】Ｐ列（またはＱ列）に対してエラーがあれ
ばエラー位置、及びエラーパターンより、アドレスｎの
マトリックスデータを格納しているバッファＲＡＭ２の
所定のアドレスからエラーデータを読み出して訂正して
から再度書き込む（ステップ３０３）。また、ＲＡＭ５
（または４）から今読み出したＰ列（またはＱ列）のシ
ンドローム演算結果が格納されているアドレスにアクセ
スして、シンドローム演算結果を訂正するとともに（ス
テップ３０４）、そのＰ列（またはＱ列）に対応するＱ
列（またはＰ列）を列変換回路９により求める（ステッ
プ３０５）。この列変換出力は、セレクタ１０を通して
シンドローム演算部３に入力され、ここでＱ列（または
Ｐ列）のシンドローム演算結果を訂正する（ステップ３
０６）。

【００４０】なお、この列変換出力は、ＣＲＣ演算部６
では使用しない。また、エラー訂正処理部８からセレク
タ１０を通すことなく、直接、図４のＣＲＣ演算訂正回
路１７に供給されるエラーパターンとエラー位置を示す
信号に基づき、ＣＲＣ演算結果格納用レジスタ７に格納
されているＣＲＣ演算結果も訂正される（ステップ３０
７）。このＣＲＣ演算結果は、エラー訂正後のマトリッ
クスデータにエラーがあるかどうか確認するために用い
られる（エラーパターン及びエラー位置はわからな
い）。

【００４１】一方、ステップ３０２でＰ列（またはＱ
列）に対してエラーが無いと判定したときは、最終列の
読み出しデータであるかどうか判定し（ステップ３０
８）、最終列でなければ、再びステップ３０１以降の動
作を繰り返し、最終列であれば処理を終了する。

【００４２】以上の動作により、図６の模式図に示すよ
うに、バッファＲＡＭ２にアドレスｎ−１、ｎ、ｎ＋１
のマトリックスデータが順次書き込まれているときに
は、同じマトリックスデータを用いてシンドローム演算
とＣＲＣ演算も同時に、ｎ−１、ｎ、ｎ＋１と行ってお
り、エラー訂正動作とＣＲＣ訂正動作は並行して１つ前
のアドレスｎ−２、ｎ−１、ｎと順次行っている。

【００４３】すなわち、エラー訂正動作はシンドローム
演算、及びＣＲＣ演算とは別に並行して行われるため、
１マトリックスデータ読み込み時には、既にシンドロー
ム演算、及びＣＲＣ演算の終了したマトリックスデータ
に対して訂正動作のみ行えばよい。つまり、シンドロー
ム演算、及びＣＲＣ演算とエラー訂正動作はパイプライ
ンで処理されるため、シンドローム演算、及びＣＲＣ演
算を含むエラー訂正時間を短縮できる。

【００４４】また、この実施の形態では、バッファＲＡ
Ｍ２は訂正データが生じたときのみアクセスされるの
で、バッファＲＡＭ２のメモリバス１１の占有率を抑え
ると共に消費電流も少なくできる。

【００４５】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば、マトリックスデータはＰ列
又はＱ列の一方のみに誤り検査データがあるものについ
ても適用でき、また、ＣＲＣ以外の誤り検査符号も用い
ることができることは勿論である。更に、マトリックス
データのＰ列とＱ列の列方向は図２で垂直、水平方向と
したが、いずれか一方が斜め方向でもよい。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
記録媒体から読み出されたマトリックスデータがバッフ
ァメモリに書き込まれるときに、その入力マトリックス
データに対して第１の演算部による誤り検出のための演
算と、第２の演算部によるシンドローム演算とを同時に
行い、その結果を内部に記憶しておき、第２の演算部に
よりシンドローム演算が行われている入力マトリックス
データに対し、１つ前の入力マトリックスデータのシン
ドローム演算結果を内蔵のメモリより読み出してエラー
訂正するかどうか判断して、訂正データがあればバッフ
ァメモリの所定のアドレスのデータを読み出し、訂正し
て書き込むようにしたため、１マトリックスデータが入
力されている時間ではエラー訂正処理のみでよく、ま
た、バッファメモリへのアクセスは、実際にマトリック
スデータが訂正可能なデータであったときにそのデータ
を訂正するときのみにしたため、メモリバスの使用を最
小限に抑え、ホスト（パソコン等）へバッファメモリの
データを転送する際の待ち時間がなくなり、結果的に転
送スピードを上げることができる。また、本発明によれ
ば、バッファメモリのアクセス回数が少なくなるため、
消費電流を小さくできる。

【００４７】また、本発明によれば、データフォーマッ
トがマトリックスデータの１方向に対してエラー訂正用
のパリティを有し、マトリックスデータに対して誤り検
査符号を有するフォーマットのデータについても、列変
換回路を削除するだけの構成で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】本発明に適用されるマトリックスデータの一例
のフォーマット図である。

【図３】図１中のシンドローム演算部の一実施の形態の
ブロック図である。

【図４】図１中のＣＲＣ演算部の一実施の形態のブロッ
ク図である。

【図５】図１の動作説明用フローチャートである。

【図６】図１の動作説明用模式図である。

【図７】従来の一例のブロック図である。

【図８】図７の動作説明用フローチャートである。

【図９】図７の動作説明用模式図である。

【図１０】従来の他の例のブロック図である。

【図１１】図１０の動作説明用模式図である。

【図１２】従来の他の例のブロック図である。

【符号の説明】

１ データ処理部 ２ バッファＲＡＭ ３ シンドローム演算部 ４、５ シンドローム演算結果格納用ＲＡＭ ６ ＣＲＣ演算部 ７ ＣＲＣ演算結果格納用レジスタ ８ エラー訂正処理部 ９ 列変換回路 １０ セレクタ １５ ＸＯＲ回路群 １６ 切り替え回路 １７ ＣＲＣ演算訂正回路 １８ ＸＯＲ回路 １９ ＣＲＣ演算器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330 G11B 20/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 記録媒体から再生された、マトリックス
   状に配置された情報データの一又は二方向に対して、そ
   の方向の情報データに基づくエラー訂正用のパリティを
   有し、かつ、前記情報データが誤り検出符号を有するフ
   ォーマットの入力マトリックスデータを処理するデータ
   処理回路において、 前記入力マトリックスデータを格納するバッファメモリ
   と、 前記バッファメモリの前記入力マトリックスデータの書
   き込みと並行して、該入力データの前記誤り検出符号を
   用いた誤り検出のための演算を行い、その演算結果を内
   蔵のレジスタに格納する第１の演算部と、 前記第１の演算部の演算動作と並行して、前記入力マト
   リックスデータのシンドローム演算を前記パリティを用
   いて行い、そのシンドローム演算結果を内蔵の互いに独
   立して書き込み又は読み出し動作する第１及び第２のメ
   モリ部のうちの一方に一時記憶する第２の演算部と、 前記第２の演算部によりシンドローム演算が行われてい
   る前記入力マトリックスデータに対し、そのシンドロー
   ム演算と並行して１つ前の入力マトリックスデータのシ
   ンドローム演算結果を前記第２の演算部の内蔵の前記第
   １及び第２のメモリ部のうちの他方より読み出してエラ
   ー訂正するかどうか判断し、エラー訂正する場合は、読
   み出した該シンドローム演算結果が示すエラー位置及び
   エラーパターンに基づき、前記バッファメモリの所定の
   アドレスから読み出したエラーデータを訂正して同じア
   ドレスに書き込むエラー訂正処理部とを有し、前記第１
   及び第２のメモリ部に対して、前記シンドローム演算結
   果の一時記憶と前記１つ前の入力マトリックスデータの
   シンドローム演算結果の読み出しとを交互に行わせると
   共に、一方のメモリ部が前記一時記憶をしているときに
   は他方のメモリ部が前記読み出しを行うことを特徴とす
   るデータ処理回路。
2. 【請求項２】 前記エラー訂正処理部は、エラー訂正す
   る場合は、前記シンドローム演算結果が示すエラー位置
   及びエラーパターンに基づき、前記第１の演算部の内蔵
   のレジスタの演算結果を訂正させることを特徴とする請
   求項１記載のデータ処理回路。
3. 【請求項３】 前記マトリックスデータは第１の方向と
   第２の方向の二方向に対して、それぞれその方向の情報
   データに基づくエラー訂正用の第１及び第２のパリティ
   を有するフォーマットであり、前記エラー訂正処理部
   は、エラー訂正する場合は、読み出した前記シンドロー
   ム演算結果を訂正する訂正手段と、第１の方向又は第２
   の方向のデータ列を第２の方向又は第１の方向のデータ
   列に変換する列変換回路を有し、該列変換回路から出力
   される列変換後のエラー訂正結果を前記第２の演算部へ
   供給してシンドローム演算結果を訂正させることを特徴
   とする請求項１記載のデータ処理回路。
4. 【請求項４】 前記バッファメモリに格納される入力マ
   トリックスデータを前記第１の演算部と第２の演算部に
   それぞれ入力するか、前記エラー訂正処理部から出力さ
   れる前記列変換後のエラー訂正結果を前記第２の演算部
   へ入力することを選択的に行うセレクタを有することを
   特徴とする請求項３記載のデータ処理回路。
5. 【請求項５】 前記第１の演算部は、前記入力マトリッ
   クスデータを取り込み、前記誤り検査符号を用いて演算
   する演算器と、ゲート回路と、前記演算器の演算が終了
   して次のマトリックスデータを読み込む前にロード信号
   により前記ゲート回路を介して前記演算器の演算結果が
   ロードされる前記内蔵のレジスタと、前記エラー訂正処
   理部からのエラーパターンを示す信号に従って訂正パタ
   ーンを生成する訂正回路と、前記レジスタの値と前記訂
   正パターンに基づき、該レジスタに格納されている前記
   演算器の演算結果を訂正する加算回路とよりなることを
   特徴とする請求項１記載のデータ処理回路。
6. 【請求項６】 前記第２の演算部は、前記第１及び第２
   のメモリ部と、シンドローム演算を実行する演算手段
   と、前記入力マトリックスデータ毎にトグルするセレク
   ト信号により、該第１及び第２のメモリ部へのアドレ
   ス、ライト信号、リード信号等の制御信号を切り替え、
   該第１のメモリ部と該第２のメモリ部の一方をエラー訂
   正用とし、かつ、他方をシンドローム演算用とすると共
   に、その割り当てを前記入力マトリックスデータ単位で
   交互に切り替える切り替え回路とを有することを特徴と
   する請求項１記載のデータ処理回路。