JPH1198462A - データ再生装置 - Google Patents
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- JPH1198462A JPH1198462A JP9254645A JP25464597A JPH1198462A JP H1198462 A JPH1198462 A JP H1198462A JP 9254645 A JP9254645 A JP 9254645A JP 25464597 A JP25464597 A JP 25464597A JP H1198462 A JPH1198462 A JP H1198462A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
(57)【要約】
【課題】行方向と列方向に誤り訂正符号が付加され、マ
トリックスをなしたデータを一旦メモリに格納し、この
データを読み出して誤り訂正を行う際に、行方向と列方
向共に高速にデータを読み出すこと。 【解決手段】誤り訂正回路６で誤り訂正を行う際に、メ
モリ制御回路１によりメモリ１１の複数のバンクからデ
ータがバンクを異ならせて読み出されるように、データ
入力回路７から入力されるデータをメモリ１１上に配置
する。
トリックスをなしたデータを一旦メモリに格納し、この
データを読み出して誤り訂正を行う際に、行方向と列方
向共に高速にデータを読み出すこと。 【解決手段】誤り訂正回路６で誤り訂正を行う際に、メ
モリ制御回路１によりメモリ１１の複数のバンクからデ
ータがバンクを異ならせて読み出されるように、データ
入力回路７から入力されるデータをメモリ１１上に配置
する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリと入出力回路
との間でデータ転送を行うメモリ制御回路を含むデータ
再生装置に関するものである。
との間でデータ転送を行うメモリ制御回路を含むデータ
再生装置に関するものである。
【０００２】
【従来の技術】メモリはその機能から、主にＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の二つの形式に分けら
れる。さらに、ＲＡＭは大別するとＳＲＡＭ（Ｓｔａｔ
ｉｃ ＲＡＭ）とＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）の
二つの種類になる。ＤＲＡＭは一般にＳＲＡＭよりもア
クセス速度が遅い上に制御回路が複雑になるが、ＳＲＡ
Ｍよりも安価で大容量であるため、パソコンをはじめ民
生用を中心に幅広く使用されている。例えばＣＤ（Ｃｏ
ｍｐａｃｔ Ｄｉｓｃ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｉ
ｄｅｏ Ｄｉｓｃ）の再生装置では、データの誤り訂正
用メモリやバッファメモリとして使用されている。
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の二つの形式に分けら
れる。さらに、ＲＡＭは大別するとＳＲＡＭ（Ｓｔａｔ
ｉｃ ＲＡＭ）とＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）の
二つの種類になる。ＤＲＡＭは一般にＳＲＡＭよりもア
クセス速度が遅い上に制御回路が複雑になるが、ＳＲＡ
Ｍよりも安価で大容量であるため、パソコンをはじめ民
生用を中心に幅広く使用されている。例えばＣＤ（Ｃｏ
ｍｐａｃｔ Ｄｉｓｃ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｉ
ｄｅｏ Ｄｉｓｃ）の再生装置では、データの誤り訂正
用メモリやバッファメモリとして使用されている。
【０００３】前述のように、ＤＲＡＭは一般にアクセス
時間、サイクル時間がＳＲＡＭよりも遅いという欠点を
持っているため、アクセス時間を実効的に早くする手法
として、例えばページモードという高速アクセスモード
を使って、アクセス速度の向上を図っている。ＤＲＡＭ
の読み出しは次のような順序で行われる。行アドレスに
よりワード線を選択し、そのワード線に接続されるメモ
リセルのデータをすべてセンスアンプに送る。次に列ア
ドレスによりセンスアンプ群の中のいくつかを選択し、
そのデータを出力バッファに送る。したがって、センス
アンプの出力が確定した後は、列アドレスを変更するだ
けで別のメモリセルのデータをアクセスすることができ
る。ページモードは、列アドレスの変更によってアクセ
スするもので、データはセンスアンプから出力端子に送
られるだけなので、通常のサイクルに比べてアクセス時
間が短くなる。
時間、サイクル時間がＳＲＡＭよりも遅いという欠点を
持っているため、アクセス時間を実効的に早くする手法
として、例えばページモードという高速アクセスモード
を使って、アクセス速度の向上を図っている。ＤＲＡＭ
の読み出しは次のような順序で行われる。行アドレスに
よりワード線を選択し、そのワード線に接続されるメモ
リセルのデータをすべてセンスアンプに送る。次に列ア
ドレスによりセンスアンプ群の中のいくつかを選択し、
そのデータを出力バッファに送る。したがって、センス
アンプの出力が確定した後は、列アドレスを変更するだ
けで別のメモリセルのデータをアクセスすることができ
る。ページモードは、列アドレスの変更によってアクセ
スするもので、データはセンスアンプから出力端子に送
られるだけなので、通常のサイクルに比べてアクセス時
間が短くなる。
【０００４】ＤＲＡＭに付加機能を追加して、さらにア
クセス時間、サイクル時間を早くしたＤＲＡＭの一つに
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）があ
げられる。
クセス時間、サイクル時間を早くしたＤＲＡＭの一つに
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）があ
げられる。
【０００５】ＳＤＲＡＭは、インタフェースを同期回路
にすることにより、外部クロックに同期して連続にデー
タ入出力ができ、高速転送を可能にしたＤＲＡＭであ
る。動作制御はＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）、ＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）を組み
合わせたコマンドにより行い、コマンド入力およびデー
タの入出力はすべて外部クロックに同期する。また、バ
ーストモードによりクロックに同期して連続にデータの
入出力ができる。さらに、メモリ内部は２つあるいは４
つのバンク（エリア）に分割されており、それぞれを独
立にコントロールすることが可能である。通常のＤＲＡ
Ｍは１バンク構成であるため、行アドレスを変えた場合
は必ずプリチャージ時間が必要であり、その間はデータ
出力を止める必要がある。ＳＤＲＡＭは複数のバンクを
持つため、例えば２つのバンクを交互にアクセスすれ
ば、従来行アドレスの切り換え時に必要だったプリチャ
ージ時間を見かけ上隠すことができる。
にすることにより、外部クロックに同期して連続にデー
タ入出力ができ、高速転送を可能にしたＤＲＡＭであ
る。動作制御はＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）、ＣＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）を組み
合わせたコマンドにより行い、コマンド入力およびデー
タの入出力はすべて外部クロックに同期する。また、バ
ーストモードによりクロックに同期して連続にデータの
入出力ができる。さらに、メモリ内部は２つあるいは４
つのバンク（エリア）に分割されており、それぞれを独
立にコントロールすることが可能である。通常のＤＲＡ
Ｍは１バンク構成であるため、行アドレスを変えた場合
は必ずプリチャージ時間が必要であり、その間はデータ
出力を止める必要がある。ＳＤＲＡＭは複数のバンクを
持つため、例えば２つのバンクを交互にアクセスすれ
ば、従来行アドレスの切り換え時に必要だったプリチャ
ージ時間を見かけ上隠すことができる。
【０００６】図１１にバンク切り換えの例を示す。バン
ク切り換え無しの時も有りの時もプリチャージ時間は存
在するが、バンク切り換え有りでは２つのバンクを交互
にアクセスすることにより、プリチャージ時間は隠され
ている。
ク切り換え無しの時も有りの時もプリチャージ時間は存
在するが、バンク切り換え有りでは２つのバンクを交互
にアクセスすることにより、プリチャージ時間は隠され
ている。
【０００７】
【発明が解決しようとする課題】一般にＤＲＡＭはアク
セス時間、サイクル時間がＳＲＡＭよりも遅いという欠
点を持っており、アクセス速度の向上を図るために前述
のような高速アクセスモードを用意している。しかし、
前述の高速アクセスモードには同一の行アドレス内とい
う条件が付く。
セス時間、サイクル時間がＳＲＡＭよりも遅いという欠
点を持っており、アクセス速度の向上を図るために前述
のような高速アクセスモードを用意している。しかし、
前述の高速アクセスモードには同一の行アドレス内とい
う条件が付く。
【０００８】ＤＲＡＭの使用例として、ＤＶＤ再生装置
の誤り訂正用のメモリとして使用する例を示す。
の誤り訂正用のメモリとして使用する例を示す。
【０００９】図１２はＤＶＤの誤り訂正ブロックを示
す。ＤＶＤに採用されている誤り訂正符号はＣＤ、ＤＡ
Ｔ等でも用いられているＣＩＲＣ（Ｃｒｏｓｓ Ｉｎｔ
ｅｒｌｅａｖｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）
であり、内符号パリティＰＩ（Ｐａｒｉｔｙ Ｉｎｎｅ
ｒ）と外符号パリティＰＯ（Ｐａｒｉｔｙ Ｏｕｔｅ
ｒ）による高い訂正能力を持つ。データは、１バイト単
位に区切られ、識別アドレスが付加されてセクタが構成
され、１６セクタを集めてマトリックスをなし、列方向
のデータには第２の誤り訂正符号であるＰＯ符号が付加
され、行方向のデータとＰＯ符号に対し第１の誤り訂正
符号であるＰＩ符号が付加されている。１セクタは２ｋ
バイトのデータを持ち、１つの訂正ブロックは１６セク
タで３２ｋバイトのデータと誤り訂正符号ＰＩ、ＰＯと
で構成される。誤り訂正を行うためには、まずこれらを
一旦メモリに貯え、ＰＩ系列、ＰＯ系列それぞれの系列
でデータおよび誤り訂正符号を読み出す必要がある。
す。ＤＶＤに採用されている誤り訂正符号はＣＤ、ＤＡ
Ｔ等でも用いられているＣＩＲＣ（Ｃｒｏｓｓ Ｉｎｔ
ｅｒｌｅａｖｅ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）
であり、内符号パリティＰＩ（Ｐａｒｉｔｙ Ｉｎｎｅ
ｒ）と外符号パリティＰＯ（Ｐａｒｉｔｙ Ｏｕｔｅ
ｒ）による高い訂正能力を持つ。データは、１バイト単
位に区切られ、識別アドレスが付加されてセクタが構成
され、１６セクタを集めてマトリックスをなし、列方向
のデータには第２の誤り訂正符号であるＰＯ符号が付加
され、行方向のデータとＰＯ符号に対し第１の誤り訂正
符号であるＰＩ符号が付加されている。１セクタは２ｋ
バイトのデータを持ち、１つの訂正ブロックは１６セク
タで３２ｋバイトのデータと誤り訂正符号ＰＩ、ＰＯと
で構成される。誤り訂正を行うためには、まずこれらを
一旦メモリに貯え、ＰＩ系列、ＰＯ系列それぞれの系列
でデータおよび誤り訂正符号を読み出す必要がある。
【００１０】ここで、例えばＰＩ系列が同一の行アドレ
スになるようにＤＲＡＭに書き込めば、ＰＩ系列を読み
出す際には最初に行アドレスを指定した後、列アドレス
を変更するだけで高速にデータを読み出すことができ
る。しかし、ＰＯ系列はすべて別の行アドレスになるた
め、高速にデータを読み出すことができない。また、逆
にＰＯ系列が同一の行アドレスになるようにＤＲＡＭに
書き込めば、ＰＯ系列は高速にデータを読み出すことが
できるが、ＰＩ系列は高速にデータを読み出すことがで
きない。
スになるようにＤＲＡＭに書き込めば、ＰＩ系列を読み
出す際には最初に行アドレスを指定した後、列アドレス
を変更するだけで高速にデータを読み出すことができ
る。しかし、ＰＯ系列はすべて別の行アドレスになるた
め、高速にデータを読み出すことができない。また、逆
にＰＯ系列が同一の行アドレスになるようにＤＲＡＭに
書き込めば、ＰＯ系列は高速にデータを読み出すことが
できるが、ＰＩ系列は高速にデータを読み出すことがで
きない。
【００１１】以上のように、ＤＲＡＭを使用して誤り訂
正を行う場合、ＰＩ系列、ＰＯ系列を共に高速に読み出
すことはできず、その結果全体の転送速度をあまり高速
にできないという問題があった。
正を行う場合、ＰＩ系列、ＰＯ系列を共に高速に読み出
すことはできず、その結果全体の転送速度をあまり高速
にできないという問題があった。
【００１２】本発明の目的は、ＤＲＡＭを使用した場合
でも、ＰＩ系列、ＰＯ系列を共に高速に読み出すことが
できるデータ再生装置を提供することにある。
でも、ＰＩ系列、ＰＯ系列を共に高速に読み出すことが
できるデータ再生装置を提供することにある。
【００１３】
【課題を解決するための手段】上記した課題を解決する
ために、本発明のデータ再生装置では以下のような技術
手段を採用する。
ために、本発明のデータ再生装置では以下のような技術
手段を採用する。
【００１４】誤り訂正手段でＰＩ系列またはＰＯ系列の
少なくとも一方の誤り訂正を行う際に、データが、複数
のバンクから所定の単位毎にバンクを異ならせて読み出
されるように、データをメモリ上に配置する。
少なくとも一方の誤り訂正を行う際に、データが、複数
のバンクから所定の単位毎にバンクを異ならせて読み出
されるように、データをメモリ上に配置する。
【００１５】さらには、誤り訂正手段でＰＩ系列または
ＰＯ系列の少なくとも一方の誤り訂正を行う際に、デー
タが、複数のメモリから所定の単位毎にメモリを異なら
せて読み出されるように、データをメモリ上に配置す
る。
ＰＯ系列の少なくとも一方の誤り訂正を行う際に、デー
タが、複数のメモリから所定の単位毎にメモリを異なら
せて読み出されるように、データをメモリ上に配置す
る。
【００１６】さらには、メモリのアドレス線の最上位ア
ドレスを、誤り訂正手段でＰＩ系列またはＰＯ系列の少
なくとも一方の誤り訂正を行う際に、ＰＯ系列またはＰ
Ｉ系列の所定数のデータ書き込み／読み出し毎に切り替
えるようにアドレス制御する。
ドレスを、誤り訂正手段でＰＩ系列またはＰＯ系列の少
なくとも一方の誤り訂正を行う際に、ＰＯ系列またはＰ
Ｉ系列の所定数のデータ書き込み／読み出し毎に切り替
えるようにアドレス制御する。
【００１７】さらには、データをメモリに書き込む際
に、メモリのバースト設定数と同じ周期でメモリのアド
レス信号の最上位のアドレスを変化させるようにアドレ
ス制御する。
に、メモリのバースト設定数と同じ周期でメモリのアド
レス信号の最上位のアドレスを変化させるようにアドレ
ス制御する。
【００１８】
【発明の実施の形態】以下、本発明のデータ再生装置を
ＤＶＤ再生装置に適用した場合の実施例を図を参照して
説明する。図２は本発明の第１の実施例であるデータ再
生装置を示すブロック図である。図２はＤＶＤ再生装置
であり、光ピックアップ２１、スピンドルモータ２２、
サーボ回路２３、ＣＰＵ２４、インターフェイス２５、
信号処理回路１０、メモリ１１等で構成される。
ＤＶＤ再生装置に適用した場合の実施例を図を参照して
説明する。図２は本発明の第１の実施例であるデータ再
生装置を示すブロック図である。図２はＤＶＤ再生装置
であり、光ピックアップ２１、スピンドルモータ２２、
サーボ回路２３、ＣＰＵ２４、インターフェイス２５、
信号処理回路１０、メモリ１１等で構成される。
【００１９】ＤＶＤ２０はスピンドルモータ２２により
回転させられ、光ピックアップ２１によりデータが読み
出される。読み出されたデータは信号処理回路１０によ
り復調されメモリ１１に書き込まれる。書き込まれたデ
ータは信号処理回路１０により再び読み出され、誤り訂
正が行われる。誤り訂正が完了したデータは信号処理回
路１０によりインターフェイス２５を介してホストコン
ピュータに送られる。ＣＰＵ２４は信号処理回路１０、
インターフェイス２５の制御およびサーボ回路２３を介
して光ピックアップ２１、スピンドルモータ２２の制御
を行う。
回転させられ、光ピックアップ２１によりデータが読み
出される。読み出されたデータは信号処理回路１０によ
り復調されメモリ１１に書き込まれる。書き込まれたデ
ータは信号処理回路１０により再び読み出され、誤り訂
正が行われる。誤り訂正が完了したデータは信号処理回
路１０によりインターフェイス２５を介してホストコン
ピュータに送られる。ＣＰＵ２４は信号処理回路１０、
インターフェイス２５の制御およびサーボ回路２３を介
して光ピックアップ２１、スピンドルモータ２２の制御
を行う。
【００２０】図１は図２のＤＶＤ再生装置の信号処理回
路１０の詳細ブロック図である。図１において、１はメ
モリ制御回路であり、データ切り換え回路２、タイミン
グ制御回路３、アドレス生成回路４、アドレス変換回路
５で構成され、入出力回路６とメモリ１１との間でデー
タ転送を行う。２はデータ切り換え回路であり、入出力
回路６から送られて来るデータを切り換えてメモリ１１
に転送する。また、メモリ１１のデータを入出力回路６
に転送する。３はタイミング制御回路であり、データ切
り換え回路２、アドレス生成回路４を制御し、入出力回
路６とデータ転送制御を行い、メモリ制御信号を生成し
てメモリ１１を制御する。４はアドレス生成回路であ
り、第１のアドレス信号を生成する。５はアドレス変換
回路であり、第１のアドレス信号を第２のアドレス信号
に変換してメモリ１１に出力する。さらに、バンク切り
換え信号を生成してメモリ１１に出力する。
路１０の詳細ブロック図である。図１において、１はメ
モリ制御回路であり、データ切り換え回路２、タイミン
グ制御回路３、アドレス生成回路４、アドレス変換回路
５で構成され、入出力回路６とメモリ１１との間でデー
タ転送を行う。２はデータ切り換え回路であり、入出力
回路６から送られて来るデータを切り換えてメモリ１１
に転送する。また、メモリ１１のデータを入出力回路６
に転送する。３はタイミング制御回路であり、データ切
り換え回路２、アドレス生成回路４を制御し、入出力回
路６とデータ転送制御を行い、メモリ制御信号を生成し
てメモリ１１を制御する。４はアドレス生成回路であ
り、第１のアドレス信号を生成する。５はアドレス変換
回路であり、第１のアドレス信号を第２のアドレス信号
に変換してメモリ１１に出力する。さらに、バンク切り
換え信号を生成してメモリ１１に出力する。
【００２１】６は入出力回路であり、データ入力回路
７、誤り訂正回路８、データ出力回路９等で構成され
る。７はデータ入力回路であり、外部から入力したデー
タを復調し、メモリ制御回路１を介してメモリ１１に書
き込む。８は誤り訂正回路であり、メモリ１１に書き込
まれたデータをメモリ制御回路１を介して読み出し、誤
り訂正を行い、訂正したデータをメモリ１１に書き込
む。９はデータ出力装置であり、メモリ１１に書き込ま
れて、誤り訂正の終了したデータをメモリ制御回路１を
介して読み出し、外部に出力する。
７、誤り訂正回路８、データ出力回路９等で構成され
る。７はデータ入力回路であり、外部から入力したデー
タを復調し、メモリ制御回路１を介してメモリ１１に書
き込む。８は誤り訂正回路であり、メモリ１１に書き込
まれたデータをメモリ制御回路１を介して読み出し、誤
り訂正を行い、訂正したデータをメモリ１１に書き込
む。９はデータ出力装置であり、メモリ１１に書き込ま
れて、誤り訂正の終了したデータをメモリ制御回路１を
介して読み出し、外部に出力する。
【００２２】１１はバンクＡ、Ｂの２つのバンクを持つ
メモリ（ＳＤＲＡＭ）であり、メモリ制御回路１から出
力されるメモリ制御信号により、データの書き込み、読
み出しを行う。１２はバンクＡ、１３はバンクＢであ
り、それぞれ独立にデータの書き込み、読み出しを行う
ことができる。
メモリ（ＳＤＲＡＭ）であり、メモリ制御回路１から出
力されるメモリ制御信号により、データの書き込み、読
み出しを行う。１２はバンクＡ、１３はバンクＢであ
り、それぞれ独立にデータの書き込み、読み出しを行う
ことができる。
【００２３】なお、ＰＩ系列またはＰＯ系列のバンクを
切り換える単位は特に図６に制限されるものではなく、
システムに応じてどのような値でも良い。
切り換える単位は特に図６に制限されるものではなく、
システムに応じてどのような値でも良い。
【００２４】データ入力回路７で復調されたデータは、
１バイト単位に区切られ、識別アドレスが付加されてセ
クタが構成され、１６セクタを集めてマトリックスをな
し、列方向のデータにはＰＯ符号が付加され、行方向の
データとＰＯ符号に対しＰＩ符号が付加されている。
１バイト単位に区切られ、識別アドレスが付加されてセ
クタが構成され、１６セクタを集めてマトリックスをな
し、列方向のデータにはＰＯ符号が付加され、行方向の
データとＰＯ符号に対しＰＩ符号が付加されている。
【００２５】これらを入力回路から一旦メモリに格納
し、行方向のＰＩ系列、列方向のＰＯ系列の２つの系列
をそれぞれメモリから読み出し、誤りを訂正してメモリ
に再び書き込む。誤りの訂正を完了したデータはデータ
出力回路９から外部に出力される。
し、行方向のＰＩ系列、列方向のＰＯ系列の２つの系列
をそれぞれメモリから読み出し、誤りを訂正してメモリ
に再び書き込む。誤りの訂正を完了したデータはデータ
出力回路９から外部に出力される。
【００２６】図３にアドレス変換回路５のブロック図を
示す。ＳＤＲＡＭではアドレスの最上位ビットがバンク
切り換え信号である。例えばＳＤＲＡＭのデータバスが
１６ビットで、バンク切り換えの単位を８バイトとする
と、図３のようにアドレスの下位３ビット目をバンク切
り換え信号とし、上位のアドレスを下方にシフトする。
これにより、連続したアドレスを第１のアドレスとして
アドレス変換回路５に入力してやれば、８バイト毎にバ
ンクが切り換わるバンク切り換え信号と第２のアドレス
が出力される。
示す。ＳＤＲＡＭではアドレスの最上位ビットがバンク
切り換え信号である。例えばＳＤＲＡＭのデータバスが
１６ビットで、バンク切り換えの単位を８バイトとする
と、図３のようにアドレスの下位３ビット目をバンク切
り換え信号とし、上位のアドレスを下方にシフトする。
これにより、連続したアドレスを第１のアドレスとして
アドレス変換回路５に入力してやれば、８バイト毎にバ
ンクが切り換わるバンク切り換え信号と第２のアドレス
が出力される。
【００２７】ＳＤＲＡＭでは１回のコマンドで連続入出
力できる長さをバースト長、またリードコマンドセット
からデータ出力までのクロック数をＣＡＳレイテンシ
（通常のＤＲＡＭのアクセスタイムに相当）として設定
する。
力できる長さをバースト長、またリードコマンドセット
からデータ出力までのクロック数をＣＡＳレイテンシ
（通常のＤＲＡＭのアクセスタイムに相当）として設定
する。
【００２８】図４はＤＲＡＭとＳＤＲＡＭのタイミング
チャートを示す。ＳＤＲＡＭは先頭のアドレスを指定す
るとＳＤＲＡＭ内部でアドレスをインクリメントしてバ
ースト長分のデータの書き込み、読み出しを行うことが
できる。図は３３ＭＨｚクロック、バースト長４、ＣＡ
Ｓレイテンシ２の例であり、プリチャージを含めて７ク
ロックで１回のリードコマンドを実行する。データバス
が１６ビットであれば１回のリードコマンド実行で８バ
イトのデータを読み出すことができる。ＤＲＡＭでペー
ジモードを使って同様の転送をするためには、順次イン
クリメントしたアドレスを外部から入力してやる必要が
ある。
チャートを示す。ＳＤＲＡＭは先頭のアドレスを指定す
るとＳＤＲＡＭ内部でアドレスをインクリメントしてバ
ースト長分のデータの書き込み、読み出しを行うことが
できる。図は３３ＭＨｚクロック、バースト長４、ＣＡ
Ｓレイテンシ２の例であり、プリチャージを含めて７ク
ロックで１回のリードコマンドを実行する。データバス
が１６ビットであれば１回のリードコマンド実行で８バ
イトのデータを読み出すことができる。ＤＲＡＭでペー
ジモードを使って同様の転送をするためには、順次イン
クリメントしたアドレスを外部から入力してやる必要が
ある。
【００２９】図５はＳＤＲＡＭにおいて４バーストのデ
ータ転送毎にバンクＡ、Ｂを切り換えて連続してデータ
を読み出す例である。このように、ＳＤＲＡＭでは異な
るバンクであればリードコマンドを繰り返し発行してデ
ータを切れ目なく読み出すことができる。しかも、連続
データ読み出し中はプリチャージ、アクセスタイムによ
る転送レートの低下はない。このように、リードコマン
ドを繰り返してＰＩ系列、ＰＯ系列のデータを読み出す
場合、従来は７クロック×繰り返し回数必要であったク
ロック数が、７クロック＋４クロック×（繰り返し回数
−１）に減少する。すなわちプリチャージ、ＣＡＳレイ
テンシによるデータ転送レート低下を抑えて、高速にデ
ータを読み出すことができる。
ータ転送毎にバンクＡ、Ｂを切り換えて連続してデータ
を読み出す例である。このように、ＳＤＲＡＭでは異な
るバンクであればリードコマンドを繰り返し発行してデ
ータを切れ目なく読み出すことができる。しかも、連続
データ読み出し中はプリチャージ、アクセスタイムによ
る転送レートの低下はない。このように、リードコマン
ドを繰り返してＰＩ系列、ＰＯ系列のデータを読み出す
場合、従来は７クロック×繰り返し回数必要であったク
ロック数が、７クロック＋４クロック×（繰り返し回数
−１）に減少する。すなわちプリチャージ、ＣＡＳレイ
テンシによるデータ転送レート低下を抑えて、高速にデ
ータを読み出すことができる。
【００３０】また、見方を変えれば、バースト設定数と
同じ周期でアドレスを変化させることで、データを切れ
目なく読み出すことができる。
同じ周期でアドレスを変化させることで、データを切れ
目なく読み出すことができる。
【００３１】図６はＤＶＤのデータおよびＰＩ、ＰＯ誤
り訂正符号領域とバンクＡ、Ｂとの対応を示す。前述の
ように、誤り訂正を行うためにはデータを入力回路から
一旦メモリに格納する必要がある。その際に、ＰＩ系列
１列毎にバンクを切り換えてＰＩ系列の順番にメモリ上
にデータを配置する。これにより、ＰＩ系列は同一バン
クの連続したアドレスになるので、ＳＤＲＡＭではＰＩ
系列の誤り訂正時にはバースト長を長くして高速にデー
タを読み出すことができる。また、ＰＯ系列は不連続の
アドレスになるが、同一バンクが連続しないので、誤り
訂正時にバンク切り換えを使って高速にデータを読み出
すことができる。
り訂正符号領域とバンクＡ、Ｂとの対応を示す。前述の
ように、誤り訂正を行うためにはデータを入力回路から
一旦メモリに格納する必要がある。その際に、ＰＩ系列
１列毎にバンクを切り換えてＰＩ系列の順番にメモリ上
にデータを配置する。これにより、ＰＩ系列は同一バン
クの連続したアドレスになるので、ＳＤＲＡＭではＰＩ
系列の誤り訂正時にはバースト長を長くして高速にデー
タを読み出すことができる。また、ＰＯ系列は不連続の
アドレスになるが、同一バンクが連続しないので、誤り
訂正時にバンク切り換えを使って高速にデータを読み出
すことができる。
【００３２】すなわち、言い換えれば、複数のバンクか
ら、所定データ単位(実施例では８バイト単位)毎にバン
クを異ならせて(実施例ではバンクＡ、Ｂ交互あるいは
順次)読み出されるように図６に示すようにデータを配
置する。
ら、所定データ単位(実施例では８バイト単位)毎にバン
クを異ならせて(実施例ではバンクＡ、Ｂ交互あるいは
順次)読み出されるように図６に示すようにデータを配
置する。
【００３３】なお、見方を変えれば、図３における、バ
ンク切り換え信号と第２のアドレスをメモリから見たメ
モリアドレスとすると、そのメモリアドレスの最上位が
ＰＩ系列１列毎に切り替わることでＰＯ系列の誤り訂正
時にバンク切り換えを使って高速にデータを読み出すこ
とができる。
ンク切り換え信号と第２のアドレスをメモリから見たメ
モリアドレスとすると、そのメモリアドレスの最上位が
ＰＩ系列１列毎に切り替わることでＰＯ系列の誤り訂正
時にバンク切り換えを使って高速にデータを読み出すこ
とができる。
【００３４】また、ＤＲＡＭではＰＩ系列の誤り訂正時
にはページモード等を使って高速にデータを読み出すこ
とができる。さらに、ＰＯ系列は不連続のアドレスにな
るが、同一バンクが連続しないので、誤り訂正時にバン
ク切り換えを使って高速にデータを読み出すことができ
る。
にはページモード等を使って高速にデータを読み出すこ
とができる。さらに、ＰＯ系列は不連続のアドレスにな
るが、同一バンクが連続しないので、誤り訂正時にバン
ク切り換えを使って高速にデータを読み出すことができ
る。
【００３５】図６ではＰＩ系列１列毎にバンクを切り換
える例を示したが、ＰＯ系列１列毎にバンクを切り換え
ても同様に高速にデータを読み出すことができる。
える例を示したが、ＰＯ系列１列毎にバンクを切り換え
ても同様に高速にデータを読み出すことができる。
【００３６】以上のような構成の本発明第１の実施例で
は、ＰＩ系列またはＰＯ系列１列毎にバンクを切り換え
て書き込むことにより、一方の系列はバースト長を長く
して高速にデータを読み出し、他方の系列はバンク切り
換えを使って高速にデータを読み出すことができる。
は、ＰＩ系列またはＰＯ系列１列毎にバンクを切り換え
て書き込むことにより、一方の系列はバースト長を長く
して高速にデータを読み出し、他方の系列はバンク切り
換えを使って高速にデータを読み出すことができる。
【００３７】図７は本発明の第２の実施例であるデータ
再生装置によるＤＶＤのデータおよびＰＩ、ＰＯ誤り訂
正符号領域とバンクＡ、Ｂとの対応を示す。データを入
力回路から一旦メモリに格納する際に、このようにＰＩ
系列、ＰＯ系列共に同一のバンクが連続しないように、
所定の単位毎にバンクを切り換えてメモリ上にデータを
配置する。図７ではバースト長を４にして８バイト転送
毎にバンクを切り換えている。これにより、ＰＩ系列、
ＰＯ系列共に、同一バンクが連続しないので、誤り訂正
時にバンク切り換えを使って高速にデータを読み出すこ
とができる。
再生装置によるＤＶＤのデータおよびＰＩ、ＰＯ誤り訂
正符号領域とバンクＡ、Ｂとの対応を示す。データを入
力回路から一旦メモリに格納する際に、このようにＰＩ
系列、ＰＯ系列共に同一のバンクが連続しないように、
所定の単位毎にバンクを切り換えてメモリ上にデータを
配置する。図７ではバースト長を４にして８バイト転送
毎にバンクを切り換えている。これにより、ＰＩ系列、
ＰＯ系列共に、同一バンクが連続しないので、誤り訂正
時にバンク切り換えを使って高速にデータを読み出すこ
とができる。
【００３８】なお、図７においてＰＯ系列を読み出す際
に、例えば誤り訂正処理単位が１６ビットで、誤り訂正
回路がＰＯ１系列分の処理回路のみを持つ場合、各転送
データの先頭１６ビットのデータ以外は無駄なデータと
なる。ここで、ＰＯ４系列分を並列処理できる誤り訂正
回路を備えることにより、１６ビット×４＝８バイトす
べてを取り込んで誤り訂正を行うことができるようにな
る。すなわち、効率良くメモリを使用するには、データ
の転送バイト数と誤り訂正の同時処理可能バイト数を一
致させる必要がある。
に、例えば誤り訂正処理単位が１６ビットで、誤り訂正
回路がＰＯ１系列分の処理回路のみを持つ場合、各転送
データの先頭１６ビットのデータ以外は無駄なデータと
なる。ここで、ＰＯ４系列分を並列処理できる誤り訂正
回路を備えることにより、１６ビット×４＝８バイトす
べてを取り込んで誤り訂正を行うことができるようにな
る。すなわち、効率良くメモリを使用するには、データ
の転送バイト数と誤り訂正の同時処理可能バイト数を一
致させる必要がある。
【００３９】以上のような構成の本発明第２の実施例で
は、所定の単位毎にバンクを切り換えて書き込むことに
より、ＰＩ系列、ＰＯ系列共にバンク切り換えを使って
高速にデータを読み出すことができる。
は、所定の単位毎にバンクを切り換えて書き込むことに
より、ＰＩ系列、ＰＯ系列共にバンク切り換えを使って
高速にデータを読み出すことができる。
【００４０】また、見方を変えれば、第１の実施例の場
合と同様に、ＰＩ系列とＰＯ系列で、バースト設定数と
同じ周期でアドレスを変化させることで、データを切れ
目なく読み出すことができる。
合と同様に、ＰＩ系列とＰＯ系列で、バースト設定数と
同じ周期でアドレスを変化させることで、データを切れ
目なく読み出すことができる。
【００４１】さらに、見方を変えれば、第１の実施例の
場合と同様に、図３のバンク切り換え信号と第２のアド
レスをメモリから見たメモリアドレスとすると、そのメ
モリアドレスの最上位がＰＯ系列４列毎に切り替わるこ
とでＰＩ系列のバンク切り換えを行い、さらにメモリア
ドレスの最上位がＰＩ系列１列毎に切り替わることでＰ
Ｏ系列のバンク切り換えを行うことで、高速にデータを
読み出すことができる。
場合と同様に、図３のバンク切り換え信号と第２のアド
レスをメモリから見たメモリアドレスとすると、そのメ
モリアドレスの最上位がＰＯ系列４列毎に切り替わるこ
とでＰＩ系列のバンク切り換えを行い、さらにメモリア
ドレスの最上位がＰＩ系列１列毎に切り替わることでＰ
Ｏ系列のバンク切り換えを行うことで、高速にデータを
読み出すことができる。
【００４２】なお、ＰＩ系列、ＰＯ系列のバンクを切り
換える単位およびバンクの数は特に図７に制限されるも
のではなく、システムに応じてどのような値でも良い。
換える単位およびバンクの数は特に図７に制限されるも
のではなく、システムに応じてどのような値でも良い。
【００４３】また、第１の実施例では、一方の系列はバ
ースト長を長くして、あるいはページモードを使って高
速にデータを読み出し、他方の系列はバンク切り換えを
使って高速にデータを読み出している。これを実現する
ためにはＤＲＡＭの特性上、一方の系列は同一の行アド
レス内である必要があり、誤り訂正ブロックによっては
メモリの同一行アドレス内の未使用部分が生じて使用効
率が低下する問題が生じる。これに対して、第２の実施
例では、両系列共にバンク切り換えを使ってデータを読
み出すため、メモリの使用効率が低下しないという特徴
がある。
ースト長を長くして、あるいはページモードを使って高
速にデータを読み出し、他方の系列はバンク切り換えを
使って高速にデータを読み出している。これを実現する
ためにはＤＲＡＭの特性上、一方の系列は同一の行アド
レス内である必要があり、誤り訂正ブロックによっては
メモリの同一行アドレス内の未使用部分が生じて使用効
率が低下する問題が生じる。これに対して、第２の実施
例では、両系列共にバンク切り換えを使ってデータを読
み出すため、メモリの使用効率が低下しないという特徴
がある。
【００４４】また、第１の実施例では、例えばＰＩ系列
でバースト長を長くして２５６とし、ＰＯ系列ではバン
ク切り換えを使いバースト長を短くして例えば４にする
必要があり(バースト長が長いままでは無駄なデータを
読むことになるため)、それらのモード切り換えに要す
る時間が必要であるのに対し、第２の実施例では、それ
らのモード切り換えが不要であるのでシステム全体で見
ると高速転送が可能となる。
でバースト長を長くして２５６とし、ＰＯ系列ではバン
ク切り換えを使いバースト長を短くして例えば４にする
必要があり(バースト長が長いままでは無駄なデータを
読むことになるため)、それらのモード切り換えに要す
る時間が必要であるのに対し、第２の実施例では、それ
らのモード切り換えが不要であるのでシステム全体で見
ると高速転送が可能となる。
【００４５】図８は本発明の第３の実施例であるデータ
再生装置を示すブロック図である。第１、第２の実施例
では複数のバンクを持つメモリを使って高速にデータを
読み出す例を示したが、複数のバンクを持たないメモリ
でもメモリを複数個使うことにより、第１、第２の実施
例と同様に高速にデータを読み出すことができる。
再生装置を示すブロック図である。第１、第２の実施例
では複数のバンクを持つメモリを使って高速にデータを
読み出す例を示したが、複数のバンクを持たないメモリ
でもメモリを複数個使うことにより、第１、第２の実施
例と同様に高速にデータを読み出すことができる。
【００４６】図８において、８１はメモリ制御回路であ
り、データ切り換え回路２、タイミング制御回路３、ア
ドレス生成回路４、メモリ切り換え回路８２で構成さ
れ、入出力回路６とメモリ８４、８５との間でデータ転
送を行う。２はデータ切り換え回路であり、入出力回路
６から送られて来るデータを切り換えてメモリ１１に転
送する。また、メモリ１１のデータを入出力回路６に転
送する。３はタイミング制御回路であり、データ切り換
え回路２、アドレス生成回路４を制御し、入出力回路６
とデータ転送制御を行い、メモリ制御信号を生成してメ
モリ８４を制御する。４はアドレス生成回路であり、メ
モリ８４に対するアドレス信号を生成する。８２はメモ
リ切り換え回路であり、アドレスに応じてメモリ８４、
８５を切り換える。
り、データ切り換え回路２、タイミング制御回路３、ア
ドレス生成回路４、メモリ切り換え回路８２で構成さ
れ、入出力回路６とメモリ８４、８５との間でデータ転
送を行う。２はデータ切り換え回路であり、入出力回路
６から送られて来るデータを切り換えてメモリ１１に転
送する。また、メモリ１１のデータを入出力回路６に転
送する。３はタイミング制御回路であり、データ切り換
え回路２、アドレス生成回路４を制御し、入出力回路６
とデータ転送制御を行い、メモリ制御信号を生成してメ
モリ８４を制御する。４はアドレス生成回路であり、メ
モリ８４に対するアドレス信号を生成する。８２はメモ
リ切り換え回路であり、アドレスに応じてメモリ８４、
８５を切り換える。
【００４７】６は入出力回路であり、データ入力回路
７、誤り訂正回路８、データ出力回路９等で構成され
る。７はデータ入力回路であり、外部から入力したデー
タをメモリ制御回路８１を介してメモリ８４、８５に書
き込む。８は誤り訂正回路であり、メモリ８４、８５に
書き込まれたデータをメモリ制御回路８１を介して読み
出し、誤り訂正を行い、訂正したデータをメモリ８４、
８５に書き込む。９はデータ出力装置であり、メモリ１
１に書き込まれて、誤り訂正の終了したデータをメモリ
制御回路８１を介して読み出し、外部に出力する。
７、誤り訂正回路８、データ出力回路９等で構成され
る。７はデータ入力回路であり、外部から入力したデー
タをメモリ制御回路８１を介してメモリ８４、８５に書
き込む。８は誤り訂正回路であり、メモリ８４、８５に
書き込まれたデータをメモリ制御回路８１を介して読み
出し、誤り訂正を行い、訂正したデータをメモリ８４、
８５に書き込む。９はデータ出力装置であり、メモリ１
１に書き込まれて、誤り訂正の終了したデータをメモリ
制御回路８１を介して読み出し、外部に出力する。
【００４８】８４、８５はそれぞれメモリＡ、メモリＢ
（ＤＲＡＭ）であり、メモリ制御回路８１から出力され
るメモリ制御信号により、データの書き込み、読み出し
を行う。
（ＤＲＡＭ）であり、メモリ制御回路８１から出力され
るメモリ制御信号により、データの書き込み、読み出し
を行う。
【００４９】図９はＤＶＤのデータおよびＰＩ、ＰＯ誤
り訂正符号領域とメモリＡ、Ｂとの対応を示す。前述の
ように、誤り訂正を行うためにはデータを入力回路から
一旦メモリに格納する必要がある。その際に、ＰＩ系列
１列毎にメモリを切り換えてＰＩ系列の順番にメモリ上
にデータを配置する。これにより、ＰＩ系列は同一メモ
リの連続したアドレスになるので、ＰＩ系列の誤り訂正
時にはページモード等を使って高速にデータを読み出す
ことができる。また、ＰＯ系列は不連続のアドレスにな
るが、同一メモリが連続しないので、誤り訂正時にメモ
リ切り換えを使って高速にデータを読み出すことができ
る。
り訂正符号領域とメモリＡ、Ｂとの対応を示す。前述の
ように、誤り訂正を行うためにはデータを入力回路から
一旦メモリに格納する必要がある。その際に、ＰＩ系列
１列毎にメモリを切り換えてＰＩ系列の順番にメモリ上
にデータを配置する。これにより、ＰＩ系列は同一メモ
リの連続したアドレスになるので、ＰＩ系列の誤り訂正
時にはページモード等を使って高速にデータを読み出す
ことができる。また、ＰＯ系列は不連続のアドレスにな
るが、同一メモリが連続しないので、誤り訂正時にメモ
リ切り換えを使って高速にデータを読み出すことができ
る。
【００５０】図９ではＰＩ系列１列毎にメモリを切り換
える例を示したが、ＰＯ系列１列毎にメモリを切り換え
ても同様に高速にデータを読み出すことができる。
える例を示したが、ＰＯ系列１列毎にメモリを切り換え
ても同様に高速にデータを読み出すことができる。
【００５１】以上のような構成の本発明第３の実施例で
は、ＰＩ系列またはＰＯ系列１列毎にメモリを切り換え
て書き込むことにより、一方の系列はページモード等を
使って高速にデータを読み出し、他方の系列はメモリ切
り換えを使って高速にデータを読み出すことができる。
は、ＰＩ系列またはＰＯ系列１列毎にメモリを切り換え
て書き込むことにより、一方の系列はページモード等を
使って高速にデータを読み出し、他方の系列はメモリ切
り換えを使って高速にデータを読み出すことができる。
【００５２】図１０は本発明の第４の実施例であるデー
タ再生装置によるＤＶＤのデータおよびＰＩ、ＰＯ誤り
訂正符号領域とメモリＡ、Ｂとの対応を示す。データを
入力回路から一旦メモリに格納する際に、このようにＰ
Ｉ系列、ＰＯ系列共に同一のメモリが連続しないよう
に、所定の単位毎にメモリを切り換えてメモリ上にデー
タを配置する。これにより、ＰＩ系列、ＰＯ系列共に、
同一メモリが連続しないので、誤り訂正時にメモリ切り
換えを使って高速にデータを読み出すことができる。
タ再生装置によるＤＶＤのデータおよびＰＩ、ＰＯ誤り
訂正符号領域とメモリＡ、Ｂとの対応を示す。データを
入力回路から一旦メモリに格納する際に、このようにＰ
Ｉ系列、ＰＯ系列共に同一のメモリが連続しないよう
に、所定の単位毎にメモリを切り換えてメモリ上にデー
タを配置する。これにより、ＰＩ系列、ＰＯ系列共に、
同一メモリが連続しないので、誤り訂正時にメモリ切り
換えを使って高速にデータを読み出すことができる。
【００５３】ＰＩ系列、ＰＯ系列のメモリを切り換える
単位およびメモリの数は特に図１０に制限されるもので
はなく、システムに応じてどのような値でも良い。
単位およびメモリの数は特に図１０に制限されるもので
はなく、システムに応じてどのような値でも良い。
【００５４】以上のような構成の本発明第４の実施例で
は、所定の単位毎にメモリを切り換えて書き込むことに
より、ＰＩ系列、ＰＯ系列共にメモリ切り換えを使って
高速にデータを読み出すことができる。また、第３の実
施例では一方の系列はページモードを使って高速にデー
タを読み出し、他方の系列はメモリ切り換えを使って高
速にデータを読み出している。これを実現するためには
ＤＲＡＭの特性上、一方の系列は同一の行アドレス内で
ある必要があり、誤り訂正ブロックによってはメモリの
同一行アドレス内の未使用部分が生じて使用効率が低下
する問題が生じる。第４の実施例では、両系列共にメモ
リ切り換えを使ってデータを読み出すため、メモリの使
用効率が低下しないという特徴がある。
は、所定の単位毎にメモリを切り換えて書き込むことに
より、ＰＩ系列、ＰＯ系列共にメモリ切り換えを使って
高速にデータを読み出すことができる。また、第３の実
施例では一方の系列はページモードを使って高速にデー
タを読み出し、他方の系列はメモリ切り換えを使って高
速にデータを読み出している。これを実現するためには
ＤＲＡＭの特性上、一方の系列は同一の行アドレス内で
ある必要があり、誤り訂正ブロックによってはメモリの
同一行アドレス内の未使用部分が生じて使用効率が低下
する問題が生じる。第４の実施例では、両系列共にメモ
リ切り換えを使ってデータを読み出すため、メモリの使
用効率が低下しないという特徴がある。
【００５５】なお、上記各実施例では、本発明をＤＶＤ
再生装置に適用し、メモリにＤＲＡＭまたはＳＤＲＡＭ
を採用した場合を例として説明したが、本発明は上記各
実施例に限定されるものではなく、その主旨を逸脱しな
い範囲で種々に変形して実施することができる。
再生装置に適用し、メモリにＤＲＡＭまたはＳＤＲＡＭ
を採用した場合を例として説明したが、本発明は上記各
実施例に限定されるものではなく、その主旨を逸脱しな
い範囲で種々に変形して実施することができる。
【００５６】
【発明の効果】本発明は、以上説明した構成により、誤
り訂正時に、ＰＩ系列、ＰＯ系列共に高速にデータを読
み出すことができる。
り訂正時に、ＰＩ系列、ＰＯ系列共に高速にデータを読
み出すことができる。
【図１】第１の実施例のデータ再生装置の構成を示すブ
ロック図である。
ロック図である。
【図２】第１の実施例の信号処理回路の構成を示すブロ
ック図である。
ック図である。
【図３】第１の実施例のアドレス変換回路を示す図であ
る。
る。
【図４】ＳＤＲＡＭとＤＲＡＭのタイミングチャートを
示す図である。
示す図である。
【図５】第１の実施例のＳＤＲＡＭのタイミングチャー
トを示す図である。
トを示す図である。
【図６】第１の実施例のメモリの配置を示す図である。
【図７】第２の実施例のメモリの配置を示す図である。
【図８】第３の実施例のデータ再生装置の構成を示すブ
ロック図である。
ロック図である。
【図９】第３の実施例のメモリの配置を示す図である。
【図１０】第４の実施例のメモリの配置を示す図であ
る。
る。
【図１１】バンク切り換えを示す図である。
【図１２】ＤＶＤデータ、誤り訂正符号の構成図であ
る。
る。
１…メモリ制御回路、２…データ切換回路、３…タイミ
ング制御回路、４…アドレス生成回路、５…アドレス変
換回路、６…入出力回路、７…データ入力回路、８…誤
り訂正回路、９…データ出力回路、１０…信号処理回
路、１１…メモリ、１２…バンクＡ、１３…バンクＢ、
２０…ＤＶＤ、２１…光ピックアップ、２２…スピンド
ルモータ、２３…サーボ回路、２４…ＣＰＵ、２５…イ
ンターフェイス、８１…メモリ制御回路、８２…アドレ
ス変換回路、８３…信号処理回路、８４…メモリＡ、８
５…メモリＢ
ング制御回路、４…アドレス生成回路、５…アドレス変
換回路、６…入出力回路、７…データ入力回路、８…誤
り訂正回路、９…データ出力回路、１０…信号処理回
路、１１…メモリ、１２…バンクＡ、１３…バンクＢ、
２０…ＤＶＤ、２１…光ピックアップ、２２…スピンド
ルモータ、２３…サーボ回路、２４…ＣＰＵ、２５…イ
ンターフェイス、８１…メモリ制御回路、８２…アドレ
ス変換回路、８３…信号処理回路、８４…メモリＡ、８
５…メモリＢ
フロントページの続き (72)発明者 竹内 敏文 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内
Claims (10)
- 【請求項１】記録媒体からデータを読み出す読み出し手
段と、該読み出し手段からのデータを復調する信号処理
手段と、該信号処理手段を介して復調後のデータが書き
込みまたは読み出される複数のバンクを有するメモリ
と、該復調後のデータの誤りを訂正する誤り訂正手段と
を有するデータ再生装置において、 前記誤り訂正手段で誤り訂正を行う際に、前記復調後の
データが、前記複数のバンクから所定の単位毎にバンク
を異ならせて読み出されるように、前記復調後のデータ
を前記メモリ上に配置することを特徴とするデータ再生
装置。 - 【請求項２】複数のバンクを有するメモリと該メモリの
メモリ制御回路を含むデータ再生装置において、 前記データ再生装置はデータ入力手段と該データの誤り
を訂正する誤り訂正手段を有し、 前記メモリ制御回路は第１のアドレスを生成するアドレ
ス生成手段と、該第１のアドレスを変換して前記メモリ
に対する第２のアドレスの生成とバンク切り換え信号の
生成を行うアドレス変換手段を有し、 前記メモリに書き込まれるデータは、ｍ（ｍ：自然数）
バイト単位に区切られ、識別アドレスが付加されてセク
タが構成され、ｎ（ｎ：自然数）セクタを集めてマトリ
ックスをなし、該マトリックスの列方向のデータには第
２の誤り訂正符号が付加され、該マトリックスの行方向
のデータと第２の誤り訂正符号に対し、第１の誤り訂正
符号が付加されてブロックが構成されており、 前記データ入力手段から入力されるデータをメモリに書
き込む際に、前記メモリ制御回路により所定行毎または
所定列毎にバンクを切り換えて書き込むことを特徴とす
るデータ再生装置。 - 【請求項３】複数のバンクを有するメモリと該メモリの
メモリ制御回路を含むデータ再生装置において、 前記データ再生装置はデータ入力手段と該データの誤り
を訂正する誤り訂正手段を有し、 前記メモリ制御回路は第１のアドレスを生成するアドレ
ス生成手段と、該第１のアドレスを変換して前記メモリ
に対する第２のアドレスの生成とバンク切り換え信号の
生成を行うアドレス変換手段を有し、 前記メモリに書き込まれるデータは、ｍ（ｍ：自然数）
バイト単位に区切られ、識別アドレスが付加されてセク
タが構成され、ｎ（ｎ：自然数）セクタを集めてマトリ
ックスをなし、列方向のデータには第２の誤り訂正符号
が付加され、行方向のデータと第２の誤り訂正符号に対
し、第１の誤り訂正符号が付加されてブロックが構成さ
れており、 前記誤り訂正手段で行方向および列方向に誤り訂正を行
う際に、前記メモリ制御回路によりデータが、複数のバ
ンクから所定のバイト単位毎にバンクを異ならせて読み
出されるように、前記データ入力手段から入力されるデ
ータを前記メモリ上に配置することを特徴とするデータ
再生装置。 - 【請求項４】請求項３において、所定のバイト単位とは
誤り訂正の同時処理可能バイト数であることを特徴とす
るデータ再生装置。 - 【請求項５】複数のメモリと該メモリのメモリ制御回路
を含むデータ再生装置において、 前記データ再生装置はデータ入力手段と該データの誤り
を訂正する誤り訂正手段を有し、 前記メモリ制御回路は第１のアドレスを生成するアドレ
ス生成手段と、該第１のアドレスを変換して前記メモリ
に対する第２のアドレスの生成とメモリ切り換え信号の
生成を行うアドレス変換手段を有し、 前記誤り訂正手段で誤り訂正を行う際に、前記メモリ制
御回路によりデータが、複数のメモリから所定の単位毎
にメモリを異ならせて読み出されるように、前記データ
入力手段から入力されるデータを前記複数のメモリ上に
配置することを特徴とするデータ再生装置。 - 【請求項６】複数のメモリと該メモリのメモリ制御回路
を含むデータ再生装置において、 前記データ再生装置はデータ入力手段と該データの誤り
を訂正する誤り訂正手段を有し、 前記メモリ制御回路は第１のアドレスを生成するアドレ
ス生成手段と、該第１のアドレスを変換して前記メモリ
に対する第２のアドレスの生成とメモリ切り換え信号の
生成を行うアドレス変換手段を有し、 前記メモリに書き込まれるデータは、ｍ（ｍ：自然数）
バイト単位に区切られ、識別アドレスが付加されてセク
タが構成され、ｎ（ｎ：自然数）セクタを集めてマトリ
ックスをなし、列方向のデータには第２の誤り訂正符号
が付加され、行方向のデータと第２の誤り訂正符号に対
し、第１の誤り訂正符号が付加されてブロックが構成さ
れており、 前記データ入力手段から入力されるデータをメモリに書
き込む際に、前記メモリ制御回路により１行毎または１
列毎にメモリを切り換えて書き込むことを特徴とするデ
ータ再生装置。 - 【請求項７】複数のメモリと該メモリのメモリ制御回路
を含むデータ再生装置において、 前記データ再生装置はデータ入力手段と該データの誤り
を訂正する誤り訂正手段を有し、 前記メモリ制御回路は第１のアドレスを生成するアドレ
ス生成手段と、該第１のアドレスを変換して前記メモリ
に対する第２のアドレスの生成とメモリ切り換え信号の
生成を行うアドレス変換手段を有し、 前記メモリに書き込まれるデータは、ｍ（ｍ：自然数）
バイト単位に区切られ、識別アドレスが付加されてセク
タが構成され、ｎ（ｎ：自然数）セクタを集めてマトリ
ックスをなし、列方向のデータには第２の誤り訂正符号
が付加され、行方向のデータと第２の誤り訂正符号に対
し、第１の誤り訂正符号が付加されてブロックが構成さ
れており、 前記誤り訂正手段で行方向および列方向に誤り訂正を行
う際に、前記メモリ制御回路によりデータが、複数のメ
モリから所定のバイト単位毎にメモリを異ならせて読み
出されるように、前記データ入力手段から入力されるデ
ータを前記複数のメモリ上に配置することを特徴とする
データ再生装置。 - 【請求項８】請求項７において、所定のバイト単位とは
誤り訂正の同時処理可能バイト数であることを特徴とす
るデータ再生装置。 - 【請求項９】記録媒体からデータを読み出す読み出し手
段と、該読み出し手段からのデータを復調する信号処理
手段と、該信号処理手段を介して復調後のデータが書き
込みまたは読み出される複数のバンクを有するメモリ
と、該復調後のデータの誤りを訂正する誤り訂正手段と
を有するデータ再生装置であって、 前記メモリに書き込まれるデータは、ｍ（ｍ：自然数）
バイト単位に区切られ、識別アドレスが付加されてセク
タが構成され、ｎ（ｎ：自然数）セクタを集めてマトリ
ックスをなし、該マトリックスの列方向のデータには第
２の誤り訂正符号が付加され、該マトリックスの行方向
のデータと前記第２の誤り訂正符号に対し、第１の誤り
訂正符号が付加されてブロックが構成されており、 前記信号処理手段から前記メモリに、前記復調後のデー
タを書き込みまたは読み出すためのアドレス信号が入力
され、 前記復調後のデータをメモリに書き込む際に、前記マト
リックスの所定行毎または所定列毎に該アドレス信号の
最上位のアドレスを切り換えることを特徴とするデータ
再生装置。 - 【請求項１０】記録媒体からデータを読み出す読み出し
手段と、該読み出し手段からのデータを復調する信号処
理手段と、該信号処理手段を介して復調後のデータが書
き込みまたは読み出される複数のバンクを有するメモリ
と、該復調後のデータの誤りを訂正する誤り訂正手段と
を有するデータ再生装置であって、 前記信号処理手段から前記メモリに、前記復調後のデー
タを書き込みまたは読み出すためのアドレス信号が入力
され、 前記メモリはバーストモードを有し所定数のバースト長
に設定されており、 前記復調後のデータをメモリに書き込む際に、前記バー
スト設定数と同じ周期で前記アドレス信号のアドレスが
変化することを特徴とするデータ再生装置。
Priority Applications (2)
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|---|---|---|---|
| JP9254645A JPH1198462A (ja) | 1997-09-19 | 1997-09-19 | データ再生装置 |
| US09/156,386 US6295596B1 (en) | 1997-09-19 | 1998-09-18 | Data reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254645A JPH1198462A (ja) | 1997-09-19 | 1997-09-19 | データ再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198462A true JPH1198462A (ja) | 1999-04-09 |
Family
ID=17267904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254645A Pending JPH1198462A (ja) | 1997-09-19 | 1997-09-19 | データ再生装置 |
Country Status (2)
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|---|---|
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| JP (1) | JPH1198462A (ja) |
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- 1997-09-19 JP JP9254645A patent/JPH1198462A/ja active Pending
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