JPH11214986A - 半導体装置 - Google Patents
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- JPH11214986A JPH11214986A JP10014388A JP1438898A JPH11214986A JP H11214986 A JPH11214986 A JP H11214986A JP 10014388 A JP10014388 A JP 10014388A JP 1438898 A JP1438898 A JP 1438898A JP H11214986 A JPH11214986 A JP H11214986A
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- 230000006641 stabilisation Effects 0.000 claims abstract description 13
- 238000011105 stabilization Methods 0.000 claims abstract description 13
- 230000000087 stabilizing effect Effects 0.000 claims description 12
- 238000004088 simulation Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 11
- 230000003111 delayed effect Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】本発明は、データ出力動作によって大きな電源
ノイズが発生する場合であっても、適切なタイミングで
データを出力可能な、タイミング安定化回路を備えた半
導体装置を提供することを目的とする。 【解決手段】半導体装置は、外部から供給される外部ク
ロック信号に対してデータを外部に出力する出力タイミ
ングを調整するタイミング安定化回路と、データの出力
中はタイミング安定化回路の出力タイミング調整動作を
停止させる制御回路を含む。
ノイズが発生する場合であっても、適切なタイミングで
データを出力可能な、タイミング安定化回路を備えた半
導体装置を提供することを目的とする。 【解決手段】半導体装置は、外部から供給される外部ク
ロック信号に対してデータを外部に出力する出力タイミ
ングを調整するタイミング安定化回路と、データの出力
中はタイミング安定化回路の出力タイミング調整動作を
停止させる制御回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくはＤＬＬ（Delay Locked Loop ）回路等のタイミ
ング安定化回路を有する半導体装置に関する。
詳しくはＤＬＬ（Delay Locked Loop ）回路等のタイミ
ング安定化回路を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置に於いては、ＤＬＬ回路等に
よりクロック信号のタイミングを制御することが行われ
る。図７は、ＤＬＬ回路をタイミング安定化回路として
データ出力に用いた構成例を示す図である。図１の回路
は、出力回路５０１、可変遅延回路５０２、ＥＳＤ（El
ectrical Static Discharge ）保護回路５０３、入力回
路５０４、分周器５０５、位相比較回路５０６、遅延制
御回路５０７、可変遅延回路５０８、ダミー入力回路５
０９、ダミー出力回路５１０、ダミー出力負荷５１１、
及びダミーＥＳＤ保護回路５１２を含む。
よりクロック信号のタイミングを制御することが行われ
る。図７は、ＤＬＬ回路をタイミング安定化回路として
データ出力に用いた構成例を示す図である。図１の回路
は、出力回路５０１、可変遅延回路５０２、ＥＳＤ（El
ectrical Static Discharge ）保護回路５０３、入力回
路５０４、分周器５０５、位相比較回路５０６、遅延制
御回路５０７、可変遅延回路５０８、ダミー入力回路５
０９、ダミー出力回路５１０、ダミー出力負荷５１１、
及びダミーＥＳＤ保護回路５１２を含む。
【０００３】入力端子に供給された外部クロック信号Ｃ
ＬＫは、ＥＳＤ保護回路５０３を介して、カレントミラ
ー回路等で構成される入力回路５０４に供給される。入
力回路５０４は、供給された外部クロック信号ＣＬＫに
基づいて、内部クロック信号ｉ−ｃｌｋを出力する。内
部クロック信号ｉ−ｃｌｋは、可変遅延回路５０２によ
って適当な遅延量だけ遅延されて、出力回路５０１に供
給される。出力回路５０１では、適当な遅延量だけ遅延
された内部クロック信号ｉ−ｃｌｋを同期信号として用
いて、データをラッチする。ラッチされたデータは、出
力回路５０１から出力端子を介して半導体装置外部に出
力される。
ＬＫは、ＥＳＤ保護回路５０３を介して、カレントミラ
ー回路等で構成される入力回路５０４に供給される。入
力回路５０４は、供給された外部クロック信号ＣＬＫに
基づいて、内部クロック信号ｉ−ｃｌｋを出力する。内
部クロック信号ｉ−ｃｌｋは、可変遅延回路５０２によ
って適当な遅延量だけ遅延されて、出力回路５０１に供
給される。出力回路５０１では、適当な遅延量だけ遅延
された内部クロック信号ｉ−ｃｌｋを同期信号として用
いて、データをラッチする。ラッチされたデータは、出
力回路５０１から出力端子を介して半導体装置外部に出
力される。
【０００４】上記入力端子から出力端子までの経路に
は、回路固有の遅延が発生するため、出力回路５０１か
ら装置外部に出力されるデータは、回路固有の遅延に応
じたタイミングを有するものとなる。この出力回路５０
１から装置外部に出力されるデータを、外部クロック信
号ＣＬＫと所定のタイミング関係に合わせるために、位
相比較回路５０６、遅延制御回路５０７、可変遅延回路
５０８、及び可変遅延回路５０２からなるＤＬＬ回路が
用いられる。
は、回路固有の遅延が発生するため、出力回路５０１か
ら装置外部に出力されるデータは、回路固有の遅延に応
じたタイミングを有するものとなる。この出力回路５０
１から装置外部に出力されるデータを、外部クロック信
号ＣＬＫと所定のタイミング関係に合わせるために、位
相比較回路５０６、遅延制御回路５０７、可変遅延回路
５０８、及び可変遅延回路５０２からなるＤＬＬ回路が
用いられる。
【０００５】内部クロック信号ｉ−ｃｌｋは、分周器５
０５で分周され、互いに同一の位相を有したダミークロ
ック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが
生成される。ダミークロック信号ｄ−ｃｌｋは、可変遅
延回路５０８に供給される。可変遅延回路５０８は、可
変遅延回路５０２と同一の遅延量だけダミークロック信
号ｄ−ｃｌｋを遅延するように制御される。可変遅延回
路５０８から出力される遅延されたダミークロック信号
ｄーｃｌｋは、出力回路５０１と同一の遅延特性を有す
るダミー出力回路５１０、出力負荷を模擬するダミー出
力負荷５１１、ＥＳＤ保護回路５０３と同一の遅延特性
を有するダミーＥＳＤ保護回路５１２、入力回路５０４
と同一の遅延特性を有するダミー入力回路５０９を介し
て、位相比較回路５０６に入力される。
０５で分周され、互いに同一の位相を有したダミークロ
ック信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが
生成される。ダミークロック信号ｄ−ｃｌｋは、可変遅
延回路５０８に供給される。可変遅延回路５０８は、可
変遅延回路５０２と同一の遅延量だけダミークロック信
号ｄ−ｃｌｋを遅延するように制御される。可変遅延回
路５０８から出力される遅延されたダミークロック信号
ｄーｃｌｋは、出力回路５０１と同一の遅延特性を有す
るダミー出力回路５１０、出力負荷を模擬するダミー出
力負荷５１１、ＥＳＤ保護回路５０３と同一の遅延特性
を有するダミーＥＳＤ保護回路５１２、入力回路５０４
と同一の遅延特性を有するダミー入力回路５０９を介し
て、位相比較回路５０６に入力される。
【０００６】位相比較回路５０６は、参照クロック信号
ｃ−ｃｌｋと、ダミー入力回路５０９から供給されるク
ロック信号とを比較する。両クロック信号が同一の位相
となるように、位相比較回路５０６は、遅延制御回路５
０７を介して可変遅延回路５０８の遅延量を制御する。
これによって、ダミー出力回路５１０から出力されるク
ロック信号が、外部クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
ｃ−ｃｌｋと、ダミー入力回路５０９から供給されるク
ロック信号とを比較する。両クロック信号が同一の位相
となるように、位相比較回路５０６は、遅延制御回路５
０７を介して可変遅延回路５０８の遅延量を制御する。
これによって、ダミー出力回路５１０から出力されるク
ロック信号が、外部クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
【０００７】ＥＳＤ保護回路５０３、入力回路５０４、
可変遅延回路５０２、及び出力回路５０１の総遅延量
は、ダミーＥＳＤ保護回路５１２、ダミー入力回路５０
９、可変遅延回路５０８、及びダミー出力回路５１０の
総遅延量と同一であるので、出力回路５０１から装置外
部に送出されるデータは、外部クロック信号ＣＬＫと所
定のタイミング関係になるように制御されることにな
る。
可変遅延回路５０２、及び出力回路５０１の総遅延量
は、ダミーＥＳＤ保護回路５１２、ダミー入力回路５０
９、可変遅延回路５０８、及びダミー出力回路５１０の
総遅延量と同一であるので、出力回路５０１から装置外
部に送出されるデータは、外部クロック信号ＣＬＫと所
定のタイミング関係になるように制御されることにな
る。
【０００８】このとき電源電圧の変動や温度変動等によ
り、ＥＳＤ保護回路５０３、入力回路５０４、可変遅延
回路５０２、及び出力回路５０１の特性が変化しても、
ダミーＥＳＤ保護回路５１２、ダミー入力回路５０９、
可変遅延回路５０８、及びダミー出力回路５１０の特性
も同様に変化する。従って、出力回路５０１から装置外
部に出力されるデータは、電源電圧変動や温度変動等に
関わらず、常に外部クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
り、ＥＳＤ保護回路５０３、入力回路５０４、可変遅延
回路５０２、及び出力回路５０１の特性が変化しても、
ダミーＥＳＤ保護回路５１２、ダミー入力回路５０９、
可変遅延回路５０８、及びダミー出力回路５１０の特性
も同様に変化する。従って、出力回路５０１から装置外
部に出力されるデータは、電源電圧変動や温度変動等に
関わらず、常に外部クロック信号ＣＬＫと所定のタイミ
ング関係になるように制御される。
【０００９】
【発明が解決しようとする課題】分周器５０５は、内部
クロック信号ｉ−ｃｌｋを１／Ｎに分周することで、ダ
ミークロック信号ｄ−ｃｌｋ及び参照クロック信号を生
成する。これによってＮサイクルに１回の頻度で、位相
比較回路５０６が位相比較を行い、タイミング調整を行
うことになる。図７の構成の半導体装置に於いては、Ｄ
ＬＬ回路は常時動作しているため、Ｎサイクルに１回の
タイミング調整はデータの出力中であっても行われる。
クロック信号ｉ−ｃｌｋを１／Ｎに分周することで、ダ
ミークロック信号ｄ−ｃｌｋ及び参照クロック信号を生
成する。これによってＮサイクルに１回の頻度で、位相
比較回路５０６が位相比較を行い、タイミング調整を行
うことになる。図７の構成の半導体装置に於いては、Ｄ
ＬＬ回路は常時動作しているため、Ｎサイクルに１回の
タイミング調整はデータの出力中であっても行われる。
【００１０】一般に出力回路からデータが出力される際
には、出力端子以降の外部負荷を駆動する必要がある。
従ってデータ出力時に出力回路が大きな電流を瞬間的に
消費し、半導体装置内部の電源に大きなノイズが生じ
る。内部電源に大きなノイズが生じると、可変遅延回路
５０８や一連のダミー回路において、信号の通過時間が
変動してしまう。これによって、ダミー入力回路５０９
から位相比較回路５０６に入力される位相比較対象のク
ロック信号ｔ−ｃｌｋが、タイミングのずれたものとな
ってしまう。
には、出力端子以降の外部負荷を駆動する必要がある。
従ってデータ出力時に出力回路が大きな電流を瞬間的に
消費し、半導体装置内部の電源に大きなノイズが生じ
る。内部電源に大きなノイズが生じると、可変遅延回路
５０８や一連のダミー回路において、信号の通過時間が
変動してしまう。これによって、ダミー入力回路５０９
から位相比較回路５０６に入力される位相比較対象のク
ロック信号ｔ−ｃｌｋが、タイミングのずれたものとな
ってしまう。
【００１１】図８は、データ出力時の電源ノイズによる
問題を説明するためのタイミング図である。図８は、内
部クロック信号ｉ−ｃｌｋ、リードイネーブル信号、出
力端子に現れるデータ信号、グランド電圧ＧＮＤ、ダミ
ー入力回路５０９から出力されるクロック信号ｔ−ｃｌ
ｋ、参照クロック信号ｃ−ｃｌｋ、及び図７のノードＮ
１及びＮ２に於けるクロック信号を示す。
問題を説明するためのタイミング図である。図８は、内
部クロック信号ｉ−ｃｌｋ、リードイネーブル信号、出
力端子に現れるデータ信号、グランド電圧ＧＮＤ、ダミ
ー入力回路５０９から出力されるクロック信号ｔ−ｃｌ
ｋ、参照クロック信号ｃ−ｃｌｋ、及び図７のノードＮ
１及びＮ２に於けるクロック信号を示す。
【００１２】図８に示されるように、半導体装置にリー
ドイネーブル信号が供給され出力端子からデータＤ１が
出力されると、出力回路５０１に負荷がかかることによ
って、電源電圧（グランド電圧ＧＮＤ）にスパイク状の
ノイズＳ１がのる。この電源電圧のノイズの影響によっ
て、クロック信号ｔ−ｃｌｋのクロックパルスＰ１の立
ち上がりタイミングがずれる。このタイミングに一致し
て、参照クロック信号ｃ−ｃｌｋのＮサイクルに１回の
パルスが供給されると、タイミングのずれたクロックパ
ルスＰ１に応じて、ＤＬＬ回路の位相調整が行われ、可
変遅延回路５０２及び５０８の遅延量が変化される。こ
れによって、ノードＮ１及びＮ２に於けるクロック信号
は、誤ったタイミングのクロックパルスＰ１に基づい
た、誤ったタイミングのクロック信号となってしまう。
この結果、出力端子に出力されるデータＤ２は、点線で
示される正しいタイミングではなく、実線で示された誤
ったタイミングを有することになる。
ドイネーブル信号が供給され出力端子からデータＤ１が
出力されると、出力回路５０１に負荷がかかることによ
って、電源電圧（グランド電圧ＧＮＤ）にスパイク状の
ノイズＳ１がのる。この電源電圧のノイズの影響によっ
て、クロック信号ｔ−ｃｌｋのクロックパルスＰ１の立
ち上がりタイミングがずれる。このタイミングに一致し
て、参照クロック信号ｃ−ｃｌｋのＮサイクルに１回の
パルスが供給されると、タイミングのずれたクロックパ
ルスＰ１に応じて、ＤＬＬ回路の位相調整が行われ、可
変遅延回路５０２及び５０８の遅延量が変化される。こ
れによって、ノードＮ１及びＮ２に於けるクロック信号
は、誤ったタイミングのクロックパルスＰ１に基づい
た、誤ったタイミングのクロック信号となってしまう。
この結果、出力端子に出力されるデータＤ２は、点線で
示される正しいタイミングではなく、実線で示された誤
ったタイミングを有することになる。
【００１３】一般に電源電圧に変動があっても、ＤＬＬ
回路によるタイミング調整で、電源電圧変動による影響
はキャンセルされる。しかしこの調整機構が機能するの
は、例えば電源電圧がある第１の電圧から別の第２の電
圧に変動して第２の電圧にとどまるような場合であり、
この場合には、ＤＬＬ回路によるタイミング調整によっ
て、第２の電圧に於いて適切なタイミングが確保され
る。しかし図８に示される場合には、電源電圧の変動は
一瞬のノイズであり、第１の電圧から第２の電圧に移行
してその直後に第１の電圧に戻る。このような場合、図
８に示される例においては、データＤ２は第１の電圧の
条件で調整されたタイミングに基づいて出力されるべき
であるが、上記のように誤ったタイミングで出力される
ことになる。
回路によるタイミング調整で、電源電圧変動による影響
はキャンセルされる。しかしこの調整機構が機能するの
は、例えば電源電圧がある第１の電圧から別の第２の電
圧に変動して第２の電圧にとどまるような場合であり、
この場合には、ＤＬＬ回路によるタイミング調整によっ
て、第２の電圧に於いて適切なタイミングが確保され
る。しかし図８に示される場合には、電源電圧の変動は
一瞬のノイズであり、第１の電圧から第２の電圧に移行
してその直後に第１の電圧に戻る。このような場合、図
８に示される例においては、データＤ２は第１の電圧の
条件で調整されたタイミングに基づいて出力されるべき
であるが、上記のように誤ったタイミングで出力される
ことになる。
【００１４】出力回路５０１は、出力データの各ビット
に対して設けられ、半導体装置全体では複数の出力回路
が設けられることになる。従って、これらの出力回路が
同時に動作することによって生成される電源ノイズは大
きなものとなり、出力データの無視できないタイミング
のずれにつながる。従って本発明は、データ出力動作に
よって大きな電源ノイズが発生する場合であっても、適
切なタイミングでデータを出力可能な、タイミング安定
化回路を備えた半導体装置を提供することを目的とす
る。
に対して設けられ、半導体装置全体では複数の出力回路
が設けられることになる。従って、これらの出力回路が
同時に動作することによって生成される電源ノイズは大
きなものとなり、出力データの無視できないタイミング
のずれにつながる。従って本発明は、データ出力動作に
よって大きな電源ノイズが発生する場合であっても、適
切なタイミングでデータを出力可能な、タイミング安定
化回路を備えた半導体装置を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】請求項１の発明に於て
は、半導体装置は、外部から供給される外部クロック信
号に対してデータを外部に出力する出力タイミングを調
整するタイミング安定化回路と、該データの出力中は該
タイミング安定化回路の出力タイミング調整動作を停止
させる制御回路を含むことを特徴とする。
は、半導体装置は、外部から供給される外部クロック信
号に対してデータを外部に出力する出力タイミングを調
整するタイミング安定化回路と、該データの出力中は該
タイミング安定化回路の出力タイミング調整動作を停止
させる制御回路を含むことを特徴とする。
【００１６】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記外部クロック信号から生成した
同期用クロック信号に同期して前記データを外部に出力
する出力回路を更に含み、前記タイミング安定化回路は
該同期用クロック信号の位相を調整することを特徴とす
る。請求項３の発明に於ては、請求項２記載の半導体装
置に於て、前記タイミング安定化回路は、ＤＬＬ回路を
含むことを特徴とする。
半導体装置に於て、前記外部クロック信号から生成した
同期用クロック信号に同期して前記データを外部に出力
する出力回路を更に含み、前記タイミング安定化回路は
該同期用クロック信号の位相を調整することを特徴とす
る。請求項３の発明に於ては、請求項２記載の半導体装
置に於て、前記タイミング安定化回路は、ＤＬＬ回路を
含むことを特徴とする。
【００１７】請求項４の発明に於ては、請求項２記載の
半導体装置に於て、前記タイミング安定化回路は、前記
同期用クロック信号の位相を調整する第１の可変遅延回
路と、該第１の可変遅延回路と同一の遅延量に設定され
る第２の可変遅延回路を含み前記外部クロック信号と前
記出力タイミングとの間の位相関係を模擬する模擬回路
と、該模擬回路が模擬する該位相関係を判断する位相比
較回路と、該位相比較回路の判断に基づいて該第１の可
変遅延回路及び該第２の可変遅延回路の遅延量を調整す
る遅延制御回路を含むことを特徴とする。
半導体装置に於て、前記タイミング安定化回路は、前記
同期用クロック信号の位相を調整する第１の可変遅延回
路と、該第１の可変遅延回路と同一の遅延量に設定され
る第２の可変遅延回路を含み前記外部クロック信号と前
記出力タイミングとの間の位相関係を模擬する模擬回路
と、該模擬回路が模擬する該位相関係を判断する位相比
較回路と、該位相比較回路の判断に基づいて該第１の可
変遅延回路及び該第２の可変遅延回路の遅延量を調整す
る遅延制御回路を含むことを特徴とする。
【００１８】請求項５の発明に於ては、請求項４記載の
半導体装置に於て、前記制御回路は、前記データの出力
中でない期間は前記模擬回路及び前記位相比較回路に前
記外部クロック信号に基づいたクロック信号を供給する
ことで前記出力タイミング調整動作を実行させ、該デー
タの出力中の期間は該模擬回路及び該位相比較回路に対
する該外部クロック信号に基づいたクロック信号の供給
を停止することで該出力タイミング調整動作を停止させ
ることを特徴とする。
半導体装置に於て、前記制御回路は、前記データの出力
中でない期間は前記模擬回路及び前記位相比較回路に前
記外部クロック信号に基づいたクロック信号を供給する
ことで前記出力タイミング調整動作を実行させ、該デー
タの出力中の期間は該模擬回路及び該位相比較回路に対
する該外部クロック信号に基づいたクロック信号の供給
を停止することで該出力タイミング調整動作を停止させ
ることを特徴とする。
【００１９】請求項６の発明に於ては、請求項５記載の
半導体装置に於て、前記制御回路は、前記データを外部
に出力する動作を指令する信号に基づいて、前記データ
の出力中であるか否かを判断することを特徴とする。請
求項７の発明に於ては、請求項６記載の半導体装置に於
て、前記データを外部に出力する動作を指令する信号
は、外部からの信号入力に基づくことを特徴とする。
半導体装置に於て、前記制御回路は、前記データを外部
に出力する動作を指令する信号に基づいて、前記データ
の出力中であるか否かを判断することを特徴とする。請
求項７の発明に於ては、請求項６記載の半導体装置に於
て、前記データを外部に出力する動作を指令する信号
は、外部からの信号入力に基づくことを特徴とする。
【００２０】請求項８の発明に於ては、半導体装置は、
データを出力する出力回路と、該データの出力タイミン
グを調整するタイミング安定化回路と、該出力回路が該
データを出力している間は該出力タイミングの調整を停
止させる制御回路を含むことを特徴とする。上記発明に
よる半導体装置に於いては、データ出力期間中はタイミ
ング安定化回路でのタイミング調整動作を停止する制御
回路を設けることで、データ出力により電源電圧にノイ
ズが生じても、タイミング安定化回路が誤ったタイミン
グを設定することがない。従って、電源ノイズに関わら
ず適切なタイミングでデータ出力を行うことが可能にな
る。
データを出力する出力回路と、該データの出力タイミン
グを調整するタイミング安定化回路と、該出力回路が該
データを出力している間は該出力タイミングの調整を停
止させる制御回路を含むことを特徴とする。上記発明に
よる半導体装置に於いては、データ出力期間中はタイミ
ング安定化回路でのタイミング調整動作を停止する制御
回路を設けることで、データ出力により電源電圧にノイ
ズが生じても、タイミング安定化回路が誤ったタイミン
グを設定することがない。従って、電源ノイズに関わら
ず適切なタイミングでデータ出力を行うことが可能にな
る。
【００２１】従ってＤＲＡＭ等の半導体装置に於いて、
データ読み出しの際のアクセスタイムのばらつきを防ぐ
ことが出来る。
データ読み出しの際のアクセスタイムのばらつきを防ぐ
ことが出来る。
【００２２】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。図１は、タイミング安定化回路
としてＤＬＬ回路を用いた本発明による半導体装置の実
施例を示す図である。図１の半導体装置１０は、出力回
路１１、可変遅延回路１２、ＥＳＤ保護回路１３、入力
回路１４、分周器１５、位相比較回路１６、遅延制御回
路１７、可変遅延回路１８、ダミー入力回路１９、ダミ
ー出力回路２０、ダミー出力負荷２１、ダミーＥＳＤ保
護回路２２、及び制御回路２３を含む。
図面を用いて説明する。図１は、タイミング安定化回路
としてＤＬＬ回路を用いた本発明による半導体装置の実
施例を示す図である。図１の半導体装置１０は、出力回
路１１、可変遅延回路１２、ＥＳＤ保護回路１３、入力
回路１４、分周器１５、位相比較回路１６、遅延制御回
路１７、可変遅延回路１８、ダミー入力回路１９、ダミ
ー出力回路２０、ダミー出力負荷２１、ダミーＥＳＤ保
護回路２２、及び制御回路２３を含む。
【００２３】入力端子に供給された外部クロック信号Ｃ
ＬＫは、ＥＳＤ保護回路１３を介して、カレントミラー
回路等で構成される入力回路１４に供給される。入力回
路１４は、供給された外部クロック信号ＣＬＫに基づい
て、内部クロック信号ｉ−ｃｌｋを出力する。内部クロ
ック信号ｉ−ｃｌｋは、可変遅延回路１２によって適当
な遅延量だけ遅延されて、出力回路１１に供給される。
出力回路１１では、適当な遅延量だけ遅延された内部ク
ロック信号ｉ−ｃｌｋを同期信号として用いて、データ
をラッチする。ラッチされたデータは、出力回路１１か
ら出力端子を介して半導体装置外部に出力される。
ＬＫは、ＥＳＤ保護回路１３を介して、カレントミラー
回路等で構成される入力回路１４に供給される。入力回
路１４は、供給された外部クロック信号ＣＬＫに基づい
て、内部クロック信号ｉ−ｃｌｋを出力する。内部クロ
ック信号ｉ−ｃｌｋは、可変遅延回路１２によって適当
な遅延量だけ遅延されて、出力回路１１に供給される。
出力回路１１では、適当な遅延量だけ遅延された内部ク
ロック信号ｉ−ｃｌｋを同期信号として用いて、データ
をラッチする。ラッチされたデータは、出力回路１１か
ら出力端子を介して半導体装置外部に出力される。
【００２４】上記入力端子から出力端子までの経路に
は、回路固有の遅延が発生するため、出力回路１１から
装置外部に出力されるデータは、回路固有の遅延に応じ
たタイミングを有するものとなる。この出力回路１１か
ら装置外部に出力されるデータを、外部クロック信号Ｃ
ＬＫと所定のタイミング関係に合わせるために、位相比
較回路１６、遅延制御回路１７、可変遅延回路１８、及
び可変遅延回路１２からなるＤＬＬ回路が用いられる。
は、回路固有の遅延が発生するため、出力回路１１から
装置外部に出力されるデータは、回路固有の遅延に応じ
たタイミングを有するものとなる。この出力回路１１か
ら装置外部に出力されるデータを、外部クロック信号Ｃ
ＬＫと所定のタイミング関係に合わせるために、位相比
較回路１６、遅延制御回路１７、可変遅延回路１８、及
び可変遅延回路１２からなるＤＬＬ回路が用いられる。
【００２５】内部クロック信号ｉ−ｃｌｋは、分周器１
５で分周され、互いに同一の位相を有したダミークロッ
ク信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが生
成される。ダミークロック信号ｄ−ｃｌｋは、可変遅延
回路１８に供給される。可変遅延回路１８は、可変遅延
回路１２と同一の遅延量だけダミークロック信号ｄ−ｃ
ｌｋを遅延するように制御される。可変遅延回路１８か
ら出力される遅延されたダミークロック信号ｄーｃｌｋ
は、出力回路１１と同一の遅延特性を有するダミー出力
回路２０、出力負荷を模擬するダミー出力負荷２１、Ｅ
ＳＤ保護回路１３と同一の遅延特性を有するダミーＥＳ
Ｄ保護回路２２、入力回路１４と同一の遅延特性を有す
るダミー入力回路１９を介して、位相比較回路１６に入
力される。
５で分周され、互いに同一の位相を有したダミークロッ
ク信号ｄ−ｃｌｋ及び参照クロック信号ｃ−ｃｌｋが生
成される。ダミークロック信号ｄ−ｃｌｋは、可変遅延
回路１８に供給される。可変遅延回路１８は、可変遅延
回路１２と同一の遅延量だけダミークロック信号ｄ−ｃ
ｌｋを遅延するように制御される。可変遅延回路１８か
ら出力される遅延されたダミークロック信号ｄーｃｌｋ
は、出力回路１１と同一の遅延特性を有するダミー出力
回路２０、出力負荷を模擬するダミー出力負荷２１、Ｅ
ＳＤ保護回路１３と同一の遅延特性を有するダミーＥＳ
Ｄ保護回路２２、入力回路１４と同一の遅延特性を有す
るダミー入力回路１９を介して、位相比較回路１６に入
力される。
【００２６】位相比較回路１６は、参照クロック信号ｃ
−ｃｌｋと、ダミー入力回路１９から供給されるクロッ
ク信号とを比較する。両クロック信号が同一の位相とな
るように、位相比較回路１６は、遅延制御回路１７を介
して可変遅延回路１８の遅延量を制御する。この制御に
よって、ダミー出力回路２０から出力されるクロック信
号が、外部クロック信号ＣＬＫと所定のタイミング関係
になるように調整される。
−ｃｌｋと、ダミー入力回路１９から供給されるクロッ
ク信号とを比較する。両クロック信号が同一の位相とな
るように、位相比較回路１６は、遅延制御回路１７を介
して可変遅延回路１８の遅延量を制御する。この制御に
よって、ダミー出力回路２０から出力されるクロック信
号が、外部クロック信号ＣＬＫと所定のタイミング関係
になるように調整される。
【００２７】ＥＳＤ保護回路１３、入力回路１４、可変
遅延回路１２、及び出力回路１１の総遅延量は、ダミー
ＥＳＤ保護回路２２、ダミー入力回路１９、可変遅延回
路１８、及びダミー出力回路２０の総遅延量と同一であ
るので、出力回路１１から装置外部に送出されるデータ
は、外部クロック信号ＣＬＫと所定のタイミング関係に
なるように制御されることになる。
遅延回路１２、及び出力回路１１の総遅延量は、ダミー
ＥＳＤ保護回路２２、ダミー入力回路１９、可変遅延回
路１８、及びダミー出力回路２０の総遅延量と同一であ
るので、出力回路１１から装置外部に送出されるデータ
は、外部クロック信号ＣＬＫと所定のタイミング関係に
なるように制御されることになる。
【００２８】このとき電源電圧の変動や温度変動等によ
り、ＥＳＤ保護回路１３、入力回路１４、可変遅延回路
１２、及び出力回路１１の特性が変化しても、ダミーＥ
ＳＤ保護回路２２、ダミー入力回路１９、可変遅延回路
１８、及びダミー出力回路２０の特性も同様に変化す
る。従って、出力回路１１から装置外部に出力されるデ
ータは、電源電圧変動や温度変動等に関わらず、常に外
部クロック信号ＣＬＫと所定のタイミング関係になるよ
うに制御される。
り、ＥＳＤ保護回路１３、入力回路１４、可変遅延回路
１２、及び出力回路１１の特性が変化しても、ダミーＥ
ＳＤ保護回路２２、ダミー入力回路１９、可変遅延回路
１８、及びダミー出力回路２０の特性も同様に変化す
る。従って、出力回路１１から装置外部に出力されるデ
ータは、電源電圧変動や温度変動等に関わらず、常に外
部クロック信号ＣＬＫと所定のタイミング関係になるよ
うに制御される。
【００２９】図１の本発明による半導体装置１０には、
制御回路２３が設けられている。制御回路２３は、イン
バータ３１及びＮＯＲ回路３２を含む。制御回路２３に
は、半導体装置１０からデータを読み出すためのリード
イネーブル信号が供給される。リードイネーブル信号が
ＬＯＷ（非活性）の時、ＮＯＲ回路３２は、インバータ
３１の出力に対するインバータとして動作する。従って
この場合には、内部クロック信号ｉ−ｃｌｋがそのま
ま、分周器１５に入力される。
制御回路２３が設けられている。制御回路２３は、イン
バータ３１及びＮＯＲ回路３２を含む。制御回路２３に
は、半導体装置１０からデータを読み出すためのリード
イネーブル信号が供給される。リードイネーブル信号が
ＬＯＷ（非活性）の時、ＮＯＲ回路３２は、インバータ
３１の出力に対するインバータとして動作する。従って
この場合には、内部クロック信号ｉ−ｃｌｋがそのま
ま、分周器１５に入力される。
【００３０】リードイネーブル信号がＨＩＧＨ（活性）
の時、ＮＯＲ回路３２の出力はＬＯＷ固定となる。従っ
てこの場合、分周器１５にはクロック信号は供給されな
い。即ち、半導体装置１０の出力回路１１からデータを
出力する際には、ＤＬＬ回路による位相調整は行われな
いことになる。図２は、データ出力時の位相比較動作停
止を説明するためのタイミング図である。図２は、内部
クロック信号ｉ−ｃｌｋ、リードイネーブル信号、及び
ＮＯＲ回路３２からの出力である図１のノードＮ３の信
号を示す。
の時、ＮＯＲ回路３２の出力はＬＯＷ固定となる。従っ
てこの場合、分周器１５にはクロック信号は供給されな
い。即ち、半導体装置１０の出力回路１１からデータを
出力する際には、ＤＬＬ回路による位相調整は行われな
いことになる。図２は、データ出力時の位相比較動作停
止を説明するためのタイミング図である。図２は、内部
クロック信号ｉ−ｃｌｋ、リードイネーブル信号、及び
ＮＯＲ回路３２からの出力である図１のノードＮ３の信
号を示す。
【００３１】図２に示されるように、データ出力が行わ
れるリードイネーブル信号がＨＩＧＨである間の期間
は、ノードＮ３の信号はＬＯＷ固定となり、クロックパ
ルスが分周器１５に供給されない。従ってデータ出力が
行われる期間中は、位相比較回路１６による位相比較動
作が中止される。このように本発明による半導体装置に
於いては、データ出力期間中はＤＬＬ回路での位相比較
動作及び位相調整動作を停止する制御回路を設けること
で、データ出力により電源電圧にノイズが生じても、Ｄ
ＬＬ回路が誤ったタイミングを設定することがない。従
って、電源ノイズに関わらず適切なタイミングでデータ
出力を行うことが可能になる。
れるリードイネーブル信号がＨＩＧＨである間の期間
は、ノードＮ３の信号はＬＯＷ固定となり、クロックパ
ルスが分周器１５に供給されない。従ってデータ出力が
行われる期間中は、位相比較回路１６による位相比較動
作が中止される。このように本発明による半導体装置に
於いては、データ出力期間中はＤＬＬ回路での位相比較
動作及び位相調整動作を停止する制御回路を設けること
で、データ出力により電源電圧にノイズが生じても、Ｄ
ＬＬ回路が誤ったタイミングを設定することがない。従
って、電源ノイズに関わらず適切なタイミングでデータ
出力を行うことが可能になる。
【００３２】なおダミー出力回路２０は、リードイネー
ブル信号がＬＯＷである期間（データ出力中でない期
間）に動作するため、電源電圧に若干のノイズがのるこ
とになる。しかしながらダミー出力回路２０は一つの半
導体装置に一つだけしか設けられていないため、電源ノ
イズは比較的小さく、位相調整に与える影響は無視する
ことが出来る。
ブル信号がＬＯＷである期間（データ出力中でない期
間）に動作するため、電源電圧に若干のノイズがのるこ
とになる。しかしながらダミー出力回路２０は一つの半
導体装置に一つだけしか設けられていないため、電源ノ
イズは比較的小さく、位相調整に与える影響は無視する
ことが出来る。
【００３３】図３は、可変遅延回路の回路構成を示す回
路図である。図３の可変遅延回路が、図１の可変遅延回
路１２及び１８として用いられる。図３の可変遅延回路
は、複数のインバータ１０１、複数のインバータ１０
２、複数のインバータ１０３、複数のＮＡＮＤ回路１０
４、及び複数のＮＡＮＤ回路１０５を含む。ある一つの
インバータ１０３と対応する一つのＮＡＮＤ回路１０５
とは、１段の遅延素子を構成し、複数のインバータ１０
３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列
を構成する。各ＮＡＮＤ回路１０４に供給される制御信
号ＴＣ１乃至ＴＣ８は、遅延制御回路１７から供給され
る制御信号であり、詳しくは後ほど説明する。制御信号
ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであ
り残りはＬＯＷである信号である。
路図である。図３の可変遅延回路が、図１の可変遅延回
路１２及び１８として用いられる。図３の可変遅延回路
は、複数のインバータ１０１、複数のインバータ１０
２、複数のインバータ１０３、複数のＮＡＮＤ回路１０
４、及び複数のＮＡＮＤ回路１０５を含む。ある一つの
インバータ１０３と対応する一つのＮＡＮＤ回路１０５
とは、１段の遅延素子を構成し、複数のインバータ１０
３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列
を構成する。各ＮＡＮＤ回路１０４に供給される制御信
号ＴＣ１乃至ＴＣ８は、遅延制御回路１７から供給され
る制御信号であり、詳しくは後ほど説明する。制御信号
ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであ
り残りはＬＯＷである信号である。
【００３４】入力として供給される入力信号ＳＩは、複
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
数のインバータ１０１を介して、複数のＮＡＮＤ回路１
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介
して、入力信号ＳＩは、複数のインバータ１０３と複数
のＮＡＮＤ回路１０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ１０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちでＨＩＧＨである信号の位置に応じて、入力信号
ＳＩが通過する遅延素子の段数が異なることになる。こ
の位置によって、入力信号ＳＩをどの程度遅延させるの
かを制御することが出来る。
【００３５】図４は、遅延制御回路１７の回路構成を示
す回路図である。この遅延制御回路１７によって、前述
の制御信号ＴＣ１乃至ＴＣ８を生成する。遅延制御回路
１７は、ＮＯＲ回路１２１−１乃至１２１−８、インバ
ータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−
１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃
至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１
２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６
−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７
−８を含む。リセット信号ＲがＬＯＷにされると、遅延
制御回路１７はリセットされる。即ち、リセット信号Ｒ
がＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３
−８の出力がＨＩＧＨになり、インバータ１２２−１乃
至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２
３−１乃至１２３−８とインバータ１２２−１乃至１２
２−８との各ペアは、互いの出力を互いの入力とするこ
とでラッチを形成する。従って、上記リセット信号Ｒで
設定された初期状態は、リセット信号ＲがＨＩＧＨに戻
っても保持される。
す回路図である。この遅延制御回路１７によって、前述
の制御信号ＴＣ１乃至ＴＣ８を生成する。遅延制御回路
１７は、ＮＯＲ回路１２１−１乃至１２１−８、インバ
ータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−
１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃
至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１
２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６
−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７
−８を含む。リセット信号ＲがＬＯＷにされると、遅延
制御回路１７はリセットされる。即ち、リセット信号Ｒ
がＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３
−８の出力がＨＩＧＨになり、インバータ１２２−１乃
至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２
３−１乃至１２３−８とインバータ１２２−１乃至１２
２−８との各ペアは、互いの出力を互いの入力とするこ
とでラッチを形成する。従って、上記リセット信号Ｒで
設定された初期状態は、リセット信号ＲがＨＩＧＨに戻
っても保持される。
【００３６】この初期状態では、図４に示されるよう
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに
変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２
がＨＩＧＨになる。
【００３７】次に信号線Ｂに信号φSOのＨＩＧＨパルス
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、
出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこ
の状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００３８】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、２つＨＩＧＨである隣接する出力を一つずつ右に
ずらしていくことが出来る。遅延量を小さくする必要が
ある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルス
を供給する。この場合の動作は、上述の動作と逆である
ので、詳細な説明は省略する。このようにして生成され
た制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給す
ることで、位相調整対象である信号の遅延量を自由に調
整することが出来る。
【００３９】信号線Ａ乃至Ｄに供給されるのは、信号φ
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図１の位相比較回路１６によ
って生成される。図５は、位相比較回路１６の回路構成
を示す回路図である。図５の位相比較回路１６は、エッ
ジタイミング比較回路１３０、バイナリカウンタ１６
０、及びパルス生成回路１８０を含む。
SE、φSO、φRE、及びφROである。これらの信号φSE、
φSO、φRE、及びφROは、図１の位相比較回路１６によ
って生成される。図５は、位相比較回路１６の回路構成
を示す回路図である。図５の位相比較回路１６は、エッ
ジタイミング比較回路１３０、バイナリカウンタ１６
０、及びパルス生成回路１８０を含む。
【００４０】エッジタイミング比較回路１３０は、ＮＡ
ＮＤ回路１３１乃至１４４、インバータ１４５乃至１４
８、及びＮＯＲ回路１４９を含む。バイナリカウンタ１
６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ
１６９乃至１７１を含む。パルス生成回路１８０は、Ｎ
ＡＮＤ回路１８１乃至１８６、複数のインバータ１８７
乃至１９２を含む。
ＮＤ回路１３１乃至１４４、インバータ１４５乃至１４
８、及びＮＯＲ回路１４９を含む。バイナリカウンタ１
６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ
１６９乃至１７１を含む。パルス生成回路１８０は、Ｎ
ＡＮＤ回路１８１乃至１８６、複数のインバータ１８７
乃至１９２を含む。
【００４１】エッジタイミング比較回路１３０は、入力
信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ｓ１及びＳ２の一方が参照クロック信号ｃ−ｃｌｋ
に対応し、もう一方がダミー入力回路５０９から供給さ
れるクロック信号ｔ−ｃｌｋに対応する。例えば入力信
号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮ
Ｄ回路１３１及び１３２からなるラッチの出力Ｌ１及び
Ｌ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡ
ＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及
びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の
何れの立ち上がりエッジが先であるかを判断する。入力
信号Ｓ１及びＳ２の一方が参照クロック信号ｃ−ｃｌｋ
に対応し、もう一方がダミー入力回路５０９から供給さ
れるクロック信号ｔ−ｃｌｋに対応する。例えば入力信
号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮ
Ｄ回路１３１及び１３２からなるラッチの出力Ｌ１及び
Ｌ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡ
ＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及
びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
【００４２】その後、両方の入力信号Ｓ１及びＳ２がＨ
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７乃至１４０からなるゲートを開き、ラッチ
出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
ＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷと
なり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧ
Ｈになる。このＮＯＲ回路１４９からの出力は、ＮＡＮ
Ｄ回路１３７乃至１４０からなるゲートを開き、ラッチ
出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至
１４４からなる２つのラッチに入力される。従って、Ｎ
ＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ
及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。また
ＮＡＮＤ回路１４３及び１４４からなるラッチの出力φ
ｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００４３】従って入力信号Ｓ１の立ち上がりエッジが
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
先行する場合には、パルス生成回路１８０のＮＡＮＤ回
路１８１が出力をＬＯＷに変化させることになる。逆に
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち
上がりエッジよりも十分に先行する場合には、ラッチ出
力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッ
チ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。
従って、パルス生成回路１８０のＮＡＮＤ回路１８２が
出力をＬＯＷに変化させることになる。
【００４４】入力信号Ｓ２の立ち上がりエッジが入力信
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４
８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１
３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬ
ＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及
びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及
びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生
成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力
をＨＩＧＨのまま変化させない。
【００４５】このように、入力信号Ｓ１及びＳ２の立ち
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図５の位
相比較回路１６は出力を生成しない構成となっている。
バイナリカウンタ１６０は、エッジタイミング比較回路
１３０のＮＡＮＤ回路１３６からの信号を１／２分周し
て、分周信号Ｄ１をインバータ１７１から出力すると共
に、この分周信号の反転信号Ｄ２をインバータ１７０か
ら出力する。ＮＡＮＤ回路１３６からの信号は、入力信
号Ｓ１及びＳ２と同一の周期の信号である。従ってバイ
ナリカウンタ１６０から出力される分周信号Ｄ１が、例
えば入力信号の偶数番目のサイクルでＨＩＧＨになると
すると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨ
になる。
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図５の位
相比較回路１６は出力を生成しない構成となっている。
バイナリカウンタ１６０は、エッジタイミング比較回路
１３０のＮＡＮＤ回路１３６からの信号を１／２分周し
て、分周信号Ｄ１をインバータ１７１から出力すると共
に、この分周信号の反転信号Ｄ２をインバータ１７０か
ら出力する。ＮＡＮＤ回路１３６からの信号は、入力信
号Ｓ１及びＳ２と同一の周期の信号である。従ってバイ
ナリカウンタ１６０から出力される分周信号Ｄ１が、例
えば入力信号の偶数番目のサイクルでＨＩＧＨになると
すると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨ
になる。
【００４６】パルス信号生成回路１８０に於いては、上
述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ
回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分
に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷ
になる。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回
路１８１の出力がインバータ１８７によって反転され
て、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に
供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１
が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２
が供給される。従ってこの場合には、パルス信号生成回
路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨ
パルスを出力することになる。
【００４７】入力信号Ｓ２が十分に先行する場合には、
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
ＮＡＮＤ回路１８２の出力がインバータ１８８によって
反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び
１８６に供給される。ＮＡＮＤ回路１８５には更に分周
信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周
信号Ｄ２が供給される。従ってこの場合、パルス信号生
成回路１８０は、信号φRO及びφREとして、交互にＨＩ
ＧＨパルスを出力することになる。
【００４８】これらの信号φSE、φSO、φRO、及びφRE
が、図４の遅延制御回路１７に供給される。従って、信
号Ｓ１及びＳ２のどちらの立ち上がりエッジが先行して
いるかに応じて、図４の遅延制御回路１７を介して、図
３の可変遅延回路の遅延量を制御することが出来る。図
６は、タイミング安定化回路としてＤＬＬ回路を用いた
本発明による半導体記憶装置の実施例を示す図である。
図６において、図１と同一の要素は同一の番号で参照さ
れ、その説明は省略される。
が、図４の遅延制御回路１７に供給される。従って、信
号Ｓ１及びＳ２のどちらの立ち上がりエッジが先行して
いるかに応じて、図４の遅延制御回路１７を介して、図
３の可変遅延回路の遅延量を制御することが出来る。図
６は、タイミング安定化回路としてＤＬＬ回路を用いた
本発明による半導体記憶装置の実施例を示す図である。
図６において、図１と同一の要素は同一の番号で参照さ
れ、その説明は省略される。
【００４９】図６の半導体記憶装置は、アドレスバッフ
ァ４１、ローデコーダ４２、コラムデコーダ４３、コア
回路４４、リードアンプ／ライトバッファ４５、入力回
路４６、コマンドデコーダ４７を含む。これらの回路は
通常のＤＲＡＭに搭載される回路であり、その回路構成
については省略する。コア回路４４は、データを記憶す
る縦横に配置されたメモリセル、指定されたローアドレ
スのメモリセルにアクセスするためのワード線、メモリ
セルからのデータを読み出すビット線、ビット線のデー
タを増幅するセンスアンプ、指定されたコラムアドレス
のセンスアンプに対してデータ読み出し／書き込みをす
るためのコラムゲート等を含む。
ァ４１、ローデコーダ４２、コラムデコーダ４３、コア
回路４４、リードアンプ／ライトバッファ４５、入力回
路４６、コマンドデコーダ４７を含む。これらの回路は
通常のＤＲＡＭに搭載される回路であり、その回路構成
については省略する。コア回路４４は、データを記憶す
る縦横に配置されたメモリセル、指定されたローアドレ
スのメモリセルにアクセスするためのワード線、メモリ
セルからのデータを読み出すビット線、ビット線のデー
タを増幅するセンスアンプ、指定されたコラムアドレス
のセンスアンプに対してデータ読み出し／書き込みをす
るためのコラムゲート等を含む。
【００５０】アドレス信号がアドレスバッファ４１に入
力され、ローアドレスはローデコーダ４２へ、コラムア
ドレスはコラムデコーダ４３へ供給される。ローデコー
ダ４２は、指定されたローアドレスのワード線が選択活
性化されて、このローアドレスのメモリセルに対してロ
ーアドレスアクセスが行われる。データ読み出しの場合
には、メモリセルから読み出されたデータは、ビット線
を介して、センスアンプに格納される。コラムデコーダ
４３は、指定されたコラムアドレスのセンスアンプに対
してコラムゲートを開くことで、センスアンプのデータ
をリードアンプ／ライトバッファ４５に読み出す。読み
出されたデータは、出力回路１１を介して、半導体記憶
装置外部に出力される。
力され、ローアドレスはローデコーダ４２へ、コラムア
ドレスはコラムデコーダ４３へ供給される。ローデコー
ダ４２は、指定されたローアドレスのワード線が選択活
性化されて、このローアドレスのメモリセルに対してロ
ーアドレスアクセスが行われる。データ読み出しの場合
には、メモリセルから読み出されたデータは、ビット線
を介して、センスアンプに格納される。コラムデコーダ
４３は、指定されたコラムアドレスのセンスアンプに対
してコラムゲートを開くことで、センスアンプのデータ
をリードアンプ／ライトバッファ４５に読み出す。読み
出されたデータは、出力回路１１を介して、半導体記憶
装置外部に出力される。
【００５１】データ書き込みの場合には、入出力端子に
入力されたデータは、入力４６を介して、リードアンプ
／ライトバッファ４５に供給される。このデータは、選
択されたコラムアドレスに対応するコラムゲート、セン
スアンプ、及びビット線を介して、選択されたローアド
レスに対応するメモリセルに格納される。コマンドデコ
ーダ４７は、コントロール信号として／ＲＡＳ（Row Ad
dress Strobe）、／ＣＡＳ（Column Address Strobe
）、／ＷＥ（Write Enable）、及び／ＣＳ（chip sele
ct ）が入力される。コマンドデコーダ４７は、これら
のコントロール信号をデコードして、デコード結果を示
す複数の信号を出力する。これらの信号は、半導体記憶
装置の関連する内部回路に供給され、半導体記憶装置の
動作を制御する。デコード結果を示すこれら複数の信号
の一つがリードイネーブル信号であり、この信号によっ
て、半導体記憶装置のデータ読み出し動作を実行すると
共に、制御回路２３の制御を行う。
入力されたデータは、入力４６を介して、リードアンプ
／ライトバッファ４５に供給される。このデータは、選
択されたコラムアドレスに対応するコラムゲート、セン
スアンプ、及びビット線を介して、選択されたローアド
レスに対応するメモリセルに格納される。コマンドデコ
ーダ４７は、コントロール信号として／ＲＡＳ（Row Ad
dress Strobe）、／ＣＡＳ（Column Address Strobe
）、／ＷＥ（Write Enable）、及び／ＣＳ（chip sele
ct ）が入力される。コマンドデコーダ４７は、これら
のコントロール信号をデコードして、デコード結果を示
す複数の信号を出力する。これらの信号は、半導体記憶
装置の関連する内部回路に供給され、半導体記憶装置の
動作を制御する。デコード結果を示すこれら複数の信号
の一つがリードイネーブル信号であり、この信号によっ
て、半導体記憶装置のデータ読み出し動作を実行すると
共に、制御回路２３の制御を行う。
【００５２】図１の場合と同様に、図６の半導体記憶装
置に於いては、データ出力期間中はＤＬＬ回路での位相
比較動作及び位相調整動作を停止する制御回路を設ける
ことで、データ出力により電源電圧にノイズが生じて
も、ＤＬＬ回路が誤ったタイミングを設定することがな
い。従って、電源ノイズに関わらず適切なタイミングで
データ出力を行うことが可能になる。
置に於いては、データ出力期間中はＤＬＬ回路での位相
比較動作及び位相調整動作を停止する制御回路を設ける
ことで、データ出力により電源電圧にノイズが生じて
も、ＤＬＬ回路が誤ったタイミングを設定することがな
い。従って、電源ノイズに関わらず適切なタイミングで
データ出力を行うことが可能になる。
【００５３】以上、本発明を実施例に基づいて説明した
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載の範囲内で、自由に変形・変更が可能
である。
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載の範囲内で、自由に変形・変更が可能
である。
【００５４】
【発明の効果】請求項１乃至８記載の発明による半導体
装置に於いては、データ出力期間中はタイミング安定化
回路でのタイミング調整動作を停止する制御回路を設け
ることで、データ出力により電源電圧にノイズが生じて
も、タイミング安定化回路が誤ったタイミングを設定す
ることがない。従って、電源ノイズに関わらず適切なタ
イミングでデータ出力を行うことが可能になる。
装置に於いては、データ出力期間中はタイミング安定化
回路でのタイミング調整動作を停止する制御回路を設け
ることで、データ出力により電源電圧にノイズが生じて
も、タイミング安定化回路が誤ったタイミングを設定す
ることがない。従って、電源ノイズに関わらず適切なタ
イミングでデータ出力を行うことが可能になる。
【００５５】従ってＤＲＡＭ等の半導体装置に於いて、
データ読み出しの際のアクセスタイムのばらつきを防ぐ
ことが出来る。
データ読み出しの際のアクセスタイムのばらつきを防ぐ
ことが出来る。
【図１】タイミング安定化回路としてＤＬＬ回路を用い
た本発明による半導体装置の実施例を示す図である。
た本発明による半導体装置の実施例を示す図である。
【図２】データ出力時の位相比較動作停止を説明するた
めのタイミング図である。
めのタイミング図である。
【図３】可変遅延回路の回路構成を示す回路図である。
【図４】遅延制御回路の回路構成を示す回路図である。
【図５】位相比較回路の回路構成を示す回路図である。
【図６】タイミング安定化回路としてＤＬＬ回路を用い
た本発明による半導体記憶装置の実施例を示す図であ
る。
た本発明による半導体記憶装置の実施例を示す図であ
る。
【図７】ＤＬＬ回路をタイミング安定化回路としてデー
タ出力に用いた構成例を示す図である。
タ出力に用いた構成例を示す図である。
【図８】データ出力時の電源ノイズによる問題を説明す
るためのタイミング図である。
るためのタイミング図である。
１０ 半導体装置 １１ 出力回路 １２ 可変遅延回路 １３ ＥＳＤ保護回路 １４ 入力回路 １５ 分周器 １６ 位相比較回路 １７ 遅延制御回路 １８ 可変遅延回路 １９ ダミー入力回路 ２０ ダミー出力回路 ２１ ダミー出力負荷 ２２ ダミーＥＳＤ保護回路 ２３ 制御回路
Claims (8)
- 【請求項１】外部から供給される外部クロック信号に基
づいてデータを外部に出力する出力タイミングを調整す
るタイミング安定化回路と、 該データの出力中は該タイミング安定化回路の出力タイ
ミング調整動作を停止させる制御回路を含むことを特徴
とする半導体装置。 - 【請求項２】前記外部クロック信号から生成した同期用
クロック信号に同期して前記データを外部に出力する出
力回路を更に含み、前記タイミング安定化回路は該同期
用クロック信号の位相を調整することを特徴とする請求
項１記載の半導体装置。 - 【請求項３】前記タイミング安定化回路は、ＤＬＬ回路
を含むことを特徴とする請求項２記載の半導体装置。 - 【請求項４】前記タイミング安定化回路は、 前記同期用クロック信号の位相を調整する第１の可変遅
延回路と、 該第１の可変遅延回路と同一の遅延量に設定される第２
の可変遅延回路を含み前記外部クロック信号と前記出力
タイミングとの間の位相関係を模擬する模擬回路と、 該模擬回路が模擬する該位相関係を判断する位相比較回
路と、 該位相比較回路の判断に基づいて該第１の可変遅延回路
及び該第２の可変遅延回路の遅延量を調整する遅延制御
回路を含むことを特徴とする請求項２記載の半導体装
置。 - 【請求項５】前記制御回路は、前記データの出力中でな
い期間は前記模擬回路及び前記位相比較回路に前記外部
クロック信号に基づいたクロック信号を供給することで
前記出力タイミング調整動作を実行させ、該データの出
力中の期間は該模擬回路及び該位相比較回路に対する該
外部クロック信号に基づいたクロック信号の供給を停止
することで該出力タイミング調整動作を停止させること
を特徴とする請求項４記載の半導体装置。 - 【請求項６】前記制御回路は、前記データを外部に出力
する動作を指令する信号に基づいて、前記データの出力
中であるか否かを判断することを特徴とする請求項５記
載の半導体装置。 - 【請求項７】前記データを外部に出力する動作を指令す
る信号は、外部からの信号入力に基づくことを特徴とす
る請求項６記載の半導体装置。 - 【請求項８】データを出力する出力回路と、 該データの出力タイミングを調整するタイミング安定化
回路と、 該出力回路が該データを出力している間は該出力タイミ
ングの調整を停止させる制御回路を含むことを特徴とす
る半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01438898A JP3789629B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体装置 |
| US09/109,897 US6351166B2 (en) | 1998-01-27 | 1998-07-02 | Semiconductor device with stable and appropriate data output timing |
| KR1019980027570A KR100297440B1 (ko) | 1998-01-27 | 1998-07-09 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01438898A JP3789629B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214986A true JPH11214986A (ja) | 1999-08-06 |
| JP3789629B2 JP3789629B2 (ja) | 2006-06-28 |
Family
ID=11859685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01438898A Expired - Fee Related JP3789629B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6351166B2 (ja) |
| JP (1) | JP3789629B2 (ja) |
| KR (1) | KR100297440B1 (ja) |
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| JP2005243169A (ja) * | 2004-02-27 | 2005-09-08 | Toppan Printing Co Ltd | Ｄｌｌ回路 |
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| JP2020167462A (ja) * | 2019-03-28 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 高電圧クロック生成回路 |
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| JP3488152B2 (ja) * | 1999-10-19 | 2004-01-19 | 日本電気株式会社 | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
| JP4480855B2 (ja) * | 2000-06-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
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| KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
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| JPH0681041B2 (ja) | 1985-04-03 | 1994-10-12 | 日本電気株式会社 | 集積回路装置 |
| JPH03518A (ja) | 1989-05-30 | 1991-01-07 | Nissan Motor Co Ltd | 車両用暖房装置 |
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