JP4044663B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくは半導体装置の試験を行うテストモードを備えた半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置においては、例えば１６個のデータ出力端子が設けられている場合、データ出力構成（出力インターフェース構成）を、４ビット出力構成、８ビット出力構成、及び１６ビット出力構成の何れかに自由に設定できるようになっている。この設定は、通常製品出荷時にヒューズ結線を操作することで行われる。
【０００３】
例えば４ビット出力構成の場合には、特定の４個のデータ出力端子からのみデータが出力され、残りの１２個のデータ出力端子からはデータが出力されない。即ち１つのコラムアドレスアクセスに対して、４ビットのデータが得られる。８ビット出力構成の場合には、特定の８個のデータ出力端子からのみデータが出力され、残りの８個のデータ出力端子からはデータが出力されない。即ち１つのコラムアドレスアクセスに対して、８ビットのデータが得られる。１６ビット出力構成の場合には、１６個のデータ出力端子全てが、データ出力用として使用される。即ち１つのコラムアドレスアクセスに対して、１６ビットのデータが得られる。
【０００４】
半導体記憶装置の記憶容量が６４Ｍビットの場合を考えると、４ビット出力構成の場合には、連続してアクセスできるコラム方向の数は１６Ｍであり、一つのデータ出力端子からは、連続して１６Ｍビットのデータを出力することが出来る。また例えば１６ビット出力構成の場合には、連続してアクセスできるコラム方向の数は４Ｍであり、一つのデータ出力端子からは、連続して４Ｍビットのデータを出力することが出来る。
【０００５】
図８は、上記のような出力構成を実現する従来のデータバススイッチの構成を示す図である。図８は、説明の都合上、データ端子ＤＱ０からＤＱ３までの４個のデータ端子に対するデータバススイッチを示す。
図８において、データバッファ６００がデータを出力する４つのデータ端子ＤＱ０乃至ＤＱ３が設けられる。データ端子ＤＱ０乃至ＤＱ３から出力されるデータの各々に対して、データバススイッチ５００−０乃至５００−３が設けられる。即ち例えばデータバススイッチ５００−１から供給されるデータは、データバッファ６００を介して、データ端子ＤＱ１から出力される。
【０００６】
データバススイッチ５００−０は、インバータ５０１乃至５０４、データ転送ゲート５０５乃至５０７、及びＮＯＲ回路５０８を含む。データバススイッチ５００−１は、インバータ５１１乃至５１３、データ転送ゲート５１４、及びＮＯＲ回路５１５を含む。データバススイッチ５００−２は、インバータ５２１乃至５２５、及びデータ転送ゲート５２６乃至５３０を含む。データバススイッチ５００−３は、インバータ５３１乃至５３３、データ転送ゲート５３４、及びＮＯＲ回路５３５を含む。各データ転送ゲートは、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。
【０００７】
図８の構成において、１６ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３の全てがデータ出力用に使用される（即ちＤＱ０乃至ＤＱ３と同様の構成が、ＤＱ４乃至ＤＱ７、ＤＱ８乃至ＤＱ１１、及びＤＱ１２乃至ＤＱ１５の各々に対して設けられている）。この場合、データ端子ＤＱ０乃至ＤＱ３からは、データｄａｔ００、ｄａｔ１１、ｄａｔ２２、及びｄａｔ３３が出力される。
【０００８】
８ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ０及びＤＱ２のみがデータ出力に使用され、データ端子ＤＱ０及びＤＱ２からデータｄａｔ００及びｄａｔ２２が出力される。
また４ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ２のみがデータ出力に使用され、データ端子ＤＱ２からデータｄａｔ２０が出力される。
【０００９】
ここでデータｄａｔｍｎは、データ端子ＤＱｍに対して選択された、メモリセルから供給されるパラレルデータのｎ番目のビットを示す。このデータ選択は、データバススイッチ回路に供給されるコラムアドレスをデーコードした信号ｇａｔｅｍｎによって行われる。信号ｇａｔｅｍｎがＨＩＧＨのときに、対応するデータ転送ゲートが開かれ、対応するデータがデータバスＤＢ及びデータバッファ６００を介して対応するデータ端子ＤＱｍに出力される。
【００１０】
出力構成の選択には、選択信号ｄｘ４ｚ及びｄｘ１６ｚが用いられる。選択信号ｄｘ４ｚがＨＩＧＨのときには４ビット出力構成が選択され、選択信号ｄｘ１６ｚがＨＩＧＨのときには１６ビット出力構成が選択される。それ以外の場合には８ビット出力構成が選択される。
以上のようにして、データ端子ＤＱ０乃至ＤＱ３（実際にはＤＱ０乃至ＤＱ１５）からデータが出力される。
【００１１】
【発明が解決しようとする課題】
一般に半導体装置においては、動作に関して試験を行うテストモードが設けられ、テスト結果をデータ端子ＤＱから出力することが行われる。
上述のようにデータ出力構成は、１６ビット構成、８ビット構成、或いは４ビット構成の何れかに選択して固定されるので、テスト結果を出力するデータ端子としては、４ビット構成時に使用される４個のデータ端子を用いる必要がある。仮に、図８の構成でテスト結果を出力するデータ端子をＤＱ０にしてしまうと、１６ビット構成及び８ビット構成ではテスト結果を外部に出力できるが、４ビット構成に固定してしまった場合にはテスト結果を外部からアクセスできない。 従って図８に示されるように、テスト結果ＴＳＲＳＴは、データバススイッチ５００−２を介して、データ端子ＤＱ２から出力されるように構成される。
【００１２】
テストモード時には、テストモード指示信号ｔｅｓｔｚがＨＩＧＨになる。これによってテスト時には不要なデータ端子ＤＱ０、ＤＱ１、及びＤＱ３へのデータ出力を停止すると共に、データ端子ＤＱ２へ通常は出力されるデータを停止して、代わりにテスト結果ＴＳＲＳＴをデータ端子ＤＱ２へ出力させる。不要なデータ出力を停止することで、電流消費量を抑えることが可能である。
【００１３】
このような構成で、通常は問題なくテストを実施して、適切なテスト結果を得ることが出来る。しかしながら、テスト結果が、半導体装置で消費する電流変動に応じた電源ノイズに影響を受けるような場合には、上述の構成では問題が生じることになる。例えば１６ビット出力構成を選択して固定した場合には、通常の動作時に、常に１６ビット分のデータに対してデータバスＤＢが動作することになる。この場合の電流消費量は、４ビット出力構成の場合の電流消費量とは大きく異なる。図８のような構成では、テスト動作時には４ビット分のデータしか出力されない為に、データバスＤＢは４ビット分のデータに対してしか動作しない。従ってテスト動作時には、１６ビット出力構成における電流消費条件を試験できないことになる。
【００１４】
特に同期信号のタイミングを調整する為のＤＬＬ（Delay locked loop ）回路等は、電流消費の変動による電源変動に敏感である為、図８のような構成ではＤＬＬ回路等の試験を適切に実施できないことになる。
従って本発明は、テスト結果を出力するデータバス以外のデータバスが動作する電流消費条件の下でも、動作テストを実行可能な半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１の発明においては、通常動作モードで複数のデータ端子を使用してデータを出力し、テスト動作モードで該複数のデータ端子のうちの少なくとも一つのデータ端子からテスト結果を出力する半導体装置は、該複数のデータ端子に対応して該データを伝送する複数のデータバス線と、該テスト動作モードの第１の状態においては該少なくとも一つのデータ端子に対応するデータバス線のみを駆動状態にし、該テスト動作モードの第２の状態においては該複数のデータ端子に対応する該複数のデータバス線全てを駆動状態にするデータバススイッチを含み、前記テスト動作モードの第２の状態においては、前記少なくとも一つのデータ端子からは前記テスト結果が出力され、該少なくとも一つのデータ端子を除く前記複数のデータバス線からは前記データが出力されることを特徴とする。
【００１６】
上記発明においては、通常動作モードで所定数のデータ端子からデータを出力する構成において、テスト動作モードの第２の状態においては、テスト結果を出力するデータバス線だけでなく、この所定数のデータ端子に対応する全てのデータバス線を駆動することが出来る。従って、通常動作モードでの電流消費に応じた電源変動の条件下で、半導体装置に対する試験を実施することが可能になり、適切な試験結果を得ることが出来る。また通常動作モードでデータが出力されるのと同一の条件下で、テスト動作モードにおける試験を実施することが出来る。
【００１７】
請求項２の発明においては、請求項１記載の半導体装置において、出力インターフェース構成を設定可能であり、前記データの出力に使用される前記複数のデータ端子の数は、設定された出力インターフェース構成に応じて異なることを特徴とする。
上記発明においては、出力インターフェース構成を例えば１６ビット構成、８ビット構成、或いは４ビット構成等に設定可能であり、データ出力に使用されるデータ端子数は、それぞれ１６個、８個、或いは４個に設定される。テスト結果は４ビット構成で使用されるデータ端子から出力されるが、１６ビット構成に設定した場合のテスト動作モードの第２の状態においては、１６ビット分のデータバス線を駆動することが出来る。
【００１９】
請求項３の発明においては、請求項１記載の半導体装置において、メモリセル回路を更に含み、前記複数のデータ端子から出力される前記データは該メモリセル回路に記憶されたデータであることを特徴とする。上記発明においては、半導体記憶装置において、テスト動作モードの第２の状態において、メモリセルからのデータをデータバス線を介して出力することで、通常動作モードでのデータ読み出し動作時と同様の条件下で試験を行うことが出来る。
【００２０】
請求項４の発明においては、請求項１記載の半導体装置において、同期信号のタイミング安定化を図るタイミング安定化回路を更に含み、該テスト結果は該タイミング安定化回路を試験した結果であることを特徴とする。上記発明においては、電源変動に敏感に反応するタイミング安定化回路が設けられている場合に、タイミング安定化回路の試験を通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２１】
請求項５及び６の発明においては、前記タイミング安定化回路は前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする。上記発明においては、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２２】
請求項７の発明においては、半導体装置は同期信号のタイミング安定化を図る複数のタイミング安定化回路を含み、該複数のタイミング安定化回路の各々は前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする。
【００２３】
上記発明においては、複数のタイミング安定化回路が設けられている場合であっても、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２４】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて説明する。
図１は、本発明によるデータバススイッチの構成を示す図である。図１は、データ端子ＤＱ０乃至ＤＱ３の４個のデータ端子に対するデータバススイッチを示す。
【００２５】
説明の都合上、データ端子の数は４として示されるが任意の数で良い。実際には例えば、１６個の出力端子ＤＱ０乃至ＤＱ１５が設けられている場合には、図１のＤＱ０乃至ＤＱ３に対するデータバススイッチと同様の構成が、ＤＱ４乃至ＤＱ７、ＤＱ８乃至ＤＱ１１、及びＤＱ１２乃至ＤＱ１５の各々に対して設けられる。なお図１において図８と同一の構成要素は同一の符号で参照される。
【００２６】
図１において、データバススイッチ１０−０は、ＮＭＯＳトランジスタ１１、インバータ５０１乃至５０４、データ転送ゲート５０５乃至５０７、及びＮＯＲ回路５０８を含む。データバススイッチ１０−１は、ＮＭＯＳトランジスタ１２、インバータ５１１乃至５１３、データ転送ゲート５１４、及びＮＯＲ回路５１５を含む。データバススイッチ１０−２は、インバータ５２１乃至５２５、及びデータ転送ゲート５２６乃至５３０を含む。データバススイッチ１０−３は、ＮＭＯＳトランジスタ１３、インバータ５３１乃至５３３、データ転送ゲート５３４、及びＮＯＲ回路５３５を含む。各データ転送ゲートは、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。
【００２７】
図１の構成において、１６ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３の全てがデータ出力用に使用される。この場合、データ端子ＤＱ０乃至ＤＱ３からは、データｄａｔ００、ｄａｔ１１、ｄａｔ２２、及びｄａｔ３３が出力される。８ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ０及びＤＱ２のみがデータ出力に使用され、データ端子ＤＱ０及びＤＱ２からデータｄａｔ００及びｄａｔ２２が出力される。また４ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ２のみがデータ出力に使用され、データ端子ＤＱ２からデータｄａｔ２０が出力される。
【００２８】
ここでデータｄａｔｍｎは、データ端子ＤＱｍに対して選択された、例えばメモリセル等から供給されるパラレルデータのｎ番目のビットを示す。このデータ選択は、データバススイッチ回路に供給されるコラムアドレスをデーコードした信号ｇａｔｅｍｎによって行われる。信号ｇａｔｅｍｎがＨＩＧＨのときに、対応するデータ転送ゲートが開かれ、対応するデータがデータバスＤＢ及びデータバッファ６００を介して対応するデータ端子ＤＱｍに出力される。
【００２９】
出力構成の選択には、選択信号ｄｘ４ｚ及びｄｘ１６ｚが用いられる。選択信号ｄｘ４ｚがＨＩＧＨのときには４ビット出力構成が選択され、選択信号ｄｘ１６ｚがＨＩＧＨのときには１６ビット出力構成が選択される。それ以外の場合（ｄｘ４ｚ及びｄｘ１６ｚがＬＯＷの場合）には、８ビット出力構成が選択される。
【００３０】
以上のようにして、データ端子ＤＱ０乃至ＤＱ３（１６個のデータ端子の場合にはＤＱ０乃至ＤＱ１５）からデータが出力される。
テストモード動作時には、テストモード指示信号ｔｅｓｔｚがＨＩＧＨになり、データ転送ゲート５０７、５１４、及び５３４を閉じて、テスト時に不要なデータ端子ＤＱ０、ＤＱ１、及びＤＱ３へのデータ出力を停止する。更にデータ転送ゲート５３０を閉じて、データ端子ＤＱ２へ通常は出力されるデータを停止して、代わりにテスト結果ＴＳＲＳＴをデータ端子ＤＱ２へ出力させる。
【００３１】
本発明においては、データバススイッチに、更にバス駆動テストモード指示信号ｔｅｓｔ２ｚが供給される。バス駆動テストモード指示信号ｔｅｓｔ２ｚは、テスト結果ＴＳＲＳＴを出力するデータバスＤＢ以外のデータバスＤＢも駆動して動作試験を実行するときに、ＨＩＧＨになる信号である。
バス駆動テストモード指示信号ｔｅｓｔ２ｚがＨＩＧＨになると、データバススイッチ１０−０のＮＭＯＳトランジスタ１１、データバススイッチ１０−１のＮＭＯＳトランジスタ１２、及びデータバススイッチ１０−３のＮＭＯＳトランジスタ１３が導通される。これによってテストモード指示信号ｔｅｓｔｚがＬＯＷに接続され、データバススイッチ１０−０、１０−１、及び１０−３においてテストモード指示信号ｔｅｓｔｚを無効にすることが出来る。
【００３２】
従って本発明においては、テストモード指示信号ｔｅｓｔｚをＨＩＧＨにすることによって従来通りのテストを実行することが出来ると共に、テストモード指示信号ｔｅｓｔｚとバス駆動テストモード指示信号ｔｅｓｔ２ｚとを同時にＨＩＧＨにすることによって、テスト結果ＴＳＲＳＴを出力するデータバスＤＢ以外のデータバスＤＢも駆動した条件下で動作試験を実施することが出来る。
【００３３】
これによって、消費電流の変動に応じた電源ノイズにテスト結果ＴＳＲＳＴが影響を受けるような場合であっても、出力構成に対応した数のデータバスＤＢを駆動して、通常の電流消費条件と同一の条件下で試験を実施することで、適切なテスト結果ＴＳＲＳＴを得ることが出来る。例えば１６ビット出力構成が選択固定されているのであれば、１６ビット分のデータバスＤＢを駆動しながら試験を行うことが出来る。また８ビット出力構成が選択固定されているのであれば、８ビット分のデータバスＤＢを駆動しながら試験を行うことが出来る。特に同期信号のタイミングを調整する為のＤＬＬ（Delay locked loop ）回路等は、電流消費の変動による電源変動に敏感である為、本発明のデータバススイッチ構成を用いることで、適切なＤＬＬ回路等の試験を実施することが可能である。
【００３４】
図２は、本発明のデータバススイッチを適用した半導体記憶装置の構成例を示す図である。
図２の半導体記憶装置は、クロックバッファ２０、アドレスバッファ２１、コマンドバッファ・デコーダ２２、コントロールシグナルラッチ２３、モードレジスタ２４、ワードデコーダ２５、コラムデコーダ２６、テストモードエントリー信号発生回路２７、メモリコア回路２８、データバススイッチ１０、及びデータバッファ６００を含む。
【００３５】
クロックバッファ２０は、クロック信号ＣＬＫを受け取り、入出力同期信号としてコマンドバッファ・デコーダ２２、アドレスバッファ２１、及びデータバッファ６００に供給する。また更にクロックバッファ２０は、動作制御のための同期信号を内部回路に供給する。
コマンドバッファ・デコーダ２２は、／ＣＳ（chip select ）、／ＲＡＳ（row address strobe）、／ＣＡＳ（column address strobe ）、／ＷＥ（write enable）等のコマンド信号を受け取り、これらのコマンド信号をデコードする。コマンドバッファ・デコーダ２２は、コマンド信号のデコード結果を、コントロールシグナルラッチ２３及びモードレジスタ２４に供給する。コントロールシグナルラッチ２３は、コマンドバッファ・デコーダ２２からのデコード結果をラッチして、このラッチされた内容に基づいてメモリコア回路２８を制御する。
【００３６】
アドレスバッファ２１は、アドレス信号を受け取り、モードレジスタ２４、ワードデコーダ２５、及びコラムデコーダ２６にアドレスデータを供給する。
モードレジスタ２４は、一般にＣＡＳレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコマンド信号でなされ、書き込み内容はアドレスデータで指定される。
【００３７】
ワードデコーダ１２２は、供給されたローアドレスで指定されるメモリセルのデータをローアクセスする。ローアクセスされたデータは、メモリコア回路２８内部のセンスアンプに読み出される。コラムデコーダ２６は、供給されたコラムアドレスで指定されるセンスアンプのデータを、データバススイッチ１０を介してデータバッファ６００に供給する。データバッファ６００は、供給されたデータを外部に出力する。
【００３８】
テストモードエントリー信号発生回路２７は、コマンドバッファ・デコーダ２２からのデコード結果等に基づいて、テスト動作モードであるか通常動作モードであるかを判定する。テストモードエントリー信号発生回路２７は、テスト動作モードであると判定するときに、テストモード指示信号ｔｅｓｔｚをＨＩＧＨにする。また通常動作モード時と同数のデータバスを駆動してテストする場合には、バス駆動テストモード指示信号ｔｅｓｔ２ｚを、テストモード指示信号ｔｅｓｔｚと同時にＨＩＧＨにする。
【００３９】
バス駆動テストモード指示信号ｔｅｓｔ２ｚは、テスト動作モード時に、例えばコマンド信号としてＲｅａｄコマンドを入力することで発生させることが出来る。即ち、Ｒｅａｄコマンド入力に応じてコマンドバッファ・デコーダ２２がデコード結果を供給することで、テストモードエントリー信号発生回路２７が、バス駆動テストモード指示信号ｔｅｓｔ２ｚを生成するようにすれば良い。
【００４０】
代替的に、データバス駆動するか否か等のテスト内容の指定は、アドレスバッファ２１からアドレスデータをテストモードエントリー信号発生回路２７に供給し、アドレスデータをデコードすることで行っても良い。テスト動作モード及びテスト内容を指定するデコーダの構成は、従来技術でも用いられる通常の技術範囲内であるので、詳細な説明は省略する。
【００４１】
データバススイッチ１０は、図１のデータバススイッチ１０−０乃至１０−３を含む。図２の半導体記憶装置に例えば１６個のデータ出力端子が設けられている場合には、データバススイッチ１０は、データバススイッチ１０−０乃至１０−１５を含むことになる。
データバススイッチ１０は、テストモードエントリー信号発生回路２７からテストモード指示信号ｔｅｓｔｚとバス駆動テストモード指示信号ｔｅｓｔ２ｚとを受け取り、図１を参照して説明した動作を行う。なおデータバススイッチ１０はデコーダ部分１０ａを含み、コラムデコーダ２６からコラムアドレスを受け取りデコードする。コラムアドレスをデコードすることで、前述の信号ｇａｔｅｍｎが生成される。デコーダ部分１０ａの構成は、通常のデコーダの回路構成である。
【００４２】
図３は、タイミング安定化回路として、ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
図３の回路は、入力回路５１、可変遅延回路５２、出力回路５３、位相比較器５４、遅延制御回路５５、ダミー可変遅延回路５６、ダミー出力回路５７、及びダミー入力回路５８を含む。入力回路５１が図２のクロックバッファ２０に相当し、出力回路５３が図２のデータバッファ６００に相当する。
【００４３】
入力回路５１に入力されたクロック信号ＣＬＫは、参照基準電圧と比較されて、クロック信号ｉ−ｃｌｋとして入力回路５１から出力される。クロック信号ｉ−ｃｌｋは、可変遅延回路５２によって適当な遅延量だけ遅延されて、出力回路５３に入力される。出力回路５３においては、供給された内部クロック信号を同期信号として用いて、出力すべきデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、出力回路５３から、半導体装置の外部にデータＤＱとして供給される。
【００４４】
クロック信号ＣＬＫ入力から出力回路５３までの経路には、回路固有の遅延が発生するため、出力回路５３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。この出力回路５３から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器５４、遅延制御回路５５、及びダミー可変遅延回路５６からなるＤＬＬ回路が用いられる。
【００４５】
クロック信号ｉ−ｃｌｋはまた更に、ダミー可変遅延回路５６に供給される。ダミー可変遅延回路５６は、可変遅延回路５２と同一の遅延量だけ、クロック信号ｉ−ｃｌｋを遅延するように制御される。ダミー可変遅延回路５６から出力される遅延されたクロック信号は、出力回路５３を模擬するダミー出力回路５７に供給される。ダミー出力回路５７から出力されるクロック信号は、入力回路５１と同一の遅延特性を有するダミー入力回路５８を介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして、位相比較器５４に入力される。
【００４６】
位相比較器５４は、クロック信号ｉ−ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器５４は、遅延制御回路５５を介してダミー可変遅延回路５６の遅延量を制御する。これによって、ダミー出力回路５７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００４７】
可変遅延回路５２及び出力回路５３の総遅延量は、ダミー可変遅延回路５６及びダミー出力回路５７の総遅延量と同一である。従って、ダミー出力回路５７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、出力回路５３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【００４８】
このとき電源電圧の変動や温度変動等により、入力回路５１、可変遅延回路５２、及び出力回路５３の特性が変化しても、ダミー入力回路５８、ダミー可変遅延回路５６、及びダミー出力回路５７の特性も同様に変化する。従って、出力回路５３から外部に出力されるデータＤＱは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００４９】
図４は、上述の可変遅延回路の回路構成を示す回路図である。図４の可変遅延回路５２及びダミー可変遅延回路５６は、図４に示すように同一の回路構成を有する。
図４の可変遅延回路は、複数のインバータ１０１、複数のインバータ１０２、複数のインバータ１０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ回路１０５を含む。ある一つのインバータ１０３と対応する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を構成し、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、遅延制御回路５５から供給される制御信号であり、詳しくは後ほど説明する。制御信号ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯＷである信号である。
【００５０】
入力として供給される入力信号ＳＩは、複数のインバータ１０１を介して、複数のＮＡＮＤ回路１０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介して、入力信号ＳＩは、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで構成される遅延素子列に入力される。入力信号ＳＩは、遅延素子列を伝播して、更に複数のインバータ１０２を通過した後に、出力信号ＳＯとして出力される。従って、制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号の位置に応じて、入力信号ＳＩが通過する遅延素子の段数が異なることになる。この位置によって、入力信号ＳＩをどの程度遅延させるのかを制御することが出来る。
【００５１】
図５は、遅延制御回路５５の回路構成を示す回路図である。この遅延制御回路５５が、前述の制御信号ＴＣ１乃至ＴＣ８を生成する。
遅延制御回路は、ＮＯＲ回路１２１−１乃至１２１−８、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７−８を含む。リセット信号ＲがＬＯＷにされると、遅延制御回路はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００５２】
この初期状態では、図５に示されるように、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−１がオンになる。このときＮＭＯＳトランジスタ１２６−１がオンであるので、ＮＡＮＤ回路１２３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−１とインバータ１２２−１からなるラッチに保持される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２がＨＩＧＨになる。
【００５３】
次に信号線Ｂに信号φSOのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−２がオンになる。このときＮＭＯＳトランジスタ１２６−２がオンになっているので、ＮＡＮＤ回路１２３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２とインバータ１２２−２からなるラッチに保持される。またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００５４】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力ＴＣ１乃至ＴＣ８のうちで、２つＨＩＧＨである隣接する出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。このようにして生成された制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給することで、位相調整対象である信号の遅延量を自由に調整することが出来る。
【００５５】
信号線Ａ乃至Ｄに供給されるのは、信号φSE、φSO、φRE、及びφROである。これらの信号φSE、φSO、φRE、及びφROは、図３の位相比較器５４によって生成される。
図６は、位相比較器５４の回路構成を示す回路図である。
図６の位相比較器は、エッジタイミング比較回路１３０、バイナリカウンタ１６０、及びパルス生成回路１８０を含む。
【００５６】
エッジタイミング比較回路１３０は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５乃至１４８、ＮＯＲ回路１４９、及びＡＮＤ回路１５０を含む。バイナリカウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ１６９乃至１７１を含む。パルス生成回路１８０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバータ１８７乃至１９２を含む。
【００５７】
エッジタイミング比較回路１３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。入力信号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｉ−ｃｌｋに対応し、もう一方がクロック信号ｉ−ｃｌｋに対応する。
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路１３１及び１３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
【００５８】
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷとなり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路１４９からの出力は、ＮＡＮＤ回路１３７乃至１４０からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至１４４からなる２つのラッチに入力される。従って、ＮＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路１４３及び１４４からなるラッチの出力φｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００５９】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路１８０のＮＡＮＤ回路１８１が出力をＬＯＷに変化させることになる。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８２が出力をＬＯＷに変化させることになる。
【００６０】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力をＨＩＧＨのまま変化させない。
【００６１】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図６の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ１６０は、エッジタイミング比較回路１３０のＮＡＮＤ回路１３６からの信号を１／２分周して、分周信号Ｄ１をインバータ１７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ１７０から出力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ１６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００６２】
パルス信号生成回路１８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路１８１の出力がインバータ１８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨパルスを出力することになる。
【００６３】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路１８２の出力がインバータ１８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び１８６に供給される。ＮＡＮＤ回路１８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路１８０は、信号φRO及びφREとして、交互にＨＩＧＨパルスを出力することになる。
【００６４】
これらの信号φSE、φSO、φRO、及びφREが、図５の遅延制御回路５５に供給される。従って、信号Ｓ１及びＳ２のどちらの立ち上がりエッジが先行しているかに応じて、図５の遅延制御回路５５を介して、図４の可変遅延回路の遅延量を制御することが出来る。
上述のＤＬＬ回路は、電源変動等が存在しても確実に出力データの同期を確立する為に使用される。即ち電源変動等に適応的に応答して、出力回路５３（データバッファ６００）のタイミングを調整する。従ってこのＤＬＬ回路の試験を行う場合には、通常の動作時に予想される電源変動が存在する条件下での試験が必要になる。前述のように本発明によるデータバススイッチ１０は、通常動作モードでの電流消費条件を、テスト動作モードで実現するものである。
【００６５】
ＤＬＬ回路の試験としては、例えば、試験時に入力したクロック信号に対して、ＤＬＬ回路がロックオンするまでに何クロック必要としたか等を調べる。この目的の為にＤＬＬ回路には、ロックオンした（タイミングが安定化した）際に、ロックオン信号を出力する機能が設けられる。
図６のエッジタイミング比較回路１３０のＡＮＤ回路１５０が、ロックオン信号ＪＳＴを出力する機能を果たす。ＡＮＤ回路１５０は、信号φｃ及びφｄを入力として受け取る。前述のように信号φｃ及びφｄが共にＨＩＧＨになるのは、位相比較対象である信号同士がタイミングが合っていると判断される場合である。従ってロックオン信号ＪＳＴは、ＤＬＬ回路がロックオンした場合にＨＩＧＨとなり、これによってロックオンしたことを通知することが出来る。
【００６６】
ＤＬＬ回路を試験する際には、例えばこのロックオン信号ＪＳＴが、図１のテスト結果ＴＳＲＳＴとして用いられる。これによってＤＬＬ回路がロックオンしたか否か、更には何時ロックオンしたか等を、半導体装置の外部で判断することが出来る。しかも本発明のデータバススイッチを用いることで、通常動作モードと同じバス駆動条件下、即ち通常動作モードと同じ電流消費条件下で、適切なテスト結果を得ることが出来る。
【００６７】
異なったタイミングに対するタイミング安定化の為に、複数のＤＬＬ回路が一つの半導体装置内で用いられる場合がある。
図７は、複数のＤＬＬ回路が存在する場合に、全てのＤＬＬ回路がロックオンしたことを示すロックオン信号ＪＳＴ−Ａを生成する構成を示す図である。
図７に示されるように、ＡＮＤ回路２００は、複数のＤＬＬ回路２１０−１乃至２１０−ｎからのロックオン信号ＪＳＴを受け取って、全てのロックオン信号ＪＳＴのＡＮＤをとる。ＡＮＤ回路２００の出力がロックオン信号ＪＳＴ−Ａであり、全てのＤＬＬ回路２１０−１乃至２１０−ｎがロックオンしたときに、このロックオン信号ＪＳＴ−ＡはＨＩＧＨになる。
【００６８】
前述の場合と同様に、ロックオン信号ＪＳＴ−Ａをテスト動作モードでのテスト結果ＴＳＲＳＴとして出力することで、全てのＤＬＬ回路がロックオンしたか否か、更には何時ロックオンしたのか等を外部から判断することが出来る。しかも本発明のデータバススイッチを用いることで、通常動作モードと同じバス駆動条件下、即ち通常動作モードと同じ電流消費条件下で、適切なテスト結果を得ることが出来る。
【００６９】
以上、本発明は実施例に基づいて説明されたが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【００７０】
【発明の効果】
請求項１の発明においては、通常動作モードで所定数のデータ端子からデータを出力する構成において、テスト動作モードの第２の状態においては、テスト結果を出力するデータバス線だけでなく、この所定数のデータ端子に対応する全てのデータバス線を駆動することが出来る。従って、通常動作モードでの電流消費に応じた電源変動の条件下で、半導体装置に対する試験を実施することが可能になり、適切な試験結果を得ることが出来る。また通常動作モードでデータが出力されるのと同一の条件下で、テスト動作モードにおける試験を実施することが出来る。
【００７１】
請求項２の発明においては、出力インターフェース構成を例えば１６ビット構成、８ビット構成、或いは４ビット構成等に設定可能であり、データ出力に使用されるデータ端子数は、それぞれ１６個、８個、或いは４個に設定される。テスト結果は４ビット構成で使用されるデータ端子から出力されるが、１６ビット構成に設定した場合のテスト動作モードの第２の状態においては、１６ビット分のデータバス線を駆動することが出来る。
【００７２】
請求項３の発明においては、半導体記憶装置において、テスト動作モードの第２の状態において、メモリセルからのデータをデータバス線を介して出力することで、通常動作モードでのデータ読み出し動作時と同様の条件下で試験を行うことが出来る。
【００７３】
請求項４の発明においては、電源変動に敏感に反応するタイミング安定化回路が設けられている場合に、タイミング安定化回路の試験を通常動作モードと同様の電源電圧の条件下で実行することが出来る。請求項５及び６の発明においては、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で、適切に実行することが出来る。
【００７４】
請求項７の発明においては、複数のタイミング安定化回路が設けられている場合であっても、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【図面の簡単な説明】
【図１】本発明によるデータバススイッチの構成を示す図である。
【図２】本発明のデータバススイッチを適用した半導体記憶装置の構成例を示す図である。
【図３】ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
【図４】可変遅延回路の回路構成を示す回路図である。
【図５】遅延制御回路の回路構成を示す回路図である。
【図６】位相比較器の回路構成を示す回路図である。
【図７】複数のＤＬＬ回路が存在する場合に、全てのＤＬＬ回路がロックオンしたことを示すロックオン信号を生成する構成を示す図である。
【図８】従来のデータバススイッチの構成を示す図である。
【符号の説明】
１０−０、１０−１、１０−２、１０−３ データバススイッチ
１０ データバススイッチ
２０ クロックバッファ
２１ アドレスバッファ
２２ コマンドバッファ・デコーダ
２３ コントロールシグナルラッチ
２４ モードレジスタ
２５ ワードデコーダ
２６ コラムデコーダ
２７ テストモードエントリー信号発生回路
２８ メモリコア回路
６００ データバッファ
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくは半導体装置の試験を行うテストモードを備えた半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置においては、例えば１６個のデータ出力端子が設けられている場合、データ出力構成（出力インターフェース構成）を、４ビット出力構成、８ビット出力構成、及び１６ビット出力構成の何れかに自由に設定できるようになっている。この設定は、通常製品出荷時にヒューズ結線を操作することで行われる。
【０００３】
例えば４ビット出力構成の場合には、特定の４個のデータ出力端子からのみデータが出力され、残りの１２個のデータ出力端子からはデータが出力されない。即ち１つのコラムアドレスアクセスに対して、４ビットのデータが得られる。８ビット出力構成の場合には、特定の８個のデータ出力端子からのみデータが出力され、残りの８個のデータ出力端子からはデータが出力されない。即ち１つのコラムアドレスアクセスに対して、８ビットのデータが得られる。１６ビット出力構成の場合には、１６個のデータ出力端子全てが、データ出力用として使用される。即ち１つのコラムアドレスアクセスに対して、１６ビットのデータが得られる。
【０００４】
半導体記憶装置の記憶容量が６４Ｍビットの場合を考えると、４ビット出力構成の場合には、連続してアクセスできるコラム方向の数は１６Ｍであり、一つのデータ出力端子からは、連続して１６Ｍビットのデータを出力することが出来る。また例えば１６ビット出力構成の場合には、連続してアクセスできるコラム方向の数は４Ｍであり、一つのデータ出力端子からは、連続して４Ｍビットのデータを出力することが出来る。
【０００５】
図８は、上記のような出力構成を実現する従来のデータバススイッチの構成を示す図である。図８は、説明の都合上、データ端子ＤＱ０からＤＱ３までの４個のデータ端子に対するデータバススイッチを示す。
図８において、データバッファ６００がデータを出力する４つのデータ端子ＤＱ０乃至ＤＱ３が設けられる。データ端子ＤＱ０乃至ＤＱ３から出力されるデータの各々に対して、データバススイッチ５００−０乃至５００−３が設けられる。即ち例えばデータバススイッチ５００−１から供給されるデータは、データバッファ６００を介して、データ端子ＤＱ１から出力される。
【０００６】
データバススイッチ５００−０は、インバータ５０１乃至５０４、データ転送ゲート５０５乃至５０７、及びＮＯＲ回路５０８を含む。データバススイッチ５００−１は、インバータ５１１乃至５１３、データ転送ゲート５１４、及びＮＯＲ回路５１５を含む。データバススイッチ５００−２は、インバータ５２１乃至５２５、及びデータ転送ゲート５２６乃至５３０を含む。データバススイッチ５００−３は、インバータ５３１乃至５３３、データ転送ゲート５３４、及びＮＯＲ回路５３５を含む。各データ転送ゲートは、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。
【０００７】
図８の構成において、１６ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３の全てがデータ出力用に使用される（即ちＤＱ０乃至ＤＱ３と同様の構成が、ＤＱ４乃至ＤＱ７、ＤＱ８乃至ＤＱ１１、及びＤＱ１２乃至ＤＱ１５の各々に対して設けられている）。この場合、データ端子ＤＱ０乃至ＤＱ３からは、データｄａｔ００、ｄａｔ１１、ｄａｔ２２、及びｄａｔ３３が出力される。
【０００８】
８ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ０及びＤＱ２のみがデータ出力に使用され、データ端子ＤＱ０及びＤＱ２からデータｄａｔ００及びｄａｔ２２が出力される。
また４ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ２のみがデータ出力に使用され、データ端子ＤＱ２からデータｄａｔ２０が出力される。
【０００９】
ここでデータｄａｔｍｎは、データ端子ＤＱｍに対して選択された、メモリセルから供給されるパラレルデータのｎ番目のビットを示す。このデータ選択は、データバススイッチ回路に供給されるコラムアドレスをデーコードした信号ｇａｔｅｍｎによって行われる。信号ｇａｔｅｍｎがＨＩＧＨのときに、対応するデータ転送ゲートが開かれ、対応するデータがデータバスＤＢ及びデータバッファ６００を介して対応するデータ端子ＤＱｍに出力される。
【００１０】
出力構成の選択には、選択信号ｄｘ４ｚ及びｄｘ１６ｚが用いられる。選択信号ｄｘ４ｚがＨＩＧＨのときには４ビット出力構成が選択され、選択信号ｄｘ１６ｚがＨＩＧＨのときには１６ビット出力構成が選択される。それ以外の場合には８ビット出力構成が選択される。
以上のようにして、データ端子ＤＱ０乃至ＤＱ３（実際にはＤＱ０乃至ＤＱ１５）からデータが出力される。
【００１１】
【発明が解決しようとする課題】
一般に半導体装置においては、動作に関して試験を行うテストモードが設けられ、テスト結果をデータ端子ＤＱから出力することが行われる。
上述のようにデータ出力構成は、１６ビット構成、８ビット構成、或いは４ビット構成の何れかに選択して固定されるので、テスト結果を出力するデータ端子としては、４ビット構成時に使用される４個のデータ端子を用いる必要がある。仮に、図８の構成でテスト結果を出力するデータ端子をＤＱ０にしてしまうと、１６ビット構成及び８ビット構成ではテスト結果を外部に出力できるが、４ビット構成に固定してしまった場合にはテスト結果を外部からアクセスできない。 従って図８に示されるように、テスト結果ＴＳＲＳＴは、データバススイッチ５００−２を介して、データ端子ＤＱ２から出力されるように構成される。
【００１２】
テストモード時には、テストモード指示信号ｔｅｓｔｚがＨＩＧＨになる。これによってテスト時には不要なデータ端子ＤＱ０、ＤＱ１、及びＤＱ３へのデータ出力を停止すると共に、データ端子ＤＱ２へ通常は出力されるデータを停止して、代わりにテスト結果ＴＳＲＳＴをデータ端子ＤＱ２へ出力させる。不要なデータ出力を停止することで、電流消費量を抑えることが可能である。
【００１３】
このような構成で、通常は問題なくテストを実施して、適切なテスト結果を得ることが出来る。しかしながら、テスト結果が、半導体装置で消費する電流変動に応じた電源ノイズに影響を受けるような場合には、上述の構成では問題が生じることになる。例えば１６ビット出力構成を選択して固定した場合には、通常の動作時に、常に１６ビット分のデータに対してデータバスＤＢが動作することになる。この場合の電流消費量は、４ビット出力構成の場合の電流消費量とは大きく異なる。図８のような構成では、テスト動作時には４ビット分のデータしか出力されない為に、データバスＤＢは４ビット分のデータに対してしか動作しない。従ってテスト動作時には、１６ビット出力構成における電流消費条件を試験できないことになる。
【００１４】
特に同期信号のタイミングを調整する為のＤＬＬ（Delay locked loop ）回路等は、電流消費の変動による電源変動に敏感である為、図８のような構成ではＤＬＬ回路等の試験を適切に実施できないことになる。
従って本発明は、テスト結果を出力するデータバス以外のデータバスが動作する電流消費条件の下でも、動作テストを実行可能な半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１の発明においては、通常動作モードで複数のデータ端子を使用してデータを出力し、テスト動作モードで該複数のデータ端子のうちの少なくとも一つのデータ端子からテスト結果を出力する半導体装置は、該複数のデータ端子に対応して該データを伝送する複数のデータバス線と、該テスト動作モードの第１の状態においては該少なくとも一つのデータ端子に対応するデータバス線のみを駆動状態にし、該テスト動作モードの第２の状態においては該複数のデータ端子に対応する該複数のデータバス線全てを駆動状態にするデータバススイッチを含み、前記テスト動作モードの第２の状態においては、前記少なくとも一つのデータ端子からは前記テスト結果が出力され、該少なくとも一つのデータ端子を除く前記複数のデータバス線からは前記データが出力されることを特徴とする。
【００１６】
上記発明においては、通常動作モードで所定数のデータ端子からデータを出力する構成において、テスト動作モードの第２の状態においては、テスト結果を出力するデータバス線だけでなく、この所定数のデータ端子に対応する全てのデータバス線を駆動することが出来る。従って、通常動作モードでの電流消費に応じた電源変動の条件下で、半導体装置に対する試験を実施することが可能になり、適切な試験結果を得ることが出来る。また通常動作モードでデータが出力されるのと同一の条件下で、テスト動作モードにおける試験を実施することが出来る。
【００１７】
請求項２の発明においては、請求項１記載の半導体装置において、出力インターフェース構成を設定可能であり、前記データの出力に使用される前記複数のデータ端子の数は、設定された出力インターフェース構成に応じて異なることを特徴とする。
上記発明においては、出力インターフェース構成を例えば１６ビット構成、８ビット構成、或いは４ビット構成等に設定可能であり、データ出力に使用されるデータ端子数は、それぞれ１６個、８個、或いは４個に設定される。テスト結果は４ビット構成で使用されるデータ端子から出力されるが、１６ビット構成に設定した場合のテスト動作モードの第２の状態においては、１６ビット分のデータバス線を駆動することが出来る。
【００１９】
請求項３の発明においては、請求項１記載の半導体装置において、メモリセル回路を更に含み、前記複数のデータ端子から出力される前記データは該メモリセル回路に記憶されたデータであることを特徴とする。上記発明においては、半導体記憶装置において、テスト動作モードの第２の状態において、メモリセルからのデータをデータバス線を介して出力することで、通常動作モードでのデータ読み出し動作時と同様の条件下で試験を行うことが出来る。
【００２０】
請求項４の発明においては、請求項１記載の半導体装置において、同期信号のタイミング安定化を図るタイミング安定化回路を更に含み、該テスト結果は該タイミング安定化回路を試験した結果であることを特徴とする。上記発明においては、電源変動に敏感に反応するタイミング安定化回路が設けられている場合に、タイミング安定化回路の試験を通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２１】
請求項５及び６の発明においては、前記タイミング安定化回路は前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする。上記発明においては、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２２】
請求項７の発明においては、半導体装置は同期信号のタイミング安定化を図る複数のタイミング安定化回路を含み、該複数のタイミング安定化回路の各々は前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする。
【００２３】
上記発明においては、複数のタイミング安定化回路が設けられている場合であっても、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【００２４】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて説明する。
図１は、本発明によるデータバススイッチの構成を示す図である。図１は、データ端子ＤＱ０乃至ＤＱ３の４個のデータ端子に対するデータバススイッチを示す。
【００２５】
説明の都合上、データ端子の数は４として示されるが任意の数で良い。実際には例えば、１６個の出力端子ＤＱ０乃至ＤＱ１５が設けられている場合には、図１のＤＱ０乃至ＤＱ３に対するデータバススイッチと同様の構成が、ＤＱ４乃至ＤＱ７、ＤＱ８乃至ＤＱ１１、及びＤＱ１２乃至ＤＱ１５の各々に対して設けられる。なお図１において図８と同一の構成要素は同一の符号で参照される。
【００２６】
図１において、データバススイッチ１０−０は、ＮＭＯＳトランジスタ１１、インバータ５０１乃至５０４、データ転送ゲート５０５乃至５０７、及びＮＯＲ回路５０８を含む。データバススイッチ１０−１は、ＮＭＯＳトランジスタ１２、インバータ５１１乃至５１３、データ転送ゲート５１４、及びＮＯＲ回路５１５を含む。データバススイッチ１０−２は、インバータ５２１乃至５２５、及びデータ転送ゲート５２６乃至５３０を含む。データバススイッチ１０−３は、ＮＭＯＳトランジスタ１３、インバータ５３１乃至５３３、データ転送ゲート５３４、及びＮＯＲ回路５３５を含む。各データ転送ゲートは、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなる。
【００２７】
図１の構成において、１６ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３の全てがデータ出力用に使用される。この場合、データ端子ＤＱ０乃至ＤＱ３からは、データｄａｔ００、ｄａｔ１１、ｄａｔ２２、及びｄａｔ３３が出力される。８ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ０及びＤＱ２のみがデータ出力に使用され、データ端子ＤＱ０及びＤＱ２からデータｄａｔ００及びｄａｔ２２が出力される。また４ビット出力構成のときには、データ端子ＤＱ０乃至ＤＱ３のうちでＤＱ２のみがデータ出力に使用され、データ端子ＤＱ２からデータｄａｔ２０が出力される。
【００２８】
ここでデータｄａｔｍｎは、データ端子ＤＱｍに対して選択された、例えばメモリセル等から供給されるパラレルデータのｎ番目のビットを示す。このデータ選択は、データバススイッチ回路に供給されるコラムアドレスをデーコードした信号ｇａｔｅｍｎによって行われる。信号ｇａｔｅｍｎがＨＩＧＨのときに、対応するデータ転送ゲートが開かれ、対応するデータがデータバスＤＢ及びデータバッファ６００を介して対応するデータ端子ＤＱｍに出力される。
【００２９】
出力構成の選択には、選択信号ｄｘ４ｚ及びｄｘ１６ｚが用いられる。選択信号ｄｘ４ｚがＨＩＧＨのときには４ビット出力構成が選択され、選択信号ｄｘ１６ｚがＨＩＧＨのときには１６ビット出力構成が選択される。それ以外の場合（ｄｘ４ｚ及びｄｘ１６ｚがＬＯＷの場合）には、８ビット出力構成が選択される。
【００３０】
以上のようにして、データ端子ＤＱ０乃至ＤＱ３（１６個のデータ端子の場合にはＤＱ０乃至ＤＱ１５）からデータが出力される。
テストモード動作時には、テストモード指示信号ｔｅｓｔｚがＨＩＧＨになり、データ転送ゲート５０７、５１４、及び５３４を閉じて、テスト時に不要なデータ端子ＤＱ０、ＤＱ１、及びＤＱ３へのデータ出力を停止する。更にデータ転送ゲート５３０を閉じて、データ端子ＤＱ２へ通常は出力されるデータを停止して、代わりにテスト結果ＴＳＲＳＴをデータ端子ＤＱ２へ出力させる。
【００３１】
本発明においては、データバススイッチに、更にバス駆動テストモード指示信号ｔｅｓｔ２ｚが供給される。バス駆動テストモード指示信号ｔｅｓｔ２ｚは、テスト結果ＴＳＲＳＴを出力するデータバスＤＢ以外のデータバスＤＢも駆動して動作試験を実行するときに、ＨＩＧＨになる信号である。
バス駆動テストモード指示信号ｔｅｓｔ２ｚがＨＩＧＨになると、データバススイッチ１０−０のＮＭＯＳトランジスタ１１、データバススイッチ１０−１のＮＭＯＳトランジスタ１２、及びデータバススイッチ１０−３のＮＭＯＳトランジスタ１３が導通される。これによってテストモード指示信号ｔｅｓｔｚがＬＯＷに接続され、データバススイッチ１０−０、１０−１、及び１０−３においてテストモード指示信号ｔｅｓｔｚを無効にすることが出来る。
【００３２】
従って本発明においては、テストモード指示信号ｔｅｓｔｚをＨＩＧＨにすることによって従来通りのテストを実行することが出来ると共に、テストモード指示信号ｔｅｓｔｚとバス駆動テストモード指示信号ｔｅｓｔ２ｚとを同時にＨＩＧＨにすることによって、テスト結果ＴＳＲＳＴを出力するデータバスＤＢ以外のデータバスＤＢも駆動した条件下で動作試験を実施することが出来る。
【００３３】
これによって、消費電流の変動に応じた電源ノイズにテスト結果ＴＳＲＳＴが影響を受けるような場合であっても、出力構成に対応した数のデータバスＤＢを駆動して、通常の電流消費条件と同一の条件下で試験を実施することで、適切なテスト結果ＴＳＲＳＴを得ることが出来る。例えば１６ビット出力構成が選択固定されているのであれば、１６ビット分のデータバスＤＢを駆動しながら試験を行うことが出来る。また８ビット出力構成が選択固定されているのであれば、８ビット分のデータバスＤＢを駆動しながら試験を行うことが出来る。特に同期信号のタイミングを調整する為のＤＬＬ（Delay locked loop ）回路等は、電流消費の変動による電源変動に敏感である為、本発明のデータバススイッチ構成を用いることで、適切なＤＬＬ回路等の試験を実施することが可能である。
【００３４】
図２は、本発明のデータバススイッチを適用した半導体記憶装置の構成例を示す図である。
図２の半導体記憶装置は、クロックバッファ２０、アドレスバッファ２１、コマンドバッファ・デコーダ２２、コントロールシグナルラッチ２３、モードレジスタ２４、ワードデコーダ２５、コラムデコーダ２６、テストモードエントリー信号発生回路２７、メモリコア回路２８、データバススイッチ１０、及びデータバッファ６００を含む。
【００３５】
クロックバッファ２０は、クロック信号ＣＬＫを受け取り、入出力同期信号としてコマンドバッファ・デコーダ２２、アドレスバッファ２１、及びデータバッファ６００に供給する。また更にクロックバッファ２０は、動作制御のための同期信号を内部回路に供給する。
コマンドバッファ・デコーダ２２は、／ＣＳ（chip select ）、／ＲＡＳ（row address strobe）、／ＣＡＳ（column address strobe ）、／ＷＥ（write enable）等のコマンド信号を受け取り、これらのコマンド信号をデコードする。コマンドバッファ・デコーダ２２は、コマンド信号のデコード結果を、コントロールシグナルラッチ２３及びモードレジスタ２４に供給する。コントロールシグナルラッチ２３は、コマンドバッファ・デコーダ２２からのデコード結果をラッチして、このラッチされた内容に基づいてメモリコア回路２８を制御する。
【００３６】
アドレスバッファ２１は、アドレス信号を受け取り、モードレジスタ２４、ワードデコーダ２５、及びコラムデコーダ２６にアドレスデータを供給する。
モードレジスタ２４は、一般にＣＡＳレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコマンド信号でなされ、書き込み内容はアドレスデータで指定される。
【００３７】
ワードデコーダ１２２は、供給されたローアドレスで指定されるメモリセルのデータをローアクセスする。ローアクセスされたデータは、メモリコア回路２８内部のセンスアンプに読み出される。コラムデコーダ２６は、供給されたコラムアドレスで指定されるセンスアンプのデータを、データバススイッチ１０を介してデータバッファ６００に供給する。データバッファ６００は、供給されたデータを外部に出力する。
【００３８】
テストモードエントリー信号発生回路２７は、コマンドバッファ・デコーダ２２からのデコード結果等に基づいて、テスト動作モードであるか通常動作モードであるかを判定する。テストモードエントリー信号発生回路２７は、テスト動作モードであると判定するときに、テストモード指示信号ｔｅｓｔｚをＨＩＧＨにする。また通常動作モード時と同数のデータバスを駆動してテストする場合には、バス駆動テストモード指示信号ｔｅｓｔ２ｚを、テストモード指示信号ｔｅｓｔｚと同時にＨＩＧＨにする。
【００３９】
バス駆動テストモード指示信号ｔｅｓｔ２ｚは、テスト動作モード時に、例えばコマンド信号としてＲｅａｄコマンドを入力することで発生させることが出来る。即ち、Ｒｅａｄコマンド入力に応じてコマンドバッファ・デコーダ２２がデコード結果を供給することで、テストモードエントリー信号発生回路２７が、バス駆動テストモード指示信号ｔｅｓｔ２ｚを生成するようにすれば良い。
【００４０】
代替的に、データバス駆動するか否か等のテスト内容の指定は、アドレスバッファ２１からアドレスデータをテストモードエントリー信号発生回路２７に供給し、アドレスデータをデコードすることで行っても良い。テスト動作モード及びテスト内容を指定するデコーダの構成は、従来技術でも用いられる通常の技術範囲内であるので、詳細な説明は省略する。
【００４１】
データバススイッチ１０は、図１のデータバススイッチ１０−０乃至１０−３を含む。図２の半導体記憶装置に例えば１６個のデータ出力端子が設けられている場合には、データバススイッチ１０は、データバススイッチ１０−０乃至１０−１５を含むことになる。
データバススイッチ１０は、テストモードエントリー信号発生回路２７からテストモード指示信号ｔｅｓｔｚとバス駆動テストモード指示信号ｔｅｓｔ２ｚとを受け取り、図１を参照して説明した動作を行う。なおデータバススイッチ１０はデコーダ部分１０ａを含み、コラムデコーダ２６からコラムアドレスを受け取りデコードする。コラムアドレスをデコードすることで、前述の信号ｇａｔｅｍｎが生成される。デコーダ部分１０ａの構成は、通常のデコーダの回路構成である。
【００４２】
図３は、タイミング安定化回路として、ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
図３の回路は、入力回路５１、可変遅延回路５２、出力回路５３、位相比較器５４、遅延制御回路５５、ダミー可変遅延回路５６、ダミー出力回路５７、及びダミー入力回路５８を含む。入力回路５１が図２のクロックバッファ２０に相当し、出力回路５３が図２のデータバッファ６００に相当する。
【００４３】
入力回路５１に入力されたクロック信号ＣＬＫは、参照基準電圧と比較されて、クロック信号ｉ−ｃｌｋとして入力回路５１から出力される。クロック信号ｉ−ｃｌｋは、可変遅延回路５２によって適当な遅延量だけ遅延されて、出力回路５３に入力される。出力回路５３においては、供給された内部クロック信号を同期信号として用いて、出力すべきデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、出力回路５３から、半導体装置の外部にデータＤＱとして供給される。
【００４４】
クロック信号ＣＬＫ入力から出力回路５３までの経路には、回路固有の遅延が発生するため、出力回路５３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。この出力回路５３から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器５４、遅延制御回路５５、及びダミー可変遅延回路５６からなるＤＬＬ回路が用いられる。
【００４５】
クロック信号ｉ−ｃｌｋはまた更に、ダミー可変遅延回路５６に供給される。ダミー可変遅延回路５６は、可変遅延回路５２と同一の遅延量だけ、クロック信号ｉ−ｃｌｋを遅延するように制御される。ダミー可変遅延回路５６から出力される遅延されたクロック信号は、出力回路５３を模擬するダミー出力回路５７に供給される。ダミー出力回路５７から出力されるクロック信号は、入力回路５１と同一の遅延特性を有するダミー入力回路５８を介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして、位相比較器５４に入力される。
【００４６】
位相比較器５４は、クロック信号ｉ−ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器５４は、遅延制御回路５５を介してダミー可変遅延回路５６の遅延量を制御する。これによって、ダミー出力回路５７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００４７】
可変遅延回路５２及び出力回路５３の総遅延量は、ダミー可変遅延回路５６及びダミー出力回路５７の総遅延量と同一である。従って、ダミー出力回路５７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、出力回路５３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【００４８】
このとき電源電圧の変動や温度変動等により、入力回路５１、可変遅延回路５２、及び出力回路５３の特性が変化しても、ダミー入力回路５８、ダミー可変遅延回路５６、及びダミー出力回路５７の特性も同様に変化する。従って、出力回路５３から外部に出力されるデータＤＱは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００４９】
図４は、上述の可変遅延回路の回路構成を示す回路図である。図４の可変遅延回路５２及びダミー可変遅延回路５６は、図４に示すように同一の回路構成を有する。
図４の可変遅延回路は、複数のインバータ１０１、複数のインバータ１０２、複数のインバータ１０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ回路１０５を含む。ある一つのインバータ１０３と対応する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を構成し、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、遅延制御回路５５から供給される制御信号であり、詳しくは後ほど説明する。制御信号ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯＷである信号である。
【００５０】
入力として供給される入力信号ＳＩは、複数のインバータ１０１を介して、複数のＮＡＮＤ回路１０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介して、入力信号ＳＩは、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで構成される遅延素子列に入力される。入力信号ＳＩは、遅延素子列を伝播して、更に複数のインバータ１０２を通過した後に、出力信号ＳＯとして出力される。従って、制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号の位置に応じて、入力信号ＳＩが通過する遅延素子の段数が異なることになる。この位置によって、入力信号ＳＩをどの程度遅延させるのかを制御することが出来る。
【００５１】
図５は、遅延制御回路５５の回路構成を示す回路図である。この遅延制御回路５５が、前述の制御信号ＴＣ１乃至ＴＣ８を生成する。
遅延制御回路は、ＮＯＲ回路１２１−１乃至１２１−８、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７−８を含む。リセット信号ＲがＬＯＷにされると、遅延制御回路はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００５２】
この初期状態では、図５に示されるように、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−１がオンになる。このときＮＭＯＳトランジスタ１２６−１がオンであるので、ＮＡＮＤ回路１２３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−１とインバータ１２２−１からなるラッチに保持される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２がＨＩＧＨになる。
【００５３】
次に信号線Ｂに信号φSOのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−２がオンになる。このときＮＭＯＳトランジスタ１２６−２がオンになっているので、ＮＡＮＤ回路１２３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２とインバータ１２２−２からなるラッチに保持される。またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００５４】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力ＴＣ１乃至ＴＣ８のうちで、２つＨＩＧＨである隣接する出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。このようにして生成された制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給することで、位相調整対象である信号の遅延量を自由に調整することが出来る。
【００５５】
信号線Ａ乃至Ｄに供給されるのは、信号φSE、φSO、φRE、及びφROである。これらの信号φSE、φSO、φRE、及びφROは、図３の位相比較器５４によって生成される。
図６は、位相比較器５４の回路構成を示す回路図である。
図６の位相比較器は、エッジタイミング比較回路１３０、バイナリカウンタ１６０、及びパルス生成回路１８０を含む。
【００５６】
エッジタイミング比較回路１３０は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５乃至１４８、ＮＯＲ回路１４９、及びＡＮＤ回路１５０を含む。バイナリカウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ１６９乃至１７１を含む。パルス生成回路１８０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバータ１８７乃至１９２を含む。
【００５７】
エッジタイミング比較回路１３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。入力信号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｉ−ｃｌｋに対応し、もう一方がクロック信号ｉ−ｃｌｋに対応する。
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路１３１及び１３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
【００５８】
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷとなり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路１４９からの出力は、ＮＡＮＤ回路１３７乃至１４０からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至１４４からなる２つのラッチに入力される。従って、ＮＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路１４３及び１４４からなるラッチの出力φｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００５９】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路１８０のＮＡＮＤ回路１８１が出力をＬＯＷに変化させることになる。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８２が出力をＬＯＷに変化させることになる。
【００６０】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力をＨＩＧＨのまま変化させない。
【００６１】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図６の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ１６０は、エッジタイミング比較回路１３０のＮＡＮＤ回路１３６からの信号を１／２分周して、分周信号Ｄ１をインバータ１７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ１７０から出力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ１６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００６２】
パルス信号生成回路１８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路１８１の出力がインバータ１８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨパルスを出力することになる。
【００６３】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路１８２の出力がインバータ１８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び１８６に供給される。ＮＡＮＤ回路１８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路１８０は、信号φRO及びφREとして、交互にＨＩＧＨパルスを出力することになる。
【００６４】
これらの信号φSE、φSO、φRO、及びφREが、図５の遅延制御回路５５に供給される。従って、信号Ｓ１及びＳ２のどちらの立ち上がりエッジが先行しているかに応じて、図５の遅延制御回路５５を介して、図４の可変遅延回路の遅延量を制御することが出来る。
上述のＤＬＬ回路は、電源変動等が存在しても確実に出力データの同期を確立する為に使用される。即ち電源変動等に適応的に応答して、出力回路５３（データバッファ６００）のタイミングを調整する。従ってこのＤＬＬ回路の試験を行う場合には、通常の動作時に予想される電源変動が存在する条件下での試験が必要になる。前述のように本発明によるデータバススイッチ１０は、通常動作モードでの電流消費条件を、テスト動作モードで実現するものである。
【００６５】
ＤＬＬ回路の試験としては、例えば、試験時に入力したクロック信号に対して、ＤＬＬ回路がロックオンするまでに何クロック必要としたか等を調べる。この目的の為にＤＬＬ回路には、ロックオンした（タイミングが安定化した）際に、ロックオン信号を出力する機能が設けられる。
図６のエッジタイミング比較回路１３０のＡＮＤ回路１５０が、ロックオン信号ＪＳＴを出力する機能を果たす。ＡＮＤ回路１５０は、信号φｃ及びφｄを入力として受け取る。前述のように信号φｃ及びφｄが共にＨＩＧＨになるのは、位相比較対象である信号同士がタイミングが合っていると判断される場合である。従ってロックオン信号ＪＳＴは、ＤＬＬ回路がロックオンした場合にＨＩＧＨとなり、これによってロックオンしたことを通知することが出来る。
【００６６】
ＤＬＬ回路を試験する際には、例えばこのロックオン信号ＪＳＴが、図１のテスト結果ＴＳＲＳＴとして用いられる。これによってＤＬＬ回路がロックオンしたか否か、更には何時ロックオンしたか等を、半導体装置の外部で判断することが出来る。しかも本発明のデータバススイッチを用いることで、通常動作モードと同じバス駆動条件下、即ち通常動作モードと同じ電流消費条件下で、適切なテスト結果を得ることが出来る。
【００６７】
異なったタイミングに対するタイミング安定化の為に、複数のＤＬＬ回路が一つの半導体装置内で用いられる場合がある。
図７は、複数のＤＬＬ回路が存在する場合に、全てのＤＬＬ回路がロックオンしたことを示すロックオン信号ＪＳＴ−Ａを生成する構成を示す図である。
図７に示されるように、ＡＮＤ回路２００は、複数のＤＬＬ回路２１０−１乃至２１０−ｎからのロックオン信号ＪＳＴを受け取って、全てのロックオン信号ＪＳＴのＡＮＤをとる。ＡＮＤ回路２００の出力がロックオン信号ＪＳＴ−Ａであり、全てのＤＬＬ回路２１０−１乃至２１０−ｎがロックオンしたときに、このロックオン信号ＪＳＴ−ＡはＨＩＧＨになる。
【００６８】
前述の場合と同様に、ロックオン信号ＪＳＴ−Ａをテスト動作モードでのテスト結果ＴＳＲＳＴとして出力することで、全てのＤＬＬ回路がロックオンしたか否か、更には何時ロックオンしたのか等を外部から判断することが出来る。しかも本発明のデータバススイッチを用いることで、通常動作モードと同じバス駆動条件下、即ち通常動作モードと同じ電流消費条件下で、適切なテスト結果を得ることが出来る。
【００６９】
以上、本発明は実施例に基づいて説明されたが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【００７０】
【発明の効果】
請求項１の発明においては、通常動作モードで所定数のデータ端子からデータを出力する構成において、テスト動作モードの第２の状態においては、テスト結果を出力するデータバス線だけでなく、この所定数のデータ端子に対応する全てのデータバス線を駆動することが出来る。従って、通常動作モードでの電流消費に応じた電源変動の条件下で、半導体装置に対する試験を実施することが可能になり、適切な試験結果を得ることが出来る。また通常動作モードでデータが出力されるのと同一の条件下で、テスト動作モードにおける試験を実施することが出来る。
【００７１】
請求項２の発明においては、出力インターフェース構成を例えば１６ビット構成、８ビット構成、或いは４ビット構成等に設定可能であり、データ出力に使用されるデータ端子数は、それぞれ１６個、８個、或いは４個に設定される。テスト結果は４ビット構成で使用されるデータ端子から出力されるが、１６ビット構成に設定した場合のテスト動作モードの第２の状態においては、１６ビット分のデータバス線を駆動することが出来る。
【００７２】
請求項３の発明においては、半導体記憶装置において、テスト動作モードの第２の状態において、メモリセルからのデータをデータバス線を介して出力することで、通常動作モードでのデータ読み出し動作時と同様の条件下で試験を行うことが出来る。
【００７３】
請求項４の発明においては、電源変動に敏感に反応するタイミング安定化回路が設けられている場合に、タイミング安定化回路の試験を通常動作モードと同様の電源電圧の条件下で実行することが出来る。請求項５及び６の発明においては、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で、適切に実行することが出来る。
【００７４】
請求項７の発明においては、複数のタイミング安定化回路が設けられている場合であっても、タイミング安定化回路がロックオンしたか否か等の試験を、通常動作モードと同様の電源電圧の条件下で実行することが出来る。
【図面の簡単な説明】
【図１】本発明によるデータバススイッチの構成を示す図である。
【図２】本発明のデータバススイッチを適用した半導体記憶装置の構成例を示す図である。
【図３】ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
【図４】可変遅延回路の回路構成を示す回路図である。
【図５】遅延制御回路の回路構成を示す回路図である。
【図６】位相比較器の回路構成を示す回路図である。
【図７】複数のＤＬＬ回路が存在する場合に、全てのＤＬＬ回路がロックオンしたことを示すロックオン信号を生成する構成を示す図である。
【図８】従来のデータバススイッチの構成を示す図である。
【符号の説明】
１０−０、１０−１、１０−２、１０−３ データバススイッチ
１０ データバススイッチ
２０ クロックバッファ
２１ アドレスバッファ
２２ コマンドバッファ・デコーダ
２３ コントロールシグナルラッチ
２４ モードレジスタ
２５ ワードデコーダ
２６ コラムデコーダ
２７ テストモードエントリー信号発生回路
２８ メモリコア回路
６００ データバッファ
Claims (7)
- 通常動作モードで複数のデータ端子を使用してデータを出力し、テスト動作モードで該複数のデータ端子のうちの少なくとも一つのデータ端子からテスト結果を出力する半導体装置であって、
該複数のデータ端子に対応して該データを伝送する複数のデータバス線と、
該テスト動作モードの第１の状態においては該少なくとも一つのデータ端子に対応するデータバス線のみを駆動状態にし、該テスト動作モードの第２の状態においては該複数のデータ端子に対応する該複数のデータバス線全てを駆動状態にするデータバススイッチを含み、
前記テスト動作モードの第２の状態においては、前記少なくとも一つのデータ端子からは前記テスト結果が出力され、該少なくとも一つのデータ端子を除く前記複数のデータバス線からは前記データが出力されることを特徴とする半導体装置。 - 出力インターフェース構成を設定可能であり、前記データの出力に使用される前記複数のデータ端子の数は、設定された出力インターフェース構成に応じて異なることを特徴とする請求項１記載の半導体装置。
- メモリセル回路を更に含み、前記複数のデータ端子から出力される前記データは該メモリセル回路に記憶されたデータであることを特徴とする請求項１記載の半導体装置。
- 同期信号のタイミング安定化を図るタイミング安定化回路を更に含み、該テスト結果は該タイミング安定化回路を試験した結果であることを特徴とする請求項１記載の半導体装置。
- 前記タイミング安定化回路は、前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする請求項４記載の半導体装置。
- 通常動作モードで複数のデータ端子を使用してデータを出力し、テスト動作モードで該複数のデータ端子のうちの少なくとも一つのデータ端子からテスト結果を出力する半導体装置であって、
該複数のデータ端子に対応して該データを伝送する複数のデータバス線と、
該テスト動作モードの第１の状態においては該少なくとも一つのデータ端子に対応するデータバス線のみを駆動状態にし、該テスト動作モードの第２の状態においては該複数のデータ端子に対応する該複数のデータバス線全てを駆動状態にするデータバススイッチと、
同期信号のタイミングを安定させた時にロックオン信号を生成する回路を有するタイミング安定化回路と、
を備え、前記テスト結果は該ロックオン信号を含むことを特徴とする半導体装置。 - 通常動作モードで複数のデータ端子を使用してデータを出力し、テスト動作モードで該複数のデータ端子のうちの少なくとも一つのデータ端子からテスト結果を出力する半導体装置であって、
該複数のデータ端子に対応して該データを伝送する複数のデータバス線と、
該テスト動作モードの第１の状態においては該少なくとも一つのデータ端子に対応するデータバス線のみを駆動状態にし、該テスト動作モードの第２の状態においては該複数のデータ端子に対応する該複数のデータバス線全てを駆動状態にするデータバススイッチと、
同期信号のタイミング安定化を図る複数のタイミング安定化回路と、
を備え、該複数のタイミング安定化回路の各々は前記同期信号のタイミングを安定させた時にロックオン信号を生成する回路を含み、前記テスト結果は該ロックオン信号を含むことを特徴とする半導体装置。
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