JP4764270B2 - ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
200 第1のクロックバッファ
300 第2のクロックバッファ
400 クロック選択部
500 位相更新部
520 位相遅延部
530 ダミー位相遅延部
540 遅延レプリカモデル部
550 位相比較部
560 遅延制御部
Claims (12)
- ノーマルモードとパワーダウンモードとを有する同期式メモリ装置の遅延固定ループ回路において、
パワーダウンモードに進入するか脱出するかを決定する制御信号を生成するパワーダウンモード制御部と、
前記制御信号によって、ノーマルモードで外部クロックをバッファリングすることによって、第1の内部クロック信号を生成する第1のクロックバッファと、
前記制御信号によって、パワーダウンモードで外部クロックをバッファリングすることによって、第2の内部クロック信号を生成する第2のクロックバッファと、
前記制御信号に応答して、ノーマルモードでは、前記第1の内部クロック信号を選択して伝達し、パワーダウンモードでは、前記第2の内部クロック信号を選択して伝達するクロック選択部と、
該クロック選択部で選択された第1の内部クロック信号または第2の内部クロック信号を使用して、位相更新を行うことによって、DLLクロックを出力する位相更新部と
を備えたことを特徴とする遅延固定ループ回路。 - 前記第2の内部クロックが、前記第1の内部クロックより低周波数であることを特徴とする請求項1に記載の遅延固定ループ回路。
- 前記第2のクロックバッファが、
前記外部クロックと、該外部クロックの反転信号とを受信して、比較及び増幅する差動増幅器と、
該差動増幅器の出力クロックを周波数変換するクロック変換手段と、
前記制御信号に応答して、前記クロック変換手段の出力を前記第2の内部クロック信号として伝達する出力部と
を備えたことを特徴とする請求項1に記載の遅延固定ループ回路。 - 前記クロック変換手段が、クロック分周器であることを特徴とする請求項3に記載の遅延固定ループ回路。
- 前記クロック変換手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の2分周単位のクロック分周器と、
フューズブローにより、前記各々の単位のクロック分周器の出力のうちのいずれかを選択して提供するフューズ部と
を備えたことを特徴とする請求項3に記載の遅延固定ループ回路。 - 前記クロック変換手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の2分周単位のクロック分周器と、
メタルオプション処理により、前記各々の単位のクロック分周器の出力のうちのいずれかを選択して提供するオプション処理部と
を備えたことを特徴とする請求項3に記載の遅延固定ループ回路。 - 前記出力部が、
前記クロック変換手段の出力により制御を受けて、前記制御信号を伝達する伝達ゲートと、
前記クロック変換手段の出力を受信して反転し、一定時間遅延された信号を出力する直列接続した複数のインバータと、
前記伝達ゲートから伝達された制御信号と前記インバータの出力とを受信して、前記第2の内部クロック信号を出力するNANDゲートと
を備えたことを特徴とする請求項3に記載の遅延固定ループ回路。 - 前記パワーダウンモード制御部が、
入力されるクロックイネーブル信号を反転させる第1のインバータと、
前記パワーダウンモード時に前記クロックイネーブル信号と反対の位相を有するアイドル信号と前記第1のインバータの出力信号とを受信するNANDゲートと、
該NANDゲートの出力を反転させて、前記制御信号を出力する第2のインバータと
を備えたことを特徴とする請求項1に記載の遅延固定ループ回路。 - 前記位相更新部が、
前記クロック選択部の出力クロックを受信して、位相を遅延させて出力する位相遅延部と、
該位相遅延部と同じ構成を有するダミー位相遅延部と、
該ダミー位相遅延部の出力信号を、メモリ内クロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、
前記クロック選択部の出力クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、
該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部の位相遅延を制御する遅延制御部と、
を備えたことを特徴とする請求項1に記載の遅延固定ループ回路。 - ノーマルモードとパワーダウンモードとを有する半導体メモリ装置のDLLクロックの生成方法において、
外部クロックをバッファリングして、第1の内部クロック及び第2の内部クロックを生成するステップと、
モード制御信号に応じて、前記第1の内部クロック及び第2の内部クロックのうちのいずれかを選択するステップと、
ノーマルモードの際に、前記第1の内部クロックによりDLL位相更新を行うステップと、
パワーダウンモードの際に、前記第2の内部クロックによりDLL位相更新を行うステップと
を含むことを特徴とする半導体メモリ装置のDLLクロックの生成方法。 - 前記第2の内部クロックが、前記第1の内部クロックより低周波数であることを特徴とする請求項10に記載の半導体メモリ装置のDLLクロックの生成方法。
- 前記モード制御信号は、メモリが前記ノーマルモードであるか又は前記パワーダウンモードであるかを通知する情報を含むことを特徴とする請求項11に記載の半導体メモリ装置のDLLクロックの生成方法。
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