JPH1069769A

JPH1069769A - 半導体集積回路

Info

Publication number: JPH1069769A
Application number: JP8228323A
Authority: JP
Inventors: Toshiya Uchida; 敏也内田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-08-29
Filing date: 1996-08-29
Publication date: 1998-03-10
Also published as: US5740123A

Abstract

(57)【要約】【課題】本発明は半導体集積回路に関し、パルス信号
のパルス幅を外部からのクロック信号の周波数変化に応
じて変化させることを目的とする。【解決手段】外部からの制御信号CLK が供給された初
段の遅延制御回路71と、該初段の遅延制御回路71に縦列
接続された少なくとも１つの中段の遅延制御回路72と、
該中段の遅延制御回路72に縦列接続された最終段の遅延
制御回路73と、前記制御信号CLK および前記最終段の遅
延制御回路73の出力信号が供給され、該制御信号CLK お
よび該最終段の遅延制御回路73の出力信号の位相を比較
して、前記初段，中段および最終段の遅延制御回路71,7
2,73を制御する位相比較回路８と、前記制御信号CLK と
前記初段および中段の遅延制御回路71,72 のいずれかの
出力信号とが供給され、該制御信号を所定割合のデュー
ティーで分割したパルス信号を発生するパルス信号発生
部33とを具備するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、外部から供給する制御信号の周波数変化に応
じてパルス信号のパルス幅を変化させるようにした半導
体集積回路に関する。近年、半導体集積回路は微細技術
の進歩に伴って高集積化が進み、様々な制御信号が必要
とされている。すなわち、近年の半導体集積回路におい
ては、例えば、外部から供給されるクロック信号に同期
した同期信号と共に、該クロック信号の立ち上がり或い
は立ち下がりエッジから一定期間だけ出力されるパルス
信号が使用されており、このパルス信号のパルス幅を外
部からのクロック信号の周波数変化に応じて変化させる
ことが要望されている。

【０００２】

【従来の技術】近年、半導体集積回路は、半導体製造技
術の微細化および高集積化の進歩、或いは、多様な機能
を実現する回路の集積化等に伴って、様々な制御信号が
使用されるようになって来ている。具体的に、外部から
のクロック信号に同期した制御信号（同期信号）と共
に、クロック信号の立ち上がり或いは立ち下がりエッジ
から一定期間だけ出力される制御信号（パルス信号）も
使用されている。

【０００３】図１は半導体集積回路で使用される制御信
号を説明するための図であり、同図（ａ）は制御信号の
具体例を示すタイミング図、また、同図（ｂ）はパルス
信号を発生するパルス信号発生回路の一例を示す回路図
である。同期信号としては、図１（ａ）のＳＳ１に示さ
れるように、外部クロックＣＬＫの立ち上がりエッジを
捉えて高レベル”Ｈ”になり、且つ、外部クロックＣＬ
Ｋの立ち下がりエッジを捉えて低レベル”Ｌ”になるよ
うな信号（同期信号１）や、図１（ａ）のＳＳ２に示さ
れるように、外部クロックＣＬＫの最初の立ち上がりエ
ッジを捉えて高レベル”Ｈ”になり、且つ、外部クロッ
クＣＬＫの次の立ち上がりエッジを捉えて低レベル”
Ｌ”になるような信号（同期信号２）等がある。

【０００４】パルス信号としては、図１（ａ）のＰＳに
示されるように、外部クロックＣＬＫの立ち上がりエッ
ジを捉えて高レベル”Ｈ”になり、且つ、その後、所定
の期間だけ高レベル”Ｈ”を保持した後、低レベル”
Ｌ”に戻るような信号である。ここで、所定のパルス幅
（高レベル”Ｈ”となっている期間）を有するパルス信
号は、例えば、図１（ｂ）に示すパルス信号発生回路に
より、縦列接続（縦続接続）されたインバータによる遅
延時間をパルス信号のパルス幅に対応させるようにして
発生される。

【０００５】なお、パルス信号としては、例えば、高レ
ベル”Ｈ”となっている期間をシンクロナスＤＲＡＭ
（ＳＤＲＡＭ）の読み出し（または、書き込み）動作に
使用し、また、低レベル”Ｌ”となっている期間をリセ
ット（データ線のショート）動作に使用するようになっ
ている。また、このようなパルス信号は、ＳＤＲＡＭの
読み出しおよびリセット動作を制御する信号だけでな
く、様々な半導体集積回路における制御信号として使用
されている。

【０００６】図２は本発明が対象とする半導体集積回路
の一例としてのシンクロナスＤＲＡＭのデータバスまわ
りの構成を概略的に示す図である。同図において、参照
符号２００はメモリセルアレイ、２０１はセンスアンプ
（Ｓ／Ａ）、２０２はＧＤＢ線の信号を増幅する読み出
しアンプ（ＧＤＢＡＭＰ）、２０３は書き込みアンプ
（ＷＲＴＡＭＰ）、そして、２０４はショート制御用ト
ランジスタを示している。また、メモリセルアレイ２０
０における参照符号ＷＬはワード線、ＢＬ，／ＢＬはビ
ット線、ＭＣはメモリセルを示している。なお、メモリ
セルアレイ２００には、複数のワード線ＷＬ、複数のビ
ット線ＢＬ，／ＢＬ、および、それらの各交差個所にア
レイ状に配置された複数のメモリセルＭＣが設けられ、
また、センスアンプ２０１等も複数個設けられている。

【０００７】図３はシンクロナスＤＲＡＭの読み出し時
における連続動作波形の一例を示す図である。ここで、
図３（ａ）は相補の信号線を短絡するためのショート信
号（shortx）およびＣＬ線（コラム選択線；ＣＬｚ信
号）の変化を示し、図３（ｂ）は読み出し動作およびリ
セット動作（短絡処理）を制御するためのパルス信号を
示し、そして、図３（ｃ）は読み出し動作およびリセッ
ト動作時におけるＬＤＢ線（ローカルデータバス線）お
よびＧＤＢ線（グローバルデータバス線）のレベル変化
を示している。

【０００８】図２および図３（ａ）〜図３（ｃ）に示さ
れるように、読み出し動作は、まず、メモリセルＭＣか
ら放電される電荷をセンスアンプ２０１で増幅し、コラ
ム系により選択されたＣＬ線によって所定のセンスアン
プ２０１からデータが出力される。この読み出しデータ
は、センスアンプ２０１がなす列に沿って走るＬＤＢ線
を介して、ＧＤＢ線に伝わり、ＧＤＢアンプ２０２を介
して出力される。

【０００９】ここで、ＬＤＢ線およびＧＤＢ線等のデー
タ転送は高速動作が可能なように相補信号で行われ、こ
れらデータバス線は同電位レベルにプリチャージ（リセ
ット）されるようになっている。また、プリチャージす
るデータバス線のレベルは、通常、電源電圧よりも低い
電位に設定する。さらに、読み出し動作を連続する場
合、一度アクセスした際，データバスのレベルをプリチ
ャージおよび短絡（ショート）させることになるが、こ
れらの動作（リセット動作）により次のアクセス動作を
妨げないようにする必要がある。

【００１０】図３（ｃ）に示されるように、連続読み出
し動作において、ＧＤＢ線は小振幅で動作されており、
このＧＤＢ線の小振幅レベルをＧＤＢアンプ２０２で増
幅することにより読み出しデータを転送し、且つ、次の
サイクルのためのリセット動作に要する時間を短縮する
ようになっている。図４はシンクロナスＤＲＡＭの書き
込み時における連続動作波形の一例を示す図である。こ
こで、図４（ａ）は相補の信号線を短絡するためのショ
ート信号（shortx）およびＣＬ線（ＣＬｚ信号）の変化
を示し、図４（ｂ）は書き込み動作およびリセット動作
を制御するためのパルス信号を示し、そして、図４
（ｃ）は書き込みおよびリセット動作時におけるＬＤＢ
線およびＧＤＢ線のレベル変化を示している。

【００１１】書き込み動作は、上述した読み出し動作と
は逆に、ＷＲＴ（書き込み）アンプ２０３から順次ＧＤ
Ｂ線、ＬＤＢ線、および、センスアンプ２０１を介して
メモリセルＭＣに電荷が伝搬されデータの書き込みが行
われる。ここで、書き込み動作の場合、メモリセルＭＣ
に対して電荷を十分に供給することが好ましく、すなわ
ち、ＷＲＴアンプ２０３からＧＤＢ線へデータを伝搬す
る際のレベルは可能な限り高いことが好ましいが、高速
動作を確保しなければならない。すなわち、ＷＲＴアン
プ２０３からＧＤＢ線へ伝搬するレベルが高い程、書き
込み能力は高く（速度が速く）なるが、次のサイクルの
読み出し、或いは、書き込み動作を考えた場合には、リ
セット動作に要する時間を短縮させる必要がある。

【００１２】したがって、上述したようなＳＤＲＡＭで
は、読み出し或いは書き込み動作の前にプリチャージお
よび短絡を行うリセット動作と、その後、ＣＬ線が選択
されてセンスアンプ２０１を介してのデータの読み出し
或いは書き込み動作との２つの動作を１サイクル時間内
に行うことが必要となる。これらのリセット動作および
読み出し動作（書き込み動作）は、でき得る限り長い時
間を掛ける方がそれぞれ確実な動作を行うことが可能と
なるが、その占有時間は両者のトレードオフにより決定
され、これらの動作を規定する信号が本発明が対象とす
るパルス信号の一例である。すなわち、本発明は、例え
ば、ＳＤＲＡＭのコラム選択線の制御信号（ＣＬｚ）の
ように、１サイクル内のパルス信号の出ている或る一定
期間（高レベル”Ｈ”となっている期間）に読み出し或
いは書き込みを行い、残りの期間（低レベル”Ｌ”とな
っている期間）にデータ線（ＧＤＢ線）のリセットを行
うといったパルス信号を使用する半導体集積回路に適用
される。

【００１３】このように、パルス信号は、同期信号とは
異なり、１周期内のどの程度の期間をパルス信号の出て
いる部分（高レベル”Ｈ”：パルス幅）とし、どの程度
の期間を出ていない部分（低レベル”Ｌ”）とするかが
遅延回路等で簡単に調整できるため、ＳＤＲＡＭに限ら
ず様々な半導体集積回路の制御信号として使用されてい
る。

【００１４】

【発明が解決しようとする課題】図５は従来の半導体集
積回路における課題を説明するためのタイミング図であ
る。ここで、図５（ａ）は所定の周波数の外部クロック
ＣＬＫ（高速のクロック）により生成されたパルス信号
を用いて最高速品の半導体集積回路を制御した場合を示
し、図５（ｂ）は高速のクロックにより生成されたパル
ス信号を用いて最高速品よりは性能の劣る半導体集積回
路を制御した場合を示し、そして、図５（ｃ）は外部ク
ロックＣＬＫの周波数を低下させて生成したパルス信号
により図５（ｂ）と同じ半導体集積回路を制御した場合
を示している。

【００１５】図５（ａ）に示されるように、最高速品の
半導体集積回路（例えば、最高速品のＳＤＲＡＭ）を所
定の周期ＣＴ１（最高速品を駆動するための周波数）を
有するクロックＣＬＫ１により駆動する場合、回路動作
に必要な時間（例えば、ＳＤＲＡＭにおける読み出し或
いは書き込み動作に要する時間）ＲＴ１は、該クロック
信号ＣＬＫ１により生成されるパルス信号ＰＳ１の高レ
ベル”Ｈ”期間（Ｔ１１）より短くなっている。すなわ
ち、最高速品のＳＤＲＡＭでは、高速のクロック信号Ｃ
ＬＫ１により生成されたパルス信号ＰＳ１により、その
読み出しおよび書き込み動作が十分に行われる。

【００１６】ところで、一般に、半導体集積回路を製造
する場合、半導体の製造技術に起因して設計通り性能を
有する製品（最高速品の半導体集積回路）と共に、動作
速度が最高速品よりは遅い製品（スペックダウン品の半
導体集積回路）が得られる。すなわち、製造された半導
体集積回路は、その動作速度が正規分布的分散したもの
が得られ、所定のスペックをパスする製品（最高速品）
と共に、所定のスペックでは動作しないが、実質的に回
路動作を低下させて使用すれば十分に動作可能な製品
（スペックダウン品）が得られる。

【００１７】このようなスペックダウン品は、図５
（ｂ）に示されるように、回路に必要な時間ＲＴ２がパ
ルス信号ＰＳ１の高レベル”Ｈ”期間（Ｔ１１）より長
くなってしまうようなものであり、最高速品を制御する
ための高速のクロック信号ＣＬＫ１では、このようなス
ペックダウン品を正常に動作させることができない。図
５（ｃ）に示されるように、上記のスペックダウン品を
駆動するために外部から供給するクロック信号の周波数
を下げると、図１に示すような同期信号（同期信号１お
よび２）のパルス幅は、クロック信号の周波数に応じて
長くなるが、パルス信号のパルス幅（Ｔ２１）は、例え
ば、図１（ｂ）に示すように、ゲートの遅延により規定
する場合には、高速のクロックＣＬＫ１を使用した場合
と同じものとなる。すなわち、低速のクロック信号ＣＬ
Ｋ２を使用した場合でも、該低速のクロック信号ＣＬＫ
２から生成されたパルス信号ＰＳ２のパルス幅Ｔ２１
は、高速のクロック信号ＣＬＫ１から生成されたパルス
信号ＰＳ１のパルス幅Ｔ１１と同じとなって、スペック
ダウン品を正常に動作させることができない。なお、パ
ルス信号ＰＳ２のパルス幅Ｔ２２（例えば、ＳＤＲＡＭ
のリセット動作に使用）は、パルス信号ＰＳ１のパルス
幅Ｔ１２よりも該クロック信号の周期の変化（ＣＴ２−
ＣＴ１）に応じて長くなる。

【００１８】このように、従来技術としては、パルス信
号のパルス幅を遅延回路等で一定の値にしているため、
外部ＣＬＫの周期を長くしてもパルス幅が対応して長く
ならず、製造工程等においてやや出来が悪く（動作速度
が遅く）最高性能の仕様を満たせないデバイス（半導体
集積回路）を、スペックダウンして製品化することが困
難となっていた。すなわち、制御信号としてのパルス信
号のパルス幅を最高速品（最高性能品）に合わせて設計
してしまうと、最高速度では動作させられないがやや遅
く使えば動作すると言うデバイス（スペックダウン品）
を製品化することができず、全体としての歩留りに大き
く影響することになっていた。

【００１９】本発明は、上述した課題に鑑み、パルス信
号のパルス幅を外部からのクロック信号の周波数変化に
応じて変化させることを目的とする。

【００２０】

【課題を解決するための手段】本発明の第１の形態によ
れば、外部からの制御信号が供給された初段の遅延制御
回路と、該初段の遅延制御回路に縦列接続された少なく
とも１つの中段の遅延制御回路と、該中段の遅延制御回
路に縦列接続された最終段の遅延制御回路と、前記制御
信号および前記最終段の遅延制御回路の出力信号が供給
され、該制御信号および該最終段の遅延制御回路の出力
信号の位相を比較して、前記初段，中段および最終段の
遅延制御回路を制御する位相比較回路と、前記制御信号
と前記初段および中段の遅延制御回路のいずれかの出力
信号とが供給され、該制御信号を所定割合のデューティ
ーで分割したパルス信号を発生するパルス信号発生部と
を具備することを特徴とする半導体集積回路が提供され
る。

【００２１】本発明の第２の形態によれば、外部からの
制御信号が供給され、該制御信号を所定の位相だけ遅延
した位相遅延信号を発生する位相遅延信号発生部と、前
記制御信号および前記位相遅延信号発生部の出力信号が
供給され、該制御信号を所定割合のデューティーで分割
したパルス信号を発生するパルス信号発生部とを具備す
ることを特徴とする半導体集積回路が提供される。

【００２２】

【発明の実施の形態】本発明の半導体集積回路の第１の
形態によれば、外部からの制御信号は初段の遅延制御回
路に供給され、また、初段の遅延制御回路の出力は該初
段の遅延制御回路に縦列接続された少なくとも１つの中
段の遅延制御回路に供給され、そして、中段の遅延制御
回路の出力は最終段の遅延制御回路に供給される。位相
比較回路は、制御信号および最終段の遅延制御回路の出
力信号が供給され、これらの信号の位相を比較して、初
段，中段および最終段の遅延制御回路を制御する。パル
ス信号発生部は、制御信号と初段および中段の遅延制御
回路のいずれかの出力信号とが供給され、該制御信号を
所定割合のデューティーで分割したパルス信号を発生す
る。

【００２３】このように、本発明の半導体集積回路によ
れば、パルス信号のパルス幅を外部からのクロック信号
の周波数変化に応じて変化させることができる。本発明
の第２の形態によれば、位相遅延信号発生部は、外部か
らの制御信号を受け取って該制御信号を所定の位相だけ
遅延した位相遅延信号を発生し、また、パルス信号発生
部は、制御信号および位相遅延信号発生部の出力信号を
受け取って該制御信号を所定割合のデューティーで分割
したパルス信号を発生する。

【００２４】

【実施例】以下、図面を参照して本発明に係る半導体集
積回路の実施例を説明する。図６は本発明に係る半導体
集積回路の一実施例を示すブロック図であり、図７は図
６の半導体集積回路の動作を説明するためのタイミング
図である。図６において、参照符号１はクロック入力パ
ッド、３１は位相遅延信号発生部、そして、３３はパル
ス信号発生部を示している。

【００２５】本実施例の半導体集積回路は、クロック入
力パッド１に供給される外部クロックＣＬＫ（制御信
号）から１２０度だけ位相の遅れた信号を出力する位相
遅延信号発生部３１、および、外部クロックＣＬＫ（信
号Ａ）および位相遅延信号発生部３１の出力信号（信号
Ｂ）から外部クロックＣＬＫの周期（ＣＴ）の１／３の
パルス幅（高レベル”Ｈ”となっている期間）を有する
パルス信号を発生するパルス信号発生部３３を備えてい
る。

【００２６】位相遅延信号発生部３１は、縦列接続（縦
続接続）された初段、中段および最終段の３段の遅延制
御回路７１，７２，７３、および、外部クロックＣＬＫ
と最終段の遅延制御回路７３の出力信号を位相比較して
各遅延制御回路７１，７２，７３における遅延量を制御
する位相比較回路８を備えて構成されている。ここで、
本実施例において、中段の遅延制御回路７２は１段で構
成されているが、必要とするパルス信号のパルス幅に応
じて、複数段の遅延制御回路として構成することもでき
る。

【００２７】このように、位相遅延信号発生部３１にお
いて、比較回路８には、外部クロックＣＬＫおよび最終
段の遅延制御回路７３の出力信号が供給され、これらの
信号の位相差が無くなるように遅延制御回路７１，７
２，７３の遅延量を制御するようになっている。具体的
に、外部クロックＣＬＫの１周期は、３つの遅延制御回
路７１，７２，７３により等分割され、初段の遅延制御
回路７１からは１２０度位相が遅れた信号が出力され、
中段の遅延制御回路７２からは２４０度位相が遅れた信
号が出力され、そして、最終段の遅延制御回路７３から
は３６０度位相が遅れた信号（１クロック分ずれて外部
クロックＣＬＫに同期した信号）が出力される。すなわ
ち、各遅延制御回路の出力信号としては、縦列接続され
た遅延制御回路の段数に応じた遅延量を有する信号が出
力されることになる。なお、クロック入力パッド１に供
給される信号（信号Ａ）は、外部クロックＣＬＫに限定
されるものではなく、様々な制御パルス信号とすること
ができる。また、初段、中段および最終段の遅延制御回
路７１，７２，７３は、全体として３段の遅延回路（遅
延制御回路）に限定されるものではなく、ｎ段の遅延回
路として構成することができる。

【００２８】図７から明らかなように、ＡＮＤゲート９
１には、信号Ａ（外部クロックＣＬＫ）と信号Ｃ（信号
Ｂをインバータ９２で反転した信号）が供給され、その
結果、外部クロックＣＬＫの周期（ＣＴ）の１／３のパ
ルス幅を有するパルス信号がパルス信号発生部３３の出
力として得られることになる。ここで、例えば、外部ク
ロックＣＬＫ（信号Ａ’）の周波数を低下させると（ク
ロック周期を長くすると）、パルス信号発生部３３の出
力信号Ｄ’のパルス幅は、周波数が低下された信号Ａ’
の周期の１／３となる。すなわち、外部クロックＣＬＫ
（信号Ａ）の周波数変化に応じてパルス信号（信号Ｄ）
のパルス幅を変化させることができる。

【００２９】これにより、例えば、スペックダウン品と
しての半導体集積回路の動作に必要とされる時間ＲＴ
が、高速のクロック信号（信号Ａ）により生成されたパ
ルス信号（信号Ｄ）のパルス幅（１／３・ＣＴ）を越え
てしまうような場合でも、クロックの周波数を低下させ
て、該回路動作に必要とされる時間ＲＴを低速のクロッ
ク信号（信号Ａ’）により生成されたパルス信号（信号
Ｄ’）のパルス幅（１／３・ＣＴ’）内に収めて正常な
動作を行わせることが可能となる。すなわち、半導体の
製造技術等に起因して製造される動作速度が最高速品よ
りは遅い半導体集積回路を、低速動作させたスペックダ
ウン品の製品として出荷することができ、全体としての
歩留りを向上させることが可能となる。

【００３０】このように、本発明の半導体集積回路で
は、パルス信号のパルス幅を遅延回路等で一定の値に決
めるのではなく、外部クロックの数パーセント或いは数
分の１というように外部クロックの周波数変化に応じて
パルス信号のパルス幅を変化させることができるように
なっている。図８は図６の半導体集積回路におけるパル
ス信号発生部の変形例を示す回路図であり、図９および
図１０は図８のパルス信号発生部の動作を説明するため
のタイミング図である。

【００３１】図８に示すパルス信号発生部の回路は、図
６の位相遅延信号発生部３１における初段の遅延制御回
路７１の出力（信号Ｂ）の代わりに、中段の遅延制御回
路７２の出力（信号Ｅ）を使用することにより、外部ク
ロックの２／３のパルス幅を有するパルス信号（信号
Ｄ）を出力することができるものである。図８に示され
るように、本変形例のパルス信号発生部の回路は、イン
バータ９１１，９１２，９１３；９１８，９１９，９２
０、ＮＡＮＤゲート９１４，９１５，９２１，９２２、
Ｐチャネル型ＭＯＳトランジスタ９１６、および、Ｎチ
ャネル型ＭＯＳトランジスタ９１７を備えて構成されて
いる。信号Ａ（外部クロックＣＬＫ）は、縦列接続され
た３段のインバータ９１１，９１２，９１３を介してＮ
ＡＮＤゲート９１４の一方の入力に供給されると共に、
直接にＮＡＮＤゲート９１４の他方の入力に供給され、
該ＮＡＮＤゲート９１４は、縦列接続されたインバータ
の遅延に対応したパルス幅だけ低レベル”Ｌ”になる信
号Ｎ２を出力する。同様に、信号Ｂ（初段の遅延制御回
路７１の出力信号）または信号Ｅ（中段の遅延制御回路
７２の出力信号）は、縦列接続された３段のインバータ
９１８，９１９，９２０を介してＮＡＮＤゲート９２１
の一方の入力に供給されると共に、直接にＮＡＮＤゲー
ト９２１の他方の入力に供給され、該ＮＡＮＤゲート９
２１は、縦列接続されたインバータの遅延に対応したパ
ルス幅だけ低レベル”Ｌ”になる信号Ｎ４を出力する。

【００３２】ここで、図９に示されるように、ＮＡＮＤ
ゲート９２１の他方の入力に供給する信号として初段の
遅延制御回路７１の出力信号Ｂを使用した場合には、該
ＮＡＮＤゲート９２１の出力信号Ｎ４は、ＮＡＮＤゲー
ト９１４の出力信号Ｎ２が立ち下がってから１２０度だ
け位相が遅れた時点で立ち下がる。また、図１０に示さ
れるように、ＮＡＮＤゲート９２１の他方の入力に供給
する信号として中段の遅延制御回路７２の出力信号Ｅを
使用した場合には、該ＮＡＮＤゲート９２１の出力信号
Ｎ４は、ＮＡＮＤゲート９１４の出力信号Ｎ２が立ち下
がってから２４０度だけ位相が遅れた時点で立ち下が
る。

【００３３】ＮＡＮＤゲート９１４の出力信号Ｎ２はＮ
ＡＮＤゲート９１５の一方の入力に供給され、ＮＡＮＤ
ゲート９２１の出力信号Ｎ４はＮＡＮＤゲート９２２の
一方の入力に供給され、ＮＡＮＤゲート９１５の他方の
入力にはＮＡＮＤゲート９２２の出力信号Ｎ５が供給さ
れ、そして、ＮＡＮＤゲート９２２の他方の入力にはＮ
ＡＮＤゲート９１５の出力信号（パルス信号発生部の出
力信号）Ｄが供給されている。ここで、ＮＡＮＤ９１５
および９２２はラッチ回路を構成している。また、ＮＡ
ＮＤゲート９１５はリセット信号Ｒによって制御される
Ｐチャネル型トランジスタ９１６を介して高電位電源に
接続され、また、ＮＡＮＤゲート９１５の出力には、リ
セット信号Ｒによって制御されるＮチャネル型トランジ
スタ９１７を介して低電位電源に接続されている。

【００３４】図９に示されるように、ＮＡＮＤゲート９
１５の出力信号（パルス信号発生部３３の出力信号）Ｄ
は、リセット信号Ｒに応じてスイッチオンとなるトラン
ジスタ９１７により低レベル”Ｌ”にリセットされ、Ｎ
ＡＮＤ９１４の出力信号Ｎ２の立ち下がりにより高レベ
ル”Ｈ”となる。そして、ＮＡＮＤゲート９２１の出力
信号Ｎ４の立ち下がりによりＮＡＮＤゲート９２２の出
力信号Ｎ５が高レベル”Ｈ”となり、これを受けてＮＡ
ＮＤゲート９１５の出力信号Ｄが低レベル”Ｌ”とな
る。その結果、ＮＡＮＤゲート９２１の他方の入力に供
給する信号として初段の遅延制御回路７１の出力信号Ｂ
を使用した場合、パルス信号発生部３３の出力信号Ｄ
は、外部クロックＣＬＫ（信号Ａ）の周期ＣＴの３分の
１のパルス幅（高レベル”Ｈ”）を有する信号となる。

【００３５】同様に、図１０に示されるように、ＮＡＮ
Ｄゲート９２１の他方の入力に供給する信号として中段
の遅延制御回路７２の出力信号Ｂを使用した場合、パル
ス信号発生部３３の出力信号Ｄは、外部クロックＣＬＫ
（信号Ａ）の周期ＣＴの３分の２のパルス幅（高レベ
ル”Ｈ”）を有する信号となる。ここで、図６に示す位
相遅延信号発生部３１を構成する中段の遅延制御回路７
２としては１段に限定されず、複数段設けることがで
き、初段或いは該複数の中段の遅延制御回路の内の任意
の１つの遅延制御回路の出力信号を本回路のＮＡＮＤゲ
ート９２１の他方の入力に供給する信号として使用する
ことにより、様々なパルス幅を有するパルス信号を発生
することができる。すなわち、パルス信号発生部３３か
ら出力される信号は、初段，中段および最終段の遅延制
御回路の縦列接続される遅延制御回路の全ての段数と、
初段の遅延制御回路からパルス信号発生部３３に出力信
号を供給する所定の中段の遅延制御回路までの段数との
割合に対応したデューティー比を有するパルス信号とな
る。なお、パルス信号発生部３３の具体的な回路構成
は、図６および図８に示す回路に限定されるものではな
い。さらに、中段の遅延制御回路の段数、すなわち、縦
列接続する全ての遅延制御回路の段数は、前述した３段
に限定されないのはもちろんである。

【００３６】図１１は本発明が適用される半導体集積回
路の一例としてのシンクロナスＤＲＡＭの構成を概略的
に示すブロック図である。図１１において、参照符号２
０２はＳ／Ｂ回路（ＧＤＢＡＭＰ：読み出しアンプ）、
２０３は書き込みアンプ（ＷＲＴＡＭＰ）、２０４はシ
ョート制御部（ショート制御用トランジスタ）、そし
て、２０５はコントロール回路を示している。

【００３７】コントロール回路２０５は、ＣＬ線−ショ
ート幅コントロール部２５１、ＣＬ線制御部２５２、シ
ョート制御部２５３、読み出し制御部２５４、および、
書き込み制御部２５５を備えて構成されている。ここ
で、図６に示す本発明の半導体集積回路は、コントロー
ル回路２０５におけるＣＬ線−ショート幅コントロール
部２５１に対応し、例えば、外部クロックＣＬＫに同期
した第１タイミング信号を受け取って、該第１タイミン
グ信号の周波数変化に応じてパルス幅を変化させたパル
ス信号（信号Ｄ）をＣＬ線制御部２５２、ショート制御
部２５３、読み出し制御部２５４、および、書き込み制
御部２５５へ供給するようになっている。

【００３８】ＣＬ線制御部２５２は、パルス信号Ｄ（Ｃ
Ｌ線−ショート幅コントロール部２５１の出力信号）を
受け取ってＣＬ線を活性化するためのＣＬ線活性化信号
（ＣＬｚ）を出力し、また、ショート制御部２５３は、
パルス信号Ｄを受け取ってショート制御部（ショート制
御用トランジスタ）２０４を制御するショートイネーブ
ル信号を出力する。読み出し制御部２５４は、パルス信
号Ｄおよび読出／書込識別信号を受け取って、Ｓ／Ｂ回
路（読み出しアンプ）２０２を制御するリードイネーブ
ル信号を出力し、また、書き込み制御部２５５は、パル
ス信号Ｄおよび読出／書込識別信号を受け取って、書き
込みアンプ２０３を制御するライトイネーブル信号を出
力する。

【００３９】ここで、例えば、第１タイミング信号（外
部クロックＣＬＫ）の１周期の時間が６ｎsec.のとき、
ＣＬ線活性化時間（読み出しまたは書き込み動作時間）
を４ｎsec.とし、ショート時間を２ｎsec.となるように
パルス信号Ｄのデューティー比を決めて、設計通りの最
高速品のＳＤＲＡＭを駆動する。そして、動作速度が最
高速品よりは遅いＳＤＲＡＭに対しては、例えば、外部
クロックＣＬＫの１周期の時間を長くして９ｎsec.とす
る。これにより、ＣＬ線活性化時間が６ｎsec.となり、
ショート時間が３ｎsec.となる。すなわち、読み出しま
たは書き込み動作時間を長くして、実質的に回路動作を
低下させた（スペックダウンした）製品を得ることがで
きる（スペックダウン品として販売することができる）
ようになる。

【００４０】図１２は本発明に係る半導体集積回路の他
の実施例を示すブロック図である。図１２に示す実施例
は、図６の実施例に対して、さらに、位相遅延信号発生
部３１の出力信号（信号Ｂ）が供給されたＤＬＬ(Delay
Locked Line) 部３２を設けるようになっている。図１
２において、参照符号３１は、図６を参照して説明した
位相遅延信号発生部であり、便宜上、８を第１の位相比
較回路としている。また、参照符号３３は、図６〜図１
０を参照して説明したのと同様なパルス信号発生部であ
る。そして、参照符号５は出力データ（読み出しデー
タ）が供給された出力回路、６はデータ出力パッド（Ｄ
Ｑ：ＤＱ０〜ＤＱ７）、３は第２の位相比較回路、２１
および２２は位相比較回路３の出力によって遅延時間が
可変制御される第１および第２の遅延制御回路、４１は
第１の遅延制御回路２１から出力回路５（５０〜５７）
までの間の内部出力クロック配線（リアル配線）、そし
て、４２は前記内部出力クロック配線と同等の配線負荷
を有するダミーの内部出力クロック配線（ダミー配線）
を示している。ここで、出力回路５（５０〜５７）およ
びデータ出力パッド６（６０〜６７）は、それぞれ複数
個（例えば、８個）設けられている。

【００４１】図１２に示されるように、ＤＬＬ部３２で
は、第２の位相比較回路３の一方の入力（第１および第
２の遅延制御回路２１および２２の入力）から第２の位
相比較回路３の他方の入力までの遅延がちょうど１クロ
ック分の時間になるように該第２の位相比較回路３にお
いて２つの入力信号の位相を比較し、その比較結果に応
じて第１および第２の遅延制御回路２１および２２にお
ける遅延量の制御が行われる。その結果、実際に使用す
る出力回路５のクロック入力端における内部クロック信
号は、位相遅延信号発生部３１の出力信号Ｄ（外部クロ
ック信号ＣＬＫの位相を１２０度遅らせた信号）に対す
る遅延もちょうど１クロック分の時間になり、見かけ
上、リアル配線４１の伝搬遅延がなくなる。ここで、出
力回路５は、例えば、ＳＤＲＡＭにおける出力バッファ
回路に対応し、第１の遅延制御回路２１およびリアル配
線４１を介して供給される信号は、該出力バッファ回路
５のイネーブル信号に対応する。なお、第１の位相比較
回路８および第２の位相比較回路３は同様の回路構成と
され、また、初段、中段および最終段の遅延制御回路７
１〜７３と第１および第２の遅延制御回路２１，２２と
は遅延ユニットの段数（遅延時間を規定するユニット
数）を除いては同様の回路構成とされている。

【００４２】図１３は本発明の半導体集積回路における
遅延制御回路（遅延部）７１，７２，７３（２１，２
２）の一構成例を説明するための図であり、同図（ａ）
は１ビット分のディレイ回路の構成を示し、同図（ｂ）
は該１ビット分のディレイ回路の動作のタイムチャート
を示し、そして、同図（ｃ）は１ビット分のディレイ回
路を複数段接続した時の構成と動作説明を示すものであ
る。

【００４３】図１３（ａ）に示されるように、１ビット
分のディレイ回路は２個のＮＡＮＤゲート４０１と４０
２、および、インバータ４０３を備えて構成される。こ
の１ビット分のディレイ回路の動作を図１３（ｂ）を参
照して説明すると、入力φＥは活性化信号（イネーブル
信号）で、高レベル“Ｈ”の時にディレイ回路が動作す
る。図１３（ｂ）では、イネーブル信号φＥが高レベル
“Ｈ”になって信号のアクセスが可能になった状態が示
されている。なお、図１３（ｂ）において、ＩＮは１ビ
ット分のディレイ回路への入力信号を示し、また、φＮ
は複数段接続されたディレイ回路のうち隣接する右側の
ディレイ回路からの信号、ＯＵＴは１ビット分のディレ
イ回路の出力信号、そして、４ａ−１および４ａ−２は
図１３（ａ）の回路において対応するノードの波形を示
している。従って、ＯＵＴは左側に隣接する１ビット分
のディレイ回路における信号φＮに対応する。

【００４４】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【００４５】図１３（ａ）の回路によれば、イネーブル
信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち
上がると、その入力信号は矢印の経路に伝播するが、イ
ネーブル信号φＥが低レベル“Ｌ”の状態では、入力信
号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようにな
っている。図１３（ｃ）は、図１３（ａ）に示す１ビッ
ト分のディレイ回路を複数段カスケード接続した例であ
り、実際のディレイ回路に相当する。ここで、図１３
（ｃ）では３段しか描いていないが、実際には多数段接
続されている。また、イネーブル信号φＥの信号線は、
回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように
複数本あり、これらの信号はディレイ制御回路によって
制御される。なお、図１３（ａ）〜（ｃ）に示すディレ
イ制御回路は、図６および図１２では遅延制御回路７
１，７２，７３（２１，２２）に含めて描かれている。

【００４６】図１３（ｃ）では、中央の１ビット分のデ
ィレイ回路が活性化されており、イネーブル信号φＥ−
２が高レベル“Ｈ”になっている。この場合、入力信号
ＩＮが低レベル“Ｌ”から高レベル“Ｈ”に変化する
と、左端の１ビット分のディレイ回路と右端の１ビット
分のディレイ回路のイネーブル信号φＥ−１およびφＥ
−３は低レベル“Ｌ”であるから、太線のように入力信
号ＩＮはＮＡＮＤゲート４０１−１および４０１−３で
止められてしまう。

【００４７】一方、活性化されている中央の１ビット分
のディレイ回路のイネーブル信号φＥ−２は高レベル
“Ｈ”であるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分のディレイ回路の
出力信号ＯＵＴは高レベル“Ｈ”であるから、入力信号
ＩＮはＮＡＮＤゲート４０２−２も通過して、出力信号
ＯＵＴとして低レベル“Ｌ”の信号が伝達されることに
なる。上記のように、右側の出力信号ＯＵＴ、すなわ
ち、イネーブル信号φＮが低レベル“Ｌ”の時には、出
力信号ＯＵＴは常に低レベル“Ｌ”になるので、この低
レベル“Ｌ”の信号が左側の１ビット分のディレイ回路
のＮＡＮＤゲートおよびインバータに順次伝達され、最
終的な出力信号として取り出される。

【００４８】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に信号伝達され、最終的な出力信号になる。つまり、ど
の部分のイネーブル信号φＥを高レベル“Ｈ”にするか
により、ディレイ量を制御することができる。１ビット
分のディレイ量は、ＮＡＮＤゲートとインバータの合計
の信号伝搬時間で決定され、この時間がＤＬＬ回路のデ
ィレイ単位時間になり、そして、全体のディレイ時間
は、１ビット分のディレイ量に通過する段数を乗じた量
になる。

【００４９】図１４は本発明の半導体集積回路における
遅延制御回路（制御部）の一構成例を説明するための図
である。図１４に示されるように、ディレイ制御回路も
点線で囲った１ビット分のディレイ制御回路４３０−２
をディレイ回路の段数分接続した構成になっており、各
段の出力がディレイ回路の各段のイネーブル信号φＥに
なる。

【００５０】具体的に、１ビット分のディレイ制御回路
４３０−２は、ＮＡＮＤゲート４３２−２と、インバー
タ４３３−２で構成されるフリップフロップの両端にそ
れぞれ直列に接続されたトランジスタ４３５−２、４３
７−２、４３８−２、４３９−２、および、ＮＯＲゲー
ト４３１−２を有している。トランジスタ４３８−２の
ゲートは、前段の１ビット分のディレイ制御回路のノー
ド５ａ−２に、トランジスタ４３９−２のゲートは、後
段の１ビット分のディレイ制御回路のノード５ａ−５に
接続されて、前段と後段の信号を受けるようになってい
る。一方、直列接続されている他方のトランジスタに
は、カウントアップする時のセット信号φＳＥおよびφ
ＳＯと、カウントダウンする時のリセット信号φＲＥお
よびφＲＯが１ビット置きの回路に接続されている。

【００５１】図１４に示されるように、中央の１ビット
分のディレイ制御回路４３０−２では、トランジスタ４
３５−２のゲートにセット信号φＳＯが供給され、トラ
ンジスタ４３７−２にリセット信号φＲＯが供給され、
また、ディレイ制御回路４３０−２の前段および後段の
両側の回路の各対応するトランジスタのゲートにはそれ
ぞれセット信号φＳＥおよびリセット信号φＲＥが供給
されている。また、ＮＯＲゲート４３１−２には、左側
の（前段の）回路のノード５ａ−１と回路４３０−２の
ノード５ａ−４の信号が入力される構成になっている。
なお、φＲはディレイ制御回路をリセットする信号で、
電源投入後に一時的に低レベル“Ｌ”になり、その後は
高レベル“Ｈ”に固定される。

【００５２】図１５は図１４の遅延制御回路の動作を説
明するためのタイミング図である。図１５に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００５３】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００５４】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１５で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、ディレイ制御回路が何段にも接続さ
れており、セット信号φＳＥおよびφＳＯが交互に高レ
ベル“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号
（イネーブル信号）φＥが高レベル“Ｈ”になる段の位
置が順次右側にシフトする。従って、位相比較回路３，
８の比較結果によりディレイ量を増加させる必要がある
場合には、交互にセット信号φＳＥおよびφＳＯのパル
スを入力すればよい。

【００５５】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３，８の比較結果によりディレイ
量を維持する必要がある場合には、信号φＳＥ、φＳ
Ｏ、φＲＥおよびφＲＯのパルスを入力しないようにす
る。

【００５６】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図１４に示したディレイ制御回路では、パルスを入力す
ることにより、イネーブル信号φＥが高レベル“Ｈ”に
なる段の位置を１つずつ移動させることが可能であり、
これらのイネーブル信号φＥで図１３（ｃ）に示したデ
ィレイ回路を制御すればディレイ量を１単位ずつ制御す
ることができる。なお、図１４に示すディレイ制御回路
は、図６および図１２では位相比較回路（第１の位相比
較回路）８および第２の位相比較回路３に含めて描かれ
ている。

【００５７】図１６は本発明の半導体集積回路における
位相比較回路（位相比較部）の一構成例を説明するため
の図であり、図１７は図１６の位相比較回路の動作を説
明するためのタイミング図である。位相比較回路（３，
８）は、図１６に示す位相比較部と後述する図１８に示
す増幅回路部の２つの回路部分で構成されている。

【００５８】図１６において、参照符号φｏｕｔおよび
φｅｘｔは、この位相比較回路で比較する出力信号と外
部クロック信号を示し、信号φｅｘｔを基準として信号
φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回
路に接続される出力信号を示している。図１６に示され
るように、位相比較回路３，８の位相比較部は、２個の
ＮＡＮＤゲートで構成されたフリップフロップ回路４２
１並びに４２２、その状態をラッチするラッチ回路４２
５並びに４２６、ラッチ回路の活性化信号を生成する回
路４２４、および、外部クロック信号φｅｘｔの位相許
容値を得る１ディレイ分のディレイ回路４２３を備えて
構成されている。

【００５９】図１７（ａ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１ディレイ分遅れてノー
ド６ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になる
が、フリップフロップの両端の電位はすでに確定してい
るので、何ら変化は生じない。結局、ノード６ａ−２は
低レベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノ
ード６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−
５は高レベル“Ｈ”を維持する。

【００６０】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”にな
るパルスが印加される。このノード６ａ−６はラッチ回
路４２５および４２６のＮＡＮＤゲートの入力になって
いるので、該ＮＡＮＤゲートが一時的に活性化されて、
フリップフロップ回路４２１および４２２の両端の電位
状態をラッチ回路４２５および４２６に取り込むことに
なる。最終的には、出力信号φｂが高レベル“Ｈ”、出
力信号φｃが低レベル“Ｌ”、出力信号φｄが高レベル
“Ｈ”、そして、出力信号φｅが低レベル“Ｌ”にな
る。

【００６１】次に、図１７（ｂ）は比較対象信号φｏｕ
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｏｕｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が低レベル“Ｌ”か
ら高レベル“Ｈ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００６２】更に、（ｃ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔ
がφｅｘｔより後に低レベル“Ｌ”から高レベル“Ｈ”
になる場合を示している。この場合は、φｅｘｔによっ
て２個のフリップフロップ回路４２１と４２２に変化が
生じて、６ａ−３と６ａ−５が高レベル“Ｈ”から低レ
ベル“Ｌ”に変化する。そして、最終的には、φｂが低
レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低レベル
“Ｌ”、φｅが高レベル“Ｈ”になる。

【００６３】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
てディレイ制御回路をカウントアップするか、カウント
ダウンするかを決めることになる。

【００６４】図１８は本発明の半導体集積回路における
位相比較回路（増幅回路部）の一構成例を説明するため
の図であり、図１９は図１８の位相比較回路におけるＪ
Ｋフリップフロップの動作を説明するためのタイミング
図である。図１８に示されるように、位相比較回路３，
８の増幅回路部は、ＪＫフリップフロップ４２７と、Ｎ
ＡＮＤゲートおよびインバータで構成される増幅部４２
８との２つの部分を備えて構成されている。ＪＫフリッ
プフロップ４２７には、図１６の位相比較部からの出力
信号φａが入力され、信号φａが低レベル“Ｌ”である
か高レベル“Ｈ”であるかに応じてノード７ａ−９およ
び７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル
“Ｈ”を繰り返す仕組みになている。増幅部４２８は、
ＪＫフリップフロップ４２７の出力信号と、信号φｂお
よびφｄの信号を受けて増幅して出力する。

【００６５】まず、ＪＫフリップフロップ４２７の動作
を図１９のタイミングチャートを参照して説明する。時
間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル
“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一
方、ノード７ａ−１の変化に応じて、ノード７ａ−５，
７ａ−６および７ａ−７が変化するが、信号φａが低レ
ベル“Ｌ”であるために、ノード７ａ−８は変化しな
い。結局、出力（ノード）７ａ−９は変化せず、出力７
ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”にな
る。次に、時間Ｔ２になって、φａが低レベル“Ｌ”か
ら高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆
にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”
に、７ａ−１０は７ａ−７が変化しないので変化せず、
出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変
化し、出力７ａ−１１は変化しない。このように、ＪＫ
フリップフロップ回路４２７は、信号φａの動きに応じ
て出力７ａ−９および７ａ−１１が交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

【００６６】図２０は図１８の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
トアップ時）であり、図２１は図１８の位相比較回路に
おける増幅回路部の動作を説明するためのタイミング図
（カウント維持時）であり、そして、図２２は図１８の
位相比較回路における増幅回路部の動作を説明するため
のタイミング図（カウントダウン時）である。次に、増
幅部４２８の動作を、図２０〜図２２を参照して説明す
る。

【００６７】図２０は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００６８】図２１は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００６９】図２２は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。

【００７０】図２３は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図２４は図２３のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成されている。

【００７１】図２３に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００７２】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬを適用して正確な遅
延制御（位相制御）を行ったクロック信号を発生するた
めのものである。

【００７３】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
５（出力回路５０〜５７）を備え、ＤＲＡＭコア１０８
ａおよび１０８ｂから読み出された信号は、データ出力
バッファ５により所定のレベルに増幅され、出力タイミ
ング制御回路１２２からのクロック信号に従ったタイミ
ングでデータがパッドＤＱ０〜ＤＱ７を介して出力され
る。また、入力データに関しても、パッドＤＱ０〜ＤＱ
７から入力されたデータは、データ入力バッファ１３を
介して取り込まれる。ここで、リアル配線（ＲＬ）は、
出力タイミング制御回路１２２から各データ出力バッフ
ァ５までの配線に対応している。

【００７４】上記のＳＤＲＡＭの読み取り動作を図２４
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、又は出力デ
ータを出力するように動作する。ＳＤＲＡＭからデータ
を読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（Ａ
ＣＴ）コマンドをコマンド端子に入力し、アドレス端子
にはローアドレス信号を入力する。このコマンド、ロー
アドレスが入力されると、ＳＤＲＡＭは活性状態にな
り、ローアドレスに応じたワード線を選択して、ワード
線上のセル情報をビット線に出力し、センスアンプで増
幅する。

【００７５】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００７６】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２４において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、クロックアクセス
時間ｔＡＣも重要なものである。

【００７７】図２５は図２３のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。

【００７８】クロックバッファ１０１は、図２３を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５（データ出力バッファ：
５０〜５７）に供給されるようになっている。

【００７９】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２５に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２５では省略されている。

【００８０】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００８１】図２６は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５，５０〜５
７）の一構成例を説明するための図である。図２５およ
び図２６に示されるように、図２６におけるＤａｔａ１
およびＤａｔａ２は、セルアレイ１１５から読み出さ
れ、センスアンプ１１７とデータバスアンプ１１９とデ
ータバス制御回路１２０を介して出力された記憶データ
に対応する信号であり、Ｄａｔａ１およびＤａｔａ２
は、出力データが高レベル“Ｈ”の場合には共に低レベ
ル“Ｌ”であり、出力データが低レベル“Ｌ”の場合に
は共に高レベル“Ｈ”である。なお、出力データが高レ
ベル“Ｈ”でも低レベル“Ｌ”でもないハイインピーダ
ンス状態（ハイゼット状態）をとることも可能であり、
その場合にはデータバス制御回路１２０において、Ｄａ
ｔａ１が高レベル“Ｈ”に、Ｄａｔａ２が低レベル
“Ｌ”になるように変換される。信号φｏｅは、出力タ
イミング制御回路１２２（第１の遅延制御回路２１）の
出力信号（クロック信号）に対応するもので、出力回路
５（５０〜５７）のイネーブル信号として機能するもの
である。

【００８２】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（６０〜６７）に現出するように動作する。例え
ば、データ出力パッド６に高レベル“Ｈ”を出力する場
合を想定すると、クロック信号φｏｅが低レベル“Ｌ”
から高レベル“Ｈ”に変化し、ノード８ａ−１が低レベ
ル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”になっ
て、トランスファーゲートがオンしてＤａｔａ１および
Ｄａｔａ２がノード８ａ−３および８ａ−６に伝達され
る。その結果、ノード８ａ−５が低レベル“Ｌ”に、ノ
ード８ａ−８が高レベル“Ｈ”になると、出力用のＰチ
ャンネルトランジスタ８１はオンになり、また、Ｎチャ
ンネルトランジスタ８２はオフになって、データ出力パ
ッド６には高レベル“Ｈ”の出力が現れることになる。
また、クロック信号φｏｅが低レベル“Ｌ”になると、
トランスファーゲートはオフして、それまでの出力状態
が保持される。

【００８３】図２７は本発明に係る半導体集積回路にお
けるダミーの内部出力クロック配線４２（ダミー配線Ｄ
Ｌ）の一構成例を説明するための図である。図２７から
明らかなように、ダミー配線ＤＬは、例えば、チップ上
に形成され、リアル配線（ＲＬ）と同じ線幅の配線によ
り形成されている。なお、このダミー配線の代わりに、
所定の値を有する容量素子或いは抵抗素子等を組み合わ
せて代用することも可能である。

【００８４】以上の説明では、メモリ（ＳＤＲＡＭ）を
例として説明したが、本発明は、他の様々な半導体集積
回路に対しても幅広く適用することができる。また、遅
延信号発生部３１における遅延制御回路の段数は３段
（中段の遅延制御回路を１段とする場合）に限らず、４
段、５段、６段と、さらに複数段設けることができ、そ
して、パルス信号発生部３３へ供給する信号も最終段を
除く任意の段の遅延制御回路の出力とすることができ
る。なお、上記各実施例では、制御信号としてパルス信
号を使用する場合を例に取って説明したが、本発明の半
導体集積回路により発生されるパルス信号は、制御信号
としての使用に限定されるものでないのはもちろんであ
る。

【００８５】

【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、外部からの制御信号を複数段の遅延
制御回路により分割し、該遅延制御回路における所定段
の出力信号および制御信号をパルス信号発生回路により
処理して、該制御信号を所定割合のデューティーで分割
したパルス信号を発生することによって、該制御信号の
周波数変化に応じて該パルス信号のパルス幅を変化させ
ることができる。

【図面の簡単な説明】

【図１】半導体集積回路で使用される制御信号を説明す
るための図である。

【図２】本発明が対象とする半導体集積回路の一例とし
てのシンクロナスＤＲＡＭのデータバスまわりの構成を
概略的に示す図である。

【図３】シンクロナスＤＲＡＭの読み出し時における連
続動作波形の一例を示す図である。

【図４】シンクロナスＤＲＡＭの書き込み時における連
続動作波形の一例を示す図である。

【図５】従来の半導体集積回路における課題を説明する
ためのタイミング図である。

【図６】本発明に係る半導体集積回路の一実施例を示す
ブロック図である。

【図７】図６の半導体集積回路の動作を説明するための
タイミング図である。

【図８】図６の半導体集積回路におけるパルス信号発生
部の変形例を示す回路図である。

【図９】図８のパルス信号発生部の動作を説明するため
のタイミング図（その１）である。

【図１０】図８のパルス信号発生部の動作を説明するた
めのタイミング図（その２）である。

【図１１】本発明が適用される半導体集積回路の一例と
してのシンクロナスＤＲＡＭの構成を概略的に示すブロ
ック図である。

【図１２】本発明に係る半導体集積回路の他の実施例を
示すブロック図である。

【図１３】本発明の半導体集積回路における遅延制御回
路（遅延部）の一構成例を説明するための図である。

【図１４】本発明の半導体集積回路における遅延制御回
路（制御部）の一構成例を説明するための図である。

【図１５】図１４の遅延制御回路の動作を説明するため
のタイミング図である。

【図１６】本発明の半導体集積回路における位相比較回
路（位相比較部）の一構成例を説明するための図であ
る。

【図１７】図１６の位相比較回路の動作を説明するため
のタイミング図である。

【図１８】本発明の半導体集積回路における位相比較回
路（増幅回路部）の一構成例を説明するための図であ
る。

【図１９】図１８の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。

【図２０】図１８の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントアップ
時）である。

【図２１】図１８の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウント維持時）
である。

【図２２】図１８の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントダウン
時）である。

【図２３】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。

【図２４】図２３のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２５】図２３のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２６】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を説明するた
めの図である。

【図２７】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。

【符号の説明】

１…クロック入力パッド８…位相比較回路（第１の位相比較回路）３１…遅延信号発生部３２…ＤＬＬ部３３…パルス信号発生部７１…初段の遅延制御回路７２…中段の遅延制御回路７３…最終段の遅延制御回路

Claims

【特許請求の範囲】

【請求項１】外部からの制御信号（ＣＬＫ）が供給さ
れた初段の遅延制御回路（７１）と、該初段の遅延制御回路（７１）に縦列接続された少なく
とも１つの中段の遅延制御回路（７２）と、該中段の遅延制御回路（７２）に縦列接続された最終段
の遅延制御回路（７３）と、前記制御信号（ＣＬＫ）および前記最終段の遅延制御回
路（７３）の出力信号が供給され、該制御信号（ＣＬ
Ｋ）および該最終段の遅延制御回路（７３）の出力信号
の位相を比較して、前記初段，中段および最終段の遅延
制御回路（７１，７２，７３）を制御する位相比較回路
（８）と、前記制御信号（ＣＬＫ）と前記初段および中段の遅延制
御回路（７１，７２）のいずれかの出力信号とが供給さ
れ、該制御信号を所定割合のデューティーで分割したパ
ルス信号を発生するパルス信号発生部（３３）とを具備
することを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路におい
て、前記位相比較回路（８）は、前記制御信号（ＣＬ
Ｋ）の位相と前記最終段の遅延制御回路（７３）の出力
信号の位相が一致するように、前記初段，中段および最
終段の遅延制御回路（７１，７２，７３）の遅延時間を
制御することを特徴とする半導体集積回路。
【請求項３】請求項１記載の半導体集積回路におい
て、前記半導体集積回路はシンクロナスＤＲＡＭであ
り、且つ、前記パルス信号発生部（３３）から出力され
るパルス信号は該シンクロナスＤＲＡＭの読み出しまた
は書き込み動作期間とリセット動作期間とを制御する制
御パルス信号であることを特徴とする半導体集積回路。
【請求項４】請求項１記載の半導体集積回路におい
て、前記パルス信号発生部（３３）から出力される信号
は、前記初段，中段および最終段の遅延制御回路（７
１，７２，７３）の縦列接続される遅延制御回路の全て
の段数と、前記初段の遅延制御回路（７１）から前記パ
ルス信号発生部（３３）に出力信号を供給する所定の中
段の遅延制御回路（７２）までの段数との割合に対応し
たデューティー比を有するパルス信号であることを特徴
とする半導体集積回路。
【請求項５】外部からの制御信号（ＣＬＫ）が供給さ
れ、該制御信号を所定の位相だけ遅延した位相遅延信号
を発生する位相遅延信号発生部（３１）と、前記制御信
号および前記位相遅延信号発生部の出力信号が供給さ
れ、該制御信号を所定割合のデューティーで分割したパ
ルス信号を発生するパルス信号発生部（３３）とを具備
することを特徴とする半導体集積回路。
【請求項６】請求項５記載の半導体集積回路におい
て、前記位相遅延信号発生部（３１）は、前記制御信号（ＣＬＫ）が供給された初段の遅延制御回
路（７１）と、該初段の遅延制御回路（７１）に縦列接続された少なく
とも１つの中段の遅延制御回路（７２）と、該中段の遅延制御回路（７２）に縦列接続された最終段
の遅延制御回路（７３）と、前記制御信号（ＣＬＫ）および前記最終段の遅延制御回
路（７３）の出力信号が供給され、該制御信号（ＣＬ
Ｋ）および該最終段の遅延制御回路（７３）の出力信号
の位相を比較して、前記初段，中段および最終段の遅延
制御回路（７１，７２，７３）を制御する第１の位相比
較回路（８）とを具備し、該初段，中段および最終段の
遅延制御回路の段数に対応した割合だけ位相遅延した位
相遅延信号を発生するようになっていることを特徴とす
る半導体集積回路。
【請求項７】請求項６記載の半導体集積回路におい
て、前記パルス信号発生部（３３）から出力される信号
は、前記初段，中段および最終段の遅延制御回路（７
１，７２，７３）の縦列接続される遅延制御回路の全て
の段数と、前記初段の遅延制御回路（７１）から前記パ
ルス信号発生部（３３）に出力信号を供給する所定の中
段の遅延制御回路（７２）までの段数との割合に対応し
たデューティー比を有するパルス信号であることを特徴
とする半導体集積回路。
【請求項８】請求項５記載の半導体集積回路におい
て、前記半導体集積回路はシンクロナスＤＲＡＭであ
り、且つ、前記パルス信号発生部（３３）から出力され
るパルス信号は該シンクロナスＤＲＡＭの読み出しまた
は書き込み動作期間とリセット動作期間とを制御する制
御パルス信号であることを特徴とする半導体集積回路。
【請求項９】請求項５記載の半導体集積回路におい
て、前記半導体集積回路は、さらに、前記位相遅延信号
発生部の出力信号が供給され、前記位相遅延信号発生部
の出力信号に位相同期した同期信号を発生するＤＬＬ部
（３２）を具備することを特徴とする半導体集積回路。
【請求項１０】請求項９記載の半導体集積回路におい
て、前記ＤＬＬ部（３２）は、前記初段の遅延制御回路（７１）の出力信号が供給され
る第１および第２の遅延制御回路（２１，２２）と、該第１の遅延制御回路（２１）の出力信号がそれぞれリ
アル配線（４１）を介して供給される複数の対象回路
（５；５０〜５７）と、前記リアル配線（４１）による遅延をダミー化するダミ
ー配線手段（４２）と、前記第２の遅延制御回路（２２）のダミー出力信号が前
記ダミー配線手段（４２）を介して供給され、前記初段
の遅延制御回路（７１）の出力信号およびダミー配線手
段の出力信号の位相を比較して、その比較結果により前
記第１および第２の遅延制御回路における遅延量を制御
する第２の位相比較回路（３）とを具備することを特徴
とする半導体集積回路。
【請求項１１】請求項１０記載の半導体集積回路にお
いて、前記ＤＬＬ部（３２）は、前記初段の遅延制御回
路（７１）による所定の位相だけずらされた前記制御信
号（ＣＬＫ）に同期した同期信号を出力することを特徴
とする半導体集積回路。
【請求項１２】請求項１０記載の半導体集積回路にお
いて、前記半導体集積回路はシンクロナスＤＲＡＭであ
り、且つ、前記ＤＬＬ部（３２）から出力される同期信
号は、該シンクロナスＤＲＡＭのデータ出力バッファ回
路に供給するイネーブル信号であることを特徴とする半
導体集積回路。
【請求項１３】外部からの制御信号（ＣＬＫ）を複数
段の遅延制御手段（７１，７２，７３）により分割し、
該遅延制御手段における所定段（７１）の出力信号およ
び前記制御信号をパルス信号発生手段（３３）により処
理して該制御信号を所定割合のデューティーで分割した
パルス信号を発生し、該制御信号の周波数変化に応じて
該パルス信号のパルス幅を変化させるようにしたことを
特徴とする半導体集積回路。
【請求項１４】制御パルス信号（ＣＬＫ）を受ける縦
続接続されたｎ段構成の可変遅延回路（７１，７２，７
３）と、前記制御パルス信号の位相と前記ｎ段構成の可変遅延回
路の出力信号の位相が一致するように、該ｎ段構成の可
変遅延回路の各々の遅延時間を制御する位相比較回路
（８）と、前記ｎ段構成の可変遅延回路の入力信号および該ｎ段構
成の可変遅延回路の各段のｎ個の出力信号のうち、２つ
の信号が選択的に入力され、当該２つの信号の位相差に
対応したパルス信号を出力するパルス信号発生部（３
３）と具備することを特徴とする半導体集積回路。