JPH11177065A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11177065A JPH11177065A JP9336774A JP33677497A JPH11177065A JP H11177065 A JPH11177065 A JP H11177065A JP 9336774 A JP9336774 A JP 9336774A JP 33677497 A JP33677497 A JP 33677497A JP H11177065 A JPH11177065 A JP H11177065A
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 メモリ領域のソース・ドレイン領域の不純物
濃度を高くして浮遊ゲートからの電子の引き抜き速度を
低下させないようにすると共に周辺回路のソース・ドレ
インにはシリサイド膜が確実に形成されるようにして低
抵抗化を図る。 【構成】 メモリ領域に浮遊ゲートを含むゲート電極１
１１を形成し、周辺回路領域のポリシリコンにゲート電
極１１２を形成する（ａ）。スペーサ１１３を形成した
後、メモリ領域に５×１０15／ｃｍ2 以上のヒ素を打ち
込んで高濃度ｎ型拡散層１１４ｂを形成し、周辺回路に
３×１０15／ｃｍ2 以下のヒ素とボロンを打ち込んで、
低濃度ｎ型拡散層１１４ａとｐ型拡散層１１５を形成す
る（ｂ）。膜厚３０ｎｍ以下のチタン膜１１６を形成す
る（ｃ）。減圧窒素雰囲気中で熱処理を行って、周辺回
路のソース・ドレイン領域とゲート電極上にシリサイド
膜１１７を形成する（ｄ）。その後、窒素含有チタン膜
１１９を除去する。
濃度を高くして浮遊ゲートからの電子の引き抜き速度を
低下させないようにすると共に周辺回路のソース・ドレ
インにはシリサイド膜が確実に形成されるようにして低
抵抗化を図る。 【構成】 メモリ領域に浮遊ゲートを含むゲート電極１
１１を形成し、周辺回路領域のポリシリコンにゲート電
極１１２を形成する（ａ）。スペーサ１１３を形成した
後、メモリ領域に５×１０15／ｃｍ2 以上のヒ素を打ち
込んで高濃度ｎ型拡散層１１４ｂを形成し、周辺回路に
３×１０15／ｃｍ2 以下のヒ素とボロンを打ち込んで、
低濃度ｎ型拡散層１１４ａとｐ型拡散層１１５を形成す
る（ｂ）。膜厚３０ｎｍ以下のチタン膜１１６を形成す
る（ｃ）。減圧窒素雰囲気中で熱処理を行って、周辺回
路のソース・ドレイン領域とゲート電極上にシリサイド
膜１１７を形成する（ｄ）。その後、窒素含有チタン膜
１１９を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体基板の拡散層やポリシリ
コン電極等の表面に自己整合的にチタンシリサイド膜を
形成してなる半導体装置とその製造方法に関するもので
ある。
の製造方法に関し、特に半導体基板の拡散層やポリシリ
コン電極等の表面に自己整合的にチタンシリサイド膜を
形成してなる半導体装置とその製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体素子の微細化や高密度化は不断に
進められており、現在では０．１５〜０．２５μｍの寸
法基準で設計されたメモリデバイスやロジックデバイス
等の超高集積化の半導体装置が提供されている。このよ
うな半導体装置の高集積化に伴い、ゲート電極長や拡散
層幅の縮小およびこれらの膜厚の低減が要求されるよう
になる。ところが、これらゲート電極長や拡散層幅の縮
小や膜厚の低減は、必然的にこれらの抵抗の増加を招
き、回路動作の遅延に大きな影響を及ぼすことになる。
そこで、微細化された素子においては、ポリシリコンで
形成されたゲート電極や単結晶シリコン基板の拡散層の
表面領域にシリサイド膜を形成して低抵抗化を図る技術
が広く採用されている。
進められており、現在では０．１５〜０．２５μｍの寸
法基準で設計されたメモリデバイスやロジックデバイス
等の超高集積化の半導体装置が提供されている。このよ
うな半導体装置の高集積化に伴い、ゲート電極長や拡散
層幅の縮小およびこれらの膜厚の低減が要求されるよう
になる。ところが、これらゲート電極長や拡散層幅の縮
小や膜厚の低減は、必然的にこれらの抵抗の増加を招
き、回路動作の遅延に大きな影響を及ぼすことになる。
そこで、微細化された素子においては、ポリシリコンで
形成されたゲート電極や単結晶シリコン基板の拡散層の
表面領域にシリサイド膜を形成して低抵抗化を図る技術
が広く採用されている。
【０００３】このシリサイド膜は、特にチタン膜を用い
て自己整合的にシリサイド膜を形成するいわゆるサリサ
イド〔salicide(self-aligned silicide）〕技術により
形成される。図７、図８および図９は、このサリサイド
技術をフラッシュ型と呼ばれる不揮発性半導体メモリの
製造方法に適用した場合の従来の製造工程を示す工程順
断面図である。先ず、図７（ａ）に示すように、シリコ
ン基板７０１の所定の領域にＬＯＣＯＳ法を用いてトレ
ンチ型の素子分離絶縁膜７０２を形成する。次に、図７
（ｂ）に示すように、フォトリソグラフィ技術により周
辺回路のｎチャネルＭＯＳトランジスタ形成領域に開口
を有するレジスト膜７０３ａを形成し、これをマスクに
ボロンをイオン注入してｐウェル７０４を形成する。同
様の手法を用いて、周辺回路のｐチャネルＭＯＳトラン
ジスタ形成領域にｎウェル７０５、メモリセル形成領域
にｐウェル７０６を形成する〔図７（ｃ）〕。
て自己整合的にシリサイド膜を形成するいわゆるサリサ
イド〔salicide(self-aligned silicide）〕技術により
形成される。図７、図８および図９は、このサリサイド
技術をフラッシュ型と呼ばれる不揮発性半導体メモリの
製造方法に適用した場合の従来の製造工程を示す工程順
断面図である。先ず、図７（ａ）に示すように、シリコ
ン基板７０１の所定の領域にＬＯＣＯＳ法を用いてトレ
ンチ型の素子分離絶縁膜７０２を形成する。次に、図７
（ｂ）に示すように、フォトリソグラフィ技術により周
辺回路のｎチャネルＭＯＳトランジスタ形成領域に開口
を有するレジスト膜７０３ａを形成し、これをマスクに
ボロンをイオン注入してｐウェル７０４を形成する。同
様の手法を用いて、周辺回路のｐチャネルＭＯＳトラン
ジスタ形成領域にｎウェル７０５、メモリセル形成領域
にｐウェル７０６を形成する〔図７（ｃ）〕。
【０００４】次いで、熱酸化法によりゲート絶縁膜７０
７を形成し、その上全面に、ＣＶＤ法により膜厚約１５
０ｎｍのポリシリコン膜７０８と、ＯＮＯ膜（酸化膜−
窒化膜−酸化膜）７０９と、リン等の不純物がドープさ
れたポリシリコン膜とタングステンシリサイド膜との複
合膜であるタングステンポリサイド膜７１０を形成す
る。その後、フォトリソグラフィ技術により、フォトレ
ジスト膜７０３ｂを形成し〔図７（ｄ）〕、これをマス
クタングステンポリサイド膜７１０、ＯＮＯ膜７０９お
よびポリシリコン膜７０８をパターニングして、不揮発
性半導体メモリ用のゲート電極７１１を形成する。次い
で、全面にポリシリコン膜を形成した後に、パターニン
グを行い、周辺回路トランジスタ用のゲート電極７１２
を形成する〔図８（ａ）〕。続いて、図８（ｂ）に示す
ように、ＣＶＤ法により全面にシリコン酸化膜を堆積
し、これを異方性エッチングによりエッチバックして、
ゲート電極７１１、７１２の側面にスペーサ７１３を形
成する。その後、ｐウェル７０４、７０６にヒ素等の不
純物を、そしてｎウェル７０５にボロン等の不純物を注
入し、８００ないし１０００℃の熱処理を行なって、ソ
ース・ドレイン領域となるｎ型拡散層７１４とｐ型拡散
層７１５を形成する。
７を形成し、その上全面に、ＣＶＤ法により膜厚約１５
０ｎｍのポリシリコン膜７０８と、ＯＮＯ膜（酸化膜−
窒化膜−酸化膜）７０９と、リン等の不純物がドープさ
れたポリシリコン膜とタングステンシリサイド膜との複
合膜であるタングステンポリサイド膜７１０を形成す
る。その後、フォトリソグラフィ技術により、フォトレ
ジスト膜７０３ｂを形成し〔図７（ｄ）〕、これをマス
クタングステンポリサイド膜７１０、ＯＮＯ膜７０９お
よびポリシリコン膜７０８をパターニングして、不揮発
性半導体メモリ用のゲート電極７１１を形成する。次い
で、全面にポリシリコン膜を形成した後に、パターニン
グを行い、周辺回路トランジスタ用のゲート電極７１２
を形成する〔図８（ａ）〕。続いて、図８（ｂ）に示す
ように、ＣＶＤ法により全面にシリコン酸化膜を堆積
し、これを異方性エッチングによりエッチバックして、
ゲート電極７１１、７１２の側面にスペーサ７１３を形
成する。その後、ｐウェル７０４、７０６にヒ素等の不
純物を、そしてｎウェル７０５にボロン等の不純物を注
入し、８００ないし１０００℃の熱処理を行なって、ソ
ース・ドレイン領域となるｎ型拡散層７１４とｐ型拡散
層７１５を形成する。
【０００５】次いで、図８（ｃ）に示すように、スパッ
タ法により全面に５０ｎｍ程度の膜厚のチタン膜７１６
を形成する。そして、常圧の窒素雰囲気中でランプアニ
ール装置等を用いて６００から６５０℃の温度で３０秒
から６０秒間の熱処理を行なう。これにより、チタン膜
７１６に窒素が拡散されて窒素含有チタン膜７１９が形
成され、同時にゲート電極７１２や拡散層７１４、７１
５等のチタン膜に接触しているシリコン領域ではシリサ
イド化反応が行なわれ、図８（ｄ）に示すように、その
界面にチタンシリサイド膜７１７が形成される。このチ
タンシリサイド膜７１７は、電気抵抗率が６０μΩ・ｃ
ｍ程度で結晶構造がＣ４９構造のチタンシリサイド膜で
ある。
タ法により全面に５０ｎｍ程度の膜厚のチタン膜７１６
を形成する。そして、常圧の窒素雰囲気中でランプアニ
ール装置等を用いて６００から６５０℃の温度で３０秒
から６０秒間の熱処理を行なう。これにより、チタン膜
７１６に窒素が拡散されて窒素含有チタン膜７１９が形
成され、同時にゲート電極７１２や拡散層７１４、７１
５等のチタン膜に接触しているシリコン領域ではシリサ
イド化反応が行なわれ、図８（ｄ）に示すように、その
界面にチタンシリサイド膜７１７が形成される。このチ
タンシリサイド膜７１７は、電気抵抗率が６０μΩ・ｃ
ｍ程度で結晶構造がＣ４９構造のチタンシリサイド膜で
ある。
【０００６】しかる後、図９（ａ）に示されるように、
アンモニア水溶液と過酸化水素水の混合溶液でシリサイ
ド化されていない窒素含有チタン膜７１９をエッチング
除去する。これにより、チタンシリサイド膜７１７のみ
がシリコンの表面に残される。次に、常圧の窒素雰囲気
中で８５０℃程度の第２の熱処理を６０秒程度行うと、
前記したＣ４９構造のチタンシリサイド膜７１７は、２
０μΩ・ｃｍ程度の低い抵抗率の結晶構造（Ｃ５４構
造）の膜に変換される。続いて、ＣＶＤ法を用いてシリ
コン酸化膜７２０を成膜し、ＣＭＰ法などを用いて平坦
化する〔図９（ｂ）〕。次に、フォトリソグラフィ技術
およびドライエッチング技術を用いてビアホールを形成
し、選択成長法などでビアホールを埋め込む金属プラグ
７２１を形成した後に、アルミニウムの堆積とそのパタ
ーニングを行ってＡｌ配線層７２２を形成して、所望の
メモリデバイスの製造工程が完了する。
アンモニア水溶液と過酸化水素水の混合溶液でシリサイ
ド化されていない窒素含有チタン膜７１９をエッチング
除去する。これにより、チタンシリサイド膜７１７のみ
がシリコンの表面に残される。次に、常圧の窒素雰囲気
中で８５０℃程度の第２の熱処理を６０秒程度行うと、
前記したＣ４９構造のチタンシリサイド膜７１７は、２
０μΩ・ｃｍ程度の低い抵抗率の結晶構造（Ｃ５４構
造）の膜に変換される。続いて、ＣＶＤ法を用いてシリ
コン酸化膜７２０を成膜し、ＣＭＰ法などを用いて平坦
化する〔図９（ｂ）〕。次に、フォトリソグラフィ技術
およびドライエッチング技術を用いてビアホールを形成
し、選択成長法などでビアホールを埋め込む金属プラグ
７２１を形成した後に、アルミニウムの堆積とそのパタ
ーニングを行ってＡｌ配線層７２２を形成して、所望の
メモリデバイスの製造工程が完了する。
【０００７】
【発明が解決しようとする課題】上述した従来の製造方
法では、不揮発性半導体メモリ性能と周辺回路ＣＭＯＳ
トランジスタのシリサイド化とを両立させるについて次
のような問題があった。すなわち、不揮発性半導体メモ
リの拡散層領域はフローティングゲートから拡散層に電
子を引き抜く時、高速性を要求されることから不純物濃
度を高くする必要があるが、一方で、ヒ素濃度が高濃度
化することによりシリサイドが形成されなくなるという
問題が起こる。その理由は、シリサイド反応がヒ素によ
り抑制され、窒化反応が優勢になるためであるとされて
いる。
法では、不揮発性半導体メモリ性能と周辺回路ＣＭＯＳ
トランジスタのシリサイド化とを両立させるについて次
のような問題があった。すなわち、不揮発性半導体メモ
リの拡散層領域はフローティングゲートから拡散層に電
子を引き抜く時、高速性を要求されることから不純物濃
度を高くする必要があるが、一方で、ヒ素濃度が高濃度
化することによりシリサイドが形成されなくなるという
問題が起こる。その理由は、シリサイド反応がヒ素によ
り抑制され、窒化反応が優勢になるためであるとされて
いる。
【０００８】この問題を解決する方法として２つ考えら
れる。１つはメモリ領域のヒ素濃度を低濃度化する方法
であり、もう１つはチタンを厚くして窒化反応とシリサ
イド反応の競合反応を抑制する方法である。しかしなが
ら、第１のメモリ領域の拡散層の低濃度化を行う方法
は、文献（IEEE Electron Device Letters,Vol.17,No.1
1,pp.525-527(1996) Y.Tang et al.）にも示されるよう
に、ＦＮトンネル電流の低下を招くことになり、フロー
ティングゲートからの電子の引き抜き速度が低下し、メ
モリの動作速度が遅くなるという問題が起こる。また、
第２のチタン膜を厚くする方法を採ると、形成されるシ
リサイドの膜厚も厚くなる。その結果、シリサイドと微
細化により浅くなされた拡散層の接合が接近することに
なり、リーク電流が増加する。すなわち、半導体装置の
微細化に伴い、チタンシリサイド膜の薄膜化も要求され
るのに対し、チタン膜の厚膜化はこの要求に反すること
になる。したがって、デバイスの微細化を進める上でこ
の第２の方法は採用することができない。
れる。１つはメモリ領域のヒ素濃度を低濃度化する方法
であり、もう１つはチタンを厚くして窒化反応とシリサ
イド反応の競合反応を抑制する方法である。しかしなが
ら、第１のメモリ領域の拡散層の低濃度化を行う方法
は、文献（IEEE Electron Device Letters,Vol.17,No.1
1,pp.525-527(1996) Y.Tang et al.）にも示されるよう
に、ＦＮトンネル電流の低下を招くことになり、フロー
ティングゲートからの電子の引き抜き速度が低下し、メ
モリの動作速度が遅くなるという問題が起こる。また、
第２のチタン膜を厚くする方法を採ると、形成されるシ
リサイドの膜厚も厚くなる。その結果、シリサイドと微
細化により浅くなされた拡散層の接合が接近することに
なり、リーク電流が増加する。すなわち、半導体装置の
微細化に伴い、チタンシリサイド膜の薄膜化も要求され
るのに対し、チタン膜の厚膜化はこの要求に反すること
になる。したがって、デバイスの微細化を進める上でこ
の第２の方法は採用することができない。
【０００９】本発明の課題は、上述の問題点を解決する
ことであって、その目的は、周辺回路のトランジスタに
対して薄膜のシリサイドを形成できるようにするととも
に、不揮発性半導体メモリ素子の書き込み速度の劣化を
防止できるようにした半導体装置とその製造方法を提供
することである。
ことであって、その目的は、周辺回路のトランジスタに
対して薄膜のシリサイドを形成できるようにするととも
に、不揮発性半導体メモリ素子の書き込み速度の劣化を
防止できるようにした半導体装置とその製造方法を提供
することである。
【００１０】
【課題を解決するための手段】上述した本発明の課題
は、シリサイド化処理に先立って、不揮発性メモリセル
トランジスタのソース・ドレイン領域の不純物濃度を周
辺回路のｎチャネルＭＯＳトランジスタのソース・ドレ
イン領域のそれより高くしておくことにより、解決する
ことができる。
は、シリサイド化処理に先立って、不揮発性メモリセル
トランジスタのソース・ドレイン領域の不純物濃度を周
辺回路のｎチャネルＭＯＳトランジスタのソース・ドレ
イン領域のそれより高くしておくことにより、解決する
ことができる。
【００１１】
【発明の実施の形態】本発明による半導体装置は、フロ
ーティングゲート（１０８；４０８）を有する不揮発性
メモリセルトランジスタと、ｎチャネルＭＯＳトランジ
スタ、または、ｎチャネルＭＯＳトランジスタおよびｐ
チャネルＭＯＳトランジスタと、を備えるものであっ
て、前記不揮発性メモリセルトランジスタのソース・ド
レイン領域（１１４ｂ；４１４ｂ）上には実質的にシリ
サイド膜が形成されておらず、かつ、前記ｎチャネルＭ
ＯＳトランジスタ、または、ｎチャネルＭＯＳトランジ
スタおよびｐチャネルＭＯＳトランジスタのソース・ド
レイン（１１４ａ、１１５；４１４ａ、４１５）領域上
にはシリサイド膜（１１７；４１７）が形成されてお
り、かつ、前記不揮発性メモリセルトランジスタのソー
ス・ドレイン領域の不純物濃度は前記ｎチャネルＭＯＳ
トランジスタのソース・ドレイン領域のそれより高いこ
とを特徴としている。
ーティングゲート（１０８；４０８）を有する不揮発性
メモリセルトランジスタと、ｎチャネルＭＯＳトランジ
スタ、または、ｎチャネルＭＯＳトランジスタおよびｐ
チャネルＭＯＳトランジスタと、を備えるものであっ
て、前記不揮発性メモリセルトランジスタのソース・ド
レイン領域（１１４ｂ；４１４ｂ）上には実質的にシリ
サイド膜が形成されておらず、かつ、前記ｎチャネルＭ
ＯＳトランジスタ、または、ｎチャネルＭＯＳトランジ
スタおよびｐチャネルＭＯＳトランジスタのソース・ド
レイン（１１４ａ、１１５；４１４ａ、４１５）領域上
にはシリサイド膜（１１７；４１７）が形成されてお
り、かつ、前記不揮発性メモリセルトランジスタのソー
ス・ドレイン領域の不純物濃度は前記ｎチャネルＭＯＳ
トランジスタのソース・ドレイン領域のそれより高いこ
とを特徴としている。
【００１２】また、本発明による半導体装置の製造方法
は、（１）不揮発性メモリセル形成領域である第１のｐ
ウェル上にゲート絶縁膜を介して積層ゲート電極を、周
辺回路用ｎチャネルＭＯＳトランジスタ形成領域である
第２のｐウェルにゲート絶縁膜を介してゲート電極をそ
れぞれ形成する工程〔図１（ａ）〜図２（ａ）；図４
（ａ）〜図５（ａ）〕と、（２）前記積層ゲート電極お
よび前記ゲート電極の側面にスペーサとなる側面絶縁膜
を形成する工程〔図２（ｂ）；図５（ｂ）〕と、（３）
前記第１のｐウェルのソース・ドレイン形成領域に５×
１０15／ｃｍ2以上、前記第２のｐウェルのソース・ド
レイン形成領域に３×１０15／ｃｍ2 以下のｎ型不純物
を導入してそれぞれのトランジスタのソース・ドレイン
領域を形成する工程〔図２（ｂ）；図５（ｂ）〕と、
（４）全面にチタン膜を被着する工程〔図２（ｃ）；図
５（ｃ）〕と、（５）熱処理を行って、少なくとも第２
のｐウェル領域上のソース・ドレイン領域上にチタンシ
リサイド膜を形成する工程〔図２（ｄ）；図５（ｄ）〕
と、（６）不要のチタン膜および窒化チタン膜をエッチ
ング除去する工程〔図３（ａ）；図６（ａ）〕と、を含
むことを特徴としている。そして、前記第（４）の工程
において、チタン膜の被着に続けて窒化チタン膜（４１
８）の被着を行って、チタン膜／窒化チタン膜の積層膜
を形成するようにしてもよい〔図５（ｃ）〕。また、好
ましくは、前記第（４）の工程において、前記チタン膜
の膜厚を３０ｎｍ以下とする。また、好ましくは、前記
第（５）の工程における熱処理を、減圧窒素雰囲気、真
空雰囲気、若しくは、不活性ガス雰囲気中にて行う。
は、（１）不揮発性メモリセル形成領域である第１のｐ
ウェル上にゲート絶縁膜を介して積層ゲート電極を、周
辺回路用ｎチャネルＭＯＳトランジスタ形成領域である
第２のｐウェルにゲート絶縁膜を介してゲート電極をそ
れぞれ形成する工程〔図１（ａ）〜図２（ａ）；図４
（ａ）〜図５（ａ）〕と、（２）前記積層ゲート電極お
よび前記ゲート電極の側面にスペーサとなる側面絶縁膜
を形成する工程〔図２（ｂ）；図５（ｂ）〕と、（３）
前記第１のｐウェルのソース・ドレイン形成領域に５×
１０15／ｃｍ2以上、前記第２のｐウェルのソース・ド
レイン形成領域に３×１０15／ｃｍ2 以下のｎ型不純物
を導入してそれぞれのトランジスタのソース・ドレイン
領域を形成する工程〔図２（ｂ）；図５（ｂ）〕と、
（４）全面にチタン膜を被着する工程〔図２（ｃ）；図
５（ｃ）〕と、（５）熱処理を行って、少なくとも第２
のｐウェル領域上のソース・ドレイン領域上にチタンシ
リサイド膜を形成する工程〔図２（ｄ）；図５（ｄ）〕
と、（６）不要のチタン膜および窒化チタン膜をエッチ
ング除去する工程〔図３（ａ）；図６（ａ）〕と、を含
むことを特徴としている。そして、前記第（４）の工程
において、チタン膜の被着に続けて窒化チタン膜（４１
８）の被着を行って、チタン膜／窒化チタン膜の積層膜
を形成するようにしてもよい〔図５（ｃ）〕。また、好
ましくは、前記第（４）の工程において、前記チタン膜
の膜厚を３０ｎｍ以下とする。また、好ましくは、前記
第（５）の工程における熱処理を、減圧窒素雰囲気、真
空雰囲気、若しくは、不活性ガス雰囲気中にて行う。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１、図２および図３は本発明の第１
の実施例を工程順に示す断面図である。図１（ａ）から
図２（ａ）に至るまでの、シリコン基板１０１上に素子
分離絶縁膜１０２を形成し、ｐウェル１０４、１０６、
ｎウェル１０５を形成した後、ゲート電極１１１、１１
２を形成するまでの工程は、図７（ａ）〜図８に示した
従来例の場合と同様であるので、その詳細な説明は省略
する。なお、図１〜図３において、従来例の部分と同等
の部分には下２桁が共通する参照番号が付せられてい
る。図２（ａ）に示す工程の終了した後、ＣＶＤ法によ
りシリコン酸化膜を堆積しエッチバックを行って、ゲー
ト電極１１１、１１２の側面にスペーサ１１３を形成す
る。その後、レジスト膜をマスクとしてシリコン基板１
０１に対して選択的にヒ素やボロン等の不純物をイオン
注入し、９００程度の熱処理を行うことにより、ソース
・ドレイン領域となる低濃度ｎ型拡散層１１４ａ、高濃
度ｎ型拡散層１１４ｂ、ｐ型拡散層１１５を形成する。
ここで、不揮発性半導体メモリ領域にはヒ素イオンのド
ーズ量は８×１０15イオン／ｃｍ2 程度に設定され、周
辺回路のｎ型トランジスタ領域にはヒ素イオンのドーズ
量は１×１０15イオン／ｃｍ2程度に設定される。この
不純物濃度の設定の根拠について図１０を参照して説明
する。図１０はシリサイド膜の層抵抗のヒ素注入ドーズ
量依存性を示す。注入イオンドーズ量が低い時の層抵抗
は１０オーム／ｓｑ以下であるが、注入ヒ素イオンのド
ーズ量が、５×１０15イオン／ｃｍ2 を越えると層抵抗
が急激に上昇する。この現象は不純物濃度の上昇につれ
てシリサイドが形成されなくなることに起因している。
この層抵抗はシリサイドのない基板層抵抗と同程度にな
る。従って、注入ヒ素ドーズ量によってシリサイド形成
の有無を選択するには、５×１０15イオン／ｃｍ2 程度
の前後で注入量を分ければよいことになる。しかし、ド
ーズ量が低い側では確実にシリサイドを形成して層抵抗
を下げることが好ましいので、低い側のドーズ量は３×
１０15イオン／ｃｍ2 以下とすることが望ましい。この
とき、高濃度ｎ型拡散層１１４ｂの不純物濃度は１×１
０19／ｃｍ3 以上、低濃度ｎ型拡散層１１４ａの不純物
濃度は１×１０19／ｃｍ3 未満となっている。
て説明する。 ［第１の実施例］図１、図２および図３は本発明の第１
の実施例を工程順に示す断面図である。図１（ａ）から
図２（ａ）に至るまでの、シリコン基板１０１上に素子
分離絶縁膜１０２を形成し、ｐウェル１０４、１０６、
ｎウェル１０５を形成した後、ゲート電極１１１、１１
２を形成するまでの工程は、図７（ａ）〜図８に示した
従来例の場合と同様であるので、その詳細な説明は省略
する。なお、図１〜図３において、従来例の部分と同等
の部分には下２桁が共通する参照番号が付せられてい
る。図２（ａ）に示す工程の終了した後、ＣＶＤ法によ
りシリコン酸化膜を堆積しエッチバックを行って、ゲー
ト電極１１１、１１２の側面にスペーサ１１３を形成す
る。その後、レジスト膜をマスクとしてシリコン基板１
０１に対して選択的にヒ素やボロン等の不純物をイオン
注入し、９００程度の熱処理を行うことにより、ソース
・ドレイン領域となる低濃度ｎ型拡散層１１４ａ、高濃
度ｎ型拡散層１１４ｂ、ｐ型拡散層１１５を形成する。
ここで、不揮発性半導体メモリ領域にはヒ素イオンのド
ーズ量は８×１０15イオン／ｃｍ2 程度に設定され、周
辺回路のｎ型トランジスタ領域にはヒ素イオンのドーズ
量は１×１０15イオン／ｃｍ2程度に設定される。この
不純物濃度の設定の根拠について図１０を参照して説明
する。図１０はシリサイド膜の層抵抗のヒ素注入ドーズ
量依存性を示す。注入イオンドーズ量が低い時の層抵抗
は１０オーム／ｓｑ以下であるが、注入ヒ素イオンのド
ーズ量が、５×１０15イオン／ｃｍ2 を越えると層抵抗
が急激に上昇する。この現象は不純物濃度の上昇につれ
てシリサイドが形成されなくなることに起因している。
この層抵抗はシリサイドのない基板層抵抗と同程度にな
る。従って、注入ヒ素ドーズ量によってシリサイド形成
の有無を選択するには、５×１０15イオン／ｃｍ2 程度
の前後で注入量を分ければよいことになる。しかし、ド
ーズ量が低い側では確実にシリサイドを形成して層抵抗
を下げることが好ましいので、低い側のドーズ量は３×
１０15イオン／ｃｍ2 以下とすることが望ましい。この
とき、高濃度ｎ型拡散層１１４ｂの不純物濃度は１×１
０19／ｃｍ3 以上、低濃度ｎ型拡散層１１４ａの不純物
濃度は１×１０19／ｃｍ3 未満となっている。
【００１４】次いで、図２（ｃ）に示すように、スパッ
タ法により全面に２０ｎｍ程度の膜厚のチタン膜１１６
を形成する。ここで、図１１と１２にシリサイド層抵抗
の線幅依存性をチタン膜厚に関連して示す。図１１に示
されるように、チタン膜厚が厚い場合（５０ｎｍ）は、
層抵抗の線幅依存性は注入ヒ素ドーズ量が高い領域で顕
著になる。シリサイド化は、チタンおよびチタンへの窒
素の拡散によって形成される窒素含有チタンがシリコン
内に沈み込むことによって促進されることが知られてい
るが、線幅が細い場合は窒素含有チタン膜等が両側の酸
化膜によって支えられることによりその“沈み込み”が
妨げられ、その結果シリサイド化が抑制されるものと考
えられる。このシリサイド化抑制効果を抑えるには、チ
タン膜の薄膜化が効果的である。チタンの膜厚を薄くす
る（例えば２０ｎｍ程度に）ことにより膜強度が弱くな
り、これにより窒素含有チタン等の“沈み込み”の抑制
が弱くなり、シリサイド化反応が抑制されなくなる。す
なわち、図１２に示されるように、シリサイド層抵抗の
線幅依存性はなくなる。さらに、シリサイド線幅をパラ
メータとする層抵抗のチタン膜厚依存性を図１３に示
す。ここで、ＲS は線幅が０．２μｍまたは０．５μｍ
での層抵抗であり、Ｒ0 は線幅が十分に広い（例えば
１．０μｍ以上）場合の層抵抗である。同図に示される
ように、チタン膜厚を３０ｎｍ以下に設定することによ
り、層抵抗の線幅依存性を抑制できる。
タ法により全面に２０ｎｍ程度の膜厚のチタン膜１１６
を形成する。ここで、図１１と１２にシリサイド層抵抗
の線幅依存性をチタン膜厚に関連して示す。図１１に示
されるように、チタン膜厚が厚い場合（５０ｎｍ）は、
層抵抗の線幅依存性は注入ヒ素ドーズ量が高い領域で顕
著になる。シリサイド化は、チタンおよびチタンへの窒
素の拡散によって形成される窒素含有チタンがシリコン
内に沈み込むことによって促進されることが知られてい
るが、線幅が細い場合は窒素含有チタン膜等が両側の酸
化膜によって支えられることによりその“沈み込み”が
妨げられ、その結果シリサイド化が抑制されるものと考
えられる。このシリサイド化抑制効果を抑えるには、チ
タン膜の薄膜化が効果的である。チタンの膜厚を薄くす
る（例えば２０ｎｍ程度に）ことにより膜強度が弱くな
り、これにより窒素含有チタン等の“沈み込み”の抑制
が弱くなり、シリサイド化反応が抑制されなくなる。す
なわち、図１２に示されるように、シリサイド層抵抗の
線幅依存性はなくなる。さらに、シリサイド線幅をパラ
メータとする層抵抗のチタン膜厚依存性を図１３に示
す。ここで、ＲS は線幅が０．２μｍまたは０．５μｍ
での層抵抗であり、Ｒ0 は線幅が十分に広い（例えば
１．０μｍ以上）場合の層抵抗である。同図に示される
ように、チタン膜厚を３０ｎｍ以下に設定することによ
り、層抵抗の線幅依存性を抑制できる。
【００１５】本実施例においては、薄膜化されたチタン
膜のシリサイド化のために、３３ｍＴｏｒｒの減圧され
た窒素雰囲気中でランプアニール装置を用いて７００℃
で３０秒の熱処理を行った。これにより、チタン膜１１
６はゲート電極１１２や拡散層１１４ａ、１１５のシリ
コンに接触されている領域でシリサイド化され、図２
（ｄ）に示すように、その界面にＣ４９構造のチタンシ
リサイド膜１１７が形成され、またシリサイド化されな
かったチタン膜は窒素含有チタン膜１１９に変換され
る。ここで、高濃度ｎ型拡散層１１４ｂの領域ではシリ
サイド化は抑制され実質的にシリサイド膜は形成されな
い。
膜のシリサイド化のために、３３ｍＴｏｒｒの減圧され
た窒素雰囲気中でランプアニール装置を用いて７００℃
で３０秒の熱処理を行った。これにより、チタン膜１１
６はゲート電極１１２や拡散層１１４ａ、１１５のシリ
コンに接触されている領域でシリサイド化され、図２
（ｄ）に示すように、その界面にＣ４９構造のチタンシ
リサイド膜１１７が形成され、またシリサイド化されな
かったチタン膜は窒素含有チタン膜１１９に変換され
る。ここで、高濃度ｎ型拡散層１１４ｂの領域ではシリ
サイド化は抑制され実質的にシリサイド膜は形成されな
い。
【００１６】３３ｍＴｏｒｒの減圧窒素雰囲気中での熱
処理では、窒素の雰囲気からの供給が低減されるため窒
素のチタン膜１１６への拡散は抑制され、チタン膜１１
６中への窒素の拡散深さも常圧窒素雰囲気の熱処理に比
較して浅くなる。このようにチタン膜１１６中における
窒素の拡散が抑制されることで、チタン膜１１６がシリ
コンに接触されている下面側の領域におけるチタンの窒
化反応が抑制され、したがって、素子の微細化に伴って
チタン膜１１６の膜厚が低下された場合でも、シリコン
との接触領域では必要なシリサイド反応が確保される。
従って、熱処理は減圧下の窒素雰囲気が望ましく、好ま
しくは１００ｍＴｏｒｒ以下、より好ましくは５０ｍＴ
ｏｒｒ以下である。一方で、チタン膜が薄くなされ、か
つ、窒素雰囲気中にて熱処理が行われることにより、シ
リコン上には好適な薄さのシリサイド膜が形成されると
ともに、スペーサ等の酸化膜上ではシリコンのチタン膜
中への拡散が抑制されシリサイドのオーバーグロースを
防止することができる。
処理では、窒素の雰囲気からの供給が低減されるため窒
素のチタン膜１１６への拡散は抑制され、チタン膜１１
６中への窒素の拡散深さも常圧窒素雰囲気の熱処理に比
較して浅くなる。このようにチタン膜１１６中における
窒素の拡散が抑制されることで、チタン膜１１６がシリ
コンに接触されている下面側の領域におけるチタンの窒
化反応が抑制され、したがって、素子の微細化に伴って
チタン膜１１６の膜厚が低下された場合でも、シリコン
との接触領域では必要なシリサイド反応が確保される。
従って、熱処理は減圧下の窒素雰囲気が望ましく、好ま
しくは１００ｍＴｏｒｒ以下、より好ましくは５０ｍＴ
ｏｒｒ以下である。一方で、チタン膜が薄くなされ、か
つ、窒素雰囲気中にて熱処理が行われることにより、シ
リコン上には好適な薄さのシリサイド膜が形成されると
ともに、スペーサ等の酸化膜上ではシリコンのチタン膜
中への拡散が抑制されシリサイドのオーバーグロースを
防止することができる。
【００１７】しかる後、図３（ａ）に示すように、アン
モニア水溶液と過酸化水素水の混合した化学薬液で窒素
含有チタン膜１１９をエッチング除去する。これによ
り、チタンシリサイド膜１１７のみがゲート電極１１２
や拡散層１１４ａ、１１５のシリコンの表面に残され
る。その後、アルゴン雰囲気中で８００℃程度の第２の
熱処理を１０秒間行うと、Ｃ４９構造のチタンシリサイ
ド膜は低抵抗率のＣ５４樽造のチタンシリサイド膜ｌ１
７に変換される。アルゴン雰囲気中にて熱処理を行うと
き、この相転移温度を窒素雰囲気の場合よりも低減する
ことができるので、ＭＯＳトランジスタ等の素子に対す
る高温処理による特性劣化を防止することができる。続
いて、ＣＶＤ法を用いてシリコン酸化膜１２０を成膜
し、平坦化する〔図３（ｂ）〕。その後、ビアホールを
形成し、ビアホールを埋め込む金属プラグ１２１を形成
した後に、その上にＡｌ配線層１２２を形成して、所望
のメモリデバイスの製造工程が完了する。
モニア水溶液と過酸化水素水の混合した化学薬液で窒素
含有チタン膜１１９をエッチング除去する。これによ
り、チタンシリサイド膜１１７のみがゲート電極１１２
や拡散層１１４ａ、１１５のシリコンの表面に残され
る。その後、アルゴン雰囲気中で８００℃程度の第２の
熱処理を１０秒間行うと、Ｃ４９構造のチタンシリサイ
ド膜は低抵抗率のＣ５４樽造のチタンシリサイド膜ｌ１
７に変換される。アルゴン雰囲気中にて熱処理を行うと
き、この相転移温度を窒素雰囲気の場合よりも低減する
ことができるので、ＭＯＳトランジスタ等の素子に対す
る高温処理による特性劣化を防止することができる。続
いて、ＣＶＤ法を用いてシリコン酸化膜１２０を成膜
し、平坦化する〔図３（ｂ）〕。その後、ビアホールを
形成し、ビアホールを埋め込む金属プラグ１２１を形成
した後に、その上にＡｌ配線層１２２を形成して、所望
のメモリデバイスの製造工程が完了する。
【００１８】［第２の実施例］図４、図５および図６は
本発明の第２の実施例を工程順に示す断面図である。図
４（ａ）から図５（ｂ）に至るまでの、シリコン基板４
０１上に素子分離絶縁膜４０２を形成し、ｐウェル４０
４、４０６、ｎウェル４０５を形成した後、ゲート電極
４１１、４１２を形成し、拡散層４１４ａ、４１４ｂ、
４１５を形成するまでの工程は、図１（ａ）〜図２
（ｂ）に示した第１の実施例の場合と同様であるので、
その詳細な説明は省略する。なお、図４〜図６におい
て、第１の実施例の部分と同等の部分には下２桁が共通
する参照番号が付せられている。
本発明の第２の実施例を工程順に示す断面図である。図
４（ａ）から図５（ｂ）に至るまでの、シリコン基板４
０１上に素子分離絶縁膜４０２を形成し、ｐウェル４０
４、４０６、ｎウェル４０５を形成した後、ゲート電極
４１１、４１２を形成し、拡散層４１４ａ、４１４ｂ、
４１５を形成するまでの工程は、図１（ａ）〜図２
（ｂ）に示した第１の実施例の場合と同様であるので、
その詳細な説明は省略する。なお、図４〜図６におい
て、第１の実施例の部分と同等の部分には下２桁が共通
する参照番号が付せられている。
【００１９】図５（ｂ）までの工程が完了した後、図５
（ｃ）に示すように、スパッタ法および反応性スパッタ
法によりにより全面に２０ｎｍ程度の膜厚のチタン膜４
１６と２０ｎｍ程度の窒化チタン膜４１８を形成する。
その後に、アルゴン雰囲気でランプアニーラを用いて７
００℃で約３０秒の熱処理を行うと、図５（ｄ）に示さ
れるように、窒化チタン膜４１８中の窒素がチタン膜４
１６中て拡散されて窒素含有チタン膜４１９が形成され
ると共に、チタン膜４１６の下面とゲート電極４１２や
拡散層４１４ａ、４１５等のシリコンとが接触している
領域でシリサイド化反応が行われ、その界面にＣ４９構
造のチタンシリサイド膜４１７が形成される。ここで、
素子の微細化に伴ってチタン膜４１６の膜厚を低減させ
た場合でも、アルゴン雰囲気中での熱処理では窒素含有
チタン膜４１９中における窒素の拡散が抑制されること
で、シリコンに接触しているチタン膜４１６の窒化反応
が抑制されるため、シリコンとの接触領域では良好にチ
タンシリサイド膜４１７が形成される。酸化膜上に形成
される窒素含有チタン膜４１９の組成はＴｉ：Ｎ＝２：
１となるが、この組成比は熱処理前のチタン膜４１６と
窒化チタン膜４１８の膜厚比から決まる。シリコン界面
においてシリサイド化反応が行われているとき、素子分
離絶縁膜４０２等の酸化膜上においては、チタン膜４１
６が窒素含有チタン膜４１９へと変換されるため、酸化
膜上に拡散されてきたシリコンとチタンとが反応するこ
とは抑制され、素子分離領域４０２またはスペーサ１４
１３上へのシリサイドのオーバーグロースは防止され
る。同時に、シリコンと接触している領域のチタン膜の
窒化も進められるためシリサイド化は抑制され、シリコ
ンとの界面では良好な薄さのシリサイド膜を得ることが
できる。
（ｃ）に示すように、スパッタ法および反応性スパッタ
法によりにより全面に２０ｎｍ程度の膜厚のチタン膜４
１６と２０ｎｍ程度の窒化チタン膜４１８を形成する。
その後に、アルゴン雰囲気でランプアニーラを用いて７
００℃で約３０秒の熱処理を行うと、図５（ｄ）に示さ
れるように、窒化チタン膜４１８中の窒素がチタン膜４
１６中て拡散されて窒素含有チタン膜４１９が形成され
ると共に、チタン膜４１６の下面とゲート電極４１２や
拡散層４１４ａ、４１５等のシリコンとが接触している
領域でシリサイド化反応が行われ、その界面にＣ４９構
造のチタンシリサイド膜４１７が形成される。ここで、
素子の微細化に伴ってチタン膜４１６の膜厚を低減させ
た場合でも、アルゴン雰囲気中での熱処理では窒素含有
チタン膜４１９中における窒素の拡散が抑制されること
で、シリコンに接触しているチタン膜４１６の窒化反応
が抑制されるため、シリコンとの接触領域では良好にチ
タンシリサイド膜４１７が形成される。酸化膜上に形成
される窒素含有チタン膜４１９の組成はＴｉ：Ｎ＝２：
１となるが、この組成比は熱処理前のチタン膜４１６と
窒化チタン膜４１８の膜厚比から決まる。シリコン界面
においてシリサイド化反応が行われているとき、素子分
離絶縁膜４０２等の酸化膜上においては、チタン膜４１
６が窒素含有チタン膜４１９へと変換されるため、酸化
膜上に拡散されてきたシリコンとチタンとが反応するこ
とは抑制され、素子分離領域４０２またはスペーサ１４
１３上へのシリサイドのオーバーグロースは防止され
る。同時に、シリコンと接触している領域のチタン膜の
窒化も進められるためシリサイド化は抑制され、シリコ
ンとの界面では良好な薄さのシリサイド膜を得ることが
できる。
【００２０】しかる後、図６（ａ）に示すように、アン
モニア水溶液と過酸化水素水の混合した化学薬液で窒素
含有チタン膜４１９をエッチング除去する。これによ
り、チタンシリサイド膜４１７のみがシリコンの表面に
残される。さらに、アルゴン雰囲気中で８００℃程度の
第２の熱処理を１０秒間程度行うと、Ｃ４９構造のチタ
ンシリサイド膜は低抵抗率のＣ５４構造のチタンシリサ
イド膜４１７に変換される。その後第１の実施例の場合
と同様の工程を経て、本実施例の不揮発性半導体メモリ
の製造工程が完了する。
モニア水溶液と過酸化水素水の混合した化学薬液で窒素
含有チタン膜４１９をエッチング除去する。これによ
り、チタンシリサイド膜４１７のみがシリコンの表面に
残される。さらに、アルゴン雰囲気中で８００℃程度の
第２の熱処理を１０秒間程度行うと、Ｃ４９構造のチタ
ンシリサイド膜は低抵抗率のＣ５４構造のチタンシリサ
イド膜４１７に変換される。その後第１の実施例の場合
と同様の工程を経て、本実施例の不揮発性半導体メモリ
の製造工程が完了する。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲内において、適宜の変更が可
能である。例えば、実施例では、シリサイド化の熱処理
やシリサイドの相転移の熱処理をアルゴン雰囲気にて行
っていたが、これらの熱処理を他の不活性ガスの雰囲
気、例えばネオンやヘリウム等のガス雰囲気、或いは真
空雰囲気において行ってもよい。また、ソース・ドレイ
ン領域を形成するための不純物としてリン（Ｐ）を用い
ることもできる。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱しない範囲内において、適宜の変更が可
能である。例えば、実施例では、シリサイド化の熱処理
やシリサイドの相転移の熱処理をアルゴン雰囲気にて行
っていたが、これらの熱処理を他の不活性ガスの雰囲
気、例えばネオンやヘリウム等のガス雰囲気、或いは真
空雰囲気において行ってもよい。また、ソース・ドレイ
ン領域を形成するための不純物としてリン（Ｐ）を用い
ることもできる。
【００２２】
【発明の効果】以上説明したように、本発明は、不揮発
性半導体メモリのソース・ドレイン領域を高不純物濃度
に、周辺回路のｎ型トランジスタのソース・ドレイン領
域を低不純物濃度に形成しておいて、シリサイド化処理
を行うものであるので、フローティングゲートからの電
子の引き抜き速度を低下させることなく、周辺回路のト
ランジスタのみをサリサイド構造にすることができる。
したがって、本発明によれば、小型化が可能で高速・高
特性の半導体装置を提供することが可能になる。また、
チタン膜を３０ｎｍ以下に抑えた実施例によれば、シリ
サイド層抵抗が線幅に対して依存性をもたないようにす
ることができる。さらに、シリコン上にチタン膜を形成
し窒素の減圧雰囲気中にて熱処理を行うか、チタン膜上
に窒化チタン膜を形成して窒素を含まない雰囲気中で熱
処理を行っているのでチタン膜が薄くなされてもシリコ
ンと接する部分のチタン膜の窒化は抑制され、良好にシ
リサイド膜を形成するようにすることができる。同時
に、チタン膜に窒化チタン膜中の窒素が拡散することに
より、酸化膜上ではシリコンのチタン膜への拡散が抑制
されて拡散されてさたシリコンとチタンとが反応するこ
とによるオーバーグロースが抑制されるとともにシリコ
ン上でのシリサイド化も抑制され形成されるシリサイド
膜を好適な薄さにすることができる。
性半導体メモリのソース・ドレイン領域を高不純物濃度
に、周辺回路のｎ型トランジスタのソース・ドレイン領
域を低不純物濃度に形成しておいて、シリサイド化処理
を行うものであるので、フローティングゲートからの電
子の引き抜き速度を低下させることなく、周辺回路のト
ランジスタのみをサリサイド構造にすることができる。
したがって、本発明によれば、小型化が可能で高速・高
特性の半導体装置を提供することが可能になる。また、
チタン膜を３０ｎｍ以下に抑えた実施例によれば、シリ
サイド層抵抗が線幅に対して依存性をもたないようにす
ることができる。さらに、シリコン上にチタン膜を形成
し窒素の減圧雰囲気中にて熱処理を行うか、チタン膜上
に窒化チタン膜を形成して窒素を含まない雰囲気中で熱
処理を行っているのでチタン膜が薄くなされてもシリコ
ンと接する部分のチタン膜の窒化は抑制され、良好にシ
リサイド膜を形成するようにすることができる。同時
に、チタン膜に窒化チタン膜中の窒素が拡散することに
より、酸化膜上ではシリコンのチタン膜への拡散が抑制
されて拡散されてさたシリコンとチタンとが反応するこ
とによるオーバーグロースが抑制されるとともにシリコ
ン上でのシリサイド化も抑制され形成されるシリサイド
膜を好適な薄さにすることができる。
【図１】本発明の第１の実施例の製造方法を工程順に示
す断面図のその１である。
す断面図のその１である。
【図２】本発明の第１の実施例の製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
【図３】本発明の第１の実施例の製造方法を工程順に示
す斬面陪のその３である。
す斬面陪のその３である。
【図４】本発明の第２の実施例の製造方法を工程順に示
す断面図のそのｌである。
す断面図のそのｌである。
【図５】本発明の第２の実施例の製造方法を工程順に示
す断面図のその２である。
す断面図のその２である。
【図６】本発明の第２の実施例の製造方法を工程順こ示
す断面図のその３である。
す断面図のその３である。
【図７】従来の製造方法を工程順に示す断面図のその１
である。
である。
【図８】従来の製造方法を工程順に示す断面図のその２
である。
である。
【図９】従来の製造方法を工程順に示す断面図のその３
である。
である。
【図１０】シリサイド膜層抵抗のヒ素注入ドーズ量依存
性を示すグラフである。
性を示すグラフである。
【図１１】チタン膜厚５０ｎｍの場合のヒ素注入ドーズ
量をパラメータとするシリサイド膜層抵抗の線幅依存性
を示すグラフである。
量をパラメータとするシリサイド膜層抵抗の線幅依存性
を示すグラフである。
【図１２】チタン膜厚２０ｍの場合のヒ素注入ドーズ量
をパラメータとするシリサイド膜層抵抗の線幅依存性を
示すグラフである。
をパラメータとするシリサイド膜層抵抗の線幅依存性を
示すグラフである。
【図１３】線幅をパラメータとするシリサイド膜層抵抗
のチタン膜厚依存性を示すグラフある。
のチタン膜厚依存性を示すグラフある。
１０１、４０１、７０１ シリコン基板 １０２、４０２、７０２ 素子分離絶縁膜 １０３ａ、１０３ｂ、４０３ａ、４０３ｂ、７０３ａ、
７０３ｂ レジスト膜 １０４、４０４、７０４ ｐウェル １０５、４０５、７０５ ｎウェル １０６、４０６、７０６ ｐウェル １０７、４０７、７０７ ゲート絶縁膜 １０８、４０８、７０８ ポリシリコン膜 １０９、４０９、７０９ ＯＮＯ膜 １１０、４１０、７１０ タングステンポリサイド膜 １１１、１１２、４１１、４１２、７１１、７１２ ゲ
ート電極 １１３、４１３、７１３ スペーサ １１４ａ、４１４ａ 低濃度ｎ型拡散層 １１４ｂ、４１４ｂ 高濃度ｎ型拡散層 ７１４ ｎ型拡散層 １１５、４１５、７１５ ｐ型拡散層 １１６、４１６、７１６ チタン膜 １１７、４１７、７１７ チタンシリサイド膜 ４１８ 窒化チタン膜 １１９、４１９、７１９ 窒素含有チタン膜 １２０、４２０、７２０ シリコン酸化膜 １２１、４２１、７２１ 金属プラグ １２２、４２２、７２２ Ａｌ配線層
７０３ｂ レジスト膜 １０４、４０４、７０４ ｐウェル １０５、４０５、７０５ ｎウェル １０６、４０６、７０６ ｐウェル １０７、４０７、７０７ ゲート絶縁膜 １０８、４０８、７０８ ポリシリコン膜 １０９、４０９、７０９ ＯＮＯ膜 １１０、４１０、７１０ タングステンポリサイド膜 １１１、１１２、４１１、４１２、７１１、７１２ ゲ
ート電極 １１３、４１３、７１３ スペーサ １１４ａ、４１４ａ 低濃度ｎ型拡散層 １１４ｂ、４１４ｂ 高濃度ｎ型拡散層 ７１４ ｎ型拡散層 １１５、４１５、７１５ ｐ型拡散層 １１６、４１６、７１６ チタン膜 １１７、４１７、７１７ チタンシリサイド膜 ４１８ 窒化チタン膜 １１９、４１９、７１９ 窒素含有チタン膜 １２０、４２０、７２０ シリコン酸化膜 １２１、４２１、７２１ 金属プラグ １２２、４２２、７２２ Ａｌ配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (8)
- 【請求項１】 フローティングゲートを有する不揮発性
メモリセルトランジスタと、ｎチャネルＭＯＳトランジ
スタ、または、ｎチャネルＭＯＳトランジスタおよびｐ
チャネルＭＯＳトランジスタと、を備える半導体装置に
おいて、前記不揮発性メモリセルトランジスタのソース
・ドレイン領域上には実質的にチタンシリサイド膜が形
成されておらず、かつ、前記ｎチャネルＭＯＳトランジ
スタ、または、前記ｎチャネルＭＯＳトランジスタおよ
び前記ｐチャネルＭＯＳトランジスタのソース・ドレイ
ン領域上にはチタンシリサイド膜が形成されており、か
つ、前記不揮発性メモリセルトランジスタのソース・ド
レイン領域の不純物濃度は前記ｎチャネルＭＯＳトラン
ジスタのソース・ドレイン領域のそれより高いことを特
徴とする半導体装置。 - 【請求項２】 前記ｎチャネルＭＯＳトランジスタ、ま
たは、前記ｎチャネルＭＯＳトランジスタおよび前記ｐ
チャネルＭＯＳトランジスタはサリサイド構造に形成さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記不揮発性メモリセルトランジスタの
ソース・ドレイン領域の不純物濃度が１×１０19／ｃｍ
3 以上で、前記ｎチャネルＭＯＳトランジスタのソース
・ドレイン領域の不純物濃度が１×１０19／ｃｍ3 未満
であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 （１）不揮発性メモリセル形成領域であ
る第１のｐウェル上にゲート絶縁膜を介して積層ゲート
電極を、周辺回路用ｎチャネルＭＯＳトランジスタ形成
領域である第２のｐウェルにゲート絶縁膜を介してゲー
ト電極をそれぞれ形成する工程と、 （２）前記積層ゲート電極および前記ゲート電極の側面
にスペーサとなる側面絶縁膜を形成する工程と、 （３）前記第１のｐウェルのソース・ドレイン形成領域
に５×１０15／ｃｍ2以上、前記第２のｐウェルのソー
ス・ドレイン形成領域に３×１０15／ｃｍ2 以下のｎ型
不純物を導入してそれぞれのトランジスタのソース・ド
レイン領域を形成する工程と、 （４）全面にチタン膜を被着する工程と、 （５）減圧窒素雰囲気中にて熱処理を行って、少なくと
も第２のｐウェル領域上のソース・ドレイン領域上にチ
タンシリサイド膜を形成する工程と、 （６）不要のチタン膜および窒素含有チタン膜をエッチ
ング除去する工程と、を含む半導体装置の製造方法。 - 【請求項５】 （１）不揮発性メモリセル形成領域であ
る第１のｐウェル上にゲート絶縁膜を介して積層ゲート
電極を、周辺回路用ｎチャネルＭＯＳトランジスタ形成
領域である第２のｐウェルにゲート絶縁膜を介してゲー
ト電極をそれぞれ形成する工程と、 （２）前記積層ゲート電極および前記ゲート電極の側面
にスペーサとなる側面絶縁膜を形成する工程と、 （３）前記第１のｐウェルのソース・ドレイン形成領域
に５×１０15／ｃｍ2以上、前記第２のｐウェルのソー
ス・ドレイン形成領域に３×１０15／ｃｍ2 以下のｎ型
不純物を導入してそれぞれのトランジスタのソース・ド
レイン領域を形成する工程と、 （４）全面にチタン膜と窒化チタン膜との積層膜を被着
する工程と、 （５）不活性ガス雰囲気中または真空中にて熱処理を行
って、少なくとも第２のｐウェル領域上のソース・ドレ
イン領域上にチタンシリサイド膜を形成する工程と、 （６）不要のチタン膜および窒素含有チタン膜をエッチ
ング除去する工程と、を含む半導体装置の製造方法。 - 【請求項６】 前記第（４）の工程において、前記チタ
ン膜の膜厚を３０ｎｍ以下とすることを特徴とする請求
項４または５記載の半導体装置の製造方法。 - 【請求項７】 前記第（４）の工程において、前記窒化
チタン膜の膜厚が前記チタン膜の膜厚とほぼ同じである
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項８】 前記ゲート電極をポリシリコンにて形成
し、前記第（５）の工程において、該ゲート電極をポリ
サイド構造のゲート電極とすることを特徴とする請求項
４または５記載の半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33677497A JP3149937B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置およびその製造方法 |
| US09/206,377 US6037625A (en) | 1997-12-08 | 1998-12-07 | Semiconductor device with salicide structure and fabrication method thereof |
| KR1019980053576A KR100318148B1 (ko) | 1997-12-08 | 1998-12-08 | 반도체 장치 및 그 제조 방법 |
| TW087120405A TW404050B (en) | 1997-12-08 | 1998-12-08 | Semiconductor device with salicide structure and fabrication method thereof |
| EP98250430A EP0938136A1 (en) | 1997-12-08 | 1998-12-08 | Semiconductor device with salicide structure and fabrication method thereof |
| CNB981233155A CN1135624C (zh) | 1997-12-08 | 1998-12-08 | 半导体器件及其制造方法 |
| US09/456,384 US6297094B1 (en) | 1997-12-08 | 1999-12-08 | Semiconductor device with salicide structure and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33677497A JP3149937B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177065A true JPH11177065A (ja) | 1999-07-02 |
| JP3149937B2 JP3149937B2 (ja) | 2001-03-26 |
Family
ID=18302579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33677497A Expired - Fee Related JP3149937B2 (ja) | 1997-12-08 | 1997-12-08 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6037625A (ja) |
| EP (1) | EP0938136A1 (ja) |
| JP (1) | JP3149937B2 (ja) |
| KR (1) | KR100318148B1 (ja) |
| CN (1) | CN1135624C (ja) |
| TW (1) | TW404050B (ja) |
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| KR100848927B1 (ko) * | 2000-10-11 | 2008-07-29 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
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