JP2001203276A - 半導体装置およびその製造方法 - Google Patents
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Abstract
電極において、少なくともnチャネル型MISFETの
しきい値電圧の上昇を抑制する。 【解決手段】pチャネル型MISFETのゲート電極1
09は窒化チタン膜106にタングステン膜107が積
層してなり、nチャネル型MISFETのゲート電極1
10は窒化チタン膜106aにタングステン膜107が
積層してなる。窒化チタン膜106aは、窒化チタン膜
106に窒素イオンの注入が行なわれ、仕事関数が小さ
くなる。
Description
チャネル型MISFETとpチャネル型MISFETと
を有してなる半導体装置とその製造方法とに関する。
は、スケーリング則に基ずいて、MISFETの構造を
微細化することにより実現してきた。
下のMISFETでは、ゲート絶縁膜は2nm以下に薄
膜化することが必要である。多結晶シリコン膜をゲート
電極の構成材料に用いる場合、このような膜厚領域で
は、ゲート電極には不純物の空乏化による容量が形成さ
れる。さらに、チャネル反転層に発生するキャリア量子
化等による容量が形成される。これらの容量が、ゲート
絶縁膜容量に対して直列に形成されるため、ゲート容量
が著しく低下することになる。これらの容量のうち、空
乏化による容量を抑制することは、ゲート電極の構成材
料を金属により行なうことにより可能になる。ここで、
後工程での熱処理に際してのゲート金属膜とゲート絶縁
膜との反応を抑制するために、ゲート金属膜とゲート絶
縁膜との間に導電率の高いバリア膜を設けることが必要
となる。このバリア膜には、通常、窒化チタンや窒化タ
ングステンあるいは窒化タンタル等の高融点金属窒化物
が用いられる。
極,拡散層の断面積も縮小されて、これらのシート抵抗
が高くなり、高速かつ高性能な半導体装置の実現が困難
になる。ゲート長が0.12μmの世代までは、この第
2の問題点の解決策は、多結晶シリコン膜および拡散層
上に高融点金属膜(例えばチタン膜やコバルト膜等)を
形成し、シリサイド化反応を施して、これらの表面に高
融点金属シリサイド膜および高融点金属シリサイド層を
形成するサリサイド(自己整合シリサイド)技術の採用
であった。
の世代では、極細線でのシリサイド化反応の不確実性に
より、上記手法による低抵抗化は困難になる。そこで、
ゲート電極の低抵抗化には、高融点金属シリサイド膜よ
り抵抗率の低い金属膜を用いることが有効になる。特
に、後の熱処理による抵抗率の上昇を回避するために
は、金属膜として高融点金属膜を用いることが必要とな
る。この高融点金属としては、通常、チタンやタングス
テンあるいはタンタル等が用いられる。また、上記熱処
理による(ゲート電極を構成する)高融点金属膜とゲー
ト絶縁膜との間の反応を抑制するためにも、高融点金属
膜とゲート絶縁膜との間に導電率の高いバリア膜を設け
ることが必要である。
図9を参照して、ゲート電極が高融点金属膜を含んで構
成された相補型のMISFETの構造とその製造方法と
を説明する。
子分離領域402が形成されて、n型ウェル領域40
3,p型ウェル領域404が形成される。n型ウェル領
域403,p型ウェル領域404の表面には、熱酸化に
よりゲート酸化膜405が形成される。窒化チタン膜4
06,タングステン膜407および第1の絶縁膜からな
るハードマスク膜408が、順次全面に形成される〔図
9(a)〕。
ステン膜407および窒化チタン膜406が異方性エッ
チングにより順次パターニングされて、n型ウェル40
3の表面上には窒化チタン膜406にタングステン膜4
07が積層してなる第1のゲート電極409が形成さ
れ,p型ウェル404の表面上には窒化チタン膜406
にタングステン膜407が積層してなる第2のゲート電
極410が形成される。続いて、ゲート電極410をマ
スクにしたn型不純物のイオン注入とp型不純物のイオ
ン注入とにより、p型ウェル404の表面にはn型ソー
ス・ドレイン・エクテンション領域411とp型ポケッ
ト領域412とが形成される。同様に、ゲート電極40
9をマスクにしたp型不純物のイオン注入とn型不純物
のイオン注入とにより、n型ウェル404の表面にはp
型ソース・ドレイン・エクテンション領域413とn型
ポケット領域414とが形成される〔図9(b)〕。
ッチバックされて、ゲート電極409,410の側面を
それぞれに覆うサイドウォール・スペーサ415が形成
される。続いて、サイドウォール・スペーサ415並び
にゲート電極410をマスクにしたn型不純物のイオン
注入により、p型ウェル404の表面にはn+ 型ソース
・ドレイン領域416が形成される。同様に、サイドウ
ォール・スペーサ415並びにゲート電極409をマス
クにしたp型不純物のイオン注入により、n型ウェル4
03の表面にはp+ 型ソース・ドレイン領域417が形
成される。引き続いて、全面に例えばチタン膜が形成さ
れて、シリサイド化反応が施かれて、n + 型ソース・ド
レイン領域416並びにp+ 型ソース・ドレイン領域4
17にはそれぞれチタン・シリサイド層418が形成さ
れる〔図9(c)〕。その後、図示は省略するが、全面
に層間絶縁膜等が形成されて、相補型MISFETを含
んでなる従来の半導体装置が完成する。
を有したnチャネル型MISFET,ゲート電極409
を有したpチャネル型MISFETのしきい値電圧は、
n+ 型多結晶シリコン膜からなるゲート電極を有したn
チャネル型MISFET,p+ 型多結晶シリコン膜から
なるゲート電極を有したpチャネル型MISFETのし
きい値電圧に比べて、それぞれ絶対値が上昇することが
知られている。これは、一般に、窒化高融点金属膜のフ
ェルミレベルが、シリコンの導電帯の下端と充満帯の上
端との間に存在することによる。しきい値電圧の絶縁値
の上昇は、相補型MISFETの動作速度を低下させる
ことになる。
したMISFETでのしきい値電圧の制御は、一般に、
チャネル領域となる部分のシリコン基板表面にドナーも
しくはアクセプタとなる不純物のドーピングにより行な
われている。しかしながら、窒化高融点金属膜に高融点
金属膜が積層された構造のゲート電極を有するMISF
ETでは、このような不純物のドーピングによるしきい
値電圧の制御は不可能である。
金属膜に高融点金属膜が積層された構造のゲート電極を
有する相補型MISFETにおいて、nチャネルおよび
pチャネルの少なくとも一方のしきい値電圧の絶縁値の
上昇を抑制し得るゲート電極構造とその製造方法とを提
供することにある。
1の態様は、シリコン基板の表面には、素子分離領域に
より分離されたn型ウェルとp型ウェルとが設けられ、
このn型ウェルの表面には第1のゲート電極を有したp
チャネル型MISFETが設けられ、このpウェルの表
面には第2のゲート電極を有したnチャネル型MISF
ETが設けられ、第1および第2のゲート電極の側面は
それぞれ絶縁膜からなるサイドウォール・スペーサによ
り覆われており、第1のゲート酸化膜を介して上記n型
ウェルの表面に設けられた上記第1のゲート電極は、こ
の第1のゲート酸化膜の表面を直接に覆う第1の高融点
金属の窒化物からなる第1の導電体膜と、この第1の導
電体膜の表面に設けられた第2の高融点金属膜とから構
成されて、第2のゲート酸化膜を介して上記n型ウェル
の表面に設けられた上記第2のゲート電極は、上記第1
の導電体膜より窒素の含有率の高い上記第1の高融点金
属の窒化物からなり,この第2のゲート酸化膜の表面を
直接に覆う第2の導電体膜と、この第2の導電体膜の表
面に設けられた金属膜とから構成されていることを特徴
とする。
電極の側面が、それぞれ上記サイドウォール・スペーサ
により直接に覆われており、上記第1および第2のゲー
ト酸化膜が熱酸化膜からなり、上記第2のゲート電極を
構成する上記金属膜が上記第2の高融点金属膜からな
り、上記第1の高融点金属がチタン,タングステンおよ
びタンタルのうちの1つからなる。
の側面は、上記サイドウォール・スペーサにより直接に
覆われて、上記第2のゲート電極の側面は、上記第2の
ゲート酸化膜を介して、上記サイドウォール・スペーサ
により覆われており、上記第1の高融点金属がチタン,
タングステンおよびタンタルのうちの1つからなる。さ
らには、上記第2の導電体膜の結晶方位が、上記第1の
導電体膜の結晶方位と相違する。
コン基板の表面には、素子分離領域により分離されたn
型ウェルとp型ウェルとが設けられ、このn型ウェルの
表面には第1のゲート電極を有したpチャネル型MIS
FETが設けられ、このpウェルの表面には第2のゲー
ト電極を有したnチャネル型MISFETが設けられ、
第1および第2のゲート電極の側面はそれぞれ絶縁膜か
らなるサイドウォール・スペーサにより覆われており、
熱酸化により形成されたゲート酸化膜を介して上記n型
ウェルの表面に設けられた上記第1のゲート電極は、こ
のゲート酸化膜の表面を直接に覆う第1の高融点金属の
窒化物からなる第1の導電体膜と、この第1の導電体膜
の表面に設けられた第2の高融点金属膜とから構成され
て、窒素を含んでなるゲート絶縁膜を介して上記n型ウ
ェルの表面に設けられた上記第2のゲート電極は、上記
第1の導電体膜より窒素の含有率の高い上記第1の高融
点金属の窒化物からなり,このゲート絶縁膜の表面を直
接に覆う第2の導電体膜と、この第2の導電体膜の表面
に設けられた金属膜とから構成されて、上記第1のゲー
ト電極の側面は、上記サイドウォール・スペーサにより
直接に覆われて、上記第2のゲート電極の側面は、上記
ゲート絶縁膜を介して、上記サイドウォール・スペーサ
により覆われていることを特徴とする。好ましくは、上
記ゲート絶縁膜は窒化シリコン膜もしくは窒化酸化シリ
コン膜であり、上記第1の高融点金属がチタン,タング
ステンおよびタンタルのうちの1つからなる。
コン基板の表面には、素子分離領域により分離されたn
型ウェルとp型ウェルとが設けられ、このn型ウェルの
表面には第1のゲート電極を有したpチャネル型MIS
FETが設けられ、このpウェルの表面には第2のゲー
ト電極を有したnチャネル型MISFETが設けられ、
第1および第2のゲート電極の側面はそれぞれ絶縁膜か
らなるサイドウォール・スペーサにより覆われており、
熱酸化により形成されたゲート酸化膜を介して上記n型
ウェルの表面に設けられた上記第1のゲート電極は、こ
のゲート酸化膜の表面を直接に覆う第1の高融点金属の
窒化物からなる第1の導電体膜と、この第1の導電体膜
の表面に設けられた第2の高融点金属膜とから構成され
て、ゲート絶縁膜を介して上記n型ウェルの表面に設け
られた上記第2のゲート電極は、上記第1の高融点金属
とは相違した第3の高融点金属の窒化物からなり,この
ゲート絶縁膜の表面を直接に覆う第2の導電体膜と、こ
の第2の導電体膜の表面に設けられた金属膜とから構成
されて、上記第1のゲート電極の側面は、上記サイドウ
ォール・スペーサにより直接に覆われて、上記第2のゲ
ート電極の側面は、上記ゲート絶縁膜を介して、上記サ
イドウォール・スペーサにより覆われていることを特徴
とする。好ましくは、上記第1の高融点金属がチタンか
らなり、上記第3の高融点金属がタンタルからなる。
様は、シリコン基板の表面に素子分離領域により分離さ
れたn型ウェルとp型ウェルとを形成し、これらのn型
ウェルおよびp型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第1の高融点金属膜の窒化物か
らなる導電体膜を全面に形成し、上記n型ウェルの表面
上を覆うフォトレジスト膜パターン形成し、このフォト
レジスト膜パターンをマスクにしてこの導電体膜に窒素
をイオン注入する工程と、第2の高融点金属膜と第1の
絶縁膜からなるハードマスク膜を順次全面に形成し、こ
のハードマスク膜,この第2の高融点金属膜および上記
導電体膜を順次異方性エッチングによりパターニングし
て、上記n型ウェル,p型ウェルの表面上にそれぞれ第
1,第2のゲート電極を形成する工程と、全面に第2の
絶縁膜を形成し,この第2の絶縁膜をエッチバックして
上記第1,第2のゲート電極の側面を覆うサイドウォー
ル・スペーサを形成し、これらの第1のゲート電極およ
びサイドウォール・スペーサをマスクにしたp型不純物
のイオン注入により上記n型ウェルの表面にp+ 型ソー
ス・ドレイン領域を形成し、これらの第2のゲート電極
およびサイドウォール・スペーサをマスクにしたn型不
純物のイオン注入により上記p型ウェルの表面にn+ 型
ソース・ドレイン領域を形成し、全面に第3の高融点金
属膜を形成してこれらのp+ 型ソース・ドレイン領域お
よびn+ 型ソース・ドレイン領域の表面に自己整合的に
高融点金属シリサイド層を形成する工程とを有すること
を特徴とする。好ましくは、上記第1の高融点金属が、
チタン,タングステンおよびタンタルのうちの1つであ
る。
様は、シリコン基板の表面に素子分離領域により分離さ
れたn型ウェルとp型ウェルとを形成し、これらのn型
ウェルおよびp型ウェルの表面に熱酸化により第1のゲ
ート酸化膜を形成する工程と、第1の窒素ガス流量比の
もとでの反応性スパッタリングにより第1の高融点金属
膜の窒化物からなる第1の導電体膜を全面に形成し、さ
らに、第2の高融点金属膜と第1の絶縁膜からなるハー
ドマスク膜とを順次全面に形成する工程と、上記ハード
マスク膜,これらの第2の高融点金属膜および上記導電
体膜を順次異方性エッチングによりパターニングして、
上記n型ウェルの表面上に第1のゲート電極を形成し,
同時に,上記p型ウェルの表面に仮設のゲート電極を形
成する工程と、全面に第2の絶縁膜を形成し,この第2
の絶縁膜をエッチバックして上記第1のゲート電極およ
び上記仮設のゲート電極の側面をそれぞれ覆うサイドウ
ォール・スペーサを形成し、これらの第1のゲート電極
およびサイドウォール・スペーサをマスクにしたp型不
純物のイオン注入により上記n型ウェルの表面にp + 型
ソース・ドレイン領域を形成し、これらの仮設のゲート
電極およびサイドウォール・スペーサをマスクにしたn
型不純物のイオン注入により上記p型ウェルの表面にn
+ 型ソース・ドレイン領域を形成し、全面に第3の高融
点金属膜を形成してこれらのp+ 型ソース・ドレイン領
域およびn+ 型ソース・ドレイン領域の表面に自己整合
的に高融点金属シリサイド層を形成する工程と、全面に
層間絶縁膜を形成し、上記ハードマスク膜の上面が露出
するまでこの層間絶縁膜を化学機械研磨(CMP)する
工程と、上記n型ウェルの表面上を覆うフォトレジスト
膜パターンを形成し、このフォトレジスト膜パターンを
マスクにして上記ハードマスク膜,仮設のゲート電極お
よび第1のゲート酸化膜を順次エッチング除去する工程
と、気相成長法により全面に第2のゲート酸化膜を形成
する工程と、上記第1の窒素ガス流量比より高い第2の
窒素ガス流量比のもとでの反応性スパッタリングによ
り,第1の高融点金属膜の窒化物からなる第2の導電体
膜を全面に形成し、さらに、全面に金属膜を形成する工
程と、上記層間絶縁膜の上面が露出するまで上記金属
膜,第2の導電体膜および第2のゲート酸化膜をCMP
して、上記p型ウェルの表面上に第2のゲート電極を形
成する工程とを有することを特徴とする。好ましくは、
上記第1の高融点金属が、チタン,タングステンおよび
タンタルのうちの1つである。
結晶方位が上記第1の導電体膜の結晶方位と相違するよ
うに上記第2の窒素ガス流量比が設定される。さらに
は、上記第1の高融点金属が、チタン,タングステンお
よびタンタルのうちの1つである。
様は、シリコン基板の表面に素子分離領域により分離さ
れたn型ウェルとp型ウェルとを形成し、これらのn型
ウェルおよびp型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第1の高融点金属膜の窒化物か
らなる第1の導電体膜を全面に形成し、さらに、第2の
高融点金属膜と第1の絶縁膜からなるハードマスク膜と
を順次全面に形成する工程と、上記ハードマスク膜,こ
れらの第2の高融点金属膜および上記導電体膜を順次異
方性エッチングによりパターニングして、上記n型ウェ
ルの表面上に第1のゲート電極を形成し,同時に,上記
p型ウェルの表面に仮設のゲート電極を形成する工程
と、全面に第2の絶縁膜を形成し,この第2の絶縁膜を
エッチバックして上記第1のゲート電極および上記仮設
のゲート電極の側面をそれぞれ覆うサイドウォール・ス
ペーサを形成し、これらの第1のゲート電極およびサイ
ドウォール・スペーサをマスクにしたp型不純物のイオ
ン注入により上記n型ウェルの表面にp+ 型ソース・ド
レイン領域を形成し、これらの仮設のゲート電極および
サイドウォール・スペーサをマスクにしたn型不純物の
イオン注入により上記p型ウェルの表面にn+ 型ソース
・ドレイン領域を形成し、全面に第3の高融点金属膜を
形成してこれらのp+ 型ソース・ドレイン領域およびn
+ 型ソース・ドレイン領域の表面に自己整合的に高融点
金属シリサイド層を形成する工程と、全面に層間絶縁膜
を形成し、上記ハードマスク膜の上面が露出するまでこ
の層間絶縁膜をCMPする工程と、上記n型ウェルの表
面上を覆うフォトレジスト膜パターンを形成し、このフ
ォトレジスト膜パターンをマスクにして上記ハードマス
ク膜,仮設のゲート電極およびゲート酸化膜を順次エッ
チング除去する工程と、気相成長法により全面に窒素を
含んでなるゲート絶縁膜を形成する工程と、上記第1の
高融点金属膜の窒化物からなる第2の導電体膜と金属膜
とを順次全面に形成する工程と、熱処理により、上記ゲ
ート絶縁膜から上記第2の導電体膜に窒素を拡散される
工程と、上記層間絶縁膜の上面が露出するまで金属膜を
全面に形成し、上記金属膜,第2の導電体膜および第2
のゲート酸化膜をCMPして,上記p型ウェルの表面上
に第2のゲート電極を形成する工程とを有することを特
徴とする。好ましくは、上記ゲート絶縁膜が窒化シリコ
ン膜あるいは窒化酸化シリコン膜からなり、上記第1の
高融点金属がチタン,タングステンおよびタンタルのう
ちの1つである。
様は、シリコン基板の表面に素子分離領域により分離さ
れたn型ウェルとp型ウェルとを形成し、これらのn型
ウェルおよびp型ウェルの表面に熱酸化によりゲート酸
化膜を形成する工程と、第1の高融点金属膜の窒化物か
らなる第1の導電体膜を全面に形成し、さらに、第2の
高融点金属膜と第1の絶縁膜からなるハードマスク膜と
を順次全面に形成する工程と、上記ハードマスク膜,こ
れらの第2の高融点金属膜および上記導電体膜を順次異
方性エッチングによりパターニングして、上記n型ウェ
ルの表面上に第1のゲート電極を形成し,同時に,上記
p型ウェルの表面に仮設のゲート電極を形成する工程
と、全面に第2の絶縁膜を形成し,この第2の絶縁膜を
エッチバックして上記第1のゲート電極および上記仮設
のゲート電極の側面をそれぞれ覆うサイドウォール・ス
ペーサを形成し、これらの第1のゲート電極およびサイ
ドウォール・スペーサをマスクにしたp型不純物のイオ
ン注入により上記n型ウェルの表面にp+ 型ソース・ド
レイン領域を形成し、これらの仮設のゲート電極および
サイドウォール・スペーサをマスクにしたn型不純物の
イオン注入により上記p型ウェルの表面にn+ 型ソース
・ドレイン領域を形成し、全面に第3の高融点金属膜を
形成してこれらのp+ 型ソース・ドレイン領域およびn
+ 型ソース・ドレイン領域の表面に自己整合的に高融点
金属シリサイド層を形成する工程と、全面に層間絶縁膜
を形成し、上記ハードマスク膜の上面が露出するまでこ
の層間絶縁膜をCMPする工程と、上記n型ウェルの表
面上を覆うフォトレジスト膜パターンを形成し、このフ
ォトレジスト膜パターンをマスクにして上記ハードマス
ク膜,仮設のゲート電極およびゲート酸化膜を順次エッ
チング除去する工程と、気相成長法により全面にゲート
絶縁膜を形成する工程と、上記第4の高融点金属膜の窒
化物からなる第2の導電体膜を全面に形成し、さらに、
金属膜を全面に形成する工程と、上記層間絶縁膜の上面
が露出するまで上記金属膜,第2の導電体膜および第2
のゲート酸化膜をCMPして,上記p型ウェルの表面上
に第2のゲート電極を形成する工程とを有することを特
徴とする。好ましくは、上記第1の高融点金属がチタン
であり、上記第4の高融点金属がタンタルである。
明する。
は、pチャネル型MISFETは第1のゲート電極を有
し、nチャネル型MISFETは第2のゲート電極を有
している。第1のゲート電極は第1のゲート酸化膜を介
してn型ウェルの表面上に設けられ、第2のゲート電極
は第2のゲート酸化膜を介してp型ウェルの表面上に設
けられている。第1および第2のゲート電極の側面は、
それぞれ絶縁膜からなるサイドウォール・スペーサによ
り覆われている。少なくとも第1のゲート電極の側面
は、サイドウォール・スペーサにより直接に覆われてい
る。
窒化物からなる第1の導電体膜に、第2の高融点金属膜
が積層してなる。第1の導電体膜は第1のゲート酸化膜
の表面を直接に覆っている。第2のゲート電極は、第1
の高融点金属の窒化物からなる第2の導電体膜に、金属
膜が積層してなる。第2の導電体膜も第1のゲート酸化
膜の表面を直接に覆っている。本第1の実施の形態の特
徴は、第2の導電体膜の窒素含有率が第1の導電体膜の
窒素含有率より高くなっている点にある。
すると、本第1の実施の形態の第1の実施例による半導
体装置の構造は、以下のとおりになっている。
浅い溝に絶縁膜が充填されてなるSTI構造の)素子分
離領域102により分離されたn型ウェル103とp型
ウェル104とが設けられている。n型ウェル103並
びにp型ウェル104の表面には、それぞれ熱酸化によ
るゲート酸化膜105が設けられている。すなわち、本
第1の実施例では、第1のゲート電極と第2のゲート電
極とが同じである。n型ウェル103の表面には(第1
の)ゲート電極109を有したpチャネル型MISFE
Tが設けられ、p型ウェル104の表面には(第2の)
ゲート電極110aを有したnチャネル型MISFET
が設けられている。ゲート電極109,110aの上面
はそれぞれ第1の絶縁膜(例えば窒化シリコン膜)から
なるハードマスク膜108により直接に覆われ、ゲート
電極109,110aの側面はそれぞれ第2の絶縁膜
(例えば酸化シリコン膜)からなるサイドウォール・ス
ペーサ115により直接に覆われている。
03の表面上に設けられたゲート電極109は、ゲート
酸化膜105の表面を直接に覆う(第1の高融点金属の
窒化物からなる第1の導電体膜である)例えば窒化チタ
ン膜106と、窒化チタン膜106の表面上に設けられ
た(第2の高融点金属膜である)例えばタングステン膜
107との積層膜から構成されている。ゲート酸化膜1
05を介してp型ウェル104の表面上に設けられたゲ
ート電極110aは、ゲート酸化膜105の表面を直接
に覆う(第1の高融点金属の窒化物からなる第2の導電
体膜である)例えば窒化チタン膜106aと、窒化チタ
ン膜106aの表面上に設けられた(第2の高融点金属
膜である)例えばタングステン膜107との積層膜から
構成されている。
が)第2の導電体膜である窒化チタン膜106aは第1
の導電体膜である窒化チタン膜106が変換されたもの
であり、窒化チタン膜106aの窒素含有率が窒化チタ
ン膜106の窒素含有率より高くなっている。さらに本
第1の実施例では、第2のゲート電極であるゲート電極
110aの構成部品材料である金属膜が、第1のゲート
電極であるゲート電極109の構成部品材料のタングス
テン膜107から構成されている。
110aに自己整合的にn型ソース・ドレイン・エクテ
ンション領域111とp型ポケット領域112とが設け
られ、ゲート電極110a並びにサイドウォール・スペ
ーサ115に自己整合的にn + 型ソース・ドレイン領域
116が設けられている。n型ウェル103の表面に
は、ゲート電極109に自己整合的にp型ソース・ドレ
イン・エクテンション領域113とn型ポケット領域1
14とが設けられ、ゲート電極109並びにサイドウォ
ール・スペーサ115に自己整合的にp+ 型ソース・ド
レイン領域117が設けられている。さらに、n+ 型ソ
ース・ドレイン領域116およびp+ 型ソース・ドレイ
ン領域117の表面は、それぞれ自己整合的に(第3の
高融点金属の珪化物からなる)高融点金属シリサイド層
118により覆われている(狭義のサリサイド構造にな
っている)。高融点金属シリサイド層118は、チタン
・シリサイドもしくはコバルト・シリサイドからなる。
図2と、上記図1とを参照すると、本第1の実施例によ
る半導体装置は、以下のとおりに形成される。
STI構造の素子分離領域102,n型ウェル103お
よびp型ウェル104が形成される。素子分離領域10
2の深さは例えば高々1000nm程度である。熱酸化
により、n型ウェル103およびp型ウェル104の表
面にそれぞれゲート酸化膜105が形成される。ゲート
酸化膜105の膜厚は、例えば3.5nmであり、高々
10nm程度である。続いて、反応性スパッタリング
(あるいはCVDでもよい)により、第1の高融点金属
の窒化物からなる第1の導電体膜として例えば窒化チタ
ン膜106が全面に形成される。窒化チタン膜106の
膜厚は高々100nm程度である〔図2(a)〕。な
お、本第1の実施例では、第1の高融点金属がチタンに
限定されるものではなく、タングステンあるいはタンタ
ル等の他の高融点金属であってもよい。
ォトレジスト膜パターン136が形成される。このフォ
トレジスト膜パターン136をマスクにして、100k
eV以下のエネルギー,1×1014cm-2以上のドーズ
量のもとに窒素のイオン注入が行なわれて、p型ウェル
104の表面上の窒化チタン膜106が窒化チタン膜1
06aになる〔図2(b)〕。
スト膜パターン136が剥離される。その後、第2の高
融点金属膜として例えばタングステン膜107がスパッ
タリングあるいはCVDにより全面に形成される。タン
グステン膜107の膜厚は、高々200nm程度であ
る。CVDにより、例えば窒化シリコン膜からなる第1
の絶縁膜であるハードマスク膜108が、全面に形成さ
れる。ハードマスク膜108の膜厚は少なくとも10n
m程度である。なお、本第1の実施例において、第2の
高融点金属膜は、タングステン膜に限定されるものでは
ない。
テン膜107と、窒化チタン膜106並びに窒化チタン
膜106aとが、順次異方性エッチングによりパターニ
ングされて、それぞれ上面にハードマスク膜108が載
置された(窒化チタン膜106にタングステン膜107
が積層された)ゲート電極109と(窒化チタン膜10
6aにタングステン膜107が積層された)ゲート電極
110aとが形成される。タングステン膜107のパタ
ーニングはSF6 とHBrとの混合ガス等により行なわ
れ、窒化チタン膜106,106aのパターニングはA
rとHBrとの混合ガス等により行なわれる。なお、本
第1の実施例では、ハートマスク膜108が必須ではな
く、上記パターニングのエッチングマスクがフォトレジ
スト膜パターンのみであってもよい。
い値電圧(VTH)の変動を抑制するために、それぞれイ
オン注入により、p型ウェル104の表面にはゲート電
極110aに自己整合的にn型ソース・ドレイン領域1
11,p型ポケット領域112が形成され、n型ウェル
103の表面にはゲート電極109に自己整合的にp型
ソース・ドレイン領域113,n型ポケット領域114
が形成される。n型ソース・ドレイン領域111は50
keV以下,1×1013cm-2以上の砒素もしくは燐の
イオン注入により形成され、p型ポケット領域112は
150keV以下,1×1012cm-2以上のボロンのイ
オン注入により形成され、p型ソース・ドレイン領域1
13は100keV以下,1×1013cm-2以上のボロ
ンのイオン注入により形成され、n型ポケット領域11
2は150keV以下,1×10 12cm-2以上の砒素
(もしくは燐)のイオン注入により形成される〔図2
(c)〕。
PCVDによる酸化シリコン膜が形成される。第2の絶
縁膜の膜厚は高々200nm程度である。この第2の絶
縁膜がエッチバックされて、ゲート電極109,110
aの側面を覆うサイドウォール・スペーサ115が形成
される。100keV以下,1×1014cm-2以上の条
件のもとに、砒素もしくは燐が、サイドウォール・スペ
ーサ115並びにゲート電極110aに自己整合的に、
p型ウェル104の表面にイオン注入される。さらに、
100keV以下,1×1014cm-2以上の条件のもと
に、ボロンが、サイドウォール・スペーサ115並びに
ゲート電極109に自己整合的に、n型ウェル103の
表面にイオン注入される。さらに、例えば900℃以
上,20分以下の条件のもとに熱処理が施されて、n+
型ソース・ドレイン領域116,p + 型ソース・ドレイ
ン領域117が形成される。第3の高融点金属膜とし
て、チタン膜あるいはコバルト膜が全面に形成される。
シリサイド化反応が施された後、未反応の第3の高融点
金属膜が選択的に除去されて、n+ 型ソース・ドレイン
領域116およびp+ 型ソース・ドレイン領域117の
表面にはそれぞれ自己整合的に高融点金属シリサイド層
118が形成されて、本第1の実施例の相補型MISF
ETが形成される〔図1〕。
であり,窒化チタン膜への窒素イオン注入量に対するし
きい値電圧の変化量(ΔVTH)を示すグラフである図3
を参照して、本第1の実施例の効果を説明する。
−VTH(non−dose),VTH(non−dos
e);窒素イオン注入前のしきい値電圧,VTH(dos
e);窒素イオン注入された場合のしきい値電圧であ
る。
第1の導電体膜である窒化チタン膜に窒素をイオン注入
すると、nチャネル型MISFET,pチャネル型MI
SFETともに、ΔVTH<0となる。これは、窒素の注
入により、窒化チタンの仕事関数が低下したためと考え
られる。ドーズ量に対するΔVTHの変化率はnチャネル
型MISFETの方が高くなっている。この測定におい
て、第1の導電体膜である窒化チタン膜の膜厚は20n
m,電源電圧(VD )の絶対値は1.5V,ゲート長L
G はそれぞれ0.25μm,ゲート酸化膜の膜厚
(TOX)は3.5nmである。
なものではなく、窒化タングステンや窒化タンタルの場
合にも同様の傾向を有している。
窒化チタン膜からなる第1の導電体膜を形成した後、n
型ウェルの表面を覆う部分の窒化チタン膜に窒素イオン
注入を行なって第2の導電体膜に変換するならば、pチ
ャネル型MISFET(の第1のゲート電極が第2の導
電体膜と第2の高融点金属膜との積層膜から構成される
ことになり)のしきい値電圧の絶縁値が大きくなり、本
発明の目的は達せられないことになる。このため本第1
の実施例では、窒素イオン注入をp型ウェル側の窒化チ
タン膜に行なって、nチャネル型MISFETのしきい
値電圧を低下させている。その結果、窒化高融点金属膜
に高融点金属膜が積層された構造のゲート電極を有する
相補型MISFETにおいて、nチャネルMISFET
のしきい値電圧の絶縁値の上昇を抑制することが可能に
なる。
膜の構成,製造方法は、上記第1の実施例のように第1
の導電体膜に窒素イオン注入して得られるものに限定さ
れるものではない。本実施の形態の他の(第2,3の)
実施例では、第2の導電体膜は別途形成される。
図4を参照して、本第1の実施の形態の第2の実施例を
製造方法に沿って説明する。
ン基板101の表面に例えばSTI構造の素子分離領域
102,n型ウェル103およびp型ウェル104が形
成される。熱酸化により、n型ウェル103およびp型
ウェル104の表面にそれぞれ(第1の)ゲート酸化膜
105が形成される。
2 /(N2 +Ar))が例えば40%程度の(低い流量
比の)もとでの反応性スパッタリングにより、第1の高
融点金属の窒化物からなる第1の導電体膜として例えば
窒化チタン膜106が全面に形成される。窒化チタン膜
106の膜厚は高々100nm程度である。なお、本第
2の実施例では、第1の高融点金属がチタンに限定され
るものではなく、タングステンあるいはタンタル等の他
の高融点金属であってもよい。また、窒素ガスの流量比
が低い状態のもとでのCVDにより、第1の導電体膜を
形成することも可能である。
造条件のもとに、第2の高融点金属膜であるタングステ
ン膜107と、第1の絶縁膜であるハードマスク膜10
8とが全面に形成される。本第2の実施例では、上記第
1の実施例と相違して、ハードマスク膜108の存在は
必須であり、第1の絶縁膜は窒化シリコン膜であること
が好ましい〔図4(a)〕。
テン膜107と、窒化チタン膜106とが、順次異方性
エッチングによりパターニングされて、それぞれ上面に
ハードマスク膜108が載置された第1のゲート電極1
09,仮設のゲート電極110が、第1のゲート酸化膜
105を介して、それぞれp型ウェル103,n型ウェ
ル104の表面上に形成される。続いて、上記第1の実
施例と同様の製造条件のもとに、p型ウェル104の表
面には仮設のゲート電極110に自己整合的にn型ソー
ス・ドレイン領域111,p型ポケット領域112が形
成され、n型ウェル103の表面には第1のゲート電極
109に自己整合的にp型ソース・ドレイン領域11
3,n型ポケット領域114が形成される〔図4
(b)〕。
より形成される。第2の絶縁膜の膜厚は高々200nm
程度であり、第2の絶縁膜としては好ましくは酸化シリ
コン膜である。この第2の絶縁膜がエッチバックされ
て、ゲート電極109,110の側面を覆うサイドウォ
ール・スペーサ115が形成される。その後、上記第1
の実施例と同様の製造条件のもとに、n+ 型ソース・ド
レイン領域116がサイドウォール・スペーサ115並
びに仮設のゲート電極110に自己整合的にp型ウェル
104の表面に形成され、p+ 型ソース・ドレイン領域
117がサイドウォール・スペーサ115並びに第1の
ゲート電極109に自己整合的にn型ウェル103の表
面に形成される。さらに、(チタンあるいはコバルトか
らなる第3の高融点金属の珪化物である)高融点金属シ
リサイド層118が、n+ 型ソース・ドレイン領域11
6およびp+ 型ソース・ドレイン領域117の表面にそ
れぞれ自己整合的に形成される。
シリコン系絶縁膜からなる層間絶縁膜119がCVDに
より全面に形成される。層間絶縁膜119の膜厚は高々
100nm程度である。第1のゲート電極109および
仮設のゲート電極に載置されたハードマスク膜108の
上面が露出するまで、この層間絶縁膜119が化学機械
研磨(CMP)される。続いて、p型ウェル103の表
面上を覆うフォトレジスト膜パターン139が形成され
る。このフォトレジスト膜パターン139をマスクにし
て、仮設のゲート電極110に載置されたハードマスク
膜108と、この仮設のゲート電極110とが順次選択
的に除去される。さらに、この除去部に露出した部分の
第1のゲート酸化膜105が、弗酸系のウェット・エッ
チングにより除去される〔図4(c)〕。
9が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜105の除去に先だって、フォト
レジスト膜パターン139の除去を行なってもよい。
に第2のゲート酸化膜125bが形成される。ゲート酸
化膜125bの膜厚は高々10nm程度である。続い
て、窒素ガス(N2 )の流量比が例えば80%程度の
(高い流量比の)もとでの反応性スパッタリングによ
り、第1の高融点金属の窒化物からなる第2の導電体膜
として例えば窒化チタン膜126bが全面に形成され
る。窒化チタン膜126bの窒素含有量は窒化チタン膜
106の窒素含有量より高くなっている。窒化チタン膜
126bの膜厚は高々200nm程度である。窒化チタ
ン膜126bの形成は、(窒化チタン膜106と同様
に)CVDで行なってもよい。さらに、CVDもしくは
スパッタリングにより、金属膜として例えばタングステ
ン膜127が全面に形成される。タングステン膜127
の膜厚は高々200nm程度である。本第2の実施例で
は、金属膜を構成する金属はタングステンのような高融
点金属に限定されるものではなく、例えばアルミ系合
金,銅等であってもよい。
ート電極109に載置されたハードマスク膜108の上
面が露出するまで、タングステン膜127,窒化チタン
膜126bおよびゲート酸化膜125bがCMPされる
(なお、層間絶縁膜119の上面および第1のゲート電
極109に載置されたハードマスク膜108の上面を直
接に覆う部分のゲート酸化膜125bが露出するまで、
窒化チタン膜126bおよびタングステン膜127から
なる積層膜がCMPされるのでもそいが、CMPの制御
性という点では上記手法が好ましい)。これにより、窒
化チタン膜126bにタングステン膜127が積層され
た構造の第2のゲート電極110bが、形成される。第
2のゲート電極110bの側面は第2のゲート酸化膜1
25bを介してサイドウォール・スペーサ115に覆わ
れており、第2のゲート酸化膜125b表面は第2の導
電体膜である窒化チタン膜126bにより直接に覆われ
ている〔図4(d)〕。
であり,窒化チタン膜形成時の窒素ガス流量比に対する
しきい値電圧の変化量(ΔVTH)を示すグラフである図
5を参照して、本第2の実施例の効果を説明する。
l)−VTH(poly−Si),VTH(metal);
第1の高融点金属の窒化物からなる導電体膜に第2の高
融点金属膜もしくは金属膜が積層してなるゲート電極を
有した(nチャネル型あるいはpチャネル型)MISF
ETのしきい値電圧,VTH(poly−Si);(n+
型あるいはp+ 型)多結晶シリコン膜からなるゲート電
極を有した(nチャネル型あるいはpチャネル型)MI
SFETのしきい値電圧である。
第1の導電体膜である窒化チタン膜の形成時に窒素ガス
の流量比を高くすると、nチャネル型MISFET,p
チャネル型MISFETともに、しきい値電圧(VTH)
は負の方向にシフトする。これは、上記第1の実施例と
同様に、窒化チタン膜中の窒素含有率が上昇して、窒化
チタンの仕事関数が低下したためと考えられる。この測
定では、短チャネル効果が排除されるゲート長の十分に
長いMISFETにより測定を行なった。電源電圧(V
D )の絶対値は1.5V,ゲート長LG はそれぞれ1.
0μm,ゲート酸化膜の膜厚(TOX)は2.5nmであ
る。この傾向は窒化チタンに固有なものではなく、窒化
タングステンや窒化タンタルの場合にも同様の傾向を有
している。
SFETの第1のゲート電極の構成する窒化チタン膜の
窒素含有率を低く設定し、nチャネル型MISFETの
第2のゲート電極を構成する窒化チタン膜の窒素含有率
を高く設定するならば、本発明の目的が達せられること
になる。さらに図3と図5との比較から明らかなよう
に、上記第1の実施例に比べて、本第2の実施例の方が
nチャネル型MISFETのしきい値電圧の低減が容易
に行なえる。
い場合には、窒化チタン膜がバリア膜として機能しなく
なる。したがって、第1のゲート電極を構成する窒化チ
タン膜の形成は、少なくとも30%程度の窒素ガス流量
比のもとに行なうのが好ましい。
ある図6と上記図3とを参照すると、本第1の実施の形
態の第3の実施例は、上記第2の実施例の応用例であ
り、以下のとおりに形成される。
リコン基板101の表面に例えばSTI構造の素子分離
領域102,n型ウェル103およびp型ウェル104
が形成され、熱酸化によりn型ウェル103およびp型
ウェル104の表面にそれぞれ第1のゲート酸化膜10
5が形成される。窒素ガス流量比が少なくとも30%程
度で好ましくは40%のもとでの反応性スパッタリング
により、窒化チタン膜106が全面に形成される。
グステン膜107,ハードマスク膜108が全面に形成
され、ハードマスク膜108,タングステン膜107お
よび窒化チタン膜106が順次異方性エッチングにより
パターニングされて、それぞれ上面にハードマスク膜1
08が載置された第1のゲート電極109,(図示は省
略するが)仮設ゲート電極が形成される。p型ウェル1
04の表面には上記仮設ゲート電極に自己整合的にn型
ソース・ドレイン領域111,p型ポケット領域112
が形成され、n型ウェル103の表面には第1のゲート
電極109に自己整合的にp型ソース・ドレイン領域1
13,n型ポケット領域114が形成される。全面に第
2の絶縁膜が形成され、この第2の絶縁膜がエッチバッ
クされて、ゲート電極109,上記仮設ゲート電極の側
面を覆うサイドウォール・スペーサ115が形成され
る。
6がサイドウォール・スペーサ115並びに上記仮設ゲ
ート電極に自己整合的にp型ウェル104の表面に形成
され、p+ 型ソース・ドレイン領域117がサイドウォ
ール・スペーサ115並びに第1のゲート電極109に
自己整合的にn型ウェル103の表面に形成される。
(チタンあるいはコバルトからなる第3の高融点金属の
珪化物である)高融点金属シリサイド層118が、n+
型ソース・ドレイン領域116およびp+ 型ソース・ド
レイン領域117の表面にそれぞれ自己整合的に形成さ
れる。
リコン系絶縁膜からなる層間絶縁膜119がCVDによ
り全面に形成される。第1のゲート電極109および仮
設ゲート電極に載置されたハードマスク膜108の上面
が露出するまで、この層間絶縁膜119がCMPされ
る。続いて、p型ウェル103の表面上を覆うフォトレ
ジスト膜パターン139が形成される。このフォトレジ
スト膜パターン139をマスクにして、上記仮設ゲート
電極に載置されたハードマスク膜と、この仮設ゲート電
極とが順次選択的に除去される。さらに、この除去部に
露出した部分のゲート酸化膜105が、弗酸系のウェッ
ト・エッチングにより除去される〔図6(a)〕。
9が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜105の除去に先だって、フォト
レジスト膜パターン139の除去を行なってもよい。
に第2のゲート酸化膜125cが形成される。ゲート酸
化膜125cの膜厚は高々10nm程度である。続い
て、窒素ガスの流量比が例えば100%程度の(十分に
高い流量比の)もとでの反応性スパッタリングにより、
第1の高融点金属の窒化物からなる第2の導電体膜とし
て例えば窒化チタン膜126cが全面に形成される(図
5参照)。窒素ガス流量比40%程度で形成された窒化
チタン膜106の結晶方位(配向)は概ね{111}で
あるが、この窒化チタン膜126cの結晶方位(配向)
は概ね{200}である。窒化チタン膜126cの形成
はCVDで行なうことも可能である。CVDもしくはス
パッタリングにより、金属膜として例えばタングステン
膜127が全面に形成される。タングステン膜127の
膜厚は高々200nm程度である。本第3の実施例で
も、金属膜を構成する金属はタングステンのような高融
点金属に限定されるものではなく、例えばアルミ系合
金,銅等であってもよい。
ート電極109に載置されたハードマスク膜108の上
面が露出するまで、タングステン膜127,窒化チタン
膜126cおよびゲート酸化膜125cがCMPされ
る。これにより、窒化チタン膜126cにタングステン
膜127が積層された構造の第2のゲート電極110c
が、形成される。第2のゲート電極110cの側面も第
2のゲート酸化膜125cを介してサイドウォール・ス
ペーサ115に覆われており、第2のゲート酸化膜12
5c表面は第2の導電体膜である窒化チタン膜126c
により直接に覆われている〔図6(b)〕。
した効果を有している。
るものではない。本発明の第2の実施の形態のnチャネ
ル型MISFETを構成するゲート絶縁膜は、窒素を含
んだ絶縁膜から構成されている。本第2の実施の形態で
はnチャネル型MISFETを構成するゲート絶縁膜か
らの窒素の固相拡散を利用して、第2のゲート電極を構
成する第1の高融点金属の窒化物からなる第2の導電体
膜の窒素含有率が高められている。
ある図7を参照すると、本第2の実施の形態の一実施例
は以下のとおりに形成される。
実施例と同様に、シリコン基板201の表面に例えばS
TI構造の素子分離領域202,n型ウェル203およ
びp型ウェル204が形成され、熱酸化によりn型ウェ
ル203およびp型ウェル204の表面にそれぞれゲー
ト酸化膜205が形成される。ゲート酸化膜の205の
膜厚は高々10nm程度である。反応性スパッタリング
もしくはCVDにより、(第1の高融点金属の窒化物か
らなる第1の導電体膜である)例えば窒化チタン膜20
6が全面に形成される。本一実施例においても、第1の
高融点金属はチタンに限定されるものではなく、タング
ステンあるいはタンタルでもよい。
の実施例と同様に、第2の高融点金属膜であるタングス
テン膜207,ハードマスク膜208が全面に形成さ
れ、ハードマスク膜208,タングステン膜207およ
び窒化チタン膜206が順次異方性エッチングによりパ
ターニングされて、それぞれ上面にハードマスク膜20
8が載置された第1のゲート電極209および(図示は
しないが)仮設ゲート電極が形成される。本一実施例に
おいても、第2の高融点金属膜はタングステン膜に限定
されるものではなく、チタン膜あるいはタンタル膜でも
よい。p型ウェル204の表面には上記仮設ゲート電極
に自己整合的にn型ソース・ドレイン領域211,p型
ポケット領域212が形成され、n型ウェル203の表
面には第1のゲート電極209に自己整合的にp型ソー
ス・ドレイン領域213,n型ポケット領域214が形
成される。全面に第2の絶縁膜が形成され、この第2の
絶縁膜がエッチバックされて、ゲート電極209,上記
仮設ゲート電極の側面を覆うサイドウォール・スペーサ
215が形成される。
6がサイドウォール・スペーサ215並びに上記仮設ゲ
ート電極に自己整合的にp型ウェル204の表面に形成
され、p+ 型ソース・ドレイン領域217がサイドウォ
ール・スペーサ215並びに第1のゲート電極209に
自己整合的にn型ウェル203の表面に形成される。
(チタンあるいはコバルトからなる第3の高融点金属の
珪化物である)高融点金属シリサイド層218が、n+
型ソース・ドレイン領域216およびp+ 型ソース・ド
レイン領域217の表面にそれぞれ自己整合的に形成さ
れる。
実施例と同様に、酸化シリコン系絶縁膜からなる層間絶
縁膜219がCVDにより全面に形成される。第1のゲ
ート電極209および上記仮設ゲート電極に載置された
ハードマスク膜208の上面が露出するまで、この層間
絶縁膜219がCMPされる。続いて、p型ウェル20
3の表面上を覆うフォトレジスト膜パターン239が形
成される。このフォトレジスト膜パターン239をマス
クにして、仮設ゲート電極に載置されたハードマスク膜
と、この仮設ゲート電極とが順次選択的に除去される。
さらに、この除去部に露出した部分のゲート酸化膜20
5が、弗酸系のウェット・エッチングにより除去される
〔図7(a)〕。
9が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜205の除去に先だって、フォト
レジスト膜パターン239の除去を行なってもよい。
しくは窒化シリコン膜からなるゲート絶縁膜225が形
成される。ゲート絶縁膜225の酸化シリコン膜に換算
した膜厚は高々10nm程度である。ゲート絶縁膜22
5が窒化酸化シリコン膜からなる場合、SH4 +N2 O
+NH3 の混合ガスにより7×103 Pa程度の圧力の
もとでのPECVDにより形成される。このときのゲー
ト絶縁膜225中の窒素含有率はアンモニアガスの流量
比により制御される。ゲート絶縁膜225が窒化シリコ
ン膜からなる場合、LPCVDもしくはPECVDによ
り形成される。このときも、ゲート225中の窒素含有
率はアンモニアガスの流量比により制御される。続い
て、例えば上記窒化チタン膜206の形成と同じ条件
で、(第1の高融点金属の窒化物からなる第2の導電体
膜である)窒化チタン膜226が形成される。
が施されて、窒化チタン膜226にはゲート絶縁膜22
5から窒素が固相熱拡散される。これにより、窒化チタ
ン226の窒素含有率は、窒化チタン膜206の窒素含
有率より高めるられる。
り、金属膜として例えばタングステン膜227が全面に
形成される。タングステン膜227の膜厚は高々200
nm程度である。本一実施例でも、金属膜を構成する金
属はタングステンのような高融点金属に限定されるもの
ではなく、例えばアルミ系合金,銅等であってもよい。
ート電極209に載置されたハードマスク膜208の上
面が露出するまで、タングステン膜227,窒化チタン
膜226およびゲート絶縁膜225がCMPされる。こ
れにより、窒化チタン膜226にタングステン膜227
が積層された構造の第2のゲート電極210が、形成さ
れる。第2のゲート電極210の側面はゲート絶縁膜2
25を介してサイドウォール・スペーサ215に覆われ
ており、ゲート絶縁膜225表面は第2の導電体膜であ
る窒化チタン膜226により直接に覆われている〔図7
(b)〕。
第1の実施の形態と同様の効果を有している。
ル型MISFETの第1のゲート電極を構成する第1の
導電体膜が第1の高融点金属の窒化物であるのに対し
て、nチャネル型MISFETを構成する第2のゲート
電極を構成する第2の導電体膜が別の高融点金属の窒化
物からなる。ここでは、第2の高融点金属は、第2の導
電体膜の仕事関数が第1の導電体膜の仕事関数より小さ
くなるよりに選択される。
ある図8を参照すると、本第3の実施の形態の一実施例
は以下のとおりに形成される。
実施例と同様に、シリコン基板301の表面に例えばS
TI構造の素子分離領域302,n型ウェル303およ
びp型ウェル304が形成され、熱酸化によりn型ウェ
ル303およびp型ウェル304の表面にそれぞれゲー
ト酸化膜305が形成される。ゲート酸化膜の305の
膜厚は高々10nm程度である。反応性スパッタリング
もしくはCVDにより、(第1の高融点金属の窒化物か
らなる第1の導電体膜である)例えば窒化チタン膜30
6が全面に形成される。
の実施例と同様に、第2の高融点金属膜であるタングス
テン膜307,ハードマスク膜308が全面に形成さ
れ、ハードマスク膜308,タングステン膜307およ
び窒化チタン膜306が順次異方性エッチングによりパ
ターニングされて、それぞれ上面にハードマスク膜30
8が載置された第1のゲート電極309および(図示は
しないが)仮設ゲート電極が形成される。本一実施例に
おいても、第2の高融点金属膜はタングステン膜に限定
されるものではなく、チタン膜あるいはタンタル膜でも
よい。p型ウェル304の表面には上記仮設ゲート電極
に自己整合的にn型ソース・ドレイン領域311,p型
ポケット領域312が形成され、n型ウェル303の表
面には第1のゲート電極309に自己整合的にp型ソー
ス・ドレイン領域313,n型ポケット領域314が形
成される。全面に第2の絶縁膜が形成され、この第2の
絶縁膜がエッチバックされて、ゲート電極309,上記
仮設ゲート電極の側面を覆うサイドウォール・スペーサ
315が形成される。
6がサイドウォール・スペーサ315並びに上記仮設ゲ
ート電極に自己整合的にp型ウェル304の表面に形成
され、p+ 型ソース・ドレイン領域317がサイドウォ
ール・スペーサ315並びに第1のゲート電極309に
自己整合的にn型ウェル303の表面に形成される。
(チタンあるいはコバルトからなる第3の高融点金属の
珪化物である)高融点金属シリサイド層318が、n+
型ソース・ドレイン領域316およびp+ 型ソース・ド
レイン領域317の表面にそれぞれ自己整合的に形成さ
れる。
実施例と同様に、酸化シリコン系絶縁膜からなる層間絶
縁膜319がCVDにより全面に形成される。第1のゲ
ート電極309および上記仮設ゲート電極に載置された
ハードマスク膜308の上面が露出するまで、この層間
絶縁膜319がCMPされる。続いて、p型ウェル30
3の表面上を覆うフォトレジスト膜パターン339が形
成される。このフォトレジスト膜パターン339をマス
クにして、仮設ゲート電極に載置されたハードマスク膜
と、この仮設ゲート電極とが順次選択的に除去される。
さらに、この除去部に露出した部分のゲート酸化膜30
5が、弗酸系のウェット・エッチングにより除去される
〔図8(a)〕。
9が除去される。なお、上記仮設ゲート電極の除去部に
露出したゲート酸化膜305の除去に先だって、フォト
レジスト膜パターン339の除去を行なってもよい。
ンタル膜からなるゲート絶縁膜325が形成される。ゲ
ート絶縁膜325の酸化シリコン膜に換算した膜厚は高
々10nm程度である。なお本一実施例において、ゲー
ト絶縁膜325は窒化タンタル膜に限定されるものでは
なく、例えば酸化シリコン膜でもよい。続いて、CVD
もしくはスパッタリングにより、第4の高融点金属の窒
化物からなる第2の導電体膜として、窒化タンタル膜3
26が形成される。次に、CVDもしくはスパッタリン
グにより、金属膜として例えばタンタル膜327が全面
に形成される。タンタル膜327の膜厚は高々200n
m程度である。本一実施例では、金属膜を構成する金属
はタンタルに限定されるものではなく、他の高融点金
属、あるいは、例えばアルミ系合金,銅等であってもよ
い。
ート電極309に載置されたハードマスク膜308の上
面が露出するまで、タンタル膜327,窒化タンタル膜
326およびゲート絶縁膜325がCMPされる。これ
により、窒化タンタル膜326にタンタル膜327が積
層された構造の第2のゲート電極310が、形成され
る。第2のゲート電極310の側面はゲート絶縁膜32
5を介してサイドウォール・スペーサ315に覆われて
おり、ゲート絶縁膜325表面は第2の導電体膜である
窒化タンタル膜326により直接に覆われている〔図8
(b)〕。
第1,第2の実施の形態と同様の効果を有している。
(高融点金属の窒化物からなる)導電体膜に、金属膜
(もしくは高融点金属膜)が積層してなるゲート電極を
有するMISFETにおいて、nチャネル型MISFE
Tのゲート電極を構成する導電体膜の仕事関数がpチャ
ネル型MISFETのゲート電極を構成する導電体膜の
仕事関数より小さく設定することが可能となる。その結
果、少なくともnチャネル型MISFETのしきい値電
圧の上昇を抑制することが容易になる。
面模式図である。
造工程の断面模式図である。
果を説明するための図であり、窒化チタン膜への窒素イ
オン注入量に対するしきい値電圧の変化量(ΔVTH)を
示すグラフである。
程の断面模式図である。
果を説明するための図であり、窒化チタン膜形成時の窒
素ガス流量比に対するしきい値電圧の変化量(ΔVTH)
を示すグラフである。
造工程の断面模式図である。
造工程の断面模式図である。
造工程の断面模式図である。
る。
ゲート酸化膜 106,106a,126b,126c,206,22
6,306,406窒化チタン膜 107,127,207,227,307,407
タングステン膜 108,208,308,408 ハードマスク膜 109,110,110a,110b,110c,20
9,210,309,310,409,410 ゲー
ト電極 111,211,311,411 n型ソース・ドレ
イン・エクテンション領域 112,212,312,412 p型ポケット領域 113,213,313,413 p型ソース・ドレ
イン・エクテンション領域 114,214,314,414 n型ポケット領域 115,215,315,415 サイドウォール・
スペーサ 116,216,316,416 n+ 型ソース・ド
レイン領域 117,217,317,417 p+ 型ソース・ド
レイン領域 118,218,318,418 高融点金属シリサ
イド層 119,219,319,419 層間絶縁膜 136,139,239,339 フォトレジスト膜
パターン 225,325 ゲート絶縁膜 326 窒化タンタル膜 327 タンタル膜
Claims (17)
- 【請求項1】 シリコン基板の表面には、素子分離領域
により分離されたn型ウェルとp型ウェルとが設けら
れ、該n型ウェルの表面には第1のゲート電極を有した
pチャネル型MISFETが設けられ、該pウェルの表
面には第2のゲート電極を有したnチャネル型MISF
ETが設けられ、該第1および第2のゲート電極の側面
はそれぞれ絶縁膜からなるサイドウォール・スペーサに
より覆われており、 第1のゲート酸化膜を介して前記n型ウェルの表面に設
けられた前記第1のゲート電極は、該第1のゲート酸化
膜の表面を直接に覆う第1の高融点金属の窒化物からな
る第1の導電体膜と、該第1の導電体膜の表面に設けら
れた第2の高融点金属膜とから構成されて、 第2のゲート酸化膜を介して前記n型ウェルの表面に設
けられた前記第2のゲート電極は、前記第1の導電体膜
より窒素の含有率の高い前記第1の高融点金属の窒化物
からなり,該第2のゲート酸化膜の表面を直接に覆う第
2の導電体膜と、該第2の導電体膜の表面に設けられた
金属膜とから構成されていることを特徴とする半導体装
置。 - 【請求項2】 前記第1および第2のゲート電極の側面
が、それぞれ前記サイドウォール・スペーサにより直接
に覆われており、 前記第1および第2のゲート酸化膜が熱酸化膜からな
り、前記第2のゲート電極を構成する前記金属膜が前記
第2の高融点金属膜からなり、 前記第1の高融点金属がチタン,タングステンおよびタ
ンタルのうちの1つからなる請求項1記載の半導体装
置。 - 【請求項3】 前記第1のゲート電極の側面は、前記サ
イドウォール・スペーサにより直接に覆われて、 前記第2のゲート電極の側面は、前記第2のゲート酸化
膜を介して、前記サイドウォール・スペーサにより覆わ
れており、 前記第1の高融点金属がチタン,タングステンおよびタ
ンタルのうちの1つからなる請求項1記載の半導体装
置。 - 【請求項4】 前記第2の導電体膜の結晶方位が、前記
第1の導電体膜の結晶方位と相違する請求項3記載の半
導体装置。 - 【請求項5】 シリコン基板の表面には、素子分離領域
により分離されたn型ウェルとp型ウェルとが設けら
れ、該n型ウェルの表面には第1のゲート電極を有した
pチャネル型MISFETが設けられ、該pウェルの表
面には第2のゲート電極を有したnチャネル型MISF
ETが設けられ、該第1および第2のゲート電極の側面
はそれぞれ絶縁膜からなるサイドウォール・スペーサに
より覆われており、 熱酸化により形成されたゲート酸化膜を介して前記n型
ウェルの表面に設けられた前記第1のゲート電極は、該
ゲート酸化膜の表面を直接に覆う第1の高融点金属の窒
化物からなる第1の導電体膜と、該第1の導電体膜の表
面に設けられた第2の高融点金属膜とから構成されて、 窒素を含んでなるゲート絶縁膜を介して前記n型ウェル
の表面に設けられた前記第2のゲート電極は、前記第1
の導電体膜より窒素の含有率の高い前記第1の高融点金
属の窒化物からなり,該ゲート絶縁膜の表面を直接に覆
う第2の導電体膜と、該第2の導電体膜の表面に設けら
れた金属膜とから構成されて、 前記第1のゲート電極の側面は、前記サイドウォール・
スペーサにより直接に覆われて、 前記第2のゲート電極の側面は、前記ゲート絶縁膜を介
して、前記サイドウォール・スペーサにより覆われてい
ることを特徴とする半導体装置。 - 【請求項6】 前記ゲート絶縁膜は窒化シリコン膜もし
くは窒化酸化シリコン膜であり、 前記第1の高融点金属がチタン,タングステンおよびタ
ンタルのうちの1つからなる請求項5記載の半導体装
置。 - 【請求項7】 シリコン基板の表面には、素子分離領域
により分離されたn型ウェルとp型ウェルとが設けら
れ、該n型ウェルの表面には第1のゲート電極を有した
pチャネル型MISFETが設けられ、該pウェルの表
面には第2のゲート電極を有したnチャネル型MISF
ETが設けられ、該第1および第2のゲート電極の側面
はそれぞれ絶縁膜からなるサイドウォール・スペーサに
より覆われており、 熱酸化により形成されたゲート酸化膜を介して前記n型
ウェルの表面に設けられた前記第1のゲート電極は、該
ゲート酸化膜の表面を直接に覆う第1の高融点金属の窒
化物からなる第1の導電体膜と、該第1の導電体膜の表
面に設けられた第2の高融点金属膜とから構成されて、 ゲート絶縁膜を介して前記n型ウェルの表面に設けられ
た前記第2のゲート電極は、前記第1の高融点金属とは
相違した第3の高融点金属の窒化物からなり,該ゲート
絶縁膜の表面を直接に覆う第2の導電体膜と、該第2の
導電体膜の表面に設けられた金属膜とから構成されて、 前記第1のゲート電極の側面は、前記サイドウォール・
スペーサにより直接に覆われて、 前記第2のゲート電極の側面は、前記ゲート絶縁膜を介
して、前記サイドウォール・スペーサにより覆われてい
ることを特徴とする半導体装置。 - 【請求項8】 前記第1の高融点金属がチタンからな
り、前記第3の高融点金属がタンタルからなる請求項7
記載の半導体装置。 - 【請求項9】 シリコン基板の表面に素子分離領域によ
り分離されたn型ウェルとp型ウェルとを形成し、該n
型ウェルおよびp型ウェルの表面に熱酸化によりゲート
酸化膜を形成する工程と、 第1の高融点金属膜の窒化物からなる導電体膜を全面に
形成し、前記n型ウェルの表面上を覆うフォトレジスト
膜パターン形成し、該フォトレジスト膜パターンをマス
クにして該導電体膜に窒素をイオン注入する工程と、 第2の高融点金属膜と第1の絶縁膜からなるハードマス
ク膜を順次全面に形成し、該ハードマスク膜,該第2の
高融点金属膜および前記導電体膜を順次異方性エッチン
グによりパターニングして、前記n型ウェル,p型ウェ
ルの表面上にそれぞれ第1,第2のゲート電極を形成す
る工程と、 全面に第2の絶縁膜を形成し,該第2の絶縁膜をエッチ
バックして前記第1,第2のゲート電極の側面を覆うサ
イドウォール・スペーサを形成し、該第1のゲート電極
およびサイドウォール・スペーサをマスクにしたp型不
純物のイオン注入により前記n型ウェルの表面にp+ 型
ソース・ドレイン領域を形成し、該第2のゲート電極お
よびサイドウォール・スペーサをマスクにしたn型不純
物のイオン注入により前記p型ウェルの表面にn+ 型ソ
ース・ドレイン領域を形成し、全面に第3の高融点金属
膜を形成して該p+ 型ソース・ドレイン領域およびn+
型ソース・ドレイン領域の表面に自己整合的に高融点金
属シリサイド層を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項10】 前記第1の高融点金属が、チタン,タ
ングステンおよびタンタルのうちの1つである請求項9
記載の半導体装置の製造方法。 - 【請求項11】 シリコン基板の表面に素子分離領域に
より分離されたn型ウェルとp型ウェルとを形成し、該
n型ウェルおよびp型ウェルの表面に熱酸化により第1
のゲート酸化膜を形成する工程と、 第1の窒素ガス流量比のもとでの反応性スパッタリング
により第1の高融点金属膜の窒化物からなる第1の導電
体膜を全面に形成し、さらに、第2の高融点金属膜と第
1の絶縁膜からなるハードマスク膜とを順次全面に形成
する工程と、 前記ハードマスク膜,該第2の高融点金属膜および前記
導電体膜を順次異方性エッチングによりパターニングし
て、前記n型ウェルの表面上に第1のゲート電極を形成
し,同時に,前記p型ウェルの表面に仮設のゲート電極
を形成する工程と、 全面に第2の絶縁膜を形成し,該第2の絶縁膜をエッチ
バックして前記第1のゲート電極および前記仮設のゲー
ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
を形成し、該第1のゲート電極およびサイドウォール・
スペーサをマスクにしたp型不純物のイオン注入により
前記n型ウェルの表面にp+ 型ソース・ドレイン領域を
形成し、該仮設のゲート電極およびサイドウォール・ス
ペーサをマスクにしたn型不純物のイオン注入により前
記p型ウェルの表面にn+ 型ソース・ドレイン領域を形
成し、全面に第3の高融点金属膜を形成して該p+ 型ソ
ース・ドレイン領域およびn+ 型ソース・ドレイン領域
の表面に自己整合的に高融点金属シリサイド層を形成す
る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
が露出するまで該層間絶縁膜を化学機械研磨(CMP)
する工程と、 前記n型ウェルの表面上を覆うフォトレジスト膜パター
ンを形成し、該フォトレジスト膜パターンをマスクにし
て前記ハードマスク膜,仮設のゲート電極および第1の
ゲート酸化膜を順次エッチング除去する工程と、 気相成長法により全面に第2のゲート酸化膜を形成する
工程と、 前記第1の窒素ガス流量比より高い第2の窒素ガス流量
比のもとでの反応性スパッタリングにより,第1の高融
点金属膜の窒化物からなる第2の導電体膜を全面に形成
し、さらに、全面に金属膜を形成する工程と、 前記層間絶縁膜の上面が露出するまで前記金属膜,第2
の導電体膜および第2のゲート酸化膜をCMPして、前
記p型ウェルの表面上に第2のゲート電極を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項12】 前記第2の導電体膜の結晶方位が前記
第1の導電体膜の結晶方位と相違するように前記第2の
窒素ガス流量比が設定される請求項11記載の半導体装
置の製造方法。 - 【請求項13】 前記第1の高融点金属が、チタン,タ
ングステンおよびタンタルのうちの1つである請求項1
1もしくは請求項12記載の半導体装置の製造方法。 - 【請求項14】 シリコン基板の表面に素子分離領域に
より分離されたn型ウェルとp型ウェルとを形成し、該
n型ウェルおよびp型ウェルの表面に熱酸化によりゲー
ト酸化膜を形成する工程と、 第1の高融点金属膜の窒化物からなる第1の導電体膜を
全面に形成し、さらに、第2の高融点金属膜と第1の絶
縁膜からなるハードマスク膜とを順次全面に形成する工
程と、 前記ハードマスク膜,該第2の高融点金属膜および前記
導電体膜を順次異方性エッチングによりパターニングし
て、前記n型ウェルの表面上に第1のゲート電極を形成
し,同時に,前記p型ウェルの表面に仮設のゲート電極
を形成する工程と、 全面に第2の絶縁膜を形成し,該第2の絶縁膜をエッチ
バックして前記第1のゲート電極および前記仮設のゲー
ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
を形成し、該第1のゲート電極およびサイドウォール・
スペーサをマスクにしたp型不純物のイオン注入により
前記n型ウェルの表面にp+ 型ソース・ドレイン領域を
形成し、該仮設のゲート電極およびサイドウォール・ス
ペーサをマスクにしたn型不純物のイオン注入により前
記p型ウェルの表面にn+ 型ソース・ドレイン領域を形
成し、全面に第3の高融点金属膜を形成して該p+ 型ソ
ース・ドレイン領域およびn+ 型ソース・ドレイン領域
の表面に自己整合的に高融点金属シリサイド層を形成す
る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
が露出するまで該層間絶縁膜をCMPする工程と、 前記n型ウェルの表面上を覆うフォトレジスト膜パター
ンを形成し、該フォトレジスト膜パターンをマスクにし
て前記ハードマスク膜,仮設のゲート電極およびゲート
酸化膜を順次エッチング除去する工程と、 気相成長法により全面に窒素を含んでなるゲート絶縁膜
を形成する工程と、 前記第1の高融点金属膜の窒化物からなる第2の導電体
膜と金属膜とを順次全面に形成する工程と、 熱処理により、前記ゲート絶縁膜から前記第2の導電体
膜に窒素を拡散される工程と、 前記層間絶縁膜の上面が露出するまで金属膜を全面に形
成し、前記金属膜,第2の導電体膜および第2のゲート
酸化膜をCMPして,前記p型ウェルの表面上に第2の
ゲート電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項15】 前記ゲート絶縁膜が窒化シリコン膜あ
るいは窒化酸化シリコン膜からなり、 前記第1の高融点金属がチタン,タングステンおよびタ
ンタルのうちの1つである請求項14記載の半導体装置
の製造方法。 - 【請求項16】 シリコン基板の表面に素子分離領域に
より分離されたn型ウェルとp型ウェルとを形成し、該
n型ウェルおよびp型ウェルの表面に熱酸化によりゲー
ト酸化膜を形成する工程と、 第1の高融点金属膜の窒化物からなる第1の導電体膜を
全面に形成し、さらに、第2の高融点金属膜と第1の絶
縁膜からなるハードマスク膜とを順次全面に形成する工
程と、 前記ハードマスク膜,該第2の高融点金属膜および前記
導電体膜を順次異方性エッチングによりパターニングし
て、前記n型ウェルの表面上に第1のゲート電極を形成
し,同時に,前記p型ウェルの表面に仮設のゲート電極
を形成する工程と、 全面に第2の絶縁膜を形成し,該第2の絶縁膜をエッチ
バックして前記第1のゲート電極および前記仮設のゲー
ト電極の側面をそれぞれ覆うサイドウォール・スペーサ
を形成し、該第1のゲート電極およびサイドウォール・
スペーサをマスクにしたp型不純物のイオン注入により
前記n型ウェルの表面にp+ 型ソース・ドレイン領域を
形成し、該仮設のゲート電極およびサイドウォール・ス
ペーサをマスクにしたn型不純物のイオン注入により前
記p型ウェルの表面にn+ 型ソース・ドレイン領域を形
成し、全面に第3の高融点金属膜を形成して該p+ 型ソ
ース・ドレイン領域およびn+ 型ソース・ドレイン領域
の表面に自己整合的に高融点金属シリサイド層を形成す
る工程と、 全面に層間絶縁膜を形成し、前記ハードマスク膜の上面
が露出するまで該層間絶縁膜をCMPする工程と、 前記n型ウェルの表面上を覆うフォトレジスト膜パター
ンを形成し、該フォトレジスト膜パターンをマスクにし
て前記ハードマスク膜,仮設のゲート電極およびゲート
酸化膜を順次エッチング除去する工程と、 気相成長法により全面にゲート絶縁膜を形成する工程
と、 前記第4の高融点金属膜の窒化物からなる第2の導電体
膜を全面に形成し、さらに、金属膜を全面に形成する工
程と、 前記層間絶縁膜の上面が露出するまで前記金属膜,第2
の導電体膜および第2のゲート酸化膜をCMPして,前
記p型ウェルの表面上に第2のゲート電極を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項17】 前記第1の高融点金属がチタンであ
り、前記第4の高融点金属がタンタルである請求項16
記載の半導体装置の製造方法。
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