JP2001127171A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】 しきい値電圧が異なる複数の表面チャネル型
ＭＯＳＦＥＴを備えた半導体装置において、しきい値電
圧が高い方の表面チャネル型ＭＯＳＦＥＴの特性を向上
する。 【解決手段】 半導体装置は、しきい値電圧の絶対値が
相対的に小さい第１の表面チャネル型ＭＯＳＦＥＴと、
しきい値電圧の絶対値が相対的に大きい第２の表面チャ
ネル型ＭＯＳＦＥＴとを備えている。第１の表面チャネ
ル型ＭＯＳＦＥＴは、半導体基板１００上に形成された
第１のゲート絶縁膜１０６Ａと、第１のゲート絶縁膜１
０６Ａ上に形成された多結晶シリコン膜からなる第２の
ゲート電極１０７Ａとを有している。第２の表面チャネ
ル型ＭＯＳＦＥＴは、半導体基板１００上に形成された
第２のゲート絶縁膜１１６と、第２のゲート絶縁膜１１
６上に形成された、高融点金属又は高融点金属の化合物
よりなる高融点金属膜１１７からなる第２のゲート電極
１１８とを有している。
ＭＯＳＦＥＴを備えた半導体装置において、しきい値電
圧が高い方の表面チャネル型ＭＯＳＦＥＴの特性を向上
する。 【解決手段】 半導体装置は、しきい値電圧の絶対値が
相対的に小さい第１の表面チャネル型ＭＯＳＦＥＴと、
しきい値電圧の絶対値が相対的に大きい第２の表面チャ
ネル型ＭＯＳＦＥＴとを備えている。第１の表面チャネ
ル型ＭＯＳＦＥＴは、半導体基板１００上に形成された
第１のゲート絶縁膜１０６Ａと、第１のゲート絶縁膜１
０６Ａ上に形成された多結晶シリコン膜からなる第２の
ゲート電極１０７Ａとを有している。第２の表面チャネ
ル型ＭＯＳＦＥＴは、半導体基板１００上に形成された
第２のゲート絶縁膜１１６と、第２のゲート絶縁膜１１
６上に形成された、高融点金属又は高融点金属の化合物
よりなる高融点金属膜１１７からなる第２のゲート電極
１１８とを有している。
Description
【０００１】
【発明が属する技術分野】本発明は、しきい値電圧の絶
対値が相対的に小さい第１の表面チャネル型ＭＯＳＦＥ
Ｔと、しきい値電圧の絶対値が相対的に大きい第２の表
面チャネル型ＭＯＳＦＥＴとを備えた半導体装置及びそ
の製造方法に関する。
対値が相対的に小さい第１の表面チャネル型ＭＯＳＦＥ
Ｔと、しきい値電圧の絶対値が相対的に大きい第２の表
面チャネル型ＭＯＳＦＥＴとを備えた半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】システムＬＳＩに代表されるＭＯＳ型半
導体装置の高機能化への要求と、それを実現するために
必要となる微細化、高集積化及び低電圧化を実現するた
めに、１つの半導体チップに複数の表面チャネル型ＭＯ
ＳＦＥＴを作り分けることが非常に重要となっている。
導体装置の高機能化への要求と、それを実現するために
必要となる微細化、高集積化及び低電圧化を実現するた
めに、１つの半導体チップに複数の表面チャネル型ＭＯ
ＳＦＥＴを作り分けることが非常に重要となっている。
【０００３】複数の表面チャネル型ＭＯＳＦＥＴを有す
る半導体装置としては、１つの半導体チップに論理回路
とＤＲＡＭとが混載された半導体装置が挙げられ、この
ような半導体装置においては、論理回路ブロックに形成
されるＭＯＳ型ＦＥＴは、しきい値電圧を低くして飽和
電流値を高くすることにより駆動力を向上させることが
望まれる一方、ＤＲＡＭのメモリセルブロックに形成さ
れるＭＯＳ型ＦＥＴは、しきい値電圧を高くしてリーク
電流を抑制することによりデータ保持時間を増大するこ
とが望まれる。
る半導体装置としては、１つの半導体チップに論理回路
とＤＲＡＭとが混載された半導体装置が挙げられ、この
ような半導体装置においては、論理回路ブロックに形成
されるＭＯＳ型ＦＥＴは、しきい値電圧を低くして飽和
電流値を高くすることにより駆動力を向上させることが
望まれる一方、ＤＲＡＭのメモリセルブロックに形成さ
れるＭＯＳ型ＦＥＴは、しきい値電圧を高くしてリーク
電流を抑制することによりデータ保持時間を増大するこ
とが望まれる。
【０００４】ところで、論理回路の低消費電力化を実現
するために、ＭＴＣＭＯＳ(Multi-Threshold CMOS)技術
が報告されている。ここでは、論理回路ブロックの電源
端は仮の電源供給線に接続されていると共に、仮の電源
供給線と本来の電源供給線との間に電源制御用トランジ
スタが配置されている。論理回路を動作させるときに
は、電源制御用トランジスタをオンすることにより、仮
の電源供給線を介して論理回路ブロックに電源が供給さ
れる。これによって、論理回路に形成されているＭＯＳ
ＦＥＴのしきい値電圧を低くして飽和電流を高くするこ
とにより駆動力を向上させることができる。一方、論理
回路を動作させないときには、電源制御用トランジスタ
をオフすることにより、論理回路の待機時の消費電力を
低減することができる。このような電源制御用トランジ
スタにおいては、リーク電流の低減が求められるので、
しきい値電圧は高く設定される。
するために、ＭＴＣＭＯＳ(Multi-Threshold CMOS)技術
が報告されている。ここでは、論理回路ブロックの電源
端は仮の電源供給線に接続されていると共に、仮の電源
供給線と本来の電源供給線との間に電源制御用トランジ
スタが配置されている。論理回路を動作させるときに
は、電源制御用トランジスタをオンすることにより、仮
の電源供給線を介して論理回路ブロックに電源が供給さ
れる。これによって、論理回路に形成されているＭＯＳ
ＦＥＴのしきい値電圧を低くして飽和電流を高くするこ
とにより駆動力を向上させることができる。一方、論理
回路を動作させないときには、電源制御用トランジスタ
をオフすることにより、論理回路の待機時の消費電力を
低減することができる。このような電源制御用トランジ
スタにおいては、リーク電流の低減が求められるので、
しきい値電圧は高く設定される。
【０００５】
【発明が解決しようとする課題】ところで、異なるしき
い値電圧を有する複数の表面チャネル型ＭＯＳＦＥＴを
同一の半導体基板上に形成するための方策としては、イ
オン注入のドーズ量を異ならせてチャネル領域の不純物
濃度に差異を設ける方法が知られている。すなわち、高
いしきい値電圧が求められる表面チャネル型ＭＯＳＦＥ
Ｔのチャネル領域へのイオン注入のドーズ量を高くし
て、チャネル領域の不純物濃度を高くすることにより、
しきい値電圧を高くすることができる。
い値電圧を有する複数の表面チャネル型ＭＯＳＦＥＴを
同一の半導体基板上に形成するための方策としては、イ
オン注入のドーズ量を異ならせてチャネル領域の不純物
濃度に差異を設ける方法が知られている。すなわち、高
いしきい値電圧が求められる表面チャネル型ＭＯＳＦＥ
Ｔのチャネル領域へのイオン注入のドーズ量を高くし
て、チャネル領域の不純物濃度を高くすることにより、
しきい値電圧を高くすることができる。
【０００６】また、表面チャネル型ＭＯＳＦＥＴにおい
ては、微細化に伴ってゲート絶縁膜は薄膜化されるの
で、所定のしきい値電圧を実現するために必要なチャネ
ル領域の不純物濃度は高くなる傾向にある。
ては、微細化に伴ってゲート絶縁膜は薄膜化されるの
で、所定のしきい値電圧を実現するために必要なチャネ
ル領域の不純物濃度は高くなる傾向にある。
【０００７】ところが、しきい値電圧が相対的に高い表
面チャネル型ＭＯＳＦＥＴを形成する場合には、チャネ
ル領域における不純物濃度が高くなるに伴って、特性の
劣化が起きるという問題がある。
面チャネル型ＭＯＳＦＥＴを形成する場合には、チャネ
ル領域における不純物濃度が高くなるに伴って、特性の
劣化が起きるという問題がある。
【０００８】例えば、チャネル領域における不純物の高
濃度化は、接合リーク電流の増加をもたらすため、チャ
ネル領域の不純物が高濃度化されたＭＯＳＦＥＴをＤＲ
ＡＭのメモリセルに用いる場合には、データ保持時間の
劣化が起きることになる。また、チャネル領域の不純物
の高濃度化は、チャネル領域における不純物散乱の増大
をもたらすため、キャリア移動度の劣化が起きるという
問題もある。
濃度化は、接合リーク電流の増加をもたらすため、チャ
ネル領域の不純物が高濃度化されたＭＯＳＦＥＴをＤＲ
ＡＭのメモリセルに用いる場合には、データ保持時間の
劣化が起きることになる。また、チャネル領域の不純物
の高濃度化は、チャネル領域における不純物散乱の増大
をもたらすため、キャリア移動度の劣化が起きるという
問題もある。
【０００９】また、チャネル領域の不純物が高濃度化さ
れたＭＯＳＦＥＴをＭＴＣＭＯＳの電源制御用トランジ
スタに用いる場合には、オン電流特性が劣化（オン抵抗
が増大）することになる。このため、論理回路を駆動す
るための仮の電源供給線の電圧が低下するので、論理回
路の特性が劣化するという問題がある。
れたＭＯＳＦＥＴをＭＴＣＭＯＳの電源制御用トランジ
スタに用いる場合には、オン電流特性が劣化（オン抵抗
が増大）することになる。このため、論理回路を駆動す
るための仮の電源供給線の電圧が低下するので、論理回
路の特性が劣化するという問題がある。
【００１０】前記に鑑み、本発明は、しきい値電圧が異
なる複数の表面チャネル型ＭＯＳＦＥＴを備えた半導体
装置において、しきい値電圧が高い方の表面チャネル型
ＭＯＳＦＥＴの特性を向上することを目的とする。
なる複数の表面チャネル型ＭＯＳＦＥＴを備えた半導体
装置において、しきい値電圧が高い方の表面チャネル型
ＭＯＳＦＥＴの特性を向上することを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、しきい値電圧の絶対値
が相対的に小さい第１の表面チャネル型ＭＯＳＦＥＴ
と、しきい値電圧の絶対値が相対的に大きい第２の表面
チャネル型ＭＯＳＦＥＴとを備えた半導体装置を対象と
し、第１の表面チャネル型ＭＯＳＦＥＴは、半導体基板
上に形成された第１のゲート絶縁膜と、第１のゲート絶
縁膜上に形成された多結晶シリコン膜からなる第１のゲ
ート電極とを有し、第２の表面チャネル型ＭＯＳＦＥＴ
は、半導体基板上に形成された第２のゲート絶縁膜と、
第２のゲート絶縁膜上に形成された、高融点金属又は高
融点金属の化合物よりなる高融点金属膜からなる第２の
ゲート電極とを有している。
め、本発明に係る半導体装置は、しきい値電圧の絶対値
が相対的に小さい第１の表面チャネル型ＭＯＳＦＥＴ
と、しきい値電圧の絶対値が相対的に大きい第２の表面
チャネル型ＭＯＳＦＥＴとを備えた半導体装置を対象と
し、第１の表面チャネル型ＭＯＳＦＥＴは、半導体基板
上に形成された第１のゲート絶縁膜と、第１のゲート絶
縁膜上に形成された多結晶シリコン膜からなる第１のゲ
ート電極とを有し、第２の表面チャネル型ＭＯＳＦＥＴ
は、半導体基板上に形成された第２のゲート絶縁膜と、
第２のゲート絶縁膜上に形成された、高融点金属又は高
融点金属の化合物よりなる高融点金属膜からなる第２の
ゲート電極とを有している。
【００１２】本発明に係る半導体装置によると、第２の
表面チャネル型ＭＯＳＦＥＴの第２のゲート電極は、シ
リコンのミッドギャップ付近に相当する仕事関数を持つ
高融点金属又はその化合物からなるため、第２の表面チ
ャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度を高
くすることなく、該第２の表面チャネル型ＭＯＳＦＥＴ
のしきい値電圧の絶対値を大きくすることができる。こ
のため、第２の表面チャネル型ＮＭＯＳトランジスタに
おいては、オフリーク電流特性を向上させて接合リーク
電流を低減できると共に、オン電流特性を向上させてオ
ン抵抗の増大を抑制することができる。
表面チャネル型ＭＯＳＦＥＴの第２のゲート電極は、シ
リコンのミッドギャップ付近に相当する仕事関数を持つ
高融点金属又はその化合物からなるため、第２の表面チ
ャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度を高
くすることなく、該第２の表面チャネル型ＭＯＳＦＥＴ
のしきい値電圧の絶対値を大きくすることができる。こ
のため、第２の表面チャネル型ＮＭＯＳトランジスタに
おいては、オフリーク電流特性を向上させて接合リーク
電流を低減できると共に、オン電流特性を向上させてオ
ン抵抗の増大を抑制することができる。
【００１３】本発明の半導体装置において、第２の表面
チャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度
は、第１の表面チャネル型ＭＯＳＦＥＴのチャネル領域
の不純物濃度よりも低いことが好ましい。
チャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度
は、第１の表面チャネル型ＭＯＳＦＥＴのチャネル領域
の不純物濃度よりも低いことが好ましい。
【００１４】このようにすると、第２の表面チャネル型
ＮＭＯＳトランジスタのオフリーク電流特性及びオン電
流特性を一層向上させることができる。
ＮＭＯＳトランジスタのオフリーク電流特性及びオン電
流特性を一層向上させることができる。
【００１５】本発明の半導体装置において、第１の表面
チャネル型ＭＯＳＦＥＴは半導体基板における論理回路
ブロックに形成されており、第２の表面チャネル型ＭＯ
ＳＦＥＴは論理回路ブロックへの電源供給を制御するこ
とが好ましい。
チャネル型ＭＯＳＦＥＴは半導体基板における論理回路
ブロックに形成されており、第２の表面チャネル型ＭＯ
ＳＦＥＴは論理回路ブロックへの電源供給を制御するこ
とが好ましい。
【００１６】このようにすると、論理回路ブロックに形
成される第１の表面チャネル型ＭＯＳ型ＦＥＴのしきい
値電圧の絶対値を低くして飽和電流値を高くすることに
より駆動力を向上させることができると共に、論理回路
ブロックへの電源供給を制御する第２の表面チャネル型
ＭＯＳ型ＦＥＴのオン電流特性を向上させることができ
る。
成される第１の表面チャネル型ＭＯＳ型ＦＥＴのしきい
値電圧の絶対値を低くして飽和電流値を高くすることに
より駆動力を向上させることができると共に、論理回路
ブロックへの電源供給を制御する第２の表面チャネル型
ＭＯＳ型ＦＥＴのオン電流特性を向上させることができ
る。
【００１７】本発明の半導体装置において、第１の表面
チャネル型ＭＯＳＦＥＴは半導体基板における論理回路
ブロックに形成されており、第２の表面チャネル型ＭＯ
ＳＦＥＴは半導体基板におけるメモリセルブロックに形
成されており、第２のゲート絶縁膜の膜厚は第１のゲー
ト絶縁膜の膜厚よりも大きいことが好ましい。
チャネル型ＭＯＳＦＥＴは半導体基板における論理回路
ブロックに形成されており、第２の表面チャネル型ＭＯ
ＳＦＥＴは半導体基板におけるメモリセルブロックに形
成されており、第２のゲート絶縁膜の膜厚は第１のゲー
ト絶縁膜の膜厚よりも大きいことが好ましい。
【００１８】このようにすると、第２の表面チャネル型
ＭＯＳＦＥＴにおいては、オフリーク電流特性が向上す
ると共に、リーク電流に起因するポーズタイム（メモリ
セル１個当たりの電荷保持時間）が向上するので、メモ
リ保持特性が大きく向上する。
ＭＯＳＦＥＴにおいては、オフリーク電流特性が向上す
ると共に、リーク電流に起因するポーズタイム（メモリ
セル１個当たりの電荷保持時間）が向上するので、メモ
リ保持特性が大きく向上する。
【００１９】本発明に係る半導体装置の製造方法は、し
きい値電圧の絶対値が相対的に小さい第１の表面チャネ
ル型ＭＯＳＦＥＴと、しきい値電圧の絶対値が相対的に
大きい第２の表面チャネル型ＭＯＳＦＥＴとを備えた半
導体装置の製造方法を対象とし、半導体基板における第
１の表面チャネル型ＭＯＳＦＥＴの第１のゲート電極形
成領域及び第２の表面チャネル型ＭＯＳＦＥＴの第２の
ゲート電極形成領域に不純物を導入する工程と、半導体
基板上に、第１の絶縁膜及び多結晶シリコン膜を順次形
成する工程と、多結晶シリコン膜及び第１の絶縁膜をパ
ターニングして、多結晶シリコン膜からなる、第１の表
面チャネル型ＭＯＳＦＥＴの第１のゲート電極及び第２
の表面チャネル型ＭＯＳＦＥＴのダミーゲート電極を形
成すると共に、前記第１の絶縁膜からなる、前記第１の
表面チャネル型ＭＯＳＦＥＴの第１のゲート絶縁膜及び
第２の表面チャネル型ＭＯＳＦＥＴのダミーゲート絶縁
膜を形成する工程と、第１のゲート電極及びダミーゲー
ト電極にそれぞれサイドウォールを形成する工程と、半
導体基板上に全面に亘って層間絶縁膜を堆積した後、層
間絶縁膜における第１のゲート電極及びダミーゲート電
極の上側の部分を除去して、第１のゲート電極及びダミ
ーゲート電極を露出させる工程と、層間絶縁膜の上に、
第１のゲート電極を覆う一方、ダミーゲート電極を露出
させるマスクパターンを形成した後、マスクパターンを
用いてエッチングすることにより、ダミー電極及びダミ
ーゲート絶縁膜を除去してダミーゲート電極のサイドウ
ォールの内側に凹部を形成する工程と、凹部に露出した
前記半導体基板の表面上に、第２の表面チャネル型ＭＯ
ＳＦＥＴの第２のゲート絶縁膜を形成する工程と、半導
体基板上に全面に亘って、高融点金属又は高融点金属の
化合物からなる高融点金属膜を堆積する工程と、高融点
金属膜における凹部の外側の部分を除去することによ
り、高融点金属膜からなる第２の表面チャネル型ＭＯＳ
ＦＥＴの第２のゲート電極を形成する工程とを備えてい
る。
きい値電圧の絶対値が相対的に小さい第１の表面チャネ
ル型ＭＯＳＦＥＴと、しきい値電圧の絶対値が相対的に
大きい第２の表面チャネル型ＭＯＳＦＥＴとを備えた半
導体装置の製造方法を対象とし、半導体基板における第
１の表面チャネル型ＭＯＳＦＥＴの第１のゲート電極形
成領域及び第２の表面チャネル型ＭＯＳＦＥＴの第２の
ゲート電極形成領域に不純物を導入する工程と、半導体
基板上に、第１の絶縁膜及び多結晶シリコン膜を順次形
成する工程と、多結晶シリコン膜及び第１の絶縁膜をパ
ターニングして、多結晶シリコン膜からなる、第１の表
面チャネル型ＭＯＳＦＥＴの第１のゲート電極及び第２
の表面チャネル型ＭＯＳＦＥＴのダミーゲート電極を形
成すると共に、前記第１の絶縁膜からなる、前記第１の
表面チャネル型ＭＯＳＦＥＴの第１のゲート絶縁膜及び
第２の表面チャネル型ＭＯＳＦＥＴのダミーゲート絶縁
膜を形成する工程と、第１のゲート電極及びダミーゲー
ト電極にそれぞれサイドウォールを形成する工程と、半
導体基板上に全面に亘って層間絶縁膜を堆積した後、層
間絶縁膜における第１のゲート電極及びダミーゲート電
極の上側の部分を除去して、第１のゲート電極及びダミ
ーゲート電極を露出させる工程と、層間絶縁膜の上に、
第１のゲート電極を覆う一方、ダミーゲート電極を露出
させるマスクパターンを形成した後、マスクパターンを
用いてエッチングすることにより、ダミー電極及びダミ
ーゲート絶縁膜を除去してダミーゲート電極のサイドウ
ォールの内側に凹部を形成する工程と、凹部に露出した
前記半導体基板の表面上に、第２の表面チャネル型ＭＯ
ＳＦＥＴの第２のゲート絶縁膜を形成する工程と、半導
体基板上に全面に亘って、高融点金属又は高融点金属の
化合物からなる高融点金属膜を堆積する工程と、高融点
金属膜における凹部の外側の部分を除去することによ
り、高融点金属膜からなる第２の表面チャネル型ＭＯＳ
ＦＥＴの第２のゲート電極を形成する工程とを備えてい
る。
【００２０】本発明の半導体装置の製造方法によると、
多結晶シリコン膜からなる、第１の表面チャネル型ＭＯ
ＳＦＥＴの第１のゲート電極を形成すると共に、ダミー
電極が除去された跡に形成される凹部に高融点金属又は
高融点金属の化合物からなる高融点金属膜を堆積して、
該高融点金属膜からなる、第２の表面チャネル型ＭＯＳ
ＦＥＴの第２のゲート電極を形成するため、多結晶シリ
コン膜からなる第２のゲート電極を有する第１の表面チ
ャネル型ＭＯＳＦＥＴ、及び高融点金属膜からなる第２
のゲート電極を有する第２の表面チャネル型ＭＯＳＦＥ
Ｔを形成することができる。このため、第２の表面チャ
ネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度を高く
することなく、該第２の表面チャネル型ＭＯＳＦＥＴの
しきい値電圧の絶対値を大きくすることができる。
多結晶シリコン膜からなる、第１の表面チャネル型ＭＯ
ＳＦＥＴの第１のゲート電極を形成すると共に、ダミー
電極が除去された跡に形成される凹部に高融点金属又は
高融点金属の化合物からなる高融点金属膜を堆積して、
該高融点金属膜からなる、第２の表面チャネル型ＭＯＳ
ＦＥＴの第２のゲート電極を形成するため、多結晶シリ
コン膜からなる第２のゲート電極を有する第１の表面チ
ャネル型ＭＯＳＦＥＴ、及び高融点金属膜からなる第２
のゲート電極を有する第２の表面チャネル型ＭＯＳＦＥ
Ｔを形成することができる。このため、第２の表面チャ
ネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度を高く
することなく、該第２の表面チャネル型ＭＯＳＦＥＴの
しきい値電圧の絶対値を大きくすることができる。
【００２１】本発明の半導体装置の製造方法において、
不純物を導入する工程は、半導体基板における第１のゲ
ート電極形成領域に相対的に高濃度の不純物を導入する
工程と、半導体基板における第２のゲート電極形成領域
に相対的に低濃度の不純物を導入する工程とを含むこと
が好ましい。
不純物を導入する工程は、半導体基板における第１のゲ
ート電極形成領域に相対的に高濃度の不純物を導入する
工程と、半導体基板における第２のゲート電極形成領域
に相対的に低濃度の不純物を導入する工程とを含むこと
が好ましい。
【００２２】このようにすると、第２の表面チャネル型
ＭＯＳＦＥＴのチャネル領域の不純物濃度は、第１の表
面チャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度
よりも低くなるため、第２の表面チャネル型ＮＭＯＳト
ランジスタのオフリーク電流特性及びオン電流特性を一
層向上させることができる。
ＭＯＳＦＥＴのチャネル領域の不純物濃度は、第１の表
面チャネル型ＭＯＳＦＥＴのチャネル領域の不純物濃度
よりも低くなるため、第２の表面チャネル型ＮＭＯＳト
ランジスタのオフリーク電流特性及びオン電流特性を一
層向上させることができる。
【００２３】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を
参照しながら説明する。尚、図１（ａ）〜（ｄ）及び図
２（ａ）〜（ｃ）においては、左側に示すロジック回路
領域に第１のＮＭＯＳトランジスタを形成すると共に、
右側に示す電源供給制御回路（ロジック回路に電源電圧
を供給する回路）領域に第２のＮＭＯＳトランジスタを
形成するものとする。
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を
参照しながら説明する。尚、図１（ａ）〜（ｄ）及び図
２（ａ）〜（ｃ）においては、左側に示すロジック回路
領域に第１のＮＭＯＳトランジスタを形成すると共に、
右側に示す電源供給制御回路（ロジック回路に電源電圧
を供給する回路）領域に第２のＮＭＯＳトランジスタを
形成するものとする。
【００２４】まず、図１（ａ）に示すように、シリコン
からなるｐ型の半導体基板１００上に素子分離領域１０
１を形成した後、第１及び第２のＮＭＯＳトランジスタ
形成領域に、ｐ型不純物例えばボロンを例えば３０ｋｅ
Ｖの注入エネルギー及び１×１０12／ｃｍ-2のドーズ量
で注入する１回目のイオン注入を行なって、ｐ型不純物
領域１０２を形成する。
からなるｐ型の半導体基板１００上に素子分離領域１０
１を形成した後、第１及び第２のＮＭＯＳトランジスタ
形成領域に、ｐ型不純物例えばボロンを例えば３０ｋｅ
Ｖの注入エネルギー及び１×１０12／ｃｍ-2のドーズ量
で注入する１回目のイオン注入を行なって、ｐ型不純物
領域１０２を形成する。
【００２５】次に、図１（ｂ）に示すように、第２のＮ
ＭＯＳトランジスタ形成領域を覆う第１のレジストマス
ク１０３を形成した後、該第１のレジストマスク１０３
を用いてｐ型不純物例えばボロンを例えば３０ｋｅＶの
注入エネルギー及び４×１０ 12／ｃｍ-2のドーズ量で注
入する２回目のイオン注入を行なって、第１のＮＭＯＳ
トランジスタ形成領域に、チャネル領域となる不純物濃
度が相対的に高い第１のｐ型不純物領域１０４を形成す
ると共に、第２のＮＭＯＳトランジスタ形成領域に、チ
ャネル領域となる不純物濃度が相対的に低い第２のｐ型
不純物領域１０５を形成する。尚、第２のｐ型不純物領
域１０５は前述のｐ型不純物領域１０２と同じものであ
る。
ＭＯＳトランジスタ形成領域を覆う第１のレジストマス
ク１０３を形成した後、該第１のレジストマスク１０３
を用いてｐ型不純物例えばボロンを例えば３０ｋｅＶの
注入エネルギー及び４×１０ 12／ｃｍ-2のドーズ量で注
入する２回目のイオン注入を行なって、第１のＮＭＯＳ
トランジスタ形成領域に、チャネル領域となる不純物濃
度が相対的に高い第１のｐ型不純物領域１０４を形成す
ると共に、第２のＮＭＯＳトランジスタ形成領域に、チ
ャネル領域となる不純物濃度が相対的に低い第２のｐ型
不純物領域１０５を形成する。尚、第２のｐ型不純物領
域１０５は前述のｐ型不純物領域１０２と同じものであ
る。
【００２６】次に、図１（ｃ）に示すように、半導体基
板１００上に、例えば膜厚２．５ｎｍのシリコン酸化膜
及びｎ型の多結晶シリコン膜を順次形成した後、これら
の多結晶シリコン膜及びシリコン酸化膜をパターニング
することにより、第１のＮＭＯＳトランジスタ形成領域
に第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１
０７Ａを形成すると共に、第２のＮＭＯＳトランジスタ
形成領域にダミーゲート絶縁膜１０６Ｂ及びダミーゲー
ト電極１０７Ｂを形成する。次に、第１のゲート電極１
０７Ａ及びダミーゲート電極１０７Ｂをマスクとしてｎ
型不純物をイオン注入してｎ型低濃度不純物領域１０８
を形成した後、第１のゲート電極１０７Ａ及びダミーゲ
ート電極１０７Ｂの側面にサイドウォール１０９を形成
し、その後、第１のゲート電極１０７Ａ及びダミーゲー
ト電極１０７Ｂとサイドウォール１０９とをマスクとし
てｎ型不純物をイオン注入してｎ型高濃度不純物領域１
１０を形成する。次に、例えばＣＶＤ法によって膜厚４
００ｎｍのシリコン酸化膜からなる層間絶縁膜１１１を
堆積する。
板１００上に、例えば膜厚２．５ｎｍのシリコン酸化膜
及びｎ型の多結晶シリコン膜を順次形成した後、これら
の多結晶シリコン膜及びシリコン酸化膜をパターニング
することにより、第１のＮＭＯＳトランジスタ形成領域
に第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１
０７Ａを形成すると共に、第２のＮＭＯＳトランジスタ
形成領域にダミーゲート絶縁膜１０６Ｂ及びダミーゲー
ト電極１０７Ｂを形成する。次に、第１のゲート電極１
０７Ａ及びダミーゲート電極１０７Ｂをマスクとしてｎ
型不純物をイオン注入してｎ型低濃度不純物領域１０８
を形成した後、第１のゲート電極１０７Ａ及びダミーゲ
ート電極１０７Ｂの側面にサイドウォール１０９を形成
し、その後、第１のゲート電極１０７Ａ及びダミーゲー
ト電極１０７Ｂとサイドウォール１０９とをマスクとし
てｎ型不純物をイオン注入してｎ型高濃度不純物領域１
１０を形成する。次に、例えばＣＶＤ法によって膜厚４
００ｎｍのシリコン酸化膜からなる層間絶縁膜１１１を
堆積する。
【００２７】次に、図１（ｄ）に示すように、ＣＭＰ法
により層間絶縁膜１１１を平坦化して、第１のゲート電
極１０７Ａ及びダミーゲート電極１０７Ｂの上面を露出
させた後、半導体基板１００の上に全面に亘って、例え
ば膜厚５０ｎｍのシリコン窒化膜１１２を堆積する。
により層間絶縁膜１１１を平坦化して、第１のゲート電
極１０７Ａ及びダミーゲート電極１０７Ｂの上面を露出
させた後、半導体基板１００の上に全面に亘って、例え
ば膜厚５０ｎｍのシリコン窒化膜１１２を堆積する。
【００２８】次に、図２（ａ）に示すように、シリコン
窒化膜１１２の上に第１のＮＭＯＳトランジスタ形成領
域を覆う第２のレジストマスク１１３を形成した後、該
第２のレジストマスク１１３を用いてシリコン窒化膜１
１２をパターニングして、該シリコン窒化膜１１２から
なるハードマスク１１４を形成する。
窒化膜１１２の上に第１のＮＭＯＳトランジスタ形成領
域を覆う第２のレジストマスク１１３を形成した後、該
第２のレジストマスク１１３を用いてシリコン窒化膜１
１２をパターニングして、該シリコン窒化膜１１２から
なるハードマスク１１４を形成する。
【００２９】次に、ハードマスク１１４をマスクとし
て、例えばＫＯＨ等のアルカリ溶液からなるエッチング
液を用いるウェットエッチングを行なうことによりダミ
ーゲート電極１０７Ｂを除去してゲート電極形成用凹部
１１５を形成した後、例えばＨＦ溶液からなるエッチン
グ液を用いるウェットエッチングを行なうことによりゲ
ート電極形成用凹部１１５の底部に存在するダミーゲー
ト酸化膜１０６Ｂを除去して、半導体基板１００の表面
を露出させる。
て、例えばＫＯＨ等のアルカリ溶液からなるエッチング
液を用いるウェットエッチングを行なうことによりダミ
ーゲート電極１０７Ｂを除去してゲート電極形成用凹部
１１５を形成した後、例えばＨＦ溶液からなるエッチン
グ液を用いるウェットエッチングを行なうことによりゲ
ート電極形成用凹部１１５の底部に存在するダミーゲー
ト酸化膜１０６Ｂを除去して、半導体基板１００の表面
を露出させる。
【００３０】次に、図２（ｂ）に示すように、ゲート電
極形成用凹部１１５の底部に膜厚２．５ｎｍのシリコン
酸化膜からなる第２のゲート絶縁膜１１６を形成した
後、例えばＣＶＤ法によりＴｉＮなどからなる高融点金
属膜１１７をゲート電極形成用凹部１１５が埋め込まれ
るように堆積する。
極形成用凹部１１５の底部に膜厚２．５ｎｍのシリコン
酸化膜からなる第２のゲート絶縁膜１１６を形成した
後、例えばＣＶＤ法によりＴｉＮなどからなる高融点金
属膜１１７をゲート電極形成用凹部１１５が埋め込まれ
るように堆積する。
【００３１】次に、図２（ｃ）に示すように、高融点金
属膜１１７を例えばＣＭＰ法により第１のゲート電極１
０７Ａの上面が露出するまで平坦化処理を行なって、第
２のゲート電極１１８を形成する。尚、平坦化工程にお
いては、高融点金属膜１１７とハードマスク（シリコン
窒化膜）１１４との間に選択比が存在しないような研磨
剤を用いることが好ましい。
属膜１１７を例えばＣＭＰ法により第１のゲート電極１
０７Ａの上面が露出するまで平坦化処理を行なって、第
２のゲート電極１１８を形成する。尚、平坦化工程にお
いては、高融点金属膜１１７とハードマスク（シリコン
窒化膜）１１４との間に選択比が存在しないような研磨
剤を用いることが好ましい。
【００３２】次に、周知のプロセスを用いて金属配線を
形成すると、ロジック回路領域に第１のＮＭＯＳトラン
ジスタが得られると共に、電源供給制御回路領域に第２
のＮＭＯＳトランジスタが得られる。
形成すると、ロジック回路領域に第１のＮＭＯＳトラン
ジスタが得られると共に、電源供給制御回路領域に第２
のＮＭＯＳトランジスタが得られる。
【００３３】第１の実施形態によると、ロジック回路領
域においては、多結晶シリコン膜からなる第１のゲート
電極１０７Ａを有する第１の表面チャネル型ＮＭＯＳト
ランジスタを形成することができると共に、電源供給制
御回路領域においては、ＴｉＮなどの高融点金属膜１１
７からなる第２のゲート電極１１８を有する第２のＮＭ
ＯＳトランジスタを形成することができる。
域においては、多結晶シリコン膜からなる第１のゲート
電極１０７Ａを有する第１の表面チャネル型ＮＭＯＳト
ランジスタを形成することができると共に、電源供給制
御回路領域においては、ＴｉＮなどの高融点金属膜１１
７からなる第２のゲート電極１１８を有する第２のＮＭ
ＯＳトランジスタを形成することができる。
【００３４】ＴｉＮなどの高融点金属又は高融点金属の
化合物は、シリコンのミッドギャップ付近に相当する仕
事関数を有しているため、高融点金属又は高融点金属の
化合物からなるゲート電極を有する表面チャネル型ＮＭ
ＯＳトランジスタのしきい値電圧は、多結晶シリコン膜
からなるゲート電極を有する表面チャネル型ＮＭＯＳト
ランジスタのしきい値電圧に比べて、０．５Ｖ〜０．６
Ｖ程度高くなる。
化合物は、シリコンのミッドギャップ付近に相当する仕
事関数を有しているため、高融点金属又は高融点金属の
化合物からなるゲート電極を有する表面チャネル型ＮＭ
ＯＳトランジスタのしきい値電圧は、多結晶シリコン膜
からなるゲート電極を有する表面チャネル型ＮＭＯＳト
ランジスタのしきい値電圧に比べて、０．５Ｖ〜０．６
Ｖ程度高くなる。
【００３５】このため、高融点金属の化合物からなる第
２のゲート電極１１８を有する第２の表面チャネル型Ｎ
ＭＯＳトランジスタの第２のｐ型不純物領域１０５のド
ーズ量（４×１０12／ｃｍ-2）は、多結晶シリコン膜か
らなる第１のゲート電極１０７Ａを有する第１の表面チ
ャネル型ＮＭＯＳトランジスタの第１のｐ型不純物領域
１０４のドーズ量（１×１０12／ｃｍ-2）よりも小さい
にもかかわらず、第２の表面チャネル型ＮＭＯＳトラン
ジスタのしきい値電圧（約０．５Ｖ）を第１の表面チャ
ネル型ＮＭＯＳトランジスタのしきい値電圧（約０．２
Ｖ）よりも高くすることができる。言い換えると、しき
い値電圧の絶対値が相対的の大きい第２の表面チャネル
型ＮＭＯＳトランジスタの第２のｐ型不純物領域１０５
の不純物濃度を、しきい値電圧の絶対値が相対的に小さ
い第１の表面チャネル型ＮＭＯＳトランジスタトランジ
スタの第１のｐ型不純物領域１０４の不純物濃度よりも
低くすることができるため、第２の表面チャネル型ＮＭ
ＯＳトランジスタのオフリーク電流特性を向上させて接
合リーク電流を低減できると共に、オン電流特性を向上
させてオン抵抗の増大を抑制することができる。
２のゲート電極１１８を有する第２の表面チャネル型Ｎ
ＭＯＳトランジスタの第２のｐ型不純物領域１０５のド
ーズ量（４×１０12／ｃｍ-2）は、多結晶シリコン膜か
らなる第１のゲート電極１０７Ａを有する第１の表面チ
ャネル型ＮＭＯＳトランジスタの第１のｐ型不純物領域
１０４のドーズ量（１×１０12／ｃｍ-2）よりも小さい
にもかかわらず、第２の表面チャネル型ＮＭＯＳトラン
ジスタのしきい値電圧（約０．５Ｖ）を第１の表面チャ
ネル型ＮＭＯＳトランジスタのしきい値電圧（約０．２
Ｖ）よりも高くすることができる。言い換えると、しき
い値電圧の絶対値が相対的の大きい第２の表面チャネル
型ＮＭＯＳトランジスタの第２のｐ型不純物領域１０５
の不純物濃度を、しきい値電圧の絶対値が相対的に小さ
い第１の表面チャネル型ＮＭＯＳトランジスタトランジ
スタの第１のｐ型不純物領域１０４の不純物濃度よりも
低くすることができるため、第２の表面チャネル型ＮＭ
ＯＳトランジスタのオフリーク電流特性を向上させて接
合リーク電流を低減できると共に、オン電流特性を向上
させてオン抵抗の増大を抑制することができる。
【００３６】尚、第１の実施形態においては、第２の表
面チャネル型ＮＭＯＳトランジスタの第２のゲート電極
１１８をＴｉＮからなる高融点金属膜１１７により形成
したが、これに代えて、タングステン、モリブデン若し
くはタンタルなどの高融点金属又はこれらの高融点金属
の化合物からなる単層膜により形成してもよいし、タン
グステン若しくはチタンなどの高融点金属又はこれらの
高融点金属の化合物からなる下層膜と、アルミニウム若
しくは銅などの低抵抗金属からなる上層膜との積層膜に
より形成してもよい。
面チャネル型ＮＭＯＳトランジスタの第２のゲート電極
１１８をＴｉＮからなる高融点金属膜１１７により形成
したが、これに代えて、タングステン、モリブデン若し
くはタンタルなどの高融点金属又はこれらの高融点金属
の化合物からなる単層膜により形成してもよいし、タン
グステン若しくはチタンなどの高融点金属又はこれらの
高融点金属の化合物からなる下層膜と、アルミニウム若
しくは銅などの低抵抗金属からなる上層膜との積層膜に
より形成してもよい。
【００３７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）を参照しな
がら説明する。尚、図３（ａ）〜（ｄ）及び図４（ａ）
〜（ｃ）においては、左側に示す周辺回路領域に第１の
ＮＭＯＳトランジスタを形成すると共に、右側に示すメ
モリセル領域に第２のＮＭＯＳトランジスタを形成する
ものとする。
実施形態に係る半導体装置及びその製造方法について、
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）を参照しな
がら説明する。尚、図３（ａ）〜（ｄ）及び図４（ａ）
〜（ｃ）においては、左側に示す周辺回路領域に第１の
ＮＭＯＳトランジスタを形成すると共に、右側に示すメ
モリセル領域に第２のＮＭＯＳトランジスタを形成する
ものとする。
【００３８】まず、図３（ａ）に示すように、シリコン
からなるｐ型の半導体基板２００上に素子分離領域２０
１を形成した後、第２のＮＭＯＳトランジスタ形成領域
を覆う第１のレジストマスク２０２を形成した後、該第
１のレジストマスク２０２を用いてｐ型不純物例えばボ
ロンを例えば３０ｋｅＶの注入エネルギー及び４×１０
12／ｃｍ-2のドーズ量で注入する１回目のイオン注入を
行なって、第１のＮＭＯＳトランジスタ形成領域に、チ
ャネル領域となる不純物濃度が相対的に高い第１のｐ型
不純物領域２０３を形成する。
からなるｐ型の半導体基板２００上に素子分離領域２０
１を形成した後、第２のＮＭＯＳトランジスタ形成領域
を覆う第１のレジストマスク２０２を形成した後、該第
１のレジストマスク２０２を用いてｐ型不純物例えばボ
ロンを例えば３０ｋｅＶの注入エネルギー及び４×１０
12／ｃｍ-2のドーズ量で注入する１回目のイオン注入を
行なって、第１のＮＭＯＳトランジスタ形成領域に、チ
ャネル領域となる不純物濃度が相対的に高い第１のｐ型
不純物領域２０３を形成する。
【００３９】次に、図３（ｂ）に示すように、第１のＮ
ＭＯＳトランジスタ形成領域を覆う第２のレジストマス
ク２０４を形成した後、該第２のレジストマスク２０４
を用いてｐ型不純物例えばボロンを例えば３０ｋｅＶの
注入エネルギーで１×１０12／ｃｍ-2のドーズ量で注入
する２回目のイオン注入を行なって、第２のＮＭＯＳト
ランジスタ形成領域に、チャネル領域となる不純物濃度
が相対的に低い第２のｐ型不純物領域２０５を形成す
る。
ＭＯＳトランジスタ形成領域を覆う第２のレジストマス
ク２０４を形成した後、該第２のレジストマスク２０４
を用いてｐ型不純物例えばボロンを例えば３０ｋｅＶの
注入エネルギーで１×１０12／ｃｍ-2のドーズ量で注入
する２回目のイオン注入を行なって、第２のＮＭＯＳト
ランジスタ形成領域に、チャネル領域となる不純物濃度
が相対的に低い第２のｐ型不純物領域２０５を形成す
る。
【００４０】次に、図３（ｃ）に示すように、半導体基
板２００上に、例えば２．５ｎｍの膜厚を持つ第１のシ
リコン酸化膜及びｎ型の多結晶シリコン膜を順次形成し
た後、これら多結晶シリコン膜及び第１のシリコン酸化
膜をパターニングすることにより、第１のＮＭＯＳトラ
ンジスタ形成領域に第１のゲート絶縁膜２０６Ａ及び第
１のゲート電極２０７Ａを形成すると共に、第２のＮＭ
ＯＳトランジスタ形成領域にダミーゲート絶縁膜２０６
Ｂ及びダミーゲート電極２０７Ｂを形成する。次に、第
１のゲート電極２０７Ａ及びダミーゲート電極２０７Ｂ
をマスクとしてｎ型不純物をイオン注入してｎ型低濃度
不純物領域２０８を形成した後、第１のゲート電極２０
７Ａ及びダミーゲート電極２０７Ｂの側面にサイドウォ
ール２０９を形成し、その後、第１のゲート電極２０７
Ａ及びダミーゲート電極２０７Ｂとサイドウォール２０
９とをマスクとしてｎ型不純物をイオン注入してｎ型高
濃度不純物領域２１０を形成する。次に、例えばＣＶＤ
法によって膜厚４００ｎｍのシリコン酸化膜からなる層
間絶縁膜２１１を堆積する。
板２００上に、例えば２．５ｎｍの膜厚を持つ第１のシ
リコン酸化膜及びｎ型の多結晶シリコン膜を順次形成し
た後、これら多結晶シリコン膜及び第１のシリコン酸化
膜をパターニングすることにより、第１のＮＭＯＳトラ
ンジスタ形成領域に第１のゲート絶縁膜２０６Ａ及び第
１のゲート電極２０７Ａを形成すると共に、第２のＮＭ
ＯＳトランジスタ形成領域にダミーゲート絶縁膜２０６
Ｂ及びダミーゲート電極２０７Ｂを形成する。次に、第
１のゲート電極２０７Ａ及びダミーゲート電極２０７Ｂ
をマスクとしてｎ型不純物をイオン注入してｎ型低濃度
不純物領域２０８を形成した後、第１のゲート電極２０
７Ａ及びダミーゲート電極２０７Ｂの側面にサイドウォ
ール２０９を形成し、その後、第１のゲート電極２０７
Ａ及びダミーゲート電極２０７Ｂとサイドウォール２０
９とをマスクとしてｎ型不純物をイオン注入してｎ型高
濃度不純物領域２１０を形成する。次に、例えばＣＶＤ
法によって膜厚４００ｎｍのシリコン酸化膜からなる層
間絶縁膜２１１を堆積する。
【００４１】次に、図３（ｄ）に示すように、ＣＭＰ法
により層間絶縁膜２１１を平坦化して、第１のゲート電
極２０７Ａ及びダミーゲート電極２０７Ｂの上面を露出
させた後、半導体基板２００の上に全面に亘って、例え
ば膜厚５０ｎｍのシリコン窒化膜２１２を堆積する。
により層間絶縁膜２１１を平坦化して、第１のゲート電
極２０７Ａ及びダミーゲート電極２０７Ｂの上面を露出
させた後、半導体基板２００の上に全面に亘って、例え
ば膜厚５０ｎｍのシリコン窒化膜２１２を堆積する。
【００４２】次に、図４（ａ）に示すように、シリコン
窒化膜２１２の上に第１のＮＭＯＳトランジスタ形成領
域を覆う第３のレジストマスク２１３を形成した後、該
第３のレジストマスク２１３を用いてシリコン窒化膜２
１２をパターニングして、該シリコン窒化膜２１２から
なるハードマスク２１４を形成する。
窒化膜２１２の上に第１のＮＭＯＳトランジスタ形成領
域を覆う第３のレジストマスク２１３を形成した後、該
第３のレジストマスク２１３を用いてシリコン窒化膜２
１２をパターニングして、該シリコン窒化膜２１２から
なるハードマスク２１４を形成する。
【００４３】次に、ハードマスク２１４をマスクとし
て、例えばＫＯＨ等のアルカリ溶液からなるエッチング
液を用いるウェットエッチングを行なうことによりダミ
ーゲート電極２０７Ｂを除去してゲート電極形成用凹部
２１５を形成した後、例えばＨＦ溶液からなるエッチン
グ液を用いるウェットエッチングを行なうことによりゲ
ート電極形成用凹部２１５の底部に存在するダミーゲー
ト酸化膜２０６Ｂを除去して、半導体基板２００の表面
を露出させる。
て、例えばＫＯＨ等のアルカリ溶液からなるエッチング
液を用いるウェットエッチングを行なうことによりダミ
ーゲート電極２０７Ｂを除去してゲート電極形成用凹部
２１５を形成した後、例えばＨＦ溶液からなるエッチン
グ液を用いるウェットエッチングを行なうことによりゲ
ート電極形成用凹部２１５の底部に存在するダミーゲー
ト酸化膜２０６Ｂを除去して、半導体基板２００の表面
を露出させる。
【００４４】次に、図４（ｂ）に示すように、ゲート電
極形成用凹部２１５の底部に例えば５ｎｍの膜厚を持つ
第２のシリコン酸化膜からなる第２のゲート絶縁膜２１
６を形成した後、例えばＣＶＤ法によりＷなどからなる
高融点金属膜２１７をゲート電極形成用凹部２１５が埋
め込まれるように堆積する。
極形成用凹部２１５の底部に例えば５ｎｍの膜厚を持つ
第２のシリコン酸化膜からなる第２のゲート絶縁膜２１
６を形成した後、例えばＣＶＤ法によりＷなどからなる
高融点金属膜２１７をゲート電極形成用凹部２１５が埋
め込まれるように堆積する。
【００４５】次に、図４（ｃ）に示すように、高融点金
属膜２１７を例えばＣＭＰ法により第１のゲート電極２
０７Ａの上面が露出するまで平坦化処理を行なって、第
２のゲート電極２１８を形成する。尚、平坦化工程にお
いては、高融点金属膜２１７とハードマスク（シリコン
窒化膜）２１４との間に選択比が存在しないような研磨
剤を用いることが好ましい。
属膜２１７を例えばＣＭＰ法により第１のゲート電極２
０７Ａの上面が露出するまで平坦化処理を行なって、第
２のゲート電極２１８を形成する。尚、平坦化工程にお
いては、高融点金属膜２１７とハードマスク（シリコン
窒化膜）２１４との間に選択比が存在しないような研磨
剤を用いることが好ましい。
【００４６】次に、周知のプロセスを用いて金属配線を
形成すると、周辺回路領域に第１のＮＭＯＳトランジス
タが得られると共に、メモリセル領域に第２のＮＭＯＳ
トランジスタが得られる。
形成すると、周辺回路領域に第１のＮＭＯＳトランジス
タが得られると共に、メモリセル領域に第２のＮＭＯＳ
トランジスタが得られる。
【００４７】第２の実施形態によると、周辺回路領域に
おいては、例えば２．５ｎｍの膜厚を持つ第１のシリコ
ン酸化膜からなり膜厚が相対的に小さい第１のゲート絶
縁膜２０６Ａを有する第１の表面チャネル型ＮＭＯＳト
ランジスタが形成されると共に、メモリセル領域におい
ては、例えば５ｎｍの膜厚を持つ第２のシリコン酸化膜
からなり膜厚が相対的に大きい第２のゲート絶縁膜２０
６Ｂを有する第２のＭＯＳトランジスタを形成すること
ができる。
おいては、例えば２．５ｎｍの膜厚を持つ第１のシリコ
ン酸化膜からなり膜厚が相対的に小さい第１のゲート絶
縁膜２０６Ａを有する第１の表面チャネル型ＮＭＯＳト
ランジスタが形成されると共に、メモリセル領域におい
ては、例えば５ｎｍの膜厚を持つ第２のシリコン酸化膜
からなり膜厚が相対的に大きい第２のゲート絶縁膜２０
６Ｂを有する第２のＭＯＳトランジスタを形成すること
ができる。
【００４８】また、周辺回路領域においては、ｎ型の多
結晶シリコン膜からなる第１のゲート電極２０７Ａを有
し、しきい値電圧の絶対値が相対的に小さい第１の表面
チャネル型ＮＭＯＳトランジスタが形成されると共に、
メモリセル領域においては、シリコンのミッドギャップ
付近に相当する仕事関数を持つＷからなる第２のゲート
電極２１８を有し、しきい値電圧の絶対値が相対的に大
きい第２の表面チャネル型ＮＭＯＳトランジスタが形成
される。
結晶シリコン膜からなる第１のゲート電極２０７Ａを有
し、しきい値電圧の絶対値が相対的に小さい第１の表面
チャネル型ＮＭＯＳトランジスタが形成されると共に、
メモリセル領域においては、シリコンのミッドギャップ
付近に相当する仕事関数を持つＷからなる第２のゲート
電極２１８を有し、しきい値電圧の絶対値が相対的に大
きい第２の表面チャネル型ＮＭＯＳトランジスタが形成
される。
【００４９】従って、しきい値電圧の絶対値が相対的に
大きい第２の表面チャネル型ＮＭＯＳトランジスタは、
不純物濃度が相対的に低い第２のｐ型不純物領域２０５
からなるチャネル領域を有するため、オフリーク電流特
性が向上すると共に、膜厚が相対的に大きい第２のゲー
ト絶縁膜２０６Ｂを有するため、リーク電流に起因する
ポーズタイム（メモリセル１個当たりの電荷保持時間）
が向上するので、第２の表面チャネル型ＮＭＯＳトラン
ジスタのメモリ保持特性は大きく向上する。
大きい第２の表面チャネル型ＮＭＯＳトランジスタは、
不純物濃度が相対的に低い第２のｐ型不純物領域２０５
からなるチャネル領域を有するため、オフリーク電流特
性が向上すると共に、膜厚が相対的に大きい第２のゲー
ト絶縁膜２０６Ｂを有するため、リーク電流に起因する
ポーズタイム（メモリセル１個当たりの電荷保持時間）
が向上するので、第２の表面チャネル型ＮＭＯＳトラン
ジスタのメモリ保持特性は大きく向上する。
【００５０】尚、第１及び第２の実施形態においては、
第１及び第２の表面チャネル型ＭＯＳトランジスタは、
ｎチャネル型であったが、これに代えてｐチャネル型で
あってもよいのは当然である。表面チャネル型ＰＭＯＳ
トランジスタは、表面チャネル型ＮＭＯＳトランジスタ
と同様の工程によって形成することができる。
第１及び第２の表面チャネル型ＭＯＳトランジスタは、
ｎチャネル型であったが、これに代えてｐチャネル型で
あってもよいのは当然である。表面チャネル型ＰＭＯＳ
トランジスタは、表面チャネル型ＮＭＯＳトランジスタ
と同様の工程によって形成することができる。
【００５１】
【発明の効果】本発明に係る半導体装置によると、第２
の表面チャネル型ＭＯＳＦＥＴのチャネル領域の不純物
濃度を高くすることなく、該第２の表面チャネル型ＭＯ
ＳＦＥＴのしきい値電圧の絶対値を大きくすることがで
きるので、第２の表面チャネル型ＮＭＯＳトランジスタ
のオフリーク電流特性を向上させて接合リーク電流を低
減できると共に、オン電流特性を向上させてオン抵抗の
増大を抑制することができる。
の表面チャネル型ＭＯＳＦＥＴのチャネル領域の不純物
濃度を高くすることなく、該第２の表面チャネル型ＭＯ
ＳＦＥＴのしきい値電圧の絶対値を大きくすることがで
きるので、第２の表面チャネル型ＮＭＯＳトランジスタ
のオフリーク電流特性を向上させて接合リーク電流を低
減できると共に、オン電流特性を向上させてオン抵抗の
増大を抑制することができる。
【００５２】また、本発明に係る半導体装置の製造方法
によると、第２の表面チャネル型ＮＭＯＳトランジスタ
のオフリーク電流特性及びオン電流特性が向上している
半導体装置を確実に製造することができる。
によると、第２の表面チャネル型ＮＭＯＳトランジスタ
のオフリーク電流特性及びオン電流特性が向上している
半導体装置を確実に製造することができる。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
係る半導体装置の製造方法の各製造工程を示す断面図で
ある。
【符号の説明】 １００ 半導体基板 １０１ 素子分離領域 １０２ ｐ型不純物領域 １０３ 第１のレジストマスク １０４ 第１のｐ型不純物領域 １０５ 第２のｐ型不純物領域 １０６Ａ 第１のゲート絶縁膜 １０６Ｂ ダミーゲート絶縁膜 １０７Ａ 第１のゲート電極 １０７Ｂ ダミーゲート電極 １０８ ｎ型低濃度不純物領域 １０９ サイドウォール １１０ ｎ型高濃度不純物領域 １１１ 層間絶縁膜 １１２ シリコン窒化膜 １１３ 第２のレジストマスク １１４ ハードマスク １１５ ゲート電極形成用凹部 １１６ 第２のゲート絶縁膜 １１７ 高融点金属膜 １１８ 第２のゲート電極 ２００ 半導体基板 ２０１ 素子分離領域 ２０２ 第１のレジストマスク ２０３ 第１のｐ型不純物領域 ２０４ 第２のレジストマスク ２０５ 第２のｐ型不純物領域 ２０６Ａ 第１のゲート絶縁膜 ２０６Ｂ ダミーゲート絶縁膜 ２０７Ａ 第１のゲート電極 ２０７Ｂ ダミーゲート電極 ２０８ ｎ型低濃度不純物領域 ２０９ サイドウォール ２１０ ｎ型高濃度不純物領域 ２１１ 層間絶縁膜 ２１２ シリコン窒化膜 ２１３ 第３のレジストマスク ２１４ ハードマスク ２１５ ゲート電極形成用凹部 ２１６ 第２のゲート絶縁膜 ２１７ 高融点金属膜 ２１８ 第２のゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB30 CC05 DD03 DD09 DD16 DD24 DD43 DD64 EE03 EE06 FF08 GG09 GG14 HH10 HH20 5F048 AA07 AB01 AB03 AC01 BA01 BB05 BB09 BB10 BB12 BB16 BC06 BD04 BE01 BF07 BG12 DA18 DA25 5F083 AD10 GA06 JA32 JA39 PR07 PR09 PR36 PR40 PR45 PR55 ZA04 ZA07
Claims (6)
- 【請求項１】 しきい値電圧の絶対値が相対的に小さい
第１の表面チャネル型ＭＯＳＦＥＴと、しきい値電圧の
絶対値が相対的に大きい第２の表面チャネル型ＭＯＳＦ
ＥＴとを備えた半導体装置であって、 前記第１の表面チャネル型ＭＯＳＦＥＴは、半導体基板
上に形成された第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された多結晶シリコン膜からなる第１
のゲート電極とを有し、 前記第２の表面チャネル型ＭＯＳＦＥＴは、前記半導体
基板上に形成された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜上に形成された、高融点金属又は高融点金
属の化合物よりなる高融点金属膜からなる第２のゲート
電極とを有していることを特徴とする半導体装置。 - 【請求項２】 前記第２の表面チャネル型ＭＯＳＦＥＴ
のチャネル領域の不純物濃度は、前記第１の表面チャネ
ル型ＭＯＳＦＥＴのチャネル領域の不純物濃度よりも低
いことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の表面チャネル型ＭＯＳＦＥＴ
は、前記半導体基板における論理回路ブロックに形成さ
れており、 前記第２の表面チャネル型ＭＯＳＦＥＴは、前記論理回
路ブロックへの電源供給を制御することを特徴とする請
求項１に記載の半導体装置。 - 【請求項４】 前記第１の表面チャネル型ＭＯＳＦＥＴ
は、前記半導体基板における論理回路ブロックに形成さ
れており、 前記第２の表面チャネル型ＭＯＳＦＥＴは、前記半導体
基板におけるメモリセルブロックに形成されており、 前記第２のゲート絶縁膜の膜厚は前記第１のゲート絶縁
膜の膜厚よりも大きいことを特徴とする請求項１に記載
の半導体装置。 - 【請求項５】 しきい値電圧の絶対値が相対的に小さい
第１の表面チャネル型ＭＯＳＦＥＴと、しきい値電圧の
絶対値が相対的に大きい第２の表面チャネル型ＭＯＳＦ
ＥＴとを備えた半導体装置の製造方法であって、 半導体基板における前記第１の表面チャネル型ＭＯＳＦ
ＥＴの第１のゲート電極形成領域及び前記第２の表面チ
ャネル型ＭＯＳＦＥＴの第２のゲート電極形成領域に不
純物を導入する工程と、 前記半導体基板上に、第１の絶縁膜及び多結晶シリコン
膜を順次形成する工程と、 前記多結晶シリコン膜及び第１の絶縁膜をパターニング
して、前記多結晶シリコン膜からなる、前記第１の表面
チャネル型ＭＯＳＦＥＴの第１のゲート電極及び前記第
２の表面チャネル型ＭＯＳＦＥＴのダミーゲート電極を
形成すると共に、前記第１の絶縁膜からなる、前記第１
の表面チャネル型ＭＯＳＦＥＴの第１のゲート絶縁膜及
び前記第２の表面チャネル型ＭＯＳＦＥＴのダミーゲー
ト絶縁膜を形成する工程と、 前記第１のゲート電極及びダミーゲート電極にそれぞれ
サイドウォールを形成する工程と、 前記半導体基板上に全面に亘って層間絶縁膜を堆積した
後、前記層間絶縁膜における前記第１のゲート電極及び
ダミーゲート電極の上側の部分を除去して、前記第１の
ゲート電極及びダミーゲート電極を露出させる工程と、 前記層間絶縁膜の上に、前記第１のゲート電極を覆う一
方、前記ダミーゲート電極を露出させるマスクパターン
を形成した後、前記マスクパターンを用いてエッチング
することにより、前記ダミー電極及びダミーゲート絶縁
膜を除去して前記ダミーゲート電極のサイドウォールの
内側に凹部を形成する工程と、 前記凹部に露出した前記半導体基板の表面上に、前記第
２の表面チャネル型ＭＯＳＦＥＴの第２のゲート絶縁膜
を形成する工程と、 前記半導体基板上に全面に亘って、高融点金属又は高融
点金属の化合物からなる高融点金属膜を堆積する工程
と、 前記高融点金属膜における前記凹部の外側の部分を除去
することにより、前記高融点金属膜からなる前記第２の
表面チャネル型ＭＯＳＦＥＴの第２のゲート電極を形成
する工程とを備えている。 - 【請求項６】 前記不純物を導入する工程は、 前記半導体基板における前記第１のゲート電極形成領域
に相対的に高濃度の不純物を導入する工程と、前記半導
体基板における前記第２のゲート電極形成領域に相対的
に低濃度の不純物を導入する工程とを含むことを特徴と
する請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30341499A JP2001127171A (ja) | 1999-10-26 | 1999-10-26 | 半導体装置及びその製造方法 |
| US09/695,381 US6445047B1 (en) | 1999-10-26 | 2000-10-25 | Semiconductor device and method for fabricating the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30341499A JP2001127171A (ja) | 1999-10-26 | 1999-10-26 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP1026738B1 (en) * | 1999-02-08 | 2006-06-21 | Texas Instruments Incorporated | Novel mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps |
-
1999
- 1999-10-26 JP JP30341499A patent/JP2001127171A/ja active Pending
-
2000
- 2000-10-25 US US09/695,381 patent/US6445047B1/en not_active Expired - Lifetime
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Also Published As
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Legal Events
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