TW404050B - Semiconductor device with salicide structure and fabrication method thereof - Google Patents
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Description
五、發明說明（l) 4〇4〇5η 發_明背景 發明之領域 本發明係關於一種具有自行對準矽化物（SALICIDE)構 造的半導體裝置及其製造方法；特別是關於一種半導體裝 置’其上裝配有藉由金氧半導體場效應電晶體（M0SFET)所 形成的非揮發性記憶單元，與包含在半導體基板上之 mosfet的周邊電路，其中周邊電路的M〇SFET在其源極/汲 極區具有矽化物層而記憶單元的M0SFET在其源極/汲極區 則不具有珍化物層；與半導體裝置的製造方法。 相關技術之描轉 習用上’半導體積體電路裝置中之半導體元件的微型 化與積體化不斷增進中。 近年來，依照小如〇. 1 5至〇. 2 5 // m的設計尺度所設計 的高度積體化的半導體積體電路裝置（例如LSI)，例如記 憶裝置與邏輯裝置等，已被製造並實際使用。這些LSI通 常藉由使用MOSFET來構成，因為㈣”以較之雙極電晶體更 易被微型化。 依照LSI中之半導體元件與零組件的持續積體化，故 需要減少MOSFET中閘極電極的長度與源極/汲極區的寬 度。然而’閘極電極之長度與源極/汲極區之寬度的減少 增加其電阻，且因此產生一個問題為LSI之内部電路的操 作速度傾向於下降。 為解決此問題，低電阻的耐火矽化物層已被廣泛地用 作形成微型化MOSFET中之在單晶矽（Si)基板中的源極/汲
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4040S 五、發明說明（2) J 1及以多晶矽所製成的閘極電極。典型的耐火矽化物層 位於源極/汲極區及閘極電極的表面區上。 =型的矽化物層藉眾所周知的SAUCIDE技術所形成。 具體地說，首先，形成耐火金屬如鈦(η)膜，使其與單晶 Si源極/.汲極區及多晶矽閘極電極接觸。接著，對耐火金 膜源極/汲極區與閘極電極進行熱處理以使耐火金屬 =^之間發生#化反應。於是’ W火石夕化物膜分別被形成 及極區及閘極電極的表面區。最後，移除未反應 ΐΐίΐ膜。由於在無光罩膜之下將耐火矽化物膜形成 :订到閘極電極與絕緣電介質，故此形成方法被稱 為自行對準矽化物”技術或”SALICIDE"技術。又，如此被 具t珍化物膜的源極/沒極區及閘極電極被稱為 SALICIDE 構造。 圖1A主11(顯示被稱為快閃式電可抹除可程式化唯讀記 u體（EEPROM)之快閃式非揮發性半導體記憶裝置的習用製 造方法，其中使用了SALIC IDE技術。 此記憶裝置係由具有浮置閘極的n通道M〇SFET所形成 1許多非揮發性記憶單元；與n&p通道M〇SFET所形成的周 邊電路所構成。因此，周邊電路具有互補M〇s(CM〇s)構 造。周邊電路用作提供對記憶單元的控制操作，例如讀取 操作與寫入或改編程式操作。在記憶單元區中將記憶單元 = 列。將周邊電路的咖通道M〇SFET分別排列 在周邊NMOS與PROS區。 . 然而，在圖1A至1K中，以下將說明在記憶單元中的兩 五、發明說明（3) 鄰接η通道MOSFET ;在周邊雷技由认甘士 與在周邊電路Μ Λ 中的其中1通麵㈣； 透電路中的其中一 ρ通道M〇SFET，以 首先，如圖U所*，將具有特定深度的簡絕匕二^ 102藉由眾所周知的石夕之局 在P 型輩θςι· I ()製程選擇性形成 ?一1U孓早曰bSi基板1〇1的主表面上，從而界 路u單元區153的周邊_s區151與周邊_區152。 ，使用光刻技術形成圖案化的光阻膜103a，其且 22將周邊嶋區151覆蓋。接著，使用光阻膜1〇33、 ㈣⑻選擇性離子植人到基板m，從而在周 邊_S區151中形成p型井104，如圖1β所示。 光阻膜103a。 X π % ,以與Ρ型井104相同的方式，在周邊PM0S區152中形成 ，井1 〇 5與在s己憶單元區1 5 3中形成p型井1〇6 ,如圖“所 不 〇 錯由熱氧化製程在基板101的整個主表面上形成二氧 化矽（S1 〇2)膜1 3 7，如圖1D所示。藉由連續的化學氣相沈 積（CVD)製程將多晶矽膜138 (厚度約15〇nm)形成在整個 Si 〇2膜137上，將ΟΝΟ膜139形成在整個多晶石夕膜138上；與 將多晶矽化鎢膜140形成在整個0Ν0膜139上。0Ν0膜139係 由二疊層的子膜，即Si〇2子膜、氮化矽（si3N4)子膜與Si〇2 子膜所形成。多晶矽化鎢膜1 4 〇為雜質摻雜的多晶矽子膜 與矽化鎢子膜的複合膜，其中典型的雜質為磷（p) ^ 之後，使用光刻技術形成圖案化的光阻膜1 〇 3 b，其設 有遮蔽閘極電極用的區域的圖案《接著，使用光阻膜〗〇3b 五、發明說明（4) 作為光罩，依序將多晶矽膜丨38、〇叨膜1 39與多晶矽化鎢 膜140圖案化’從而形成排列於記憶單元區153中之η通道 MOSFET的閘極電極如圖1Ε所示。閘極電極1U係以剩餘 的多晶矽膜138、剩餘的0N0膜139與剩餘的多晶矽化鎢膜 140所形成。。〇2膜137未被圖案化。 、 將多晶石夕膜（未顯示）形成在整個51〇2膜137上以遮蔽 整個基板101，且接著將多晶矽膜圖案化以形成用於周邊 NM0S與PM0S區151與152中的η與ρ通道M0SFET中的閘極電極 Π2。在此圖案化製程中，^〇2膜137未被圖案化。 使用閘極電極111與U2作為光罩將Si〇2膜137選擇性 钱刻，從而形成個別的閘極氧化膜〗〇7與丨〇8 ^此階段的狀 態顯示於圖1 E中。 、 接在此步驟之後，藉由CVD製程將5丨02膜（未顯示）形 成在基板101的未被覆蓋的主表面上以遮蔽閘極電極丨丨】與 112。接著藉由等向性蝕刻製程回蝕Si 〇2膜，從而在閘極 電極111與112的各側形成側壁隔板113，如圖1F所示。 將η型雜質如砷（As)選擇性離子植入到p型井1〇4與1〇6 中，同時以光罩遮蔽周邊PM0S區152。於是，n型雜質以自 行對準到閘極電極111與11 2、側壁隔板1 l 3與絕緣電介質 1〇2的方式气選擇性植入到p型井1〇4與106中。 以與P型’井104與106相同的方式，將p型雜質如硼（B) 選擇性離子植广到n型井105中，同時以光罩遮蔽周邊NM〇s 區1 5 1與記憶單元區1 5 3。於是，p型雜質以自行對準到閘 極電極111與112、侧壁隔板113與絕緣電介質1〇2的方式被 4〇4〇Sn 五、發明說明（5) 選擇性植入到η型井1 〇 5中。 經過800〜1000 °C溫度下的回火製程後，將η型源極/汲 極區114形成在ρ型井1〇4中；ρ型源極/汲極區115形成在^ 型井105中；與將η型源極/汲極區1 14形成在ρ型井1〇6中。 此階段的狀態顯示於圖1F中。 接著’如圖1G所示’將厚度約5〇nm的鈦（Ti)膜116形 成在基板101的整個表面上。使用熱處理設備例如燈管回 火設備’在常壓、溫度6〇〇〜650 °C的氮氣環境（N2)下對設 有Ti膜116的基板1〇1進行熱處理30〜6〇秒。 於是，使氮原子擴散到Ti膜11 6中，以形成含氮Ti膜 119 ’如圖1H所示。同時，單晶si源極/汲極區1 μ與11 5與 閘極電極112與含氮Ti膜119進行化學反應，結果由於矽化 反應而產生鈦矽化物（TiSi2)膜1 17a與117b。將TiSi2膜 117a設在源極/汲極區〗14與〗15的表面上。將Τίδί2膜1171) 設在閘極電極112的表面上。 具有〇49相位的1^3“膜1173與1171)具有相對較高的電 阻’約為 6 0 /z Q · c m。 在此梦化的熱處理製程之後，藉由濕式蝕刻製程使用 氨（N Hs)與過氧化氫（h2 〇2)之水溶液的混合物將未反應的含 氮Ti膜119移除。於是，將Tisi2膜117a與11 7b選擇性留在 基板1 0 1上’如圖11所示。 接著使用熱處理設備例如燈管回火設備，在常壓、溫 度約850 °C的氮氣環境（n2)下對設有TiSi2膜117&與11713的 基板101進行另一熱處理約60秒。於是，具有C49相位的
第10頁 4〇4〇5〇 五、發明說明（6)
TiSig膜117a與117b由於相位轉變而變成具有C54相位。 具有C54相位的TiSi2膜117a與117b具有相對較低的電 阻’約為20/ζΩ ·〇πι。 藉由CVD製程形成厚Si 〇2膜120作為層間電介質，以遮 蔽基板101的整個表面。接著’如圖U所示，藉由化學機 械研磨（CMP)製程將Si02膜120的表面平坦化。 接著’如圖1K所示’藉由使用光刻與蝕刻技術來形成 通道孔123 ’使其穿過3丨〇2膜120到達源極/汲極區114與 115與閘極電極ill與112。藉由金屬膜的選擇成長製程將 金屬插塞121填入通道孔123中以與源極/汲極區114及115 和閘極電極111及112接觸。 最後’將鋁（A1)膜（未顯示）形成在Si〇2膜120上，與 接著將其圖案化以形成導線122，使其與金屬插塞121接 觸。於是’將源極/汲極區11 4及11 5與閘極電極111及11 2 電性連接到導線122。 經過前述製程步驟’完成了習用的快閃式非揮發性半 導體記憶裝置。 如圖1K所示，設有矽化物膜11 7a的η型源極/汲極區 114、 閘極氧化膜1〇7、設有矽化物膜11 7b的閘極電極112 與設在周邊NMOS區151的侧壁隔板113構成周邊電路的11通 道MOSFET 161。設有石夕化物琪117a的P型源極/;及極區 115、 閘極氧化膜1〇7、設有矽化物膜117b的閘極電择u 2 與設在周邊PMOS區152的側壁隔板1 13構成周邊電路的p通 道MOSFET 162。設有矽化物膜117a的N型源極/沒極區
第11頁 4〇4Q5〇 五、發明說明(7) 114、閘極氧化膜107、閘極電極11 1與設在記憶單元區153 中的侧壁隔板113構成記憶單元陣列的n通道MOSFET 163。 以圖1Α〜1Κ所顯示之快閃式非揮發性半導體記憶裝置 的習用製造方法，來增進記憶裝置的性能，同時將周邊 NMOS與PMOS區151與152中的MOSFET的耐火矽化物膜117a與 11 7b變薄，有下述問題產生。 具體地說’當電子從浮置閘極1 〇 8被取出到記憶單元 區153中的MOSFET 163的源極/没極區114中時，電子的取 出速度盡可能愈高愈好。以此觀之，最好將源極/汲極區 11 4的摻雜濃度設得愈高愈好。然而在此情況下，產生的 有一個問題是若使用砷（AS)作為源極/汲極區114用的η型 雜質，則趨向於不易產生耐火矽化物。此乃由於矽化反應 會被摻雜到區11 4中的.珅雜質所抑制，且因此氮化反應變 成優於矽化反應。 對於此問題有兩個解決方法。第丨個解決方法為減少 源極/汲極區114的摻雜（即As)濃度。第2個解決方法為增 加T1膜11 6.的厚度’從而抑制氮化與矽化反應之間的競爭 然而，如文獻（IEEE Electron Device Letters， Vol.17 ,Νο.11，ρρ·525〜527( 1 996 )υ.τ_ et 止）中所 者，以第i個解決方法，會造成F〇wier_N〇rdheiin隨： 裝ΐ:置閘極1 °8取出電子的速度降低造成記憶 裝置的操作速度延遲。 以第2個解決方法，依照厚度增加的τ i膜上】6，則 五、發明說明（8)
TiSi2膜117'a與117 b變得較厚。因此，裝置微型化趨向 造成的源極/没極區114與115的淺p-n接合，接近於hs. 膜117a與117b，導致電流洩漏增加。此表示^膜丨^1 的^ 度增加’與減少TiSi2膜117a與ll7b之厚度的需求相反# 因此，對於此目的而言第2個解決方法無法被採用。 發明概尊 因此’本發明的一目的為提供一種半導體裝置，其可 以減少周邊電路中之MOSFET的源極/汲極區的電性薄片電° 阻，而不會造成非揮發性記憶單元中資料寫入速度下 與此裝置的製造方法》 ’ 本發明的另一目的為提供一種半導體裝置，其同時達 成微型化與性能增進；與此裝置的製造方法。 熟習此技術者由以下說明當可更加明白上述及其他 具體說明的目的。 依照本發明的第1實施態樣，提供一種半導體裝置， 其係由δ又在該半導體基板上的非揮發性記憶單盥 路所構成。 ，、η透1： 非揮發性§己憶單元係以第1導電型的第1複數個Μ 〇 s ρ ε τ 所形成。周邊電路包含第1導電型的第2複數個M〇SFET。 各個第1複數個M0SFET設有閘極電極具有用來儲存資 碑的浮置閘極，與源極/汲極區實質上不具有矽化物膜。 各個第2複數個MOSFET設有源極/汲極區具有矽化物 膜’與推雜漠度低於各個第1複數個M〇SFET的源極/汲極區
4〇4〇^〇 五、發明說明（9) 的摻雜濃度。 依照本發明之第1實施態樣的半導體裝置，周邊電路 中的第1導電型的各個第2複數個MOSFET具有源極/汲極區 的摻雜濃度低於非揮發性記憶單元中的第1複數個M〇SFET 的源極/汲極區的摻雜濃度。因此，提升從浮置閘極到非 揮發性記憶單元中之第1複數個M0SFET的源極/汲極區的電 子存取速度（即對記憶單元的存取速度），則可以依須要增 加第1複數個MOSFET的源極/汲極區的摻雜濃度。 另一方面’由於周邊電路中之第2複數個M0SFET的源 極/没極區的摻雜濃度低於記憶單元中之第1複數個M〇SFET 的源極/汲極區的摻雜濃度，第2複數個MOSFET的源極/汲 極區的電性薄片電阻高於第i複數個M〇SFET的源極/汲極區 的電性薄片電阻。然而’周邊電路中的第2複數個M〇SFET 的源極/没極區具有矽化物膜’而記憶單元中之第1複數個 MOSFET的源極/汲極區則實質上不具有石夕化物膜。因此， 使第2複數個MOSFET的源極/汲_極區的薄片電阻立刻等於第 1複數個MOSFET者。 ^ 因此’可以將周邊電路中之第2複數個M〇SFET的源極/ 汲極Q·的電性薄片電阻減小到所需的低電性薄片電阻，等 於記憶單元中之第1複數個MOSFET之源極/汲極區的電性薄 片電阻’而不使記憶單元中之資料寫入速度下降。 此表不此種半導體裝置可以同時實現微型化與性能增 進。 在依照本發明之第1實施態樣的裝置的較佳實施例，
五、發明說明（ίο) 中’周邊電路中之各個第2複數個MOSFET具有SALICIDE構 造。 在本發明之依照第1實施態樣的裝置的另一較佳實施 例中’ s己憶單元中之第1複數個jjosFET的源極/汲極區的摻 雜濃度等於1X1 019原子/cm3或更高’而周邊電路中之第2 複數個MOSFET的源極/没極區的捧雜濃度低於1 X 1 〇ig原子/ cm3 ° 在依照本發明之第1實施態樣的裝置的另一較佳實施 例中，周邊電路包含與第i導電型相反的第2導電型的第3 複數個MOSFET，從而形成一CM0S構造。各個第3複數個 MOSFET設有源極/汲極區具有矽化物膜，與摻雜濃度低於 各個第1複數個MOSFET的源極/汲極區的摻雜濃度。 在此實施例中，最好周邊電路中的各個第複數 ==具有SAUCIDE構造。X，最好是第3複數個 MOSFET的源極/汲極區的摻雜濃度低於！ xi〇ig原子。 製造=本ΪΓί第2實施態樣’提供一種半導體裝置的 表&方法，其包含以下步驟（a)至^)。 在步驟（a)中，在單晶。基板上限 記恃嚴开沾今法σβ - r… 出又有非揮發性 飞隐：：的§己憶早疋區與設有周邊電路的周邊電路區。 在步驟（b)中，在記憶單元區中形成非揮發n =的第1複數個MOSFET的閑極電極穿過閉極絕^ y 在周邊電路區中形成周邊電 、，，·、，與 極電極穿過閉極絕緣膜 用的第2複數個卿灯的閉 第1複數個MOSFET的閉極電極設有用於储存資料的浮
--—_ΰύΰ—______ 五、發明說明（11) 置閘極。 在步驟（C)中’將電介質側壁隔板形成在基板上，在 記憶單元區中的第1複數個MOSFET的閘極電極與周邊電路 區中的第2複數個MOSFET的閘極電極的每一側。 在步驟（d)中，使用侧壁隔板與第1及第2複數個 MOSFET的閘極電極作為光罩’將第1雜質選擇性離子植入 到基板以形成記憶單元區中的第1複數個M〇SFET的源極/汲 極區與周邊電路區中的第2複數個MOSFET的源極/汲極區。 第2複數個MOSFET的源極/沒極區的摻雜濃度低於第1 複數個MOSFET的源極/汲極區的摻雜濃度。 在步驟（e)令’形成第1耐火金屬膜以遮蔽第1及第2複 數個MOSFET。 在步驟（f)中，藉由第1耐火金屬膜與第2複數個 MOSFET的源極/汲極區的矽化反應，將矽化物膜形成在第2 複數個MOSFET的源極/汲極區上。 在步驟（f)中，實質上沒有矽化物膜形成在第丨複數個 MOSFET的源極/汲極區上。 在步驟（g)中’移除未反應的耐火金屬膜。 以依照本發明之第2實施態樣的半導體裝置的製造方 法，來製造依照本發明之第j實施態樣的半導體裝置。 在依照本發明之第2實施態樣的方法的較佳實施例 中’周邊電路中的各個第2複數個MOSFET具有SALICIDE構 造0 在依照本發明之第2實施態樣的方法的另一較佳實施
404050 發明說明（12) 例中，記憶單元區中的第1複數個MOSFET的源極/汲極區的 摻雜濃度等於1 XI 019原子/cm3或更高而周邊電路區中的第 2複數個MOSFET的源極/沒極區的推雜濃度低於1 χΐ〇ΐ9原子 /cm3 〇 在依照本發明之第2實施態樣的方法的另一較佳實施 例中’周邊電路區包含與第1導電型相反的第2導電型的第 3複數個MOSFET ’從而形成一 CMOS構造。各個第3複數個 M0.SFET設有源極/ >及極區具有石夕化物膜與摻雜濃度低於各 個第1複數個MOSFET的源極/.；：及極區的摻雜濃度。 在此實施例中，最好是周邊電路中的各個第3複數個
MOSFET具有SALICIDE構造。又，最好是第3複數個MOSFET 的源極/汲極區的摻雜濃度低於1 X 10i9原子/cm3。 在依照本發明之第2實施態樣的方法的較佳實施例 中，在步驟（d)中，以5 XI Ο!5原子/cm2或更高的劑量將第1 雜質離子植入到記憶單元區中，與以3 X 1 〇is原子/cm2或更 低的劑量將之離子植入到周邊電路區中。 在依照本發明之第2實施態樣的方法的另一較佳實施 例中，在步驟（e)中形成的第1耐火金屬膜具有3〇nm或以下 的厚度。 在依照本發明之第2實施態樣的方法的另一較佳實施 例中’在步驟（e)中將第2耐火金屬膜形成在第}耐火金屬 膜上。 在此實施例中’最好是第2耐火金屬膜具有的厚度約 與第1耐火金屬膜的厚度相同。
第17頁 ___404050 五、發明說明（13) 在依照本發明之第2實施態樣的方法的另一較佳實施 例中’周邊電路區中之第2複數個M0SFET的問極電極在其 頂部具有矽化物膜。 ' 圖式之簡單說明 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中： 圖1A〜1K為分別顯示快閃式非揮發性半導體記憶裝置 的習用製造方法的部分橫剖面圖。 你总=弋為分別顯示依照本發明第1實施例之快閃式非 ，半導體記憶裝置的製造方法的部分橫剖面圖。 揮發發明第2實施例之快閃式非 =久導 裝箄的製造方法的部分橫剖面圖。 量之二矽化物膜的薄片電阻與所植入^離子的劑 重之間的關係的圖。 間的=5#為二不矽化物膜的薄片電阻與矽化物膜的寬度之 膜的厚度為5—。 門的Ξ Λ顯不石夕化物膜的薄片1阻與石夕化物膜的寬度之 間的的圖^帽膜的厚度為I。 關係的圖，其中m的λ 抓膜的厚度之間的 丹干11膜的厚度為2〇nm。 符號說明 卜基板
第18頁 _404050 五、發明說明（14) 2〜絕緣電介質 3a〜光阻膜 4 ' 6〜p型井 5〜η型井 7、8〜閘極氧化膜 8〜浮置閘極 11、1 2〜閘極電極 1 3〜側壁隔板 14a、14b、15〜源極/没極區 16〜Ti膜 17a、17b〜丁iSi2 膜 18~TiN膜 19〜含氮Ti膜 20~Si02 膜 2卜金屬插塞 2 2〜導線 2 3〜通道孔 37〜Si02膜 38〜多晶矽膜 39〜0N0膜 40~多晶石夕化鶴膜 5卜周邊NM0S區 52〜周邊PM0S區 5 3〜記憶單元區
第19頁 404050 五、發明說明（15) 61~n 通道M0SFET 62〜p通道M0SFET 63〜η通道M0SFET 78〜TiN膜 79〜含氮Ti膜 1 0卜基板 1 0 2 ~絕緣電介質 1 03a〜光阻膜 104 、 106〜p型井 105〜η型井 107、108〜閘極氧化膜 I 0 8 ~浮置閘極 II 1、11 2〜閘極電極 11 3〜側壁隔板 11 4、11 5〜源極/沒極區 116〜Ti膜 117a、117卜TiSi^ 119〜含氮Ti膜 120心02膜 1 2 1〜金屬插塞 122〜導線 123〜通道孔 137〜SiO^ 138~多晶矽膜
第20頁 五、發明說明（16) 4〇4ϋ{)ϋ -----
139〜ΟΝΟ膜 1 4 0〜多晶矽化鎢膜 15卜周邊NM0S區 152~周邊PM0S區 1 5 3 ~記憶單元區 16卜η通道M0SFET 162~ρ 通道M0SFET 163〜η 通道M0SFET 較佳實施例之詳細銳.明 的較佳實施例 以下將參考圖式詳細說明本發明 第1實施例 依照本發明第1實施例之抉閃式非揮發性半導體記憶 裝置，將其稱為快閃式EEPR0M，係以下述方法所製造，…以 下將參考圖2Α〜2Κ說明之。 就像圖1Α〜1Κ所顯示之習用半導體記憶裝置，此記憶 裝置係由許多非揮發性記憶單元與一周邊電路所形成，其 中非揮發性記憶單元為藉由設有浮置閘極的n通道m〇sfet、 所形成，而周邊電路為藉由設有CM0S構造的η與p通道 M0SFET所形成《周邊電路用來提供對記憶單元的控制操 作，例如讀取操作與寫入或改編程式操作。記憶單元係以 矩陣陣列排列在記憶單元區中。周邊電路的η與ρ通道 M0SFET係分別排列在周邊NM〇s與？1^〇5區中。
第21頁 404050 五、發明說明（17) ~ - 明在記憶單元中的兩鄰接的n通道M〇SFET ;在周邊電路中 的其中一η通邊MOSFET ;與在周邊電路中的其中一通道 MOSFET 。 首先，如圖2Α所示，藉由眾所周知的L〇c〇s製程將具 有特定深度的絕緣電介質2選擇性形成在p或11型單晶Si ^ 板1的主表面上，從而界定出周邊電路的周邊NM〇s區51與 周邊PMOS區52與記憶單元區53。 、 接著’使用光刻技術來形成設有開口露出周邊NM〇s區 51的圖案化的光阻膜3a。接著，使用光阻膜3a作為光罩， 將硼（B)選擇性離子植入到基板1〇1中，從而在周邊關⑽區 51开>成口型井4 ’如圖2B所示。之後，移去光阻膜3a。 以與P型井4相同的方式，如圖2C所示，將η型井5形成 在周邊PMOS區52中與將ρ型井6形成在記憶單元區53中。 如圖2D所示，藉由熱氧化製程將5丨〇2膜37形成在基板 1的整個主表面上。藉由連續的CVD製程，將多晶矽膜38 (厚度約150nm)形成在整個Si〇2膜37上；將ΟΝΟ膜39形成在 整個多晶矽膜38上；與將多晶矽化鎢膜4〇形成在整個〇Ν〇 膜39上。ΟΝΟ膜39係三個層疊的子膜所形成，即一Si〇2子 膜、一SiA子膜’與一si〇2子膜。多晶矽化鎢膜40為2摻雜 了雜質的多晶矽子膜與矽化鎢子膜的複合膜，其中典型的 雜質為磷（P)。 ' 之後’使用光刻技術來形成圖案化的光阻膜3 b，其設 有遮蔽了閘極電極用的區域的圖案。接著，使用光阻^3b 作為光罩，連續地將多晶矽膜38、ΟΝΟ膜39與多晶梦化鶴
—-^04050 ____ 五、發明說明（18) 膜40圖案化’從而形成排列在記憶單元區53中的η通道 M0SFET的閘極電極11，如圖2Ε所示。閘極電極11係由結合 剩餘的多晶矽膜、剩餘的0Ν0膜39與剩餘的多晶矽化鎢膜 40所形成。在此圖案化製程中’ Si〇2膜37未並圖案化。 將多晶矽膜（未顯示）形成在整個Si〇2膜37上以遮蔽整 個基板1，且接著將多晶矽膜圖案化以形成用於周邊NM〇s 與PM0S區51與52的η與p通道M0SFET的閘極電極12。在此圖 案化製程中’Si 02膜37未被圖案化。 使用閘極電極11與12作為光罩對Si〇2膜37進行選擇性 蝕刻，從而形成個別的閘極氧化膜7與8。此階段的狀態顯 示於圖2E中。 上述之圖2A〜2E的製程步驟與圖1A〜1Em顯示的習用方 法者相同。 在此步驟之後，藉由CVD製程將Si〇2膜（未顯示）形成 在基板1之未被覆蓋的主表面上以遮蔽閘極電極丨丨與12。 接著藉由等向性蝕刻製程來回蝕Si〇2膜，從而在閘/極電極 11與1 2的各側形成側壁隔板丨3，如圖2K所示。 將砷（As)作為η型雜質選擇性離子植入到ρ型井4中， 同時以光罩遮蔽周邊PM0S區52與記憶單元區53 ^於是，As 雜質以自行對準到閘極電極丨2、側壁隔板丨3與絕緣電 2的方式被選擇性植入到ρ型井4中。 同樣地，將砷（As)選擇性離子植入到p型井6中， 以光罩遮蔽周邊NM0S區51與記憶單元區53 ^於是，As 以自行，對準到閘極電極U、側壁隔板13與絕緣電介質2的
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方式被選擇性植入到p型井6中。 以與P型井4與6相同的方式，將硼（b)作為p型雜質選 擇性離，植入到η型井5中，同時以光罩遮蔽周邊肫仍區51 與記憶單元區53。因此，Β雜質以自行對準到閘極電極 1 2、侧壁隔板1 3與絕緣電介質2的方式被選擇性植入到η 井5中》 在約900 °C的溫度下已被離子植入有杬與^的基板】之 回火製程之後，以p型井4中的AS植入區來形成n型源極/汲 極區14a ;以η型井5中的Β植入區來形成ρ型源極/汲極區 15 ;而以ρ型井6中的As植入區來形成了η型源極/汲極區 14b。此階段的狀態顯示於圖2F中。 在As的上述兩離子植入步驟中，將劑量設定在高劑量 值，對於&己憶早元區5 3中的ρ型井6約為8 X 1 〇 15原子/ cm2，而對於周邊nm〇S區51中的ρ型井4則將劑量設定在低 劑量值約1 Xlji5原子/cm2。此劑量設定係由於下述原因\ 圖4顯示單晶S1基板的A s植入區的矽化後薄片電阻與 所植入As離子的劑量之間的關係，其中將矽化物膜的線寬 設為 0.2νιη 與 10#m。 由圖4可知，若疋劑量低時，薄片電阻會低到1 〇 〇 / □ ’而^劑置升南到約5 X 1 〇 θ原子/ c m2時，則薄片電阻會 大大地增加到約9 0 Ω / □。高到約9 〇 q / □的薄片電阻約等 於不設有任何珍化物膜的As植入Si區的薄片電阻。假設此 現象係由於若As的劑量等於約5 XI ο!5原子/cm2時，則耐火 矽化物膜變得難以被形成；且若As的劑量等於約7xl〇ls原
404050 五、發明說明（20) 子/cm2或更尚時，則實質上不會有耐火矽化物膜的形成。 因此’由此可知若將AS的劑量設定到低於約5 X丨〇i5原-子/cm2時，則耐火矽化物膜由於矽化反應而形成；然而， 若將As的劑量設定到約5 x丨〇ls原子/cm2或更高時，則耐火 矽化物膜不形成或很難形成。換言之，可以藉由設定As的 劑量值，考慮其門限值約5 X 1 〇is原子/cm2，來控制耐火矽 化物膜的形成。 為確保在周邊NM0S區51中的p型井4中形成所要的耐火 矽化物膜，最好將井4用的劑量設定成對於約5 χ丨〇ls原子/ cm2 ·的門限值而言足夠低的值’舉例來說’約3 X丨〇ls原子/ cm2或更低。 若疋將記憶單元區53中的井6用的劑量設定成約5χ 1 015原子/cm2或更高，則植入區的摻雜濃度將會是^ χ 1 原子/cm3或更南。若是將周邊關〇s區51中的井4用的劑量 設定成低於約5X1 015原子/cm3，則As植入區的As摻雜濃度 將會低於1 X1019原子/cm3。 接著，如圖2G所示，藉由濺鍍製程將厚度約2〇nm的鈦 (Ti)膜16形成在基板1的整個表面上。使用燈管回火設 備，在減壓的33mTorr的氮氣環境（n2)、溫度7〇〇。(：之下將 設有T i膜1 6的基板1進行熱處理3 〇秒。 於是’氮原子擴取到Ti膜16中，以形成含氮Ti膜19， 如圖2H所示。同時，單晶Si源、極/丨及極區與15與閘極電 極1 2與含氮Ti膜1 9進行化學反應’由於矽化反應而得到鈦 石夕化物（TiSi2)膜17a與17b。將1^5丨2膜173設在周邊NM〇S與
第25頁 五、發明說明（21) PMOS區51與52中的源極/汲極區14a與15的表面上。將 TiS“膜17b設在周邊NMOS與PMOS區51與52中的閘極電極12 的表面上。 由於Si的高劑量與高摻雜濃度’造成記憶單元區53中 的源極/汲極區14b的矽化反應被抑制。因此，實質上沒有 TiSi2膜形成在該等源極/沒極區i4b。
TiSiz膜17a與17b具有C49相位，具有相對較高的.電 阻。 由於上述用於矽化用回火製程係於減壓的33mT〇rr、 心環境中進行，故由於氮化反應所導致之擴散到Ti膜16中 的N ’由於來自環境中的n的供應速率減少而被抑制。因 此’在Ti膜16中N的擴散長度變短。此表示Ti膜16的氮化 反應被抑制，且同時能確保設有Si基板1的接觸區的Ti膜 1 6的矽化反應’即使依照裝置微小化而將τ丨膜丨6的厚度減 小時仍是如此。 由此可知’最好是上述用於矽化用回火製程係在減壓 的N2環境中進行。化環境的壓力最好是100mT〇rr或更低， 且50mTorr或更低更好。 由於Ti膜16具有如20mn般小的厚度，且用於矽化用回 火製程係在I環境中進行，故如此形成的TiSi2膜於具有所 要的厚度。同時’在Si〇2側壁隔板13與^〇2絕緣電介質2 上，S1擴散到T1膜1 6受到抑制，且因此可以有效防止隔板 13與電介質2上TiSi2的過度成長現象發生。 已知石夕化反應由於含氮Ti膜1 9滲入到Si基板1的對應
第26頁 404050 五、發明說明（22) 區中之作用而加速。在此石夕化製程間，含氮Ti膜19由周圍 的材料例如側壁隔板1 3與絕緣電介質2以機械方式支撐 著。因此，若是含氮Ti膜19具有相對較小的寬度，則膜19 的滲入作用被周圍的材料所妨礙’而使石夕化反應本身受到 抑制。 為了排除或減輕石夕化反應的抑制作用，將含氮T丨膜1 9 或Ti膜16的厚度減少（例如約2〇nm或以下）是有效的。 圖5顯示厚TiSig膜（厚度50nm)的薄片電阻與TiSi2膜的 寬度之間的關係《圖6顯示薄Ti SI膜（厚度2〇 nm)的薄片電 阻與TiSi2膜的寬度之間的關係。 由圖5可知，若As的劑量高時，則厚TiSi2膜（厚度5〇 nm)的薄片電阻隨著1[丨8丨2膜的寬度而改變。由圖6可知， = TiSi2膜（厚度2〇nm)的薄片電阻約為恆定，與TiSi2膜的 見度無關’即使A s的劑量高時仍是如此。 圖7顯示薄片電阻差（Rs_R〇)與了“込膜的厚度之間的 關係，其中Rs為寬度〇.2#m或〇.5/zm的TiSi2膜的薄片電 =认=Ro為具有足夠大的寬度例如1〇私瓜或以上 膜的薄片電阻。 2 下 =圖7、可知，若是將TiSi2膜的厚度設定到⑽㈣或以 則可以抑制T i S i2膜的薄片電阻變化。 列盤ί上Ϊ用於矽化的熱處理或回火製程中，11由濕式蝕 =移與HA之水溶液的混合物將未反應的含氮 二=所：是’將TlSl2膜17a與_擇性留在基板1
第27頁 ^〇4〇S〇 五、發明說明（23) : 接著，使用燈管回火設備，將設有1'丨5“膜173與i7b 的基板1在常壓的氬（Ar)環境下、溫度約800 °c進行另一熱 處理約10秒。於是，具有C49相位的TiSh膜17a與17b變成 具有C54相位，由於相位轉變使其具有相對較低的電阻。 由於此熱處理係於Ar環境而非^環境中進行，故在此 更有一額外的優點’即與在N2環境中的熱處理條件相比， 相位轉變溫度降低了，從而抑制了由於熱處理所造成之 MOSFET的性能或特性的惡化。 藉由CVD製程形成厚Si〇2膜20作為層間電介質，以遮 蔽基板1的整個表面。接著，藉由CMP製程將Si〇2膜2〇的表 面平坦化，如圖2 J所示。 接著，如圖2K所示，使用光刻與钱刻技術來形成通道 孔2 3以穿透S i 〇2膜2 0達到源極./汲極區1 4 a ' 1 4 b及1 5與開 極電極11與12。藉由金屬膜的選擇成長製程，將金屬插塞 21填入通道孔23中，而與源極/汲極區14a、i4b及15與閘 極電極11與12相接觸。 最後’將A1膜（未顯示）形成在5丨〇2膜2〇上，且接著將 其圖案化，以形成導線22並與金屬插塞21相接觸。於是， 源極/汲極區14a、14b及15與閘極電極11與12會電性連接 到導線22。 透過上述製程步驟，完成了依照第i實施例的快閃式 非揮發性半導體記憶裝置。 如圖2K所示’具有矽化物膜i7a的11型源極/汲極區 14a、閘極氧化膜7、具有矽化物膜〗7b的閘極電極12與設
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i04Q5Q 五、發明說明（24) 在周邊NMOS區51中的侧壁隔板13構的通 61。具有石夕化物膜17_型源極^極= 通道閑極 J化膜7、具有矽化物膜! 7b的閘極電極12與設在周邊剛s =52中的侧壁隔板13構成周邊電路的卩通道m〇sfet 62。實 質上不具有石夕化物膜的n型源極/没極區ub、閘極氧化膜 V Λ極Λ極i1與設在記憶單元區5 3中的側壁隔板1 3構成 s己憶早7L陣列的n通道MOSFET 63。 依照本發明之第1實施例的快閃 ，置，周⑽中的各η通道Μ贿61的源極 == =的As摻雜濃度低於非揮發性記憶單元中之〇通道m〇sfet 秦波極區14b的摻雜濃度。因此，欲提升從多晶石夕 净置閘極8到非揮發性記憶單元中之M〇SFET 63之源極/汲 極區14b的電子汲取速度（即對記憶單元的存取速度），可 依須要增加MOSFET 63之源極/汲極區Hb的摻雜濃度。 另一方面，由於周邊電路中之M〇SFET 61的源極/汲極 區1 a的摻雜濃度低於記憶單元中iM〇SFET 63的源極/汲 極f14a的摻雜濃度，故肋SFET 61之源極/汲極區14a的電 性薄片電阻高於M0SFET 63之源極/汲極區i4b的電性薄片 電阻。然而，周邊電路中2M〇SFET 61的源極/汲極區14a 具有矽化物膜17a，而記憶單元中之M〇SFET 63源極/汲極 區Hb，實質上不具有矽化.物膜。因此，MOSFET 61之源極 /没極區14a的薄片電阻立刻與第1 MOSFET 63的薄片電阻 相等。 因此’可以將周邊電路中之M0SFET 61的源極/汲極區 第29頁 404050
14a的電性薄片電阻減小到所需的低電性薄片電阻， 記憶單元中之M0SFET 63之源極/汲極區14a的電性薄片電 阻，而不使記憶單元中之資料寫入速度下降。 此表示可以將半導體記憶裝置的微型化與性能增 時實現。 第2實施例 依照本發明之第2實施例的快閃式非揮發性半導體記 憶裝置，稱為快閃式EEPR0M，以如圖3A〜3K所示的製程 驟加以製造。 圖3A〜圖3F所示之製程步驟與圖2A〜圖2F所示之第2實 施例的製程步驟相同。因此，為了簡化說明，在此省略關 於圖3A〜圖3F中之步驟的說明，且圖3a〜3f中相同的元件以 相同參考號數來標示之。 之後，如圖3G所示’藉由濺鍍製程形成厚度約為2〇 nm的Ti膜16，覆蓋在基板1的整個表面上。接著，藉由反 應性濺鑛製程形成厚度.約為20 nm的氮化鈦（TiN)膜78，覆 蓋在Ti膜16的整個表面上。 由此可知，不同於第1實施例，在第2實施例中結合T i 膜16與TiN膜78作為耐火金屬膜。 之後，使用燈管回火設備，在常壓、Ar環境下，以 70 0 °C的溫度對設有Ti與TiN膜16與78的基板1進行熱處理 30秒。於是，存在TiN膜78中的N原子擴散到位於其下方的 Ti膜16中，從而形成含氮Ti膜79 ’如圖3H所示。同時，單 晶Si源極/汲極區14a與15與多晶矽閘極電極12與含氮Ti膜
_404050 五、發明說明（26) 79進行化學反應，由於矽化反應而得到具有C49相位的
TiSi2 膜 17a 與 17b。 將TiSi2膜17a設在周邊NM0S與PM0S區51與52中之源極 /汲極區14a與15的表面。將!^以2膜171)設在周邊〇仍與 PMOS區51與52中之閘極電極12的表面。 由於As的高劑量與高摻雜濃度’造成記憶單元區53中 之源極/汲極區1 4b的矽化反應被抑制，因此，實質上沒有 TiSi2膜形成在源極/汲極區Hb。 ,由於上述用於矽化用回火製程係在Ar環境下進行，故 從ΉΝ膜18擴散到Ti臈16的N由於含氮Ti膜79 的擴散速 率減少而被抑制。因此，抑制了Ti膜16的氮化反應，且同 時可以確保Si基板1之設有接觸區的”膜16的矽化反應發 生，即使T i膜1 6的厚度由於裝置的微小化而減小時仍是如 此。 在Si〇2側壁隔板13與Si〇2絕緣電介質2上，含氮71膜79 f有的組成為Ti : N = 2 : 1。此組成係由矽化用回火製程之 則的Τι膜16與ΤιΝ膜78的厚度比率所決定。當在以膜“與 ^基板1及多晶矽閘極電極丨2的界面處持續發生矽化反應 入，在Si〇2侧壁隔板13與Si〇2絕緣電介質2上的^膜“變成 二氮Τι膜79。因此，可以防止擴散到側壁隔板丨3與絕緣電 $質2表面的Si原子與Tim6中的η原子發生反應。於 疋，可以有效防止隔板13與電介質2上之TiSi的過度成長 現象發生。 同時，與Si基板1及多晶矽閘極電極12接觸的π膜16 第31頁 404050 五、發明說明（27) 進行氮化反應。因 膜17a與17b具有所制了矽化反應，且因此使TiSi2 |馬的厚度。 在上述的執虛k 製程使用NH3與H2〇之【,1二匕用回火製程後，藉由濕式餘刻 賴移除。於是，2將液的混合物，將未反應的含氣Ti 上，如圖31所示。Sl2膜17am7b選擇性留在基板1 .^ 使用燈音回火設備，在常壓、氬（Ar)環境下， 在約800 C的溫度下將古T.c. 又r將δ又有TiSi2膜17a與17b的基板1進行 熱處理約1 〇秒。於是，由於相位轉變而將具有⑽相 的TiSig膜17a與17b變成具有C54相位’其具有相對較低 的電阻。 * _圖3J與3K中所顯示之後續製程步驟與圖2J與2K中所顯 ，之第1實施例者相同。因此.，關於這些步驟的說明在此 省略’而將圖3 J與3Κ中的相對應元件標以相同的參考號 數。 經由上述製程步驟，完成了依照第2實施例的快閃式 式非揮發性半導體記憶裝置。 如圖3Κ所示，依照第2實施例的快閃式非揮發性半導 體記憶裝置具有與第1實施例者相同的構造。因此，顯然 其與第1實施例具有相同的優點。 在上述之第1與第2實施例中，用於矽化及C49/C54相 位轉變的熱處理製程係於Ar環境中進行。然而，該等製程 可以在任何其它惰性氣體環境例如氖（Ne)與氦（He)，或者 在真空環境下進行。
_404050 五 '發明說明（28) 又，在上述之第1與第2實施例中，以神（As) M〇sm之源極/沒«的n型雜質。然而，可以用^ 取代As。 來 在較佳實施例之詳，細說明中所提出之具體的 2易於；明本發明之技術内容，而並非將本發僅 :制於該實施例’ |不超出本發明之精神及以=義地 軏圍之情況，可作種種變化實施。 甲$專利
第33頁
Claims (1)
- 必告本 404G5G 六、申請專利範圍 1、 一種半導體裝置，包含： (a) 非揮發性記憶單元，設置在半導體基板上； 該非揮發性記憶單元係由第1導電型的第1複數個 MOSFET所形成； 各個該第1複數個MOSFET均設有閘極電極具有用來儲 存資料的浮置閘極；與源極/汲極區實質上不具有金屬石夕 化物膜； (b) 周邊電路，設置在該半導體基板上； 該周邊電路包含該第1導電型的第2複數個jjosFET ; 各個該第2複數個MOSFET均設有源極/汲極區具有金屬 石夕化物膜’與摻雜濃度低於各個該第1複數個M〇SFET誤該 源極/沒極區的摻雜濃度。 2、 如申請專利範圍第1項所述之裝置，其中該周邊電 路中的各個該第2複數個MOSFET具有SALIC IDE構造。 3、 如申請專利範圍第1項所述之裝置，其中該記憶單 凡中之該第1複數個MOSFET的該源極/汲極區的各個該摻雜 濃度等於1X1 〇〗9原子/cm3或更高，而該周邊電路中之該第 2複數個MOSFET的該源極/沒極區的該推雜濃度低於1 X 1019 原子/cm3。 ' 4、 如申請專利範圍第1項所述之裝置，其中各個該周 邊電路包含與該第1導電型相反的第2導電型的第3複數個 MOSFET，從而形成一 CMOS構造； 且其中各個該第3複數個MOSFET均設有源極/汲極區具 有金屬矽化物膜，與摻雜濃度低於各個該第1複數個第34頁 404G50 六、申請專利範圍 MOSFET的該源極/汲極區的摻雜濃度。 5、 ‘申請專利範圍第4項所述之裝置，其中該周邊電 路中的各個該第3複數個MOSFET具有SALIC IDE構造》 6、 如申請專利範圍第4項所述之裝置，其中該第3複 數個MOSFET的該源極/汲極區的各個該摻雜濃度低於1 χ 1019 原子/cm3。 7、 半導體裝置的製造方法，包含以下步驟： (a )在單晶s i基板上界定出一設置非揮發性記憶單元 的記憶單元區’與設置周邊電路之周邊電路區； (b )在該記憶單元區中形成該非揮發性記憶單元用的 第1複數個MOSFET的閘極電極穿過閘極絕緣膜；與在該周 邊電路區中形成該周邊電路用的第2複數個M0SFET的閉極 電極穿過閘極絕緣膜； 該第1複數個MOSFET的該間極電極設有用於儲存資料 的浮置閘極； ^ (c )在該基板上形成介電侧壁隔板，於該記憶單元區 中的該第1複數個MOSFET的該閘極電極與該周邊電路區中 的該第2複數個MOSFET的該閘極電極的每一侧； (d)使用該第1與第2複數個MOSFET的該侧壁隔板與該 閘極電極作為光罩，選擇性將第1雜質離子植入到該基板μ 中以形成在該記憶單元區中的該第i複數個M〇SFET ^ ^極/ 没極區與在該周邊電路區中的該第2複數個M〇SFET的源極/ 〉及極區， 該第2複數個MOSFET的該源極/汲極區的摻雜漢度低於 404050 六、申請專利範圍 .該第1複數個M0SFET的該源極/汲極區的摻雜濃度； (e) 形成第1耐火金屬膜，以遮蔽該第1與第2複數個 M0SFET ； (f) 籍由該第1耐火金屬膜與該第2複數個M0SFET的該 源極/没極區的石夕化反應，將金屬石夕化物膜形成在該第2複 數個M0SFET的該源極/汲極區上； 此步驟（f)中，實質上沒有金屬矽化物膜形成在該第1 複數個M0SFET的該源極/汲極區上；與 (g) 除去該未反應的耐火金屬膜。 8、 如申請專利範圍第7項所述之製造方法，其中該周 邊電路中的各個該第2複數個M0SFET具有SALIC IDE構造。 9、 如申請專利範圍第7項所述之製造方法，其中該記 憶單元區中的該第1複數個M0SFET的該源極/汲極區的該摻 雜濃度等於1 X 1 〇19原子/cm3或更高，而該周邊電路區中的 該第2複數個M0SFET的該源極/汲極區的該摻雜濃度低於1 X 1019 原子/cm3。 10、 如申請專利範圍第7項所述之製造方法，其中該 周邊電路區包含與該第1導電型相反的第2導電型的第3複 數個M0SFET ’從而形成一CMOS構造； 且其中各個該第3複數個M0SFET設有源極/汲極區具有 金屬矽化物膜，·與摻雜濃度低於各個該第1複數個M0SFET 的該源極/汲極區的摻雜濃度。 11、 如申請專利範圍第1〇項所述之製造方法，其中該 周邊電路中的各個該第3複數個M〇SFET具，有SALIC IDE構第36頁 404050 六、申請專利範圍 造。 12、 如申請專利範圍第1〇項所述之製造方法，其中該 第3複數個M0SFET的該源極/汲極區的該摻雜濃度低於1 X 1 019 原子/cm3。 13、 如申請專利範圍第7項所述之製造方法，其中在 該步驟（d)中，以5X1015原子/cm2或更高的劑量將該第1雜 質離子植入到該記憶單元區，與以3 X 1〇15原子/cm2或更低 的劑量將之離子植入到該周邊電路區。 14、 如申請專利範圍第7項所述之製造方法，其中在 該步驟（e)中形成的該第1耐火金屬膜具有3〇 nm或以下的厚 度。 15、 如申請專利範圍第7項所述之製造方法，其中在 該步驟（e)中將第2耐火金屬膜形成在該第1耐火金屬膜 上。 16、 如申請專利範圍第15項所述之製造方法，其中該 第2耐火金屬膜具有的厚度約與該第1耐火金屬膜的厚度相 同。 17、 如申請專利範圍第7項所述之製造方法，其中該 周邊電路區中的該第2複數個M0SFET的該閉極電極在其頂 部具有金屬矽化物膜。第37頁
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