JP2003318283A - シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法 - Google Patents
シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 シリコンゲルマニウムゲートを利用したＣ
ＭＯＳ半導体素子及びその製造方法を提供する。 【解決手段】シリコンゲルマニウム電極膜がＰＭＯＳ領
域のみで形成され、ＮＭＯＳ領域には形成されないよう
に、ゲート絶縁膜、選択的膜質である導電性電極膜、シ
リコンゲルマニウム電極膜及び導電性非晶質電極膜を順
次に半導体基板上に形成した以後に、写真エッチング工
程を通じてＮＭＯＳ領域のシリコンゲルマニウム電極膜
を除去してＰＭＯＳ領域のみにシリコンゲルマニウム電
極膜を残す。
ＭＯＳ半導体素子及びその製造方法を提供する。 【解決手段】シリコンゲルマニウム電極膜がＰＭＯＳ領
域のみで形成され、ＮＭＯＳ領域には形成されないよう
に、ゲート絶縁膜、選択的膜質である導電性電極膜、シ
リコンゲルマニウム電極膜及び導電性非晶質電極膜を順
次に半導体基板上に形成した以後に、写真エッチング工
程を通じてＮＭＯＳ領域のシリコンゲルマニウム電極膜
を除去してＰＭＯＳ領域のみにシリコンゲルマニウム電
極膜を残す。
Description
【０００１】
【発明の属する技術分野】本発明はシリコンゲルマニウ
ムゲートを利用した半導体素子及びその製造方法に関す
るものであり、詳細には、非対称ゲート積層構造を有す
るＣＭＯＳ半導体素子及びその形成方法に関するもので
ある。
ムゲートを利用した半導体素子及びその製造方法に関す
るものであり、詳細には、非対称ゲート積層構造を有す
るＣＭＯＳ半導体素子及びその形成方法に関するもので
ある。
【０００２】
【従来の技術】ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極物
質として、リンＰ、ヒ素Ａｓ、ボロンＢなどの不純物が
ドーピングされた多結晶シリコン膜（以下、“ポリシリ
コン膜”という）が一般的に使用されており、ドーピン
グされる不純物の種類に従ってｐチャネルＭＯＳ（ＰＭ
ＯＳ）トランジスタ及びｎチャネルＭＯＳ（ＮＭＯＳ）
トランジスタに区分する。
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極物
質として、リンＰ、ヒ素Ａｓ、ボロンＢなどの不純物が
ドーピングされた多結晶シリコン膜（以下、“ポリシリ
コン膜”という）が一般的に使用されており、ドーピン
グされる不純物の種類に従ってｐチャネルＭＯＳ（ＰＭ
ＯＳ）トランジスタ及びｎチャネルＭＯＳ（ＮＭＯＳ）
トランジスタに区分する。
【０００３】最近、ＰＭＯＳ及びＮＭＯＳトランジスタ
を互いに隣接して形成した後に、各ドレインを互いに連
結して出力端子にし、各ゲートは互いに連結されるよう
にして、入力として使用するいわゆるＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ ＭＯＳ）素子が反転回路に使用
されている。ＣＭＯＳ素子は低い動作電圧、高い集積
度、低い消費電力、高いノイズマージンなどの長所があ
る。
を互いに隣接して形成した後に、各ドレインを互いに連
結して出力端子にし、各ゲートは互いに連結されるよう
にして、入力として使用するいわゆるＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ ＭＯＳ）素子が反転回路に使用
されている。ＣＭＯＳ素子は低い動作電圧、高い集積
度、低い消費電力、高いノイズマージンなどの長所があ
る。
【０００４】一方、ＣＭＯＳ技術は各ゲート電極をどの
ように形成するかに従って多様なカテゴリに分けられ、
素子の大きさが小さくなりつつ、ゲート電極物質である
ポリシリコンにチャネル型と同一な型の不純物をドーピ
ングさせるデュアルゲート技術が多く使用されている。
デュアルゲートはチャネル表層の機能を強化させ、対称
的な低電圧動作を可能にする利点がある。
ように形成するかに従って多様なカテゴリに分けられ、
素子の大きさが小さくなりつつ、ゲート電極物質である
ポリシリコンにチャネル型と同一な型の不純物をドーピ
ングさせるデュアルゲート技術が多く使用されている。
デュアルゲートはチャネル表層の機能を強化させ、対称
的な低電圧動作を可能にする利点がある。
【０００５】高性能のデュアルゲート型ＣＭＯＳトラン
ジスタを製作することにおいて、ＰＭＯＳトランジスタ
のゲート電極を形成するポリシリコンのドーピング不純
物として、ボロンを使用することが多い。この時に、ボ
ロンのようなｐ型不純物をドーピングさせる方法では、
ソース／ドレイン領域を形成する時に、同時にポリシリ
コンゲートにイオン注入を実施する方法を使用すること
が多い。
ジスタを製作することにおいて、ＰＭＯＳトランジスタ
のゲート電極を形成するポリシリコンのドーピング不純
物として、ボロンを使用することが多い。この時に、ボ
ロンのようなｐ型不純物をドーピングさせる方法では、
ソース／ドレイン領域を形成する時に、同時にポリシリ
コンゲートにイオン注入を実施する方法を使用すること
が多い。
【０００６】ところで、ボロンをトランジスタのゲート
をなすポリシリコン膜にイオン注入する場合に、ボロン
がポリシリコン膜に均一にドーピングされず、ゲート絶
縁膜が隣接部分（ゲート電極の下部領域）に相対的に低
くドーピングされるか、ドーピングされたボロンが後続
の熱処理工程などで拡散されて、薄いゲート絶縁膜を過
ぎてチャネルに抜け出る問題（ｂｏｒｏｎ ｐｅｎｅｔ
ｒａｔｉｏｎ：ボロン浸透）が生じることができる。特
に、ＣＭＯＳ型半導体素子のＰＭＯＳトランジスタでゲ
ート絶縁膜は数十Å程度に、非常に薄く形成されるの
で、チャネル領域にボロンが抜け出る問題はかなり深刻
である。このようなボロン浸透は、素子のしきい値電圧
を変化させる。また、ゲート電極の下部での低いボロン
ドーピングにより素子動作のための電圧印加時に、ゲー
ト電極の下部に空乏領域（ｇａｔｅｐｏｌｙ ｄｅｐｌ
ｅｔｉｏｎ）が発生し、結果的に、ゲート絶縁膜の実質
的な厚さが厚くなる結果を招来する。
をなすポリシリコン膜にイオン注入する場合に、ボロン
がポリシリコン膜に均一にドーピングされず、ゲート絶
縁膜が隣接部分（ゲート電極の下部領域）に相対的に低
くドーピングされるか、ドーピングされたボロンが後続
の熱処理工程などで拡散されて、薄いゲート絶縁膜を過
ぎてチャネルに抜け出る問題（ｂｏｒｏｎ ｐｅｎｅｔ
ｒａｔｉｏｎ：ボロン浸透）が生じることができる。特
に、ＣＭＯＳ型半導体素子のＰＭＯＳトランジスタでゲ
ート絶縁膜は数十Å程度に、非常に薄く形成されるの
で、チャネル領域にボロンが抜け出る問題はかなり深刻
である。このようなボロン浸透は、素子のしきい値電圧
を変化させる。また、ゲート電極の下部での低いボロン
ドーピングにより素子動作のための電圧印加時に、ゲー
ト電極の下部に空乏領域（ｇａｔｅｐｏｌｙ ｄｅｐｌ
ｅｔｉｏｎ）が発生し、結果的に、ゲート絶縁膜の実質
的な厚さが厚くなる結果を招来する。
【０００７】上述のようなＣＭＯＳ技術でのゲートポリ
ディプリーション及びボロン浸透による問題点を解決す
るための一つの方法として、ポリシリコンゲルマニウム
電極を使用する方法が知られている。ゲルマニウムＧｅ
はポリシリコンに比べてボロンに対する固溶度が高いの
で、ゲルマニウムをゲート電極として使用する場合に、
ゲート電極の全体に均一にボロンがドーピングされ、ボ
ロンがゲート電極の外部に（すなわち、チャネルに）よ
く拡散されない。
ディプリーション及びボロン浸透による問題点を解決す
るための一つの方法として、ポリシリコンゲルマニウム
電極を使用する方法が知られている。ゲルマニウムＧｅ
はポリシリコンに比べてボロンに対する固溶度が高いの
で、ゲルマニウムをゲート電極として使用する場合に、
ゲート電極の全体に均一にボロンがドーピングされ、ボ
ロンがゲート電極の外部に（すなわち、チャネルに）よ
く拡散されない。
【０００８】シリコンゲルマニウム電極がＰＭＯＳトラ
ンジスタにおいては、ゲートポリディプリーション及び
ボロン浸透現象を防止する効果があるが、ＮＭＯＳトラ
ンジスタの場合には、むしろポリシリコンゲート電極に
比べてさらに悪い結果を招来する。ＮＭＯＳトランジス
タのゲート電極のドーパントとして、リンまたはヒ素が
使用され、ゲルマニウムがこれらドーパントに対しては
溶解度が低く、また活性化熱処理工程時に、ドーパント
が十分に活性化されない。
ンジスタにおいては、ゲートポリディプリーション及び
ボロン浸透現象を防止する効果があるが、ＮＭＯＳトラ
ンジスタの場合には、むしろポリシリコンゲート電極に
比べてさらに悪い結果を招来する。ＮＭＯＳトランジス
タのゲート電極のドーパントとして、リンまたはヒ素が
使用され、ゲルマニウムがこれらドーパントに対しては
溶解度が低く、また活性化熱処理工程時に、ドーパント
が十分に活性化されない。
【０００９】またゲート電極のコンタクト抵抗を低くす
るために、高融点転移金属を使用したシリサイド工程を
適用する場合に、ＭＯＳトランジスタにおいて、ゲルマ
ニウムが高融点転移金属及びポリシリコンの間の反応を
妨害する因子として作用する問題点が発生する。
るために、高融点転移金属を使用したシリサイド工程を
適用する場合に、ＭＯＳトランジスタにおいて、ゲルマ
ニウムが高融点転移金属及びポリシリコンの間の反応を
妨害する因子として作用する問題点が発生する。
【００１０】したがって、ＣＭＯＳ半導体素子におい
て、ＰＭＯＳトランジスタのゲートにはシリコンゲルマ
ニウム膜を使用し、ＮＭＯＳトランジスタのゲートには
既存のポリシリコン膜を使用する新しいＣＭＯＳ技術が
要求される。
て、ＰＭＯＳトランジスタのゲートにはシリコンゲルマ
ニウム膜を使用し、ＮＭＯＳトランジスタのゲートには
既存のポリシリコン膜を使用する新しいＣＭＯＳ技術が
要求される。
【００１１】
【発明が解決しようとする課題】本発明は、上述の従来
のＣＭＯＳ技術での問題点を解決するために、ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタのゲート電極を
形成することにおいて、互いに異なるゲート電極構造、
すなわち、ＰＭＯＳトランジスタにはシリコンゲルマニ
ウム膜を適用し、ＮＭＯＳトランジスタにはこれを適用
せず、既存のポリシリコン膜を適用するシリコンゲルマ
ニウムゲートを利用した半導体素子の製造方法を提供す
ることにその目的がある。
のＣＭＯＳ技術での問題点を解決するために、ＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタのゲート電極を
形成することにおいて、互いに異なるゲート電極構造、
すなわち、ＰＭＯＳトランジスタにはシリコンゲルマニ
ウム膜を適用し、ＮＭＯＳトランジスタにはこれを適用
せず、既存のポリシリコン膜を適用するシリコンゲルマ
ニウムゲートを利用した半導体素子の製造方法を提供す
ることにその目的がある。
【００１２】本発明の他の目的は、シリコンゲルマニウ
ムゲート電極を使用していながらも、良好な高融点金属
シリサイド膜を形成することができるシリコンゲルマニ
ウムゲートを利用した半導体素子の製造方法を提供する
ことにある。
ムゲート電極を使用していながらも、良好な高融点金属
シリサイド膜を形成することができるシリコンゲルマニ
ウムゲートを利用した半導体素子の製造方法を提供する
ことにある。
【００１３】本発明のまた他の目的は、ゲート電極の下
部でのゲートポリシリコンディブリーション（空乏を防
止することができるＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタのゲート電極が非対称的構造を有する半導
体素子を提供することにその目的がある。
部でのゲートポリシリコンディブリーション（空乏を防
止することができるＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタのゲート電極が非対称的構造を有する半導
体素子を提供することにその目的がある。
【００１４】
【課題を解決するための手段】ＰＭＯＳトランジスタに
おいて、ゲートポリディプリーションを防止し、良好な
シリサイド膜の形成のためには、ゲート絶縁膜と隣接す
るゲート積層構造の下部のみにゲルマニウムが分布し、
高融点金属膜と隣接するゲート積層構造の上部には分布
しないことが望ましい。このために、本発明では、ＰＭ
ＯＳトランジスタの形成において、ゲート絶縁膜上にシ
リコンゲルマニウム膜を形成し、シリサイド膜の形成の
ためのゲートの上部を構成するポリシリコン膜の下部
に、すなわち、前記シリコンゲルマニウム膜及びポリシ
リコン膜の間に非晶質膜を形成することを一特徴とす
る。前記非晶質膜はゲルマニウムがゲートの上部をなす
ポリシリコン膜に拡散することを防止する。この時に、
シリコンゲルマニウム膜の厚さの均一性を確保し、その
膜質の表面の特性を良好にするために、望ましくは、ゲ
ート絶縁膜及びシリコンゲルマニウム膜の間にシード用
導電膜をさらに形成する。シード用導電膜はポリシリコ
ン膜で形成し、ゲルマニウムの拡散を可能にすることが
望ましく、非晶質膜は非晶質シリコン膜で形成すること
が望ましい。したがって、非晶質膜により、熱処理工程
で、ゲルマニウムがゲート積層構造の上部まで、すなわ
ち、ポリシリコン膜に拡散されることを防止することが
できる。しかし、ゲート積層構造の下部へは、ゲルマニ
ウムがシード用ポリシリコン膜まで拡散される。すなわ
ち、シリコンゲルマニウムを基準に、上部及び下部に各
々ゲルマニウム拡散特性が異なる膜質である非晶質シリ
コン膜及びシード用ポリシリコン膜を形成し、後続の熱
処理工程で、ゲルマニウムがゲート積層構造の上部へは
拡散されないようにし、下部のみで拡散されるようにす
ることに、その特徴がある。
おいて、ゲートポリディプリーションを防止し、良好な
シリサイド膜の形成のためには、ゲート絶縁膜と隣接す
るゲート積層構造の下部のみにゲルマニウムが分布し、
高融点金属膜と隣接するゲート積層構造の上部には分布
しないことが望ましい。このために、本発明では、ＰＭ
ＯＳトランジスタの形成において、ゲート絶縁膜上にシ
リコンゲルマニウム膜を形成し、シリサイド膜の形成の
ためのゲートの上部を構成するポリシリコン膜の下部
に、すなわち、前記シリコンゲルマニウム膜及びポリシ
リコン膜の間に非晶質膜を形成することを一特徴とす
る。前記非晶質膜はゲルマニウムがゲートの上部をなす
ポリシリコン膜に拡散することを防止する。この時に、
シリコンゲルマニウム膜の厚さの均一性を確保し、その
膜質の表面の特性を良好にするために、望ましくは、ゲ
ート絶縁膜及びシリコンゲルマニウム膜の間にシード用
導電膜をさらに形成する。シード用導電膜はポリシリコ
ン膜で形成し、ゲルマニウムの拡散を可能にすることが
望ましく、非晶質膜は非晶質シリコン膜で形成すること
が望ましい。したがって、非晶質膜により、熱処理工程
で、ゲルマニウムがゲート積層構造の上部まで、すなわ
ち、ポリシリコン膜に拡散されることを防止することが
できる。しかし、ゲート積層構造の下部へは、ゲルマニ
ウムがシード用ポリシリコン膜まで拡散される。すなわ
ち、シリコンゲルマニウムを基準に、上部及び下部に各
々ゲルマニウム拡散特性が異なる膜質である非晶質シリ
コン膜及びシード用ポリシリコン膜を形成し、後続の熱
処理工程で、ゲルマニウムがゲート積層構造の上部へは
拡散されないようにし、下部のみで拡散されるようにす
ることに、その特徴がある。
【００１５】また、ＮＭＯＳトランジスタの場合に、ゲ
ートポリディプレーションを防止するためには、シリコ
ンゲルマニウム膜が形成されてはいけないので、本発明
によるゲート絶縁膜、選択的な層であるシード用導電
膜、シリコンゲルマニウム膜及び非晶質導電膜を順次に
半導体基板上に形成した後に、フォトリソグラフィ工程
を通じてＮＭＯＳトランジスタが形成されるＮＭＯＳ領
域の非晶質膜、シリコンゲルマニウム膜を除去して、Ｐ
ＭＯＳトランジスタが形成されるＰＭＯＳ領域にはシリ
コンゲルマニウム膜を残すことを一特徴とする。ＮＭＯ
Ｓ領域は露出され、ＰＭＯＳ領域は露出されないよう
に、非晶質膜上にマスク膜パターンを形成し、メインエ
ッチング（ｍａｉｎ ｅｔｃｈ）によりまず乾式エッチ
ングを進行する。この時に、非晶質導電膜の全部、そし
て下部のシリコンゲルマニウム膜の大部分を除去する。
次に、残存するシリコンゲルマニウム膜のみを湿式エッ
チングで選択的に除去し、ＮＭＯＳ領域にはシリコンゲ
ルマニウムを除去し、ＰＭＯＳ領域のみにシリコンゲル
マニウム膜を残す。
ートポリディプレーションを防止するためには、シリコ
ンゲルマニウム膜が形成されてはいけないので、本発明
によるゲート絶縁膜、選択的な層であるシード用導電
膜、シリコンゲルマニウム膜及び非晶質導電膜を順次に
半導体基板上に形成した後に、フォトリソグラフィ工程
を通じてＮＭＯＳトランジスタが形成されるＮＭＯＳ領
域の非晶質膜、シリコンゲルマニウム膜を除去して、Ｐ
ＭＯＳトランジスタが形成されるＰＭＯＳ領域にはシリ
コンゲルマニウム膜を残すことを一特徴とする。ＮＭＯ
Ｓ領域は露出され、ＰＭＯＳ領域は露出されないよう
に、非晶質膜上にマスク膜パターンを形成し、メインエ
ッチング（ｍａｉｎ ｅｔｃｈ）によりまず乾式エッチ
ングを進行する。この時に、非晶質導電膜の全部、そし
て下部のシリコンゲルマニウム膜の大部分を除去する。
次に、残存するシリコンゲルマニウム膜のみを湿式エッ
チングで選択的に除去し、ＮＭＯＳ領域にはシリコンゲ
ルマニウムを除去し、ＰＭＯＳ領域のみにシリコンゲル
マニウム膜を残す。
【００１６】さらに具体的に、前記本発明の目的を達成
するためのシリコンゲルマニウムゲートを利用した半導
体素子の形成方法は、半導体基板にＮＭＯＳ領域とＰＭ
ＯＳ領域を限定する素子分離領域を形成する段階と、前
記素子分離領域が形成された結果の半導体基板の全面に
ゲート酸化膜を形成する段階と、前記ゲート酸化膜上に
シリコンゲルマニウム膜及び非晶質導電膜を順次に形成
する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシ
リコンゲルマニウム膜を除去する段階と、前記ＮＭＯＳ
領域上の非晶質導電膜及びシリコンゲルマニウム膜を除
去した結果の半導体基板の全面にポリシリコン膜を形成
する段階と、前記ゲート絶縁膜が露出されるまで前記積
層された導電膜質をパターニングして、前記ＮＭＯＳ領
域及び前記ＰＭＯＳ領域に各々ゲート電極を形成する段
階とを含む。
するためのシリコンゲルマニウムゲートを利用した半導
体素子の形成方法は、半導体基板にＮＭＯＳ領域とＰＭ
ＯＳ領域を限定する素子分離領域を形成する段階と、前
記素子分離領域が形成された結果の半導体基板の全面に
ゲート酸化膜を形成する段階と、前記ゲート酸化膜上に
シリコンゲルマニウム膜及び非晶質導電膜を順次に形成
する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシ
リコンゲルマニウム膜を除去する段階と、前記ＮＭＯＳ
領域上の非晶質導電膜及びシリコンゲルマニウム膜を除
去した結果の半導体基板の全面にポリシリコン膜を形成
する段階と、前記ゲート絶縁膜が露出されるまで前記積
層された導電膜質をパターニングして、前記ＮＭＯＳ領
域及び前記ＰＭＯＳ領域に各々ゲート電極を形成する段
階とを含む。
【００１７】望ましい実施形態において、前記ＮＭＯＳ
領域上の非晶質導電膜及びシリコンゲルマニウム膜を除
去する段階は、前記非晶質導電膜上に前記ＮＭＯＳ領域
を覆わないように、マスク膜パターンを形成する段階
と、前記マスク膜パターンを使用して乾式エッチングを
実行する段階と、前記マスク膜パターンを除去した後
に、湿式エッチングを実行する段階とを含んでなされ
る。この時に、前記乾式エッチングは、前記非晶質導電
膜及びその下部のシリコンゲルマニウム膜の一部を除去
し、前記湿式エッチングは前記乾式エッチングにより露
出された前記非晶質導電膜の残存部分を選択的に除去す
る。
領域上の非晶質導電膜及びシリコンゲルマニウム膜を除
去する段階は、前記非晶質導電膜上に前記ＮＭＯＳ領域
を覆わないように、マスク膜パターンを形成する段階
と、前記マスク膜パターンを使用して乾式エッチングを
実行する段階と、前記マスク膜パターンを除去した後
に、湿式エッチングを実行する段階とを含んでなされ
る。この時に、前記乾式エッチングは、前記非晶質導電
膜及びその下部のシリコンゲルマニウム膜の一部を除去
し、前記湿式エッチングは前記乾式エッチングにより露
出された前記非晶質導電膜の残存部分を選択的に除去す
る。
【００１８】さらに具体的に、前記乾式エッチングは、
炭素原子とフッ素原子を含有するガス、例えば、ＣＦ４
ガスを使用し、前記湿式エッチングはＨＮＯ３及びＨ２
Ｏ２溶液が混合したエッチング溶液を使用し、望ましく
は、１．２ボリュームパーセントのＨＮＯ３及び４．８
ボリュームパーセントのＨ２Ｏ２を混合したエッチング
溶液を使用する。
炭素原子とフッ素原子を含有するガス、例えば、ＣＦ４
ガスを使用し、前記湿式エッチングはＨＮＯ３及びＨ２
Ｏ２溶液が混合したエッチング溶液を使用し、望ましく
は、１．２ボリュームパーセントのＨＮＯ３及び４．８
ボリュームパーセントのＨ２Ｏ２を混合したエッチング
溶液を使用する。
【００１９】前記非晶質導電膜は熱処理工程で、ゲルマ
ニウム拡散を防止するのに十分な導電膜質であれば、ど
のようなものでも使用可能であるが、望ましくは、非晶
質シリコン膜で使用する。
ニウム拡散を防止するのに十分な導電膜質であれば、ど
のようなものでも使用可能であるが、望ましくは、非晶
質シリコン膜で使用する。
【００２０】望ましい実施形態において、前記ゲート酸
化膜の形成の後に、前記シリコンゲルマニウム膜の形成
の前に、前記シリコンゲルマニウム膜の形成のためのシ
ード用シリコン膜をさらに形成する。シード用シリコン
膜をさらに形成する場合に、前記ＮＭＯＳ領域上の非晶
質導電膜及びシリコンゲルマニウム膜を除去する段階
は、前記非晶質導電膜上に前記ＮＭＯＳ領域を覆わない
ように、マスク膜パターンを形成する段階と、前記マス
ク膜パターンを使用して乾式エッチングを実行する段階
と、前記マスク膜パターンを除去する段階と、湿式エッ
チングを実行する段階とを含んでなされ、この時に、前
記乾式エッチングは前記非晶質導電膜及びその下部のシ
リコンゲルマニウム膜の一部をエッチングし、前記湿式
エッチングは前記シード用シリコン膜が露出されるまで
残存するシリコンゲルマニウム膜を選択的にエッチング
する。
化膜の形成の後に、前記シリコンゲルマニウム膜の形成
の前に、前記シリコンゲルマニウム膜の形成のためのシ
ード用シリコン膜をさらに形成する。シード用シリコン
膜をさらに形成する場合に、前記ＮＭＯＳ領域上の非晶
質導電膜及びシリコンゲルマニウム膜を除去する段階
は、前記非晶質導電膜上に前記ＮＭＯＳ領域を覆わない
ように、マスク膜パターンを形成する段階と、前記マス
ク膜パターンを使用して乾式エッチングを実行する段階
と、前記マスク膜パターンを除去する段階と、湿式エッ
チングを実行する段階とを含んでなされ、この時に、前
記乾式エッチングは前記非晶質導電膜及びその下部のシ
リコンゲルマニウム膜の一部をエッチングし、前記湿式
エッチングは前記シード用シリコン膜が露出されるまで
残存するシリコンゲルマニウム膜を選択的にエッチング
する。
【００２１】望ましくは、前記シード用シリコン膜はゲ
ルマニウムの拡散が容易なポリシリコンで形成する。
ルマニウムの拡散が容易なポリシリコンで形成する。
【００２２】本発明において、前記シード用シリコン膜
を形成する場合に、前記マスク膜パターンの形成の後
に、または前記乾式エッチングの後、マスク膜パターン
の除去の前に、前記ＮＭＯＳ領域上の前記シード用シリ
コン膜にｎ−型不純物を注入するイオン注入工程をさら
に進行して、ＮＭＯＳゲート電極の下部をドーピングす
ることが望ましい。
を形成する場合に、前記マスク膜パターンの形成の後
に、または前記乾式エッチングの後、マスク膜パターン
の除去の前に、前記ＮＭＯＳ領域上の前記シード用シリ
コン膜にｎ−型不純物を注入するイオン注入工程をさら
に進行して、ＮＭＯＳゲート電極の下部をドーピングす
ることが望ましい。
【００２３】本発明において、ゲルマニウムの下部の拡
散のために、熱処理工程をさらに進行することができ
る。前記ゲルマニウム拡散熱処理は、前記ゲート絶縁膜
上に積層された導電膜質をパターニングした後に実施す
ることが望ましい。しかし、前記シリコンゲルマニウム
膜の形成の以後に進行する各段階のうちいずれか一段階
で進行することもできる。前記ゲルマニウム拡散熱処理
は、約１００℃乃至１２００℃で、約０乃至１０秒間進
行する。ここで、０秒を含むことは、ゲルマニウム拡散
熱処理工程を進行しない場合を含むことができるという
意味である。
散のために、熱処理工程をさらに進行することができ
る。前記ゲルマニウム拡散熱処理は、前記ゲート絶縁膜
上に積層された導電膜質をパターニングした後に実施す
ることが望ましい。しかし、前記シリコンゲルマニウム
膜の形成の以後に進行する各段階のうちいずれか一段階
で進行することもできる。前記ゲルマニウム拡散熱処理
は、約１００℃乃至１２００℃で、約０乃至１０秒間進
行する。ここで、０秒を含むことは、ゲルマニウム拡散
熱処理工程を進行しない場合を含むことができるという
意味である。
【００２４】上述の方法において、シリコンゲルマニウ
ム膜とその上部に形成されるポリシリコン膜の間に導電
性非晶質膜を形成することによって、前記ゲルマニウム
拡散熱処理時に、ゲルマニウムが前記ゲート上部を構成
するポリシリコン膜に拡散されることを防止する。これ
によって、ゲルマニウム拡散によるシリサイド膜の劣化
を防止することができる。
ム膜とその上部に形成されるポリシリコン膜の間に導電
性非晶質膜を形成することによって、前記ゲルマニウム
拡散熱処理時に、ゲルマニウムが前記ゲート上部を構成
するポリシリコン膜に拡散されることを防止する。これ
によって、ゲルマニウム拡散によるシリサイド膜の劣化
を防止することができる。
【００２５】上述の本発明の目的を達成するための本発
明の望ましい工程構成によるシリコンゲルマニウムゲー
トを利用した半導体素子の形成方法は、ＮＭＯＳ領域及
びＰＭＯＳ領域を限定する素子分離領域が形成された半
導体基板の全面にゲート酸化膜を形成する段階と、前記
ゲート酸化膜上にシード用下部ポリシリコン電極膜を形
成する段階と、前記シード用下部ポリシリコン電極膜上
にシリコンゲルマニウム電極膜を形成する段階と、前記
シリコンゲルマニウム電極膜上に非晶質電極膜を形成す
る段階と、前記ＮＭＯＳ領域を覆わないように、前記非
晶質電極膜上にマスク膜パターンを形成する段階と、前
記マスク膜パターンにより露出された前記ＮＭＯＳ領域
上の前記非晶質電極膜及びその下部の前記シリコンゲル
マニウム電極膜の一部を乾式エッチングする段階と、前
記マスク膜パターンを除去する段階と、前記ＮＭＯＳ領
域上の前記シード用下部ポリシリコン電極膜が露出され
るまで前記乾式エッチングにより露出された前記シリコ
ンゲルマニウム電極膜の残存部分を選択的に湿式エッチ
ングする段階と、前記ＮＭＯＳ領域上の前記シード用下
部ポリシリコン電極膜及び前記ＰＭＯＳ領域上の前記シ
リコンゲルマニウム電極膜上に上部ポリシリコン電極膜
を形成する段階と、前記積層された電極膜をパターニン
グして前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域上に各々
ゲート電極を形成する段階とを含む。
明の望ましい工程構成によるシリコンゲルマニウムゲー
トを利用した半導体素子の形成方法は、ＮＭＯＳ領域及
びＰＭＯＳ領域を限定する素子分離領域が形成された半
導体基板の全面にゲート酸化膜を形成する段階と、前記
ゲート酸化膜上にシード用下部ポリシリコン電極膜を形
成する段階と、前記シード用下部ポリシリコン電極膜上
にシリコンゲルマニウム電極膜を形成する段階と、前記
シリコンゲルマニウム電極膜上に非晶質電極膜を形成す
る段階と、前記ＮＭＯＳ領域を覆わないように、前記非
晶質電極膜上にマスク膜パターンを形成する段階と、前
記マスク膜パターンにより露出された前記ＮＭＯＳ領域
上の前記非晶質電極膜及びその下部の前記シリコンゲル
マニウム電極膜の一部を乾式エッチングする段階と、前
記マスク膜パターンを除去する段階と、前記ＮＭＯＳ領
域上の前記シード用下部ポリシリコン電極膜が露出され
るまで前記乾式エッチングにより露出された前記シリコ
ンゲルマニウム電極膜の残存部分を選択的に湿式エッチ
ングする段階と、前記ＮＭＯＳ領域上の前記シード用下
部ポリシリコン電極膜及び前記ＰＭＯＳ領域上の前記シ
リコンゲルマニウム電極膜上に上部ポリシリコン電極膜
を形成する段階と、前記積層された電極膜をパターニン
グして前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域上に各々
ゲート電極を形成する段階とを含む。
【００２６】前記望ましい本発明において、前記シリコ
ンゲルマニウム電極膜のゲルマニウムが前記シード用下
部ポリシリコン膜への拡散のための熱処理工程段階をさ
らに含むことができ、前記積層された電極膜をパターニ
ングした以後に進行することが望ましい。しかし、前記
シリコンゲルマニウム電極膜の形成の以後に進行される
前記各段階のうちいずれか一段階の以後に進行すること
もできる。
ンゲルマニウム電極膜のゲルマニウムが前記シード用下
部ポリシリコン膜への拡散のための熱処理工程段階をさ
らに含むことができ、前記積層された電極膜をパターニ
ングした以後に進行することが望ましい。しかし、前記
シリコンゲルマニウム電極膜の形成の以後に進行される
前記各段階のうちいずれか一段階の以後に進行すること
もできる。
【００２７】前記ゲルマニウム拡散熱処理工程の段階
で、前記シリコンゲルマニウム上に形成された前記非晶
質導電膜は前記ゲルマニウムが前記上部ポリシリコン電
極膜に拡散することを防止する役割を果たす。
で、前記シリコンゲルマニウム上に形成された前記非晶
質導電膜は前記ゲルマニウムが前記上部ポリシリコン電
極膜に拡散することを防止する役割を果たす。
【００２８】上述の本発明において、前記ＮＭＯＳ領域
及び前記ＰＭＯＳ領域に各々ゲート電極を形成した後
に、前記各々のゲート電極の両側壁に絶縁膜側壁スペー
サを形成する段階と、前記側壁スペーサ及びゲート電極
をイオン注入マスクとして使用して前記各々のゲート電
極の両側の半導体基板内にソース／ドレインを各々形成
する段階と、前記ソース／ドレインが形成された結果の
半導体基板の全面にシリサイド用高融点転移金属膜を形
成する段階とをさらに含む。高融点転移金属では、例え
ば、チタン、コバルトなどを使用することができる。
及び前記ＰＭＯＳ領域に各々ゲート電極を形成した後
に、前記各々のゲート電極の両側壁に絶縁膜側壁スペー
サを形成する段階と、前記側壁スペーサ及びゲート電極
をイオン注入マスクとして使用して前記各々のゲート電
極の両側の半導体基板内にソース／ドレインを各々形成
する段階と、前記ソース／ドレインが形成された結果の
半導体基板の全面にシリサイド用高融点転移金属膜を形
成する段階とをさらに含む。高融点転移金属では、例え
ば、チタン、コバルトなどを使用することができる。
【００２９】上述の本発明のまた他の目的を達成するた
めの半導体素子は、ＮＭＯＳトランジスタを構成するゲ
ートは選択的な層であるシード用ポリシリコン膜及び上
部ポリシリコン膜からなり、ＰＭＯＳトランジスタを構
成するゲートはシード用ポリシリコン膜、シリコンゲル
マニウム膜、非晶質導電膜（非晶質シリコン膜）及び上
部ポリシリコン膜からなる。前記ＣＭＯＳ半導体素子は
前記各トランジスタのゲート電極の上部に高融点金属シ
リサイド膜及びゲート電極の側壁に側壁スペーサをさら
に含む。ＰＭＯＳゲートの高さが相対的にＮＭＯＳゲー
トに比べてさらに大きくなり、したがって、ＮＭＯＳに
比べてＰＭＯＳの側壁スペーサが長くなることによっ
て、ＮＭＯＳに比べて相対的に短チャネル効果がひどい
ＰＭＯＳの漏洩電流やつき抜け現象（ｐｕｎｃｈｔｈｒ
ｏｕｇｈ）を抑制させることができる効果がある。
めの半導体素子は、ＮＭＯＳトランジスタを構成するゲ
ートは選択的な層であるシード用ポリシリコン膜及び上
部ポリシリコン膜からなり、ＰＭＯＳトランジスタを構
成するゲートはシード用ポリシリコン膜、シリコンゲル
マニウム膜、非晶質導電膜（非晶質シリコン膜）及び上
部ポリシリコン膜からなる。前記ＣＭＯＳ半導体素子は
前記各トランジスタのゲート電極の上部に高融点金属シ
リサイド膜及びゲート電極の側壁に側壁スペーサをさら
に含む。ＰＭＯＳゲートの高さが相対的にＮＭＯＳゲー
トに比べてさらに大きくなり、したがって、ＮＭＯＳに
比べてＰＭＯＳの側壁スペーサが長くなることによっ
て、ＮＭＯＳに比べて相対的に短チャネル効果がひどい
ＰＭＯＳの漏洩電流やつき抜け現象（ｐｕｎｃｈｔｈｒ
ｏｕｇｈ）を抑制させることができる効果がある。
【００３０】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００３１】まず、本発明が提供する半導体素子構造に
対して説明する。図１２は本発明による半導体素子構造
を概略的に示した断面図である。図１２に示したよう
に、本発明による半導体素子は、半導体基板１００上に
素子分離領域１０２により電気的に隔離されたＰＭＯＳ
トランジスタ２００ａ及びＮＭＯＳトランジスタ２００
ｂを含む。前記ＰＭＯＳトランジスタ２００ａは前記半
導体基板１００上にゲート絶縁膜１０４を挟んで、順次
に配置された積層ゲート電極１１６ａ及びその両側の半
導体基板に形成されたソース／ドレイン１２０を含む。
そして、前記ＮＭＯＳトランジスタ２００ｂも前記半導
体基板１００上にゲート絶縁膜１０４を挟んで、順次に
配置された積層ゲート電極１１６ｂ及びその両側の半導
体基板に形成されたソース／ドレイン１２０を含む。し
かし、ＰＭＯＳ及びＮＭＯＳの積層ゲート電極は互いに
異なる種類の膜質で形成され、また、その高さが互いに
異なる。ＰＭＯＳのゲート電極がＮＭＯＳゲートの電極
よりさらに高い。具体的に、ＰＭＯＳゲート電極１１６
ａは下部シーディング用ポリシリコン膜１０６、シリコ
ンゲルマニウム膜１０８、非晶質導電膜１１０及び上部
ポリシリコン膜１１４の四つの層からなり、前記ＮＭＯ
Ｓゲート電極１１６ｂは下部シーディング用ポリシリコ
ン膜１０６及び上部ポリシリコン膜１１４の二つの層か
らなる。またＰＭＯＳ及びＮＭＯＳゲート電極の上部に
各々高融点金属シリサイド膜１２４ａ、１２４ｂ及びゲ
ート電極の側壁に絶縁膜からなる側壁スペーサ１１８
ａ、１１８ｂをさらに含む。本発明の半導体素子構造の
また他の特徴では、側壁スペーサが各々異なる大きさを
有する。ＰＭＯＳの側壁スペーサ１１８ａがＮＭＯＳの
側壁スペーサ１１８ｂよりさらに大きく、すなわち、側
壁スペーサとその下部のソース／ドレインが重畳する水
平寸法ｔ１がＮＭＯＳのそれｔ２よりさらに大きい（ｔ
１>ｔ２）。したがって、相対的に短チャネル効果が深
刻なＰＭＯＳの漏洩電流やつき抜け現象を抑制させるこ
とができる効果がある。
対して説明する。図１２は本発明による半導体素子構造
を概略的に示した断面図である。図１２に示したよう
に、本発明による半導体素子は、半導体基板１００上に
素子分離領域１０２により電気的に隔離されたＰＭＯＳ
トランジスタ２００ａ及びＮＭＯＳトランジスタ２００
ｂを含む。前記ＰＭＯＳトランジスタ２００ａは前記半
導体基板１００上にゲート絶縁膜１０４を挟んで、順次
に配置された積層ゲート電極１１６ａ及びその両側の半
導体基板に形成されたソース／ドレイン１２０を含む。
そして、前記ＮＭＯＳトランジスタ２００ｂも前記半導
体基板１００上にゲート絶縁膜１０４を挟んで、順次に
配置された積層ゲート電極１１６ｂ及びその両側の半導
体基板に形成されたソース／ドレイン１２０を含む。し
かし、ＰＭＯＳ及びＮＭＯＳの積層ゲート電極は互いに
異なる種類の膜質で形成され、また、その高さが互いに
異なる。ＰＭＯＳのゲート電極がＮＭＯＳゲートの電極
よりさらに高い。具体的に、ＰＭＯＳゲート電極１１６
ａは下部シーディング用ポリシリコン膜１０６、シリコ
ンゲルマニウム膜１０８、非晶質導電膜１１０及び上部
ポリシリコン膜１１４の四つの層からなり、前記ＮＭＯ
Ｓゲート電極１１６ｂは下部シーディング用ポリシリコ
ン膜１０６及び上部ポリシリコン膜１１４の二つの層か
らなる。またＰＭＯＳ及びＮＭＯＳゲート電極の上部に
各々高融点金属シリサイド膜１２４ａ、１２４ｂ及びゲ
ート電極の側壁に絶縁膜からなる側壁スペーサ１１８
ａ、１１８ｂをさらに含む。本発明の半導体素子構造の
また他の特徴では、側壁スペーサが各々異なる大きさを
有する。ＰＭＯＳの側壁スペーサ１１８ａがＮＭＯＳの
側壁スペーサ１１８ｂよりさらに大きく、すなわち、側
壁スペーサとその下部のソース／ドレインが重畳する水
平寸法ｔ１がＮＭＯＳのそれｔ２よりさらに大きい（ｔ
１>ｔ２）。したがって、相対的に短チャネル効果が深
刻なＰＭＯＳの漏洩電流やつき抜け現象を抑制させるこ
とができる効果がある。
【００３２】以下、互いに異なるゲート電極構造を有す
るＣＭＯＳ半導体素子の製造方法を望ましい実施形態を
通じて説明する。図１乃至図１１は本発明の望ましい実
施形態によるシリコンゲルマニウムゲートを利用した半
導体素子の製造方法で選択された一部工程段階による半
導体基板の一部を概略的に示した断面図である。
るＣＭＯＳ半導体素子の製造方法を望ましい実施形態を
通じて説明する。図１乃至図１１は本発明の望ましい実
施形態によるシリコンゲルマニウムゲートを利用した半
導体素子の製造方法で選択された一部工程段階による半
導体基板の一部を概略的に示した断面図である。
【００３３】まず、図１を参照すると、半導体基板１０
０にゲート絶縁膜１０４を形成する。通常、前記半導体
基板１００には前記ゲート絶縁膜１０４の形成の前に、
不純物ドーピングによるウェル形成とＳＴＩ（ｓｈａｌ
ｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法など
による素子分離工程を進行して、素子分離膜１０２を形
成し、チャネルイオン注入を進行する。前記素子分離膜
１０２は半導体基板１００にＮＭＯＳトランジスタが形
成されるＮＭＯＳ領域及びＰＭＯＳトランジスタが形成
されるＰＭＯＳ領域を限定する。素子分離工程及びチャ
ネルイオン注入工程は広く知られているので、詳細な説
明は省略する。前記ゲート絶縁膜の厚さは、４０乃至７
０Å程度で形成し、ＮＭＯＳトランジスタ領域とＰＭＯ
Ｓトランジスタ領域で異なり形成することができる。最
近のデュアルＣＭＯＳ型半導体装置の場合に、高性能素
子の形成及び高集積化のために、ＰＭＯＳトランジスタ
のゲート絶縁膜１０４を２０乃至４０Å程度の厚さで形
成する場合も多い。前記ゲート絶縁膜１０４では、基板
を酸化雰囲気で高温に酸化させて形成するシリコン酸化
膜の以外に、シリコン窒化酸化膜を使用することもでき
る。
０にゲート絶縁膜１０４を形成する。通常、前記半導体
基板１００には前記ゲート絶縁膜１０４の形成の前に、
不純物ドーピングによるウェル形成とＳＴＩ（ｓｈａｌ
ｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方法など
による素子分離工程を進行して、素子分離膜１０２を形
成し、チャネルイオン注入を進行する。前記素子分離膜
１０２は半導体基板１００にＮＭＯＳトランジスタが形
成されるＮＭＯＳ領域及びＰＭＯＳトランジスタが形成
されるＰＭＯＳ領域を限定する。素子分離工程及びチャ
ネルイオン注入工程は広く知られているので、詳細な説
明は省略する。前記ゲート絶縁膜の厚さは、４０乃至７
０Å程度で形成し、ＮＭＯＳトランジスタ領域とＰＭＯ
Ｓトランジスタ領域で異なり形成することができる。最
近のデュアルＣＭＯＳ型半導体装置の場合に、高性能素
子の形成及び高集積化のために、ＰＭＯＳトランジスタ
のゲート絶縁膜１０４を２０乃至４０Å程度の厚さで形
成する場合も多い。前記ゲート絶縁膜１０４では、基板
を酸化雰囲気で高温に酸化させて形成するシリコン酸化
膜の以外に、シリコン窒化酸化膜を使用することもでき
る。
【００３４】次に、図２を参照すると、前記ゲート絶縁
膜１０４が形成された半導体基板１００の全面にシード
用シリコン膜１０６、シリコンゲルマニウム膜ＳｉＧ
ｅ、１０８及び導電性非晶質膜１１０を順次に形成す
る。具体的に説明すると、まず、前記シード用シリコン
膜１０６を０乃至５００Åの厚さで形成する。この時
に、０を含むことはシード用シリコン膜１０６が形成さ
れない場合を含むことができるという意味である。しか
し、後続工程で形成されるシリコンゲルマニウム層の効
率的な形成のためには、シリコンゲルマニウム層の形成
の前に、前記ゲート絶縁膜１０４上に前記シード用シリ
コン膜１０６を形成することが望ましい。したがって、
前記シード用シリコン膜１０６は後続の熱処理工程で、
ゲルマニウムがよく拡散されることができるようにす
る。これは、ゲートの下部でのポリディプリーションを
防止するためである。前記シード用シリコン膜１０６の
形成の厚さは、その機能に必要な最小の厚さで形成する
ことが望ましい。例えば、５０Å程度で積層することが
望ましい。前記シード用シリコン膜１０６は多結晶であ
るポリシリコンで形成することが望ましい。
膜１０４が形成された半導体基板１００の全面にシード
用シリコン膜１０６、シリコンゲルマニウム膜ＳｉＧ
ｅ、１０８及び導電性非晶質膜１１０を順次に形成す
る。具体的に説明すると、まず、前記シード用シリコン
膜１０６を０乃至５００Åの厚さで形成する。この時
に、０を含むことはシード用シリコン膜１０６が形成さ
れない場合を含むことができるという意味である。しか
し、後続工程で形成されるシリコンゲルマニウム層の効
率的な形成のためには、シリコンゲルマニウム層の形成
の前に、前記ゲート絶縁膜１０４上に前記シード用シリ
コン膜１０６を形成することが望ましい。したがって、
前記シード用シリコン膜１０６は後続の熱処理工程で、
ゲルマニウムがよく拡散されることができるようにす
る。これは、ゲートの下部でのポリディプリーションを
防止するためである。前記シード用シリコン膜１０６の
形成の厚さは、その機能に必要な最小の厚さで形成する
ことが望ましい。例えば、５０Å程度で積層することが
望ましい。前記シード用シリコン膜１０６は多結晶であ
るポリシリコンで形成することが望ましい。
【００３５】前記シード用シリコン膜１０６は例えば、
工程チャンバ気圧を数Ｔｏｒｒ乃至常圧に、温度を５５
０℃乃至６００℃に維持しつつ、モノシランガスＳｉＨ
４のようなソースガスを流してポリシリコンを形成する
化学気相蒸着ＣＶＤ法を使用することができる。
工程チャンバ気圧を数Ｔｏｒｒ乃至常圧に、温度を５５
０℃乃至６００℃に維持しつつ、モノシランガスＳｉＨ
４のようなソースガスを流してポリシリコンを形成する
化学気相蒸着ＣＶＤ法を使用することができる。
【００３６】前記シリコンゲルマニウム膜１０８はポリ
シリコン形成と類似な条件で行われる。例えば、適切な
工程温度でソースガスとしてモノシランガスＳｉＨ４及
びゲルマンＧｅＨ４ガスを流しつつ、化学的気相蒸着Ｃ
ＶＤを実施して形成する。この時に、ソースガスの流量
比、すなわち、モノシランガス及びゲルマンＧｅＨ４の
流量比を適切に調節してゲルマニウム含量を調節するこ
とができる。前記シリコンゲルマニウム膜は工程温度に
従って結晶質または非晶質になることができる。
シリコン形成と類似な条件で行われる。例えば、適切な
工程温度でソースガスとしてモノシランガスＳｉＨ４及
びゲルマンＧｅＨ４ガスを流しつつ、化学的気相蒸着Ｃ
ＶＤを実施して形成する。この時に、ソースガスの流量
比、すなわち、モノシランガス及びゲルマンＧｅＨ４の
流量比を適切に調節してゲルマニウム含量を調節するこ
とができる。前記シリコンゲルマニウム膜は工程温度に
従って結晶質または非晶質になることができる。
【００３７】前記導電性非晶質膜１１０は本発明の一特
徴をなす膜質として、ゲルマニウムのゲートの上部方へ
の拡散を防止することができる導電性膜質であれば、ど
のようなものでも使用可能であり、望ましくは、非晶質
シリコンで形成する。また、前記導電性非晶質膜１１０
はＮＭＯＳ領域でのシリコンゲルマニウム膜を除去する
時に、ハードマスクとしての機能もする。前記導電性非
晶質膜１１０の形成の厚さはその機能に必要な最小の厚
さの以上に形成し、例えば、１０Å以上５００Å以下に
形成する。非晶質シリコンで形成する場合に、上述のＣ
ＶＤを利用したポリシリコン形成方法を利用し、工程温
度を調節すると、非晶質膜を形成することができる。ま
た、物理的気相蒸着ＰＶＤ法などその他の適切な蒸着方
法を使用して形成することができる。
徴をなす膜質として、ゲルマニウムのゲートの上部方へ
の拡散を防止することができる導電性膜質であれば、ど
のようなものでも使用可能であり、望ましくは、非晶質
シリコンで形成する。また、前記導電性非晶質膜１１０
はＮＭＯＳ領域でのシリコンゲルマニウム膜を除去する
時に、ハードマスクとしての機能もする。前記導電性非
晶質膜１１０の形成の厚さはその機能に必要な最小の厚
さの以上に形成し、例えば、１０Å以上５００Å以下に
形成する。非晶質シリコンで形成する場合に、上述のＣ
ＶＤを利用したポリシリコン形成方法を利用し、工程温
度を調節すると、非晶質膜を形成することができる。ま
た、物理的気相蒸着ＰＶＤ法などその他の適切な蒸着方
法を使用して形成することができる。
【００３８】次に、ＮＭＯＳ領域の非晶質膜１１０及び
シリコンゲルマニウム膜１０８を除去する（図６参
照）。このために、本発明では、非晶質膜１１０及びシ
リコンゲルマニウム膜１０８を二段階エッチング工程を
適用して除去し、第１エッチングで非晶質膜の全部及び
シリコンゲルマニウム膜の一部をエッチングし、第２エ
ッチングで残存するシリコンゲルマニウム膜をエッチン
グする。第１エッチングで乾式エッチングを使用し、第
２エッチングで湿式エッチングを使用する。
シリコンゲルマニウム膜１０８を除去する（図６参
照）。このために、本発明では、非晶質膜１１０及びシ
リコンゲルマニウム膜１０８を二段階エッチング工程を
適用して除去し、第１エッチングで非晶質膜の全部及び
シリコンゲルマニウム膜の一部をエッチングし、第２エ
ッチングで残存するシリコンゲルマニウム膜をエッチン
グする。第１エッチングで乾式エッチングを使用し、第
２エッチングで湿式エッチングを使用する。
【００３９】さらに具体的に説明すると、まず、図３に
示したように、前記導電性非晶質膜１１０が形成された
半導体基板１００上にマスク膜パターン１１２を形成す
る。前記マスク膜パターン１１２はＮＭＯＳ領域を露出
させ、ＰＭＯＳ領域は覆うように形成する。これによっ
て、ＮＭＯＳ領域の非晶質膜１１０が露出される。前記
マスク膜パターン１１２は、例えば、感光性膜であるフ
ォトレジスト膜をコーティングした後に、露光及び現象
工程を進行して形成する。
示したように、前記導電性非晶質膜１１０が形成された
半導体基板１００上にマスク膜パターン１１２を形成す
る。前記マスク膜パターン１１２はＮＭＯＳ領域を露出
させ、ＰＭＯＳ領域は覆うように形成する。これによっ
て、ＮＭＯＳ領域の非晶質膜１１０が露出される。前記
マスク膜パターン１１２は、例えば、感光性膜であるフ
ォトレジスト膜をコーティングした後に、露光及び現象
工程を進行して形成する。
【００４０】次に、図４を参照すると、第１エッチング
で乾式エッチングを進行して前記マスク膜パターン１１
２により露出されたＮＭＯＳ領域の非晶質膜の全部及び
シリコンゲルマニウム膜の一部をエッチングする。第１
エッチングである乾式エッチングは炭素原子とフッ素原
子を含有するガスを使用して進行する。例えば、ＣＦ ４
ガスを使用し、キャリアガスとしてアルゴンガスを使用
する。乾式エッチングを進行した後に、ＮＭＯＳ領域に
ゲートドーピングのための不純物イオン注入１１３工程
を進行する。不純物イオンとして、ｎ−型のリンまたは
ヒ素を使用してＮＭＯＳ領域のシード用シリコン膜１０
６に注入する。例えば、１乃至１００ｋｅＶのエネルギ
ーでイオンを注入する。
で乾式エッチングを進行して前記マスク膜パターン１１
２により露出されたＮＭＯＳ領域の非晶質膜の全部及び
シリコンゲルマニウム膜の一部をエッチングする。第１
エッチングである乾式エッチングは炭素原子とフッ素原
子を含有するガスを使用して進行する。例えば、ＣＦ ４
ガスを使用し、キャリアガスとしてアルゴンガスを使用
する。乾式エッチングを進行した後に、ＮＭＯＳ領域に
ゲートドーピングのための不純物イオン注入１１３工程
を進行する。不純物イオンとして、ｎ−型のリンまたは
ヒ素を使用してＮＭＯＳ領域のシード用シリコン膜１０
６に注入する。例えば、１乃至１００ｋｅＶのエネルギ
ーでイオンを注入する。
【００４１】次に、図５に示したように、乾式エッチン
グを進行した後に、前記マスク膜パターン１１２を除去
する。これによって、ＰＭＯＳ領域では、導電性非晶質
膜１１０が露出される。一方、ＮＭＯＳ領域では、前記
乾式エッチング進行の結果、残存するシリコンゲルマニ
ウム膜１０８ａが露出されている。
グを進行した後に、前記マスク膜パターン１１２を除去
する。これによって、ＰＭＯＳ領域では、導電性非晶質
膜１１０が露出される。一方、ＮＭＯＳ領域では、前記
乾式エッチング進行の結果、残存するシリコンゲルマニ
ウム膜１０８ａが露出されている。
【００４２】前記マスク膜パターン１１２を除去した後
に、第２エッチングで湿式エッチングを進行して残存す
るシリコンゲルマニウム膜１０８ａをＮＭＯＳ領域で除
去する。この時に、ＰＭＯＳ領域でのシリコンゲルマニ
ウム膜上に残存する導電性非晶質膜１１０がハードマス
クとして役割を果たすので、湿式エッチングからシリコ
ンゲルマニウム膜が保護される。第２エッチングである
湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合した
エッチング溶液を使用する。さらに具体的に、１．２体
積パーセントのＨＮＯ３及び４．８体積パーセントのＨ
２Ｏ２を混合したエッチング溶液を使用する。
に、第２エッチングで湿式エッチングを進行して残存す
るシリコンゲルマニウム膜１０８ａをＮＭＯＳ領域で除
去する。この時に、ＰＭＯＳ領域でのシリコンゲルマニ
ウム膜上に残存する導電性非晶質膜１１０がハードマス
クとして役割を果たすので、湿式エッチングからシリコ
ンゲルマニウム膜が保護される。第２エッチングである
湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合した
エッチング溶液を使用する。さらに具体的に、１．２体
積パーセントのＨＮＯ３及び４．８体積パーセントのＨ
２Ｏ２を混合したエッチング溶液を使用する。
【００４３】次の図７を参照すると、ＮＭＯＳ領域のシ
ード用シリコン膜１０６及びＰＭＯＳ領域の導電性非晶
質膜１１０が露出された半導体基板の全面に最終的なゲ
ート積層構造の一部を構成する追加シリコン膜１１４を
形成する。前記追加シリコン膜１１４は先のシード用シ
リコン膜１０６のような条件でポリシリコン層で形成す
ることが望ましい。前記追加シリコン膜１１４の厚さは
既に形成された膜質の厚さ及び最終的なゲート積層構造
の厚さを考慮して決められ、例えば、１００乃至２００
０Åの厚さで形成する。
ード用シリコン膜１０６及びＰＭＯＳ領域の導電性非晶
質膜１１０が露出された半導体基板の全面に最終的なゲ
ート積層構造の一部を構成する追加シリコン膜１１４を
形成する。前記追加シリコン膜１１４は先のシード用シ
リコン膜１０６のような条件でポリシリコン層で形成す
ることが望ましい。前記追加シリコン膜１１４の厚さは
既に形成された膜質の厚さ及び最終的なゲート積層構造
の厚さを考慮して決められ、例えば、１００乃至２００
０Åの厚さで形成する。
【００４４】次に、写真エッチング工程を進行して積層
された膜質を各々パターニングしてＰＭＯＳ領域及びＮ
ＭＯＳ領域に各々ゲート電極１１６ａ、１１６ｂを形成
する（図８参照）。結果的に、ＰＭＯＳ領域では、シー
ド用シリコン膜１０６、シリコンゲルマニウム膜１０
８、導電性非晶質膜１１０及び追加シリコン膜１１４が
ゲート電極１１６ａを構成し、ＮＭＯＳ領域では、シリ
コンゲルマニウム及び導電性非晶質膜が排除されたシー
ド用シリコン膜１０６及び追加シリコン膜１１４がゲー
ト電極１１６ｂを構成する。
された膜質を各々パターニングしてＰＭＯＳ領域及びＮ
ＭＯＳ領域に各々ゲート電極１１６ａ、１１６ｂを形成
する（図８参照）。結果的に、ＰＭＯＳ領域では、シー
ド用シリコン膜１０６、シリコンゲルマニウム膜１０
８、導電性非晶質膜１１０及び追加シリコン膜１１４が
ゲート電極１１６ａを構成し、ＮＭＯＳ領域では、シリ
コンゲルマニウム及び導電性非晶質膜が排除されたシー
ド用シリコン膜１０６及び追加シリコン膜１１４がゲー
ト電極１１６ｂを構成する。
【００４５】ＰＭＯＳ領域でゲート電極の最下部を構成
するシード用シリコン膜１０６のポリディプリーション
を防止するために、その上部に積層されたシリコンゲル
マニウム膜１０８のゲルマニウムが前記シード用シリコ
ン膜１０６に拡散するように、ゲルマニウム拡散熱処理
工程を進行する。これによって、ゲート電極の最下部に
ゲルマニウムが十分に分布し、ＰＭＯＳゲートドーピン
グ時に注入されるボロン不純物がゲートポリディプリー
ションを十分に防止できるように、ゲート電極の下部に
溶解される。この時に、ゲート電極の最上部を形成し、
シリサイド膜の形成のために、高融点転移金属と反応す
る追加シリコン膜１１４にはゲルマニウムが拡散されな
い。本発明では、前記追加シリコン膜１１４とシリコン
ゲルマニウム膜１０８との間にゲルマニウムの拡散を防
止する役割を果たす導電性非晶質膜１１０が介在される
ためである。
するシード用シリコン膜１０６のポリディプリーション
を防止するために、その上部に積層されたシリコンゲル
マニウム膜１０８のゲルマニウムが前記シード用シリコ
ン膜１０６に拡散するように、ゲルマニウム拡散熱処理
工程を進行する。これによって、ゲート電極の最下部に
ゲルマニウムが十分に分布し、ＰＭＯＳゲートドーピン
グ時に注入されるボロン不純物がゲートポリディプリー
ションを十分に防止できるように、ゲート電極の下部に
溶解される。この時に、ゲート電極の最上部を形成し、
シリサイド膜の形成のために、高融点転移金属と反応す
る追加シリコン膜１１４にはゲルマニウムが拡散されな
い。本発明では、前記追加シリコン膜１１４とシリコン
ゲルマニウム膜１０８との間にゲルマニウムの拡散を防
止する役割を果たす導電性非晶質膜１１０が介在される
ためである。
【００４６】ゲルマニウム拡散熱処理工程は、約１００
℃乃至１２００℃で、約０乃至１０秒間進行する。ここ
で、０秒を含むことは、ゲルマニウム拡散熱処理工程を
進行しない場合を含むことができるという意味である。
すなわち、後続の熱処理工程、例えば、シリサイド熱処
理工程、ソース／ドレイン熱処理工程でもゲルマニウム
の拡散が起こることができるためである。
℃乃至１２００℃で、約０乃至１０秒間進行する。ここ
で、０秒を含むことは、ゲルマニウム拡散熱処理工程を
進行しない場合を含むことができるという意味である。
すなわち、後続の熱処理工程、例えば、シリサイド熱処
理工程、ソース／ドレイン熱処理工程でもゲルマニウム
の拡散が起こることができるためである。
【００４７】次に、図９を参照すると、側壁スペーサ工
程、ソース／ドレイン工程を進行してＰＭＯＳ及びＮＭ
ＯＳのゲート電極の側壁に各々側壁スペーサ１１８ａ、
１１８ｂを形成し、ゲート電極の両側の半導体基板内に
（ウェル内に）ソース／ドレイン１２０を形成する。側
壁スペーサ工程及びソース／ドレイン工程は通常、広く
知られているので、詳細な説明は省略する。簡単に説明
すると、絶縁膜をコンフォマルに蒸着した後に、異方性
エッチングを進行してゲート電極の側壁のみに絶縁膜を
残して側壁スペーサを形成する。この時に、ゲート電極
の高さが互いに異なるので、形成される側壁スペーサが
互いに異なる寸法を有する。すなわち、さらに高い高さ
を有するＰＭＯＳゲート電極の側壁スペーサがＮＭＯＳ
ゲート電極の側壁スペーサよりもさらに大きく形成され
る。側壁スペーサを形成した後に、高濃度のｎ型及びｐ
型を注入し、活性化熱処理を進行してソース／ドレイン
を形成する。ＬＤＤソース／ドレイン構造を形成する場
合に、側壁スペーサの形成の前に、低濃度の不純物を注
入する。ＰＭＯＳトランジスタにおいて、ゲートドーピ
ングはソース／ドレインを形成する時に、同時に形成す
ることが望ましい。
程、ソース／ドレイン工程を進行してＰＭＯＳ及びＮＭ
ＯＳのゲート電極の側壁に各々側壁スペーサ１１８ａ、
１１８ｂを形成し、ゲート電極の両側の半導体基板内に
（ウェル内に）ソース／ドレイン１２０を形成する。側
壁スペーサ工程及びソース／ドレイン工程は通常、広く
知られているので、詳細な説明は省略する。簡単に説明
すると、絶縁膜をコンフォマルに蒸着した後に、異方性
エッチングを進行してゲート電極の側壁のみに絶縁膜を
残して側壁スペーサを形成する。この時に、ゲート電極
の高さが互いに異なるので、形成される側壁スペーサが
互いに異なる寸法を有する。すなわち、さらに高い高さ
を有するＰＭＯＳゲート電極の側壁スペーサがＮＭＯＳ
ゲート電極の側壁スペーサよりもさらに大きく形成され
る。側壁スペーサを形成した後に、高濃度のｎ型及びｐ
型を注入し、活性化熱処理を進行してソース／ドレイン
を形成する。ＬＤＤソース／ドレイン構造を形成する場
合に、側壁スペーサの形成の前に、低濃度の不純物を注
入する。ＰＭＯＳトランジスタにおいて、ゲートドーピ
ングはソース／ドレインを形成する時に、同時に形成す
ることが望ましい。
【００４８】次に、金属配線とゲート電極との間の低抵
抗コンタクトの形成のためのシリサイド工程を進行す
る。図１０を参照して説明すると、側壁スペーサ１１８
ａ、１１８ｂ及びソース／ドレイン１２０を形成した後
に、半導体基板の全面に高融点転移金属膜１２２を形成
する。高融点転移金属として、例えば、コバルト、ニッ
ケルなどを使用する。
抗コンタクトの形成のためのシリサイド工程を進行す
る。図１０を参照して説明すると、側壁スペーサ１１８
ａ、１１８ｂ及びソース／ドレイン１２０を形成した後
に、半導体基板の全面に高融点転移金属膜１２２を形成
する。高融点転移金属として、例えば、コバルト、ニッ
ケルなどを使用する。
【００４９】図１１を参照すると、シリサイド熱処理工
程を進行してゲート電極の上部及びソース／ドレインの
上部にシリサイド膜１２４ａ、１２４ｂを形成する。前
述のように、本発明によると、導電性非晶質膜１１０に
よりソース／ドレイン活性化熱処理の間、またはゲルマ
ニウム拡散熱処理の間、ゲルマニウムがゲートの上部の
追加シリコン膜１１４に拡散できない。結果的に、ゲル
マニウムによるシリサイド膜の特性の低下を防止するこ
とができる。シリサイド膜を形成した以後には、通常の
配線工程を進行する。
程を進行してゲート電極の上部及びソース／ドレインの
上部にシリサイド膜１２４ａ、１２４ｂを形成する。前
述のように、本発明によると、導電性非晶質膜１１０に
よりソース／ドレイン活性化熱処理の間、またはゲルマ
ニウム拡散熱処理の間、ゲルマニウムがゲートの上部の
追加シリコン膜１１４に拡散できない。結果的に、ゲル
マニウムによるシリサイド膜の特性の低下を防止するこ
とができる。シリサイド膜を形成した以後には、通常の
配線工程を進行する。
【００５０】以上の説明による本発明の実施形態は、但
し、例として与えられたものであり、本発明の要旨を逸
脱しない範囲内で多様な形態で変形して実施することが
できる。
し、例として与えられたものであり、本発明の要旨を逸
脱しない範囲内で多様な形態で変形して実施することが
できる。
【００５１】例えば、前記実施形態で、ゲルマニウム拡
散熱処理工程をゲート電極パターニングを進行した後に
実施したが、ゲルマニウムシリコン膜を形成した以後
に、そして、望ましくは、ソース／ドレイン形成の以前
に、いつでも実施することができる。また、前述のよう
に、ゲルマニウム拡散熱処理工程を実行しないこともで
きる。
散熱処理工程をゲート電極パターニングを進行した後に
実施したが、ゲルマニウムシリコン膜を形成した以後
に、そして、望ましくは、ソース／ドレイン形成の以前
に、いつでも実施することができる。また、前述のよう
に、ゲルマニウム拡散熱処理工程を実行しないこともで
きる。
【００５２】また、ＮＭＯＳ領域のゲートドーピング工
程は、図３に示したように、マスク膜パターン１１２を
導電性非晶質膜１１０上に形成した以後、ゲートパター
ニングを進行した以後にも進行することもできる。
程は、図３に示したように、マスク膜パターン１１２を
導電性非晶質膜１１０上に形成した以後、ゲートパター
ニングを進行した以後にも進行することもできる。
【００５３】
【発明の効果】前述のように、本発明によると、ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタのゲート電極
構造を異なり形成することによって、ＰＭＯＳ領域での
ゲートポリディプリーション及びボロン浸透現象を防止
することができる。また、通常のＣＭＯＳ工程のＮＭＯ
Ｓゲートのドーピングに使用するマスクを使用するの
で、工程を複雑にしなくても、ＮＭＯＳ領域のシリコン
ゲルマニウム膜を除去することができる。
Ｓトランジスタ及びＮＭＯＳトランジスタのゲート電極
構造を異なり形成することによって、ＰＭＯＳ領域での
ゲートポリディプリーション及びボロン浸透現象を防止
することができる。また、通常のＣＭＯＳ工程のＮＭＯ
Ｓゲートのドーピングに使用するマスクを使用するの
で、工程を複雑にしなくても、ＮＭＯＳ領域のシリコン
ゲルマニウム膜を除去することができる。
【００５４】本発明によると、シリコンゲルマニウム上
に導電性非晶質膜を形成し、パターニング工程を進行す
ることによって、ＮＭＯＳ領域のシリコンゲルマニウム
を容易に除去することができ、また、ゲルマニウムのゲ
ートの上部への拡散を防止し、シリサイド膜の劣化を防
止することができる。
に導電性非晶質膜を形成し、パターニング工程を進行す
ることによって、ＮＭＯＳ領域のシリコンゲルマニウム
を容易に除去することができ、また、ゲルマニウムのゲ
ートの上部への拡散を防止し、シリサイド膜の劣化を防
止することができる。
【図１】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図２】本発明による半導体素子を形成する方法におい
て、工程段階による選択された一部工程段階での半導体
基板の一部を概略的に示す断面図である。
て、工程段階による選択された一部工程段階での半導体
基板の一部を概略的に示す断面図である。
【図３】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図４】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図５】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図６】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図７】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図８】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図９】 本発明による半導体素子を形成する方法にお
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
いて、工程段階による選択された一部工程段階での半導
体基板の一部を概略的に示す断面図である。
【図１０】 本発明による半導体素子を形成する方法に
おいて、工程段階による選択された一部工程段階での半
導体基板の一部を概略的に示す断面図である。
おいて、工程段階による選択された一部工程段階での半
導体基板の一部を概略的に示す断面図である。
【図１１】 本発明による半導体素子を形成する方法に
おいて、工程段階による選択された一部工程段階での半
導体基板の一部を概略的に示す断面図である。
おいて、工程段階による選択された一部工程段階での半
導体基板の一部を概略的に示す断面図である。
【図１２】 本発明による半導体素子を概略的に示す断
面図である。
面図である。
１００ 半導体基板
１０２ 素子分離膜
１０４ ゲート絶縁膜
１０６ シード用シリコン膜
１０８ シリコンゲルマニウム膜
１１０ 導電性非晶質膜
１１４ 追加シリコン膜
１１６ａ，１１６ｂ ゲート電極
１１８ａ，１１８ｂ 側壁スペーサ
１２０ ソース／ドレイン
１２４ａ，１２４ｂ シリサイド膜
２００ａ ＰＭＯＳトランジスタ
２００ｂ ＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/302 １０５Ａ
27/092 21/306 Ｔ
29/423
29/49
(72)発明者 呉 昌奉
大韓民国京畿道龍仁市器興邑古梅里（番地
なし） セウォンアパートメント102棟104
号
(72)発明者 姜 ▲ヒ▼晟
大韓民国京畿道城南市盆唐区亭子洞110ハ
ンソル・タウン チュングアパートメント
112棟906号
Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB36
BB37 BB40 CC05 DD02 DD55
DD64 DD65 DD78 DD81 DD83
DD84 FF13 FF14 GG10 HH05
5F004 DA01 DA23 DB00 DB01
5F043 AA18 BB10
5F048 AA07 AC03 BA01 BA14 BB01
BB04 BB05 BB08 BB10 BB11
BB13 BC06 BD04 BF06 BG13
DA25
Claims (25)
- 【請求項１】 ＮＭＯＳ領域及びＰＭＯＳ領域を限定す
る素子分離領域が形成された結果の半導体基板の全面に
ゲート酸化膜を形成する段階と、 前記ゲート酸化膜上にシリコンゲルマニウム膜及び非晶
質導電膜を順次に形成する段階と、 前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマ
ニウム膜を除去する段階と、 前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマ
ニウム膜を除去した結果の半導体基板の全面にポリシリ
コン膜を形成する段階と、 前記ゲート絶縁膜が露出されるまで前記積層された導電
膜質をパターニングして前記ＮＭＯＳ領域及び前記ＰＭ
ＯＳ領域に各々ゲート電極を形成する段階とを含むこと
を特徴とする半導体素子の形成方法。 - 【請求項２】 前記ＮＭＯＳ領域上の非晶質導電膜及び
シリコンゲルマニウム膜を除去する段階は、 前記非晶質導電膜上において、前記ＰＭＯＳ領域は覆
い、前記ＮＭＯＳ領域は覆わないようにマスク膜パター
ンを形成する段階と、 前記マスク膜パターンを使用して乾式エッチングを実行
する段階と、 前記マスク膜パターンを除去した後に、湿式エッチング
を実行する段階とを含むことを特徴とする請求項１に記
載の半導体素子の形成方法。 - 【請求項３】 前記乾式エッチングは前記非晶質導電膜
の全部及びその下部のシリコンゲルマニウム膜の一部を
除去することを特徴とする請求項２に記載の半導体素子
の形成方法。 - 【請求項４】 前記湿式エッチングは前記乾式エッチン
グにより露出された前記非晶質導電膜の残存部分を選択
的に除去することを特徴とする請求項３に記載の半導体
素子の形成方法。 - 【請求項５】 前記乾式エッチングは炭素原子とフッ素
原子を含むガスを使用し、前記湿式エッチングはＨＮＯ
３及びＨ２Ｏ２溶液が混合したエッチング溶液を使用す
ることを特徴とする請求項２に記載の半導体素子の形成
方法。 - 【請求項６】 前記非晶質導電膜は非晶質シリコン膜で
形成されることを特徴とする請求項１に記載の半導体素
子の形成方法。 - 【請求項７】 前記ゲート酸化膜の形成の後に、前記シ
リコンゲルマニウム膜の形成の前に、前記シリコンゲル
マニウム膜の形成のためのシード用シリコン膜をさらに
形成することを特徴とする請求項１に記載の半導体素子
の形成方法。 - 【請求項８】 前記ＮＭＯＳ領域上の非晶質導電膜及び
シリコンゲルマニウム膜を除去する段階と、 前記非晶質導電膜上において、前記ＰＭＯＳ領域は覆
い、前記ＮＭＯＳ領域は覆わないようにマスク膜パター
ンを形成する段階と、 前記マスク膜パターンを使用して乾式エッチングを実行
する段階と、 前記マスク膜パターンを除去する段階と、 湿式エッチングを実行する段階を含んでなされることを
特徴とし、 前記乾式エッチングは前記非晶質導電膜及びその下部の
シリコンゲルマニウム膜の一部をエッチングし、前記湿
式エッチングは前記シード用シリコン膜が露出されるま
で残存するシリコンゲルマニウム膜を選択的にエッチン
グすることを特徴とする請求項７に記載の半導体素子の
形成方法。 - 【請求項９】 前記シード用シリコン膜はポリシリコン
で形成されることを特徴とする請求項７に記載の半導体
素子の形成方法。 - 【請求項１０】 前記マスク膜パターンの形成の後に、
または前記乾式エッチングの後、マスク膜パターンの除
去の前に、前記ＮＭＯＳ領域上の前記シード用シリコン
膜に不純物注入するイオン注入工程をさらに進行するこ
とを特徴とする請求項９に記載の半導体素子の形成方
法。 - 【請求項１１】 前記乾式エッチングは炭素原子とフッ
素原子を含有するガスを使用し、前記湿式エッチングは
ＨＮＯ３及びＨ２Ｏ２溶液が混合したエッチング溶液を
使用することを特徴とする請求項８に記載の半導体装置
のゲート形成方法。 - 【請求項１２】 前記シリコンゲルマニウム膜を形成し
た以後の段階のうちいずれか一つの段階の以後に、前記
半導体基板に対して熱処理工程を進行する段階をさらに
含むことを特徴とする請求項７に記載の半導体素子の形
成方法。 - 【請求項１３】 ＮＭＯＳ領域及びＰＭＯＳ領域を限定
する素子分離領域が形成された半導体基板の全面にゲー
ト酸化膜を形成する段階と、 前記ゲート酸化膜上にシード用下部ポリシリコン電極膜
を形成する段階と、 前記シード用下部ポリシリコン電極膜上にシリコンゲル
マニウム電極膜を形成する段階と、 前記シリコンゲルマニウム電極膜上に非晶質電極膜を形
成する段階と、 前記ＮＭＯＳ領域を露出させるように前記非晶質電極膜
上にマスク膜パターンを形成する段階と、 前記マスク膜パターンにより露出された前記ＮＭＯＳ領
域上の前記非晶質電極膜の全部及びその下部の前記シリ
コンゲルマニウム電極膜の一部を乾式エッチングする段
階と、 前記マスク膜パターンを除去する段階と、 前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電
極膜が露出されるまで前記乾式エッチングにより露出さ
れた前記シリコンゲルマニウム電極膜の残存部分を選択
的に湿式エッチングする段階と、 前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電
極膜及び前記ＰＭＯＳ領域上の前記シリコンゲルマニウ
ム電極膜上に上部ポリシリコン電極膜を形成する段階
と、 前記積層された電極膜をパターニングして前記ＮＭＯＳ
領域及び前記ＰＭＯＳ領域上に各々ゲート電極を形成す
る段階とを含むことを特徴とする半導体素子の形成方
法。 - 【請求項１４】 前記シリコンゲルマニウム電極膜の形
成の以後の段階のうちいずれか一段階の以後に、前記シ
リコンゲルマニウム電極膜のゲルマニウムが前記シード
用下部ポリシリコン電極膜に拡散されるようにする熱処
理工程段階をさらに含むことを特徴とする請求項１３に
記載の半導体素子の形成方法。 - 【請求項１５】 前記シリコンゲルマニウム電極膜上に
形成された前記非晶質電極膜は前記熱処理工程段階で、
前記ゲルマニウムが前記上部ポリシリコン電極膜に拡散
されることを防止する役割を果たすことを特徴とする請
求項１４に記載の半導体素子の製造方法。 - 【請求項１６】 前記非晶質電極膜は非晶質シリコン膜
で形成されることを特徴とする請求項１５に記載の半導
体素子の形成方法。 - 【請求項１７】 前記乾式エッチング工程は炭素原子と
フッ素原子を含有するガスを使用することを特徴とする
請求項１３に記載の半導体素子の形成方法。 - 【請求項１８】 前記湿式エッチング工程は１．２体積
パーセントのＨＮＯ ３及び４．８体積パーセントのＨ２
Ｏ２を混合したエッチング溶液を使用することを特徴と
する請求項１３に記載の半導体素子の形成方法。 - 【請求項１９】 前記ＮＭＯＳ領域及び前記ＰＭＯＳ領
域に各々ゲート電極を形成した後に、 前記各々のゲート電極の両側壁に絶縁膜側壁スペーサを
形成する段階と、 前記側壁スペーサ及びゲート電極をイオン注入マスクと
して使用して前記各々のゲート電極の両側の半導体基板
内にソース／ドレインを各々形成する段階と、 前記ソース／ドレインが形成された結果の半導体基板の
全面にシリサイド用高融点転移金属膜を形成する段階と
をさらに含むことを特徴とする請求項１３に記載の半導
体素子の形成方法。 - 【請求項２０】 前記シリコンゲルマニウム電極膜の形
成後のいずれか一段階の後に、前記シリコンゲルマニウ
ム電極膜のゲルマニウムが前記シード用下部ポリシリコ
ン電極膜に拡散されるように熱処理工程段階をさらに含
むことを特徴とする請求項１９に記載の半導体素子の形
成方法。 - 【請求項２１】 前記高融点転移金属膜を形成した後
に、熱処理工程をさらに進行することを特徴とする請求
項２０に記載の半導体素子の形成方法。 - 【請求項２２】 ＮＭＯＳ領域及びＰＭＯＳ領域が画定
された半導体基板上に各々ゲート絶縁膜を挟んで形成さ
れたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを
具備する半導体素子において、 前記ＮＭＯＳトランジスタのゲート電極は前記ゲート絶
縁膜上に順次に積層された下部ポリシリコン膜及び上部
ポリシリコン膜からなり、 前記ＰＭＯＳトランジスタのゲート電極は前記ゲート絶
縁膜上に順次に積層された下部ポリシリコン膜、シリコ
ンゲルマニウム膜、拡散防止非晶質シリコン膜及び上部
ポリシリコン膜からなり、 前記各トランジスタはそのゲート電極の両側の半導体基
板にソース／ドレインを含むことを特徴とする半導体素
子。 - 【請求項２３】 前記拡散防止非晶質シリコン膜は約１
０Å乃至５００Åの厚さの範囲を有することを特徴とす
る請求項２２に記載の半導体素子。 - 【請求項２４】 前記ＰＭＯＳトランジスタ及び前記Ｎ
ＭＯＳトランジスタの上部のポリシリコン膜上に高融点
シリサイド膜をさらに含むことを特徴とする請求項２２
に記載の半導体素子。 - 【請求項２５】 前記各トランジスタのゲート電極の側
壁に絶縁膜側壁スペーサをさらに含み、前記各スペーサ
がその下部のソース／ドレインと重畳される寸法が前記
ＰＭＯＳの側壁スペーサが前記ＮＭＯＳの側壁スペーサ
よりさらに大きいことを特徴とする請求項２２に記載の
半導体素子。
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