JP3186168B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
関するものであり,特に,不揮発性半導体記憶装置の製
造方法に関するであって,たとえば,フローティングゲ
ートとコントロールゲートとの2層の電極を有するメモ
リセル部と,かかるメモリセルを制御するための1層の
ゲート電極層を有する周辺トランジスタとを同一半導体
基板に形成されるEPROMなどの不揮発性半導体記憶
装置の製造方法に関する。
い微細化が進み,その製造プロセスが複雑になってい
る。不揮発性半導体記憶装置,たとえば,EPROMの
製造においては,そこに製造されるMOSトランジスタ
の構造の特別さに起因して,その製造プロセスが複雑化
し,ますます高度化し難しい製造プロセスとなってい
る。EPROMは通常のスタテックRAM(SRAM)
などに用いられているメモリトランジスタと異なり,後
述するように,そのゲート部分はフローティングゲート
とコントロールゲートとの二層構造となっている。
ば,特公昭51−31073号公報に,N形シリコン基
板の表面に形成された1対のP+ 形のソース/ドレーン
領域と500Å〜1000Åの厚さを有するゲート絶縁
膜を介して形成されたフローティングゲート電極とその
周囲を封囲するシリコン酸化物からなるフローティング
ゲート形EPROMが記載されている。さらに高密度集
積度を図ったEPROMとしては,フローティングゲー
トの上にコントロールゲートを形成したものが知られて
いる(たとえば,特開平1−300570号公報)。図
9を参照して,従来のフローティングゲートの上にコン
トロールゲートを形成したEPROMの製造方法を述べ
る。
リセルMOSトランジスタ領域20(図解の関係で1つ
のメモリセルMOSトランジスタ領域20のみ示してい
る)と,これらのメモリセルMOSトランジスタを制御
する複数の周辺MOSトランジスタ領域10(図解の関
係で1つの周辺MOSトランジスタ領域10のみ示して
いる)とが同一シリコン基板1に形成される。したがっ
て,シリコン基板1の上に二酸化シリコン(SiO2 )
のゲート酸化膜3が形成され,ゲート酸化膜3の上にタ
ングステン(W)ポリサイド層(またはポリシリコン
層)5が形成され,さらに二酸化シリコン膜7が形成さ
れ,その上にさらにWポリサイド層(またはポリシリコ
ン層)11が形成される。周辺MOSトランジスタ領域
10にはMOSトランジスタのゲート電極層を形成する
ため,周辺MOSトランジスタのゲート形成領域の上部
にホトレジスト膜15が配設される。同様に,メモリセ
ルMOSトランジスタ領域20にコントロールゲートを
形成するため,コントロールゲート形成領域の上部にホ
トレジスト膜17が配設される。
15およびレジスト膜17の上から全体的にドライエッ
チングを行う。その結果,周辺MOSトランジスタ領域
10のレジスト膜15で保護された領域を除くWポリサ
イド層5および二酸化シリコン膜7が除去される。Wポ
リサイド層5のうち残った部分が周辺MOSトランジス
タゲート部19となる。メモリセルMOSトランジスタ
領域20においても,レジスト膜17の下部を除くWポ
リサイド層11および二酸化シリコン膜7が除去され
る。残ったWポリサイド層11がコントロールゲート部
21となる。ドライエッチングにより,レジスト膜15
およびレジスト膜17の頭部隅が相当除去され,頭部が
丸くなる。
レジスト膜51を上部に被覆する。周辺MOSトランジ
スタ領域10のそのままにしてメモリセルMOSトラン
ジスタ領域20の上部から再びエッチングを行う。これ
により,メモリセルMOSトランジスタ領域20におけ
るレジスト膜51は破線で示した部分17Bが除去され
る。さらにエッチングが進むと,図9(D)に示したよ
うに,メモリセルMOSトランジスタ領域20のレジス
ト膜17Aの下部のWポリサイド層5およびゲート酸化
膜3がレジスト膜17を除いて除去されて,フローティ
ングゲート部27が形成される。
トランジスタ・ソース領域31およびドレーン領域32
をLDDイオンインプランテーションによって形成し
て,周辺MOSトランジスタゲート部19に二酸化シリ
コンの側壁37A,37Bを形成し,周辺MOSトラン
ジスタ領域10に,ゲート部19,ソース領域31およ
びドレーン領域32を有する周辺MOSトランジスタを
形成する。またメモリセルMOSトランジスタ領域20
においても,LDDイオンインプランテーションによっ
てセルMOSトランジスタ・ソース領域33およびドレ
ーン領域34を形成して,二酸化シリコンの側壁38
A,38Bを形成し,メモリセルMOSトランジスタ領
域20に,ソース領域33,ドレーン領域34,フロー
ティングゲート部27およびコントロールゲート部21
を有するメモリセルを形成する。その後,図10に図解
したEPROMの部分断面の上層に絶縁膜,コンタクト
などを形成してEPROMが完成する。
ように,メモリセルMOSトランジスタ領域20のエッ
チングにおいて,コントロールゲート部21の上部のレ
ジスト膜17が相当除去される。図9(C)において,
本来破線で示したレジスト膜17Bまであったレジスト
膜17が上記エッチングより,実線で示したレジスト膜
17Aの厚さまで薄くなる。さらに図9(D)および図
10に図解したように,フローティングゲート部27の
形成段階で,コントロールゲート部21の厚さも破線で
示したコントロールゲート部21Bが除去されコントロ
ールゲート部21Aだけの厚さに減少する。すなわち,
フローティングゲート部27の上部のコントロールゲー
ト部21が上記エッチングプロセスにおいてエッチング
され,その厚さが薄くなり所望の厚さを維持することが
できないという問題に遭遇している。
領域10の1層の電極層としての周辺MOSトランジス
タゲート部19と,この周辺MOSトランジスタゲート
部19と同じ層で形成されるフローティングゲート部2
7およびその上層のコントロールゲート部21と2層の
電極を持つメモリセル部とを同一シリコン基板1に同じ
プロセスで処理することに起因している。
てEPROMを例示したが,EPROMはもとより不揮
発性半導体記憶装置に限らず,同一半導体基板に同じプ
ロセスで複数の層の電極を形成する場合であって,部分
的に電極層を共用しつつ,異なる層の電極領域を形成す
る半導体装置の場合に,上記同様の問題に遭遇する。し
たがって,本発明は,たとえば,EPROMなどの不揮
発性半導体記憶装置について,上述した2層の電極を有
する回路と,同じ半導体基板に上記2層の1層と同じ層
にゲートが形成されるトランジスタとが同じプロセスで
形成される場合の問題を解決し,品質の高いEPROM
など不揮発性半導体記憶装置を製造可能にすることを目
的とする。また本発明の目的は上記不揮発性半導体記憶
装置と同様,領域によって異なる電極領域が形成される
複数層の電極層を有する半導体装置,上記同様に形成す
ることを可能することを目的とする。
め、本発明の第1の観点によれば、2層の電極層を有す
るメモリセルと,該2層の電極層のいずれか1層と共通
する層のゲート電極層を有する周辺トランジスタとが同
一半導体基板に形成される不揮発性半導体記憶装置の製
造方法において,少なくとも,半導体基板上に1層目の
ゲート電極層を堆積し,前記周辺トランジスタ部のゲー
ト電極及び拡散領域を形成した後,上記周辺トランジス
タ部の表面にチタン膜またはチタンシリサイド膜で被覆
した状態で上記メモリセルの上部の電極層を形成を行う
ことを特徴とする不揮発性半導体記憶装置の製造方法が
提供される。
電極層を有するメモリセルと,該2層の電極層のいずれ
か1層と共通する層のゲート電極層を有する周辺トラン
ジスタとが同一半導体基板に形成される不揮発性半導体
記憶装置の製造方法において,少なくとも,半導体基板
上に1層目のゲート電極層を堆積し,前記周辺トランジ
スタ部のゲート電極及び拡散領域を形成した後,上記周
辺トランジスタ部の表面にタングステン膜で被覆した状
態で上記メモリセルの上部の電極層を形成を行うことを
特徴とする不揮発性半導体記憶装置の製造方法が提供さ
れる。
ールゲートをエッチングによるパターニングを行う際,
チタン膜またはチタンシリサイド膜,あるいは,タング
ステン膜を,コントロールゲートと同じ材料で形成され
ている周辺トランジスタのゲート部,および,周辺トラ
ンジスタのソース,ドレーンをエッチングから保護する
保護膜として用いる。その結果,簡単なプロセスで周辺
トランジスタを損傷させずにコントロールゲートを形成
できる。つまり,チタン層またはチタンシリサイド層あ
るいはタングステン膜を保護膜として使用すると,使用
後の除去が容易であり,選択性が向上する。
ース,ドレーンの上部に形成され,抵抗値を低下させ,
動作速度を向上させる。メモリセルのトランジスタのソ
ース,ドレーンの上部にチタンシリサイド膜を形成する
と,メモリセルの動作速度も向上する。不揮発性半導体
記憶装置としては,好適にはEPROMである。
の第1実施例として,EPROMの製造方法を例示す
る。この実施例と保護膜としてチタンまたはチタンシリ
サイド膜を使用した例を示す。図1〜図3はEPROM
の製造方法を図解した製造プロセス図である。図3は特
にほぼ最終製造段階のEPROMの部分断面図を示す。
図3に示すEPROMの部分断面構成は図解の関係で,
複数の周辺MOSトランジスタ領域のうち代表的な1つ
の周辺MOSトランジスタ領域10と,複数のメモリセ
ルMOSトランジスタ領域のうち代表的な1つのメモリ
セルMOSトランジスタ領域20を示している。図10
に示したLOCOS領域36は図解の関係で示していな
い。
示したような素子分離(LOCOS)領域36を形成
後,このLOCOS領域36を境界にして周辺MOSト
ランジスタ領域10とメモリセルMOSトランジスタ領
域20が形成される。メモリセルMOSトランジスタ領
域20は,シリコン基板1に形成されたメモリセルMO
Sトランジスタ・ソース領域33およびドレーン領域3
4,シリコン基板1の上に形成されたゲート酸化膜3,
このゲート酸化膜3の上に形成されたフローティングゲ
ート部27,二酸化シリコン膜7,コントロールゲート
部21,これらゲート酸化膜3,フローティングゲート
部27,二酸化シリコン膜7およびコントロールゲート
部21の側壁に形成された酸化シリコン側壁38A,3
8Bを有している。コントロールゲート部21の上部は
チタンシリサイド(TiSi2 )膜69B,ソース領域
33およびドレーン領域34の上部もチタンシリサイド
膜69A,69Cが形成されている。
コン基板1内であってそれぞれチタンシリサイド膜67
A’,67B’の下に形成されたソース領域31および
ドレーン領域32,シリコン基板1の上に形成されたゲ
ート酸化膜3,このゲート酸化膜3の上に形成されたゲ
ート部19,このゲート部19の側壁に形成された二酸
化シリコン側壁37A,37Bを有している。周辺MO
Sトランジスタゲート部19の上にはチタンシリサイド
膜65’が形成されている。周辺MOSトランジスタ領
域10およびメモリセルMOSトランジスタ領域20の
上部には,絶縁層,コンタクトを介して接続される電極
層などが形成されるが,本発明には直接関係しないの
で,図解を省略している。
法について述べる。図1〜図3は連続した製造方法を図
解しているが,図解の関係で図面を分割している。図1
(A)に示すように,シリコン基板1の上に全体的にゲ
ート酸化膜3を形成し,その上に周辺MOSトランジス
タゲート部19およびフローティングゲート部27とな
るポリシリコン層5を形成する。周辺MOSトランジス
タ領域10について,ゲート部19,二酸化シリコン側
壁37A,37Bを形成し,ソース領域31,ドレーン
領域32をLDD構造に形成する。メモリセルMOSト
ランジスタ領域20について,ポリシリコン層5の上に
コントロールゲート部21のゲート酸化膜となる二酸化
シリコン膜7を形成させる。
25をデポジションする。チタン膜25のデポジション
条件例としては,スパッタリングによりアルゴンガス
(Ar)50sccm,0.47Pa,DC電力4K
W,摂氏200度,デポジション厚さ30nmである。
その後,図1(C)に示すように,2ステップアニール
法によりシリコンと接しているチタンを反応させてシリ
サイド化しチタンシリサイド膜を形成する。その結果,
周辺MOSトランジスタ・ソース領域31,ゲート部1
9およびドレーン領域32の上部にチタンシリサイド膜
67A,67B,67Cが形成される。周辺MOSトラ
ンジスタ領域10は二酸化シリコン膜7で被覆されてい
るので,チタンシリサイド膜は形成されない。
ンジスタ領域10の上部およびメモリセルMOSトラン
ジスタ領域20の二酸化シリコン膜7の上部にコントロ
ールゲート部21となるポリシリコン層11をデポジシ
ョンする。さらにコントロールゲート部21が形成され
る部分の上部にホトレジスト膜17を配設する。
ート部21をパターニングする。このパターニングにお
けるエッチング方法としては好適には,ポリシリコン層
5をエッチングするのに好適な(SF6+C2Cl3F
3)ガスを用いてドライエッチングを行う。そのエッチ
ング条件の1例を述べると,SF6/C2Cl3F3=
75sccm/8sccm,6.7Pa,1350Wで
のドライエッチングである。コントロールゲート部21
の形成時,周辺MOSトランジスタ領域10の上部のポ
リシリコン層11もエッチングにより除去されるが,周
辺MOSトランジスタ・ソース領域31,ゲート部19
およびドレーン領域32は,チタンシリサイド膜67
A,65,67Bで被覆されているから,上記エッチン
グで損傷を受けない。
ッチングを行いフローティングゲート部27をパターニ
ングする。このエッチングにおいても,周辺MOSトラ
ンジスタゲート部19,ソース領域31,ドレーン領域
32は,チタンシリサイド膜67A,65,67Bで保
護されており,周辺MOSトランジスタ部分は損傷を受
けない。しかしながら,上記エッチングプロセスにおい
て,上記チタンシリサイド膜67A,65,67Bは幾
分損傷され,薄くなったチタンシリサイド膜67A’,
65’,67B’として示すように,いくぶん薄くな
る。従来の方法ではこのパターニングにおいて,メモリ
セルMOSトランジスタ領域20を保護するためレジス
トを配設する必要があるが,本実施例においては不要で
あり,プロセスが簡単になっている。なお,チタンシリ
サイド(TiSi2 )はフッ素系ガスではエッチングさ
れにくいので,シリコン系の材料に比較して選択比が1
0以上あり,選択性に優れる。このようにして,チタン
膜25を用いることにより,メモリセルMOSトランジ
スタ領域20内のコントロールゲート部21およびフロ
ーティングゲート部27のみを,セルフアライメントで
選択的に効果的にエッチングすることができる。
リコンを堆積させ,その後,全面エッチバックを行い,
メモリセルMOSトランジスタ領域20のコントロール
ゲート部21およびフローティングゲート部27の側壁
に二酸化シリコン側壁38A,38Bを形成する。
にチタン膜69をデポジションする。その後,アニール
してメモリセルMOSトランジスタ領域20のソース領
域33,コントロールゲート部21,および,ドレーン
領域34の上にチタンシリサイド膜69A,69B,6
9Cを形成させ,不要となったチタン膜を除去する。そ
の結果,図3に示すような構造の周辺MOSトランジス
タ領域10およびメモリセルMOSトランジスタ領域2
0が形成される。その後,LDDインプランテーショ
ン,LDD側壁形成,ソース/ドレーン・イオンインプ
ランテーション処理などを行う。その後,さらに絶縁槽
の形成,コンタクト穴開け,電極接続などのプロセスを
行い,EPROMを完成させる。
ントロールゲート部21形成時に周辺MOSトランジス
タゲート部19の上部,ソース領域31およびドレーン
領域32の上部に形成されたチタンシリサイド膜67
A,65,67Bがコントロールゲート部21を形成す
るときのエッチングに対する保護膜となって,周辺MO
Sトランジスタ領域10の損傷を防止する。また本実施
例によれば,コントロールゲート部21の厚さが薄くな
るという問題は発生しない。周辺MOSトランジスタ・
ソース領域31およびドレーン領域32の上部に形成さ
れたチタンシリサイド膜67A’,67B’はソース領
域31およびドレーン領域32の抵抗値を低くし,周辺
MOSトランジスタの動作速度を向上させる。図2
(D)に示したチタン膜69を形成し,メモリセルMO
Sトランジスタ領域20のソース領域33およびドレー
ン領域34の上部にチタンシリサイド膜69A,69C
を形成してそこの抵抗値を低滅させることにより,メモ
リセルMOSトランジスタの動作速度も向上する。すな
わち,EPROMの動作速度が速くなる。
域20の保護膜としてのチタン膜25に代えて,たとえ
ば,窒化膜を使用することもできるが,使用後,その膜
の除去に塩素系のガスを使用することになり,シリコ
ン,ポリサイドまたはタングステンポリサイドなども同
時にエッチングされることになり,好ましくない。これ
に対して,本実施例では容易にチタン膜のみを選択的に
除去することができ,選択比が大きくなるという利点が
ある。また窒化膜ではなくチタン膜25を使用する利点
としては,膜厚を極力薄くできるという点がある。ゲー
トマスクを作る際予めレジストによりパターニングする
が,ゲートマスクが厚いとレジストパターニングとエッ
チング後の形状にパターニング変化差が生じやすい。た
とえば,窒化膜ではゲートマスク厚さが厚いためテーパ
ー形状となり,ゲートマスク厚さが0.4μmにおいて
0.5μmのパターニングを作る場合,0.65μmの
ゲートマスク幅になる。そのため,ゲートマスク厚さは
極力薄いほうが好ましく,本実施例のチタン膜を使用と
すると,マスク材質とゲート電極材料との選択比が充分
大きいので,この点でも,チタン膜をマスクとして使用
する利点がある。
をとることができる。たとえば,上記実施例において
は,周辺MOSトランジスタ領域10のゲート部19を
メモリセルMOSトランジスタ領域20のフローティン
グゲート部27と同じ層に形成する例を示したが,コン
トロールゲート部21と同じ層に形成することもでき
る。
部21,フローティングゲート部27および周辺MOS
トランジスタゲート部19の形成材料としてそれぞれ,
ポリシリコンを用いた例について述べたが,電極材料と
しての他の好適な材料,たとえば,ポリシリコンよりも
抵抗値の小さいタングステン(W)ポリサイドなどを用
いることができる。本発明の不揮発性半導体記憶装置の
第2実施例として,コントロールゲート部121および
フローティングゲート部127にタングステンポリサイ
ドを使用したEPROMの製造方法の例を図4〜図6に
示す。この第2実施例は上述した第1実施例とほぼ同様
であるから,詳細記述を省略するが,図4(A)におい
て,周辺MOSトランジスタゲート部119およびフロ
ーティングゲート部127となる層をタングステンポリ
サイド層105で形成し,図4(D)において,コント
ロールゲート部121となる層をタングステンポリサイ
ド層111で形成している。タングステンポリサイド層
111のコントロールゲート部121,および,タング
ステンポリサイド層105のフローティングゲート部1
27をドライエッチングするガスとしては好適には,上
述したポリシリコン膜のエッチングと同様,(SF6 +
C2 Cl3 F3 )ガスを用いる。図6に図3に対応する
EPROMの部分断面を示す。
ゲート部12を形成するプロセスにおいて周辺MOSト
ランジスタ領域10に損傷を与えず,コントロールゲー
ト部21が薄くなることもない。その他,第2実施例に
おいても第1実施例と同様の効果を得ることができる。
第2実施例は,ポリシリコンより低抵抗のタングステン
ポリサイド層でコントロールゲート部21を形成してお
り,動作速度が向上している。しかしながら,動作速度
向上の観点からは,フローティングゲート部127を特
にタングステンポリサイド層105で形成する必要はな
く,第1実施例と同様,ポリシリコン層5でフローティ
ングゲート部27を形成することができる。
施例としてEPROMの製造プロセスを図7〜図8を参
照して述べる。この実施例は保護膜として,上述したチ
タンに代えてタングステン(W)を使用した例を示す。
図7(A)に示す製造プロセスは図1(A)に示す製造
プロセスと同様である。図7(B)に示すように,CV
D選択タングステン成長法により,周辺MOSトランジ
スタ領域10のゲート部19,ソース領域31およびド
レーン領域32の上にタングステン膜125A,125
B,125Cを形成させる。メモリセルMOSトランジ
スタ領域20は二酸化シリコン膜7で被覆されているか
らタングステン膜は形成されない。CVD選択タングス
テン成長条件としては,WF6 /SiH4 =10scc
m/8sccm,成膜温度摂氏250度においてCVD
選択成長を行った。これらタングステン膜125A,1
25B,125Cが上述した第1および第2実施例にお
けるチタンシリサイド膜67A(67A’),65(6
5’),67B(67B’)と同様に周辺MOSトラン
ジスタ領域10の保護膜として機能する。
ロセスは上述した第1および第2実施例のプロセスと同
様である。ただし,図2(D)および図5(D)に示す
プロセスを省略している。その結果,図8(C)に示す
EPROMが形成される。このEPROMは,周辺MO
Sトランジスタ領域10のゲート部19,ソース領域3
1およびドレーン領域32がタングステン膜125A,
125B,125Cで保護されている。
層11に代えてタングステンポリサイド層111を用い
ることができる。さらにポリシリコン層5に代えてタン
グステンポリサイド層105を用いることができる。
ンジスタ領域10の保護膜としてチタンおよびタングス
テンを使用した例について述べたが,ゲート膜,特に,
コントロールゲート部21をエッチングする(SF6 +
C2 Cl3 F3 )ガスなどのエッチングガスで影響を受
けない他の材料を使用することができる。
してEPROMを例示したが,本発明は,EPROMな
どの不揮発性半導体記憶装置に限らず,同一半導体基板
に複数の電極層を形成する場合,その層が部分的に異な
る層,たとえば,ある部分においては2層,他の部分で
は3層になるような半導体装置についても適用できる。
また本発明は立体半導体装置などにおいて,複数層の電
極層を形成する場合にも適用できる。
トランジスタの保護膜としてチタン膜(チタンシリサイ
ド膜)またはタングステン膜を用いる本発明によれば,
簡単なプロセスで,電極層にダメージを与えずに電極層
を形成できる。さらに本発明によれば,不揮発性半導体
記憶装置の動作速度を向上させることができる。
のEPROMの製造方法を示す第1の部分図である。
のEPROMの製造方法を示す第2の部分図である。
のEPROMの製造方法を示す第3の部分図である。
のEPROMの製造方法を示す第1の部分図である。
のEPROMの製造方法を示す第2の部分図である。
のEPROMの製造方法を示す第3の部分図である。
のEPROMの製造方法を示す第1の部分図である。
のEPROMの製造方法を示す第2の部分図である。
る。
ROMの部分断面図である。
域, 36・・LOCOS領域, 37A,37B・・二酸化シリコン側壁, 38A,38B・・二酸化シリコン側壁, 65・・チタンシリサイド膜, 65’・・チタンシリサイド膜, 67,67A,67B・・チタンシリサイド膜, 69・・チタン膜, 69A,69B,69C・・チタンシリサイド膜, 105・・タングステンポリサイド層, 111・・タングステンポリサイド層, 125A〜125C・・タングステン膜。
Claims (4)
- 【請求項1】 2層の電極層を有するメモリセルと,該
2層の電極層のいずれか1層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において,少なくとも,半導体基板上に1層目のゲート電極層を堆
積し,前記周辺トランジスタ部のゲート電極及び拡散領
域を形成した後,上記周辺トランジスタ部の表面にチタ
ン膜またはチタンシリサイド膜で被覆した状態で上記メ
モリセルの上部の電極層を形成を行う こと を特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項2】 上記メモリセル部のソースおよびドレー
ン領域の上部にチタンシリサイド膜を形成する請求項1
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項3】 2層の電極層を有するメモリセルと,該
2層の電極層のいずれか1層と共通する層のゲート電極
層を有する周辺トランジスタとが同一半導体基板に形成
される不揮発性半導体記憶装置の製造方法において,少なくとも,半導体基板上に1層目のゲート電極層を堆
積し,前記周辺トランジスタ部のゲート電極及び拡散領
域を形成した後,上記周辺トランジスタ部の表面にタン
グステン膜で被覆した状態で上記メモリセルの上部の電
極層を形成を行う ことを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項4】 上記不揮発性半導体記憶装置はEPRO
Mであり,上記メモリセルは上部電極層としてコントロ
ールゲート,下部電極層としてフローティングゲートを
有し, 上記周辺トランジスタは該メモリセルの動作を制御する
トランジスタであって上記ゲート電極は該トランジスタ
のゲート層である請求項1〜3いずれか記載の不揮発性
半導体記憶装置。
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JP02575892A JP3186168B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
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JPH05190811A JPH05190811A (ja) | 1993-07-30 |
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Application Number | Title | Priority Date | Filing Date |
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JP02575892A Expired - Lifetime JP3186168B2 (ja) | 1992-01-16 | 1992-01-16 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
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JP (1) | JP3186168B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102072512B1 (ko) * | 2015-10-10 | 2020-02-03 | 하이제로 테크놀로지스 캄파니 리미티드 | 바닥 청소기 |
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KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
US7256126B1 (en) * | 2004-02-03 | 2007-08-14 | Macronix International Co., Ltd. | Pitch reduction integrating formation of memory array and peripheral circuitry |
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-
1992
- 1992-01-16 JP JP02575892A patent/JP3186168B2/ja not_active Expired - Lifetime
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