JPH11150449A - ヒステリシス入力回路 - Google Patents
ヒステリシス入力回路Info
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- JPH11150449A JPH11150449A JP31327997A JP31327997A JPH11150449A JP H11150449 A JPH11150449 A JP H11150449A JP 31327997 A JP31327997 A JP 31327997A JP 31327997 A JP31327997 A JP 31327997A JP H11150449 A JPH11150449 A JP H11150449A
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Abstract
(57)【要約】
【課題】従来のインバータ回路のβ比の違いによるロジ
ックレベルの差を利用するヒステリシス回路は低電圧に
なるとヒステリシスの幅が極端に小さくなるという課題
があった。 【解決手段】入力信号に制御されるインバータ回路と、
前状態を記憶したインバータ回路を設け、前状態の信号
によって入力信号を受けるインバータ回路を構成するＭ
ＯＳＦＥＴの基板電位を制御し、バークゲート効果によ
りスレッショルド電圧が、ひいてはロジックレベルが前
状態により変化する構成とした。 【効果】ヒステリシスをスレッショルド電圧の変化で発
生するので低電圧でもヒステリシス幅が確実に確保でき
る。また、ＰとＮのＭＯＳＦＥＴの形状比を極端に変え
る必要がないので小さなチップ面積で実現できる。ま
た、形状に無理がないので応答性も確保しやすいという
効果がある。
ックレベルの差を利用するヒステリシス回路は低電圧に
なるとヒステリシスの幅が極端に小さくなるという課題
があった。 【解決手段】入力信号に制御されるインバータ回路と、
前状態を記憶したインバータ回路を設け、前状態の信号
によって入力信号を受けるインバータ回路を構成するＭ
ＯＳＦＥＴの基板電位を制御し、バークゲート効果によ
りスレッショルド電圧が、ひいてはロジックレベルが前
状態により変化する構成とした。 【効果】ヒステリシスをスレッショルド電圧の変化で発
生するので低電圧でもヒステリシス幅が確実に確保でき
る。また、ＰとＮのＭＯＳＦＥＴの形状比を極端に変え
る必要がないので小さなチップ面積で実現できる。ま
た、形状に無理がないので応答性も確保しやすいという
効果がある。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴをもち
いた半導体集積回路装置において、かつ入力信号のノイ
ズによる誤動作や不安定さを除去するために入力回路の
入力信号が高電位から低電位へ、あるいは低電位から高
電位へ遷移する際にロジックレベルにヒステリシスを設
けた入力回路において、低電圧の電源の場合においても
ヒステリシス幅を充分に大きく確保する回路の構成に関
する。
いた半導体集積回路装置において、かつ入力信号のノイ
ズによる誤動作や不安定さを除去するために入力回路の
入力信号が高電位から低電位へ、あるいは低電位から高
電位へ遷移する際にロジックレベルにヒステリシスを設
けた入力回路において、低電圧の電源の場合においても
ヒステリシス幅を充分に大きく確保する回路の構成に関
する。
【０００２】
【従来の技術】従来のヒステリシスを有する入力回路
は、インバータ回路と等価な回路を構成し、そのロジッ
クレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴ
のコンダクタンス定数βＰとＮ型ＭＯＳＦＥＴのコンダ
クタンス定数βＮの比を２種設け、該２種のβＰとβＮ
の比を前の状態によって変える回路構成をとっていた。
は、インバータ回路と等価な回路を構成し、そのロジッ
クレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴ
のコンダクタンス定数βＰとＮ型ＭＯＳＦＥＴのコンダ
クタンス定数βＮの比を２種設け、該２種のβＰとβＮ
の比を前の状態によって変える回路構成をとっていた。
【０００３】例えば図８は入力信号が入力したインバー
タ回路を２個設け、その内の１個を前の状態を記憶した
信号によってオン（ＯＮ）、オフ（ＯＦＦ）することに
よりβＰとβＮの比を変えロジックレベルを変化させる
ことにより、前の状態によってロジックレベルに差をつ
けていた。つまりヒステリシスを作り出していた。
タ回路を２個設け、その内の１個を前の状態を記憶した
信号によってオン（ＯＮ）、オフ（ＯＦＦ）することに
よりβＰとβＮの比を変えロジックレベルを変化させる
ことにより、前の状態によってロジックレベルに差をつ
けていた。つまりヒステリシスを作り出していた。
【０００４】また図９は別の従来回路例であり、特許公
開昭５８−１８２９１４に示されたものであるが、この
回路もβ比の差によるインバータ回路としてのロジック
レベルの差を利用してヒステリシスを作り出していた。
開昭５８−１８２９１４に示されたものであるが、この
回路もβ比の差によるインバータ回路としてのロジック
レベルの差を利用してヒステリシスを作り出していた。
【０００５】
【発明が解決しようとする課題】さて、前述した従来の
ヒステリシスを有する入力回路は等価回路としてインバ
ータ回路であるが、インバータ回路のロジックレベルは
図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
コンダクタンス定数をそれぞれβＰ、βＮとし、またス
レッショルド電圧をそれぞれＶＴＰ、ＶＴＮとし、また
電源電圧ＶＤＤ、基準の接地電位０、ロジックレベルを
ＶＧＬとすると、このとき、 １／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２ ＝ １／
２・βＮ（ＶＧＬ−ＶＴＮ）２ が成立ち、ロックレ
ベルＶＧＬは ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・Ｖ
ＴＮ｝／｛１＋（βＮ／βＰ）１／２｝ となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴの形状を変えて、（βＮ／βＰ）を０から無限大ま
で変えればロジックレベルが変わるので、 ＶＴＮ ≦ ＶＧＬ ≦ ＶＤＤ−ＶＴＰ の範囲に限定され、高い方のロジックレベルＶＩＨは
（βＮ／βＰ）が０のときで ＶＩＨ ＝ ＶＤＤ−ＶＴＰ となり、また低い方のロジックレベルＶＩＬは（βＮ／
βＰ）が無限大のときで ＶＩＬ ＝ ＶＴＮ である。したがってヒステリシス幅ＶＷＨＬは ＶＷＨＬ ＝ ＶＤＤ−ＶＴＰ−ＶＴＮ となる。ただし、ロジックレベルの式を見れば判るよう
に（βＮ／βＰ）の項は分子にも分母にもあるので、
（βＮ／βＰ）の比を変えても、ロジツクレベルの変化
は小さい。したがってヒステリシス幅をある程度確保す
るためには（βＮ／βＰ）を大きく変化させる必要があ
る。また、（βＮ／βＰ）を０や無限大にすることは実
態として不可であるため、実際にはこれより更にヒステ
リシス幅は小さくなる。したがって電源電圧ＶＤＤが低
い電圧、例えば１．０Ｖ程度になるとＶＴＰやＶＴＮは
一般にはせいぜい低くとも０．４Ｖ程度であるのでヒス
テリシス幅は非常に小さくなり、当初の目的を果たさな
くなる。したがって従来のヒステリシスを有する入力回
路は低電圧ではヒステリシス幅が大きくとれないという
問題点があった。なお、この様子を簡単に図示したのが
図６である。
ヒステリシスを有する入力回路は等価回路としてインバ
ータ回路であるが、インバータ回路のロジックレベルは
図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
コンダクタンス定数をそれぞれβＰ、βＮとし、またス
レッショルド電圧をそれぞれＶＴＰ、ＶＴＮとし、また
電源電圧ＶＤＤ、基準の接地電位０、ロジックレベルを
ＶＧＬとすると、このとき、 １／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２ ＝ １／
２・βＮ（ＶＧＬ−ＶＴＮ）２ が成立ち、ロックレ
ベルＶＧＬは ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・Ｖ
ＴＮ｝／｛１＋（βＮ／βＰ）１／２｝ となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴの形状を変えて、（βＮ／βＰ）を０から無限大ま
で変えればロジックレベルが変わるので、 ＶＴＮ ≦ ＶＧＬ ≦ ＶＤＤ−ＶＴＰ の範囲に限定され、高い方のロジックレベルＶＩＨは
（βＮ／βＰ）が０のときで ＶＩＨ ＝ ＶＤＤ−ＶＴＰ となり、また低い方のロジックレベルＶＩＬは（βＮ／
βＰ）が無限大のときで ＶＩＬ ＝ ＶＴＮ である。したがってヒステリシス幅ＶＷＨＬは ＶＷＨＬ ＝ ＶＤＤ−ＶＴＰ−ＶＴＮ となる。ただし、ロジックレベルの式を見れば判るよう
に（βＮ／βＰ）の項は分子にも分母にもあるので、
（βＮ／βＰ）の比を変えても、ロジツクレベルの変化
は小さい。したがってヒステリシス幅をある程度確保す
るためには（βＮ／βＰ）を大きく変化させる必要があ
る。また、（βＮ／βＰ）を０や無限大にすることは実
態として不可であるため、実際にはこれより更にヒステ
リシス幅は小さくなる。したがって電源電圧ＶＤＤが低
い電圧、例えば１．０Ｖ程度になるとＶＴＰやＶＴＮは
一般にはせいぜい低くとも０．４Ｖ程度であるのでヒス
テリシス幅は非常に小さくなり、当初の目的を果たさな
くなる。したがって従来のヒステリシスを有する入力回
路は低電圧ではヒステリシス幅が大きくとれないという
問題点があった。なお、この様子を簡単に図示したのが
図６である。
【０００６】また、（βＮ／βＰ）を変えるためにＰ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、
変える必要があるため大きなチップ面積を占有したり、
駆動能力を小さくして応答性が低下したりする問題点が
あった。
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、
変える必要があるため大きなチップ面積を占有したり、
駆動能力を小さくして応答性が低下したりする問題点が
あった。
【０００７】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは低電圧においてもヒ
ステリシス幅を確実に有する入力回路を提供することで
ある。
るもので、その目的とするところは低電圧においてもヒ
ステリシス幅を確実に有する入力回路を提供することで
ある。
【０００８】また、比較的に大きなヒステリシス幅を有
する入力回路を妥当なチップ面積で具現化できる回路を
提供することを目的とする。
する入力回路を妥当なチップ面積で具現化できる回路を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のヒステリシス入
力回路は、入力信号によって制御される第１のインバー
タ回路と前の状態を記憶した第２のインバータ回路を有
し、第２のインバータ回路の出力信号によって前記第１
のインバータ回路を構成するＰ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴの基板電位を制御することを特徴とする。
力回路は、入力信号によって制御される第１のインバー
タ回路と前の状態を記憶した第２のインバータ回路を有
し、第２のインバータ回路の出力信号によって前記第１
のインバータ回路を構成するＰ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴの基板電位を制御することを特徴とする。
【００１０】
【作用】本発明の上記の構成によれば、入力回路として
のロジックレベルは入力信号によって制御される第１の
インバータ回路の（βＮ／βＰ）比だけではなく前の状
態を記憶した第２のインバータ回路の信号によって第１
のインバータ回路を構成するＰ、ＮのＭＯＳＦＥＴのバ
ックゲート効果から間接的にスレッショルド電圧をが変
り（ＶＴＰ→ＶＴＰ２、ＶＴＮ→ＶＴＮ２）、ロジック
レベルが影響を受けるので、入力回路としてヒステリシ
ス効果を有するようになる。なお、この様子を簡単に図
示したのが図７である。
のロジックレベルは入力信号によって制御される第１の
インバータ回路の（βＮ／βＰ）比だけではなく前の状
態を記憶した第２のインバータ回路の信号によって第１
のインバータ回路を構成するＰ、ＮのＭＯＳＦＥＴのバ
ックゲート効果から間接的にスレッショルド電圧をが変
り（ＶＴＰ→ＶＴＰ２、ＶＴＮ→ＶＴＮ２）、ロジック
レベルが影響を受けるので、入力回路としてヒステリシ
ス効果を有するようになる。なお、この様子を簡単に図
示したのが図７である。
【００１１】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明のヒステリシス入力回路の第１の
実施例を示す回路図である。なお、図１は埋め込み酸化
膜のあるＳＯＩ（シリコン・オン・インシュレータ）の
ウェハー基板を用いており、各ＭＯＳＦＥＴ間の基板が
原則的に分離されている。また、正極の電源＋ＶＤＤと
負極の電源−ＶＳＳの電位差は０．５Ｖ程度の低い電源
電圧で使用している。
を示す。図１は本発明のヒステリシス入力回路の第１の
実施例を示す回路図である。なお、図１は埋め込み酸化
膜のあるＳＯＩ（シリコン・オン・インシュレータ）の
ウェハー基板を用いており、各ＭＯＳＦＥＴ間の基板が
原則的に分離されている。また、正極の電源＋ＶＤＤと
負極の電源−ＶＳＳの電位差は０．５Ｖ程度の低い電源
電圧で使用している。
【００１２】さて、図１において１１はＰ型ＭＯＳＦＥ
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極
は互いに接続され、かつ入力端子１５に接続されてい
る。またそれぞれのドレイン電極も互いに接続されイン
バータ回路を構成している。また１３はＰ型ＭＯＳＦＥ
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。１４はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極
は互いに接続され、またそれぞれのドレイン電極も互い
に接続されインバータ回路を構成している。該Ｐ型ＭＯ
ＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４からなるインバー
タ回路のゲート入力は前記Ｐ型ＭＯＳＦＥＴ１１とＮ型
ＭＯＳＦＥＴ１２からなるインバータ回路のドレイン出
力１７に接続されている。また、Ｐ型ＭＯＳＦＥＴ１３
とＮ型ＭＯＳＦＥＴ１４からなるインバータ回路のドレ
イン出力は出力端子１６に接続され、かつＰ型ＭＯＳＦ
ＥＴ１１の基板とＮ型ＭＯＳＦＥＴ１２の基板に接続さ
れている。
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極
は互いに接続され、かつ入力端子１５に接続されてい
る。またそれぞれのドレイン電極も互いに接続されイン
バータ回路を構成している。また１３はＰ型ＭＯＳＦＥ
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。１４はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極
は互いに接続され、またそれぞれのドレイン電極も互い
に接続されインバータ回路を構成している。該Ｐ型ＭＯ
ＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４からなるインバー
タ回路のゲート入力は前記Ｐ型ＭＯＳＦＥＴ１１とＮ型
ＭＯＳＦＥＴ１２からなるインバータ回路のドレイン出
力１７に接続されている。また、Ｐ型ＭＯＳＦＥＴ１３
とＮ型ＭＯＳＦＥＴ１４からなるインバータ回路のドレ
イン出力は出力端子１６に接続され、かつＰ型ＭＯＳＦ
ＥＴ１１の基板とＮ型ＭＯＳＦＥＴ１２の基板に接続さ
れている。
【００１３】さて、入力端子１５に加わる信号の電位が
低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に遷移すると
Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２からなる
インバータ回路出力１７は低電位となり、出力端子１６
は高電位となる。出力端子１６の高電位はＰ型ＭＯＳＦ
ＥＴ１１の基板、およびＮ型ＭＯＳＦＥＴ１２の基板を
高電位にするのでバックゲート効果により、Ｐ型ＭＯＳ
ＦＥＴ１１のスレッショルド電圧は高い方向に変化し、
Ｎ型ＭＯＳＦＥＴ１２のスレッショルド電圧は低い方向
に変化する。つまり、Ｐ型ＭＯＳＦＥＴ１１はよりオフ
（ＯＦＦ）となり、Ｎ型ＭＯＳＦＥＴ１２はよりオン
（ＯＮ）する。あるいはＰ型ＭＯＳＦＥＴ１１とＮ型Ｍ
ＯＳＦＥＴ１２からなるインバータ回路のロジックレベ
ルが変化した状態となる。なお、このときＮ型ＭＯＳＦ
ＥＴ１２の基板には高電位＋ＶＤＤが与えられていて、
Ｎ型ＭＯＳＦＥＴ１２のソース電極には−ＶＳＳが加わ
っているのでソース電極のＮと基板のＰとのダイオード
に順方向の電圧が加わっていることになるが、電源電圧
が０．５Ｖ程度であり、ＰＮダイオードの接触電位より
低い電圧なので順方向といえども電流は流れない。
低電位（Ｌｏｗ）から高電位（Ｈｉｇｈ）に遷移すると
Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２からなる
インバータ回路出力１７は低電位となり、出力端子１６
は高電位となる。出力端子１６の高電位はＰ型ＭＯＳＦ
ＥＴ１１の基板、およびＮ型ＭＯＳＦＥＴ１２の基板を
高電位にするのでバックゲート効果により、Ｐ型ＭＯＳ
ＦＥＴ１１のスレッショルド電圧は高い方向に変化し、
Ｎ型ＭＯＳＦＥＴ１２のスレッショルド電圧は低い方向
に変化する。つまり、Ｐ型ＭＯＳＦＥＴ１１はよりオフ
（ＯＦＦ）となり、Ｎ型ＭＯＳＦＥＴ１２はよりオン
（ＯＮ）する。あるいはＰ型ＭＯＳＦＥＴ１１とＮ型Ｍ
ＯＳＦＥＴ１２からなるインバータ回路のロジックレベ
ルが変化した状態となる。なお、このときＮ型ＭＯＳＦ
ＥＴ１２の基板には高電位＋ＶＤＤが与えられていて、
Ｎ型ＭＯＳＦＥＴ１２のソース電極には−ＶＳＳが加わ
っているのでソース電極のＮと基板のＰとのダイオード
に順方向の電圧が加わっていることになるが、電源電圧
が０．５Ｖ程度であり、ＰＮダイオードの接触電位より
低い電圧なので順方向といえども電流は流れない。
【００１４】さて、入力端子１５に加わる信号の電位が
高電位（Ｈｉｇｈ）から低電位（Ｌｏｗ）に遷移する場
合には前述したこととほぼ逆のことが起こる。したがっ
て図１の回路は入力信号の遷移が低電位から高電位への
遷移か、逆の高電位から低電位への遷移かによってロジ
ックレベルが変化しヒステリシスを持つことが解る。
高電位（Ｈｉｇｈ）から低電位（Ｌｏｗ）に遷移する場
合には前述したこととほぼ逆のことが起こる。したがっ
て図１の回路は入力信号の遷移が低電位から高電位への
遷移か、逆の高電位から低電位への遷移かによってロジ
ックレベルが変化しヒステリシスを持つことが解る。
【００１５】図２は本発明のヒステリシス入力回路の第
２の実施例を示す回路図である。なお、図２もＳＯＩ基
板を用いている。
２の実施例を示す回路図である。なお、図２もＳＯＩ基
板を用いている。
【００１６】さて、図２の回路において、図１の回路と
の違いはＰ型ＭＯＳＦＥＴ２９とＮ型ＭＯＳＦＥＴ２８
である。他のＰ型ＭＯＳＦＥＴ２１、２３およびＮ型Ｍ
ＯＳＦＥＴ２２、２４はそれぞれ順に図１のＰ型ＭＯＳ
ＦＥＴ１１、１３およびＮ型ＭＯＳＦＥＴ１２、１４に
対応してそれぞれほぼ同じ役目をしている。さて、図２
においてＰ型ＭＯＳＦＥＴ２９のゲート電極とソース電
極は互いに接続され、かつＰ型ＭＯＳＦＥＴ２１の基板
に接続されている。またＰ型ＭＯＳＦＥＴ２９のドレイ
ン電極は出力端子２６に接続されている。また、Ｎ型Ｍ
ＯＳＦＥＴ２８のゲート電極とソース電極は互いに接続
され、かつＮ型ＭＯＳＦＥＴ２２の基板に接続されてい
る。またＮ型ＭＯＳＦＥＴ２８のドレイン電極は出力端
子２６に接続されている。これにより、基板から出力端
子２６方向への電流が流れるのを防いでいる。つまり、
図１の回路ではＰ型ＭＯＳＦＥＴ１１の基板に低電位が
加わったとき、もしくは、Ｎ型ＭＯＳＦＥＴ１２の基板
に高電位が加わったときは基板とソース電極間のＰＮダ
イオードが順方向になるため、ＰＮの接触電位より０．
５Ｖ程度の低い電源電圧でしか使用できない回路であつ
たが、図２の回路ではＰ型ＭＯＳＦＥＴ２９、Ｎ型ＭＯ
ＳＦＥＴ２８を挿入し、前述のダイオードの順方向の電
流が流れるのを防いでいるのでＰＮの接触電位より高
い、つまり０．５Ｖ程度以上の電源電圧でも使用できる
回路となっている。
の違いはＰ型ＭＯＳＦＥＴ２９とＮ型ＭＯＳＦＥＴ２８
である。他のＰ型ＭＯＳＦＥＴ２１、２３およびＮ型Ｍ
ＯＳＦＥＴ２２、２４はそれぞれ順に図１のＰ型ＭＯＳ
ＦＥＴ１１、１３およびＮ型ＭＯＳＦＥＴ１２、１４に
対応してそれぞれほぼ同じ役目をしている。さて、図２
においてＰ型ＭＯＳＦＥＴ２９のゲート電極とソース電
極は互いに接続され、かつＰ型ＭＯＳＦＥＴ２１の基板
に接続されている。またＰ型ＭＯＳＦＥＴ２９のドレイ
ン電極は出力端子２６に接続されている。また、Ｎ型Ｍ
ＯＳＦＥＴ２８のゲート電極とソース電極は互いに接続
され、かつＮ型ＭＯＳＦＥＴ２２の基板に接続されてい
る。またＮ型ＭＯＳＦＥＴ２８のドレイン電極は出力端
子２６に接続されている。これにより、基板から出力端
子２６方向への電流が流れるのを防いでいる。つまり、
図１の回路ではＰ型ＭＯＳＦＥＴ１１の基板に低電位が
加わったとき、もしくは、Ｎ型ＭＯＳＦＥＴ１２の基板
に高電位が加わったときは基板とソース電極間のＰＮダ
イオードが順方向になるため、ＰＮの接触電位より０．
５Ｖ程度の低い電源電圧でしか使用できない回路であつ
たが、図２の回路ではＰ型ＭＯＳＦＥＴ２９、Ｎ型ＭＯ
ＳＦＥＴ２８を挿入し、前述のダイオードの順方向の電
流が流れるのを防いでいるのでＰＮの接触電位より高
い、つまり０．５Ｖ程度以上の電源電圧でも使用できる
回路となっている。
【００１７】図３は本発明のヒステリシス入力回路の第
３の実施例を示す回路図である。なお、図３もＳＯＩ基
板を用いている。また、正極の電源＋ＶＤＤと負極の電
源−ＶＳＳの電位差は０．５Ｖ程度の低い電源電圧で使
用している。
３の実施例を示す回路図である。なお、図３もＳＯＩ基
板を用いている。また、正極の電源＋ＶＤＤと負極の電
源−ＶＳＳの電位差は０．５Ｖ程度の低い電源電圧で使
用している。
【００１８】さて、図３において３１はＰ型ＭＯＳＦＥ
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。３２はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ３１とＮ型ＭＯＳＦＥＴ３２のそれぞれのゲート電極
は互いに接続され、かつ入力端子３５に接続されてい
る。またそれぞれのドレイン電極も互いに接続されイン
バータ回路を構成している。
Ｔであり、ソース電極は正極の電源＋ＶＤＤに接続され
ている。３２はＮ型ＭＯＳＦＥＴであり、ソース電極は
負極の電源−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥ
Ｔ３１とＮ型ＭＯＳＦＥＴ３２のそれぞれのゲート電極
は互いに接続され、かつ入力端子３５に接続されてい
る。またそれぞれのドレイン電極も互いに接続されイン
バータ回路を構成している。
【００１９】また、３９と４１はＰ型ＭＯＳＦＥＴであ
り、Ｐ型ＭＯＳＦＥＴ３９のソース電極は正極の電源＋
ＶＤＤに接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ４
１のソース電極に接続されている。また、４０と４２は
Ｎ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥＴ４０のソー
ス電極は負極の電源−ＶＳＳに接続され、ドレイン電極
はＮ型ＭＯＳＦＥＴ４２のソース電極に接続されてい
る。Ｐ型ＭＯＳＦＥＴ４１のドレイン電極とＮ型ＭＯＳ
ＦＥＴ４２のドレイン電極は互いに接続され、前記Ｐ型
ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２からなるイン
バータ回路のドレイン出力３７に接続されている。また
Ｐ型ＭＯＳＦＥＴ３９のゲート電極とＮ型ＭＯＳＦＥＴ
４０のゲート電極はともに入力端子３５に接続されてい
る。また３３はＰ型ＭＯＳＦＥＴであり、ソース電極は
正極の電源＋ＶＤＤに接続されている。３４はＮ型ＭＯ
ＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接
続されている。Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯＳＦＥ
Ｔ３４のそれぞれのゲート電極は互いに接続され、また
それぞれのドレイン電極も互いに接続されインバータ回
路を構成している。該Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯ
ＳＦＥＴ３４からなるインバータ回路のゲート入力は前
記Ｐ型ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２からな
るインバータ回路のドレイン出力３７に接続されてい
る。また、Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯＳＦＥＴ３
４からなるインバータ回路のドレイン出力は出力端子３
６に接続され、かつＰ型ＭＯＳＦＥＴ３１、３９、４１
の基板とＮ型ＭＯＳＦＥＴ３２、４０、４２の基板、お
よびＰ型ＭＯＳＦＥＴ４１のゲート電極とＮ型ＭＯＳＦ
ＥＴ４２のゲート電極に接続されている。
り、Ｐ型ＭＯＳＦＥＴ３９のソース電極は正極の電源＋
ＶＤＤに接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ４
１のソース電極に接続されている。また、４０と４２は
Ｎ型ＭＯＳＦＥＴであり、Ｎ型ＭＯＳＦＥＴ４０のソー
ス電極は負極の電源−ＶＳＳに接続され、ドレイン電極
はＮ型ＭＯＳＦＥＴ４２のソース電極に接続されてい
る。Ｐ型ＭＯＳＦＥＴ４１のドレイン電極とＮ型ＭＯＳ
ＦＥＴ４２のドレイン電極は互いに接続され、前記Ｐ型
ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２からなるイン
バータ回路のドレイン出力３７に接続されている。また
Ｐ型ＭＯＳＦＥＴ３９のゲート電極とＮ型ＭＯＳＦＥＴ
４０のゲート電極はともに入力端子３５に接続されてい
る。また３３はＰ型ＭＯＳＦＥＴであり、ソース電極は
正極の電源＋ＶＤＤに接続されている。３４はＮ型ＭＯ
ＳＦＥＴであり、ソース電極は負極の電源−ＶＳＳに接
続されている。Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯＳＦＥ
Ｔ３４のそれぞれのゲート電極は互いに接続され、また
それぞれのドレイン電極も互いに接続されインバータ回
路を構成している。該Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯ
ＳＦＥＴ３４からなるインバータ回路のゲート入力は前
記Ｐ型ＭＯＳＦＥＴ３１とＮ型ＭＯＳＦＥＴ３２からな
るインバータ回路のドレイン出力３７に接続されてい
る。また、Ｐ型ＭＯＳＦＥＴ３３とＮ型ＭＯＳＦＥＴ３
４からなるインバータ回路のドレイン出力は出力端子３
６に接続され、かつＰ型ＭＯＳＦＥＴ３１、３９、４１
の基板とＮ型ＭＯＳＦＥＴ３２、４０、４２の基板、お
よびＰ型ＭＯＳＦＥＴ４１のゲート電極とＮ型ＭＯＳＦ
ＥＴ４２のゲート電極に接続されている。
【００２０】以上の回路は、従来の回路の図８のβ比の
異なるインバータ回路を切り替えることによりヒステリ
シスを持たせていたことに加え、基板の電位を制御する
ことにより、バックゲート効果によるスレッショルド電
圧の変化によるロジックレベルの変化を持たせヒステリ
シス幅をより大きくしたものである。
異なるインバータ回路を切り替えることによりヒステリ
シスを持たせていたことに加え、基板の電位を制御する
ことにより、バックゲート効果によるスレッショルド電
圧の変化によるロジックレベルの変化を持たせヒステリ
シス幅をより大きくしたものである。
【００２１】図４は本発明のヒステリシス入力回路の第
４の実施例を示す回路図である。なお、図４もＳＯＩ基
板を用いている。
４の実施例を示す回路図である。なお、図４もＳＯＩ基
板を用いている。
【００２２】さて、図４の回路において、図３の回路と
の違いはＰ型ＭＯＳＦＥＴ４９とＮ型ＭＯＳＦＥＴ４８
である。他のＰ型ＭＯＳＦＥＴ３１、３３、３９、４１
およびＮ型ＭＯＳＦＥＴ３２、３４、４０、４２は図３
の同番号のＭＯＳＦＥＴにに対応してそれぞれ同じ役目
をしている。
の違いはＰ型ＭＯＳＦＥＴ４９とＮ型ＭＯＳＦＥＴ４８
である。他のＰ型ＭＯＳＦＥＴ３１、３３、３９、４１
およびＮ型ＭＯＳＦＥＴ３２、３４、４０、４２は図３
の同番号のＭＯＳＦＥＴにに対応してそれぞれ同じ役目
をしている。
【００２３】さて、図４においてＰ型ＭＯＳＦＥＴ４９
のゲート電極とソース電極は互いに接続され、かつＰ型
ＭＯＳＦＥＴ３１、３９、４１の基板に接続されてい
る。またＰ型ＭＯＳＦＥＴ４９のドレイン電極は出力端
子２６に接続されている。また、Ｎ型ＭＯＳＦＥＴ４８
のゲート電極とソース電極は互いに接続され、かつＮ型
ＭＯＳＦＥＴ３２、４０、４２の基板に接続されてい
る。またＮ型ＭＯＳＦＥＴ４８のドレイン電極は出力端
子４６に接続されている。これにより、図２のＰ型ＭＯ
ＳＦＥＴ２９とＮ型ＭＯＳＦＥＴ２８と同様に基板から
出力端子３６方向への電流が流れるのを防いでいる。し
たがってＰＮダイオードの接触電位より高い、つまり
０．５Ｖ程度以上の電源電圧でも使用できる回路となっ
ている。
のゲート電極とソース電極は互いに接続され、かつＰ型
ＭＯＳＦＥＴ３１、３９、４１の基板に接続されてい
る。またＰ型ＭＯＳＦＥＴ４９のドレイン電極は出力端
子２６に接続されている。また、Ｎ型ＭＯＳＦＥＴ４８
のゲート電極とソース電極は互いに接続され、かつＮ型
ＭＯＳＦＥＴ３２、４０、４２の基板に接続されてい
る。またＮ型ＭＯＳＦＥＴ４８のドレイン電極は出力端
子４６に接続されている。これにより、図２のＰ型ＭＯ
ＳＦＥＴ２９とＮ型ＭＯＳＦＥＴ２８と同様に基板から
出力端子３６方向への電流が流れるのを防いでいる。し
たがってＰＮダイオードの接触電位より高い、つまり
０．５Ｖ程度以上の電源電圧でも使用できる回路となっ
ている。
【００２４】なお、以上においてはＳＯＩ基板のウェハ
ーを用いる実施例で説明したが、ＳＯＳ（シリコン・オ
ン・サファイヤ）でもよいし、また通常のバルクのウェ
ハーでも３重のウエル（Ｗｅｌｌ）構造をとれば同様に
基板電位を制御できる。
ーを用いる実施例で説明したが、ＳＯＳ（シリコン・オ
ン・サファイヤ）でもよいし、また通常のバルクのウェ
ハーでも３重のウエル（Ｗｅｌｌ）構造をとれば同様に
基板電位を制御できる。
【００２５】また、図３、図４においては従来例の図８
の回路に更に基板電位の制御を加えた例を示したが、図
９等の従来のβ比の異なるインバータ回路を切り替える
回路一般において、基板電位の制御を加えてより大きな
ヒステリシス幅を得ることが出来る。
の回路に更に基板電位の制御を加えた例を示したが、図
９等の従来のβ比の異なるインバータ回路を切り替える
回路一般において、基板電位の制御を加えてより大きな
ヒステリシス幅を得ることが出来る。
【００２６】
【発明の効果】以上、述べたように本発明によれば、低
電圧電源においてもヒステリシス幅を確保できるヒステ
リシス入力回路が提供できるという効果がある。
電圧電源においてもヒステリシス幅を確保できるヒステ
リシス入力回路が提供できるという効果がある。
【００２７】したがって、低電圧においてもノイズに強
いヒステリシス入力回路が提供できるという効果があ
る。
いヒステリシス入力回路が提供できるという効果があ
る。
【００２８】また、基板電位を制御する方式であるの
で、従来のβ比を変える型の回路に比較して回路のチッ
プ面積が小さくてすむという効果がある。
で、従来のβ比を変える型の回路に比較して回路のチッ
プ面積が小さくてすむという効果がある。
【００２９】また、従来のβ比を変える型とは異なり、
ＭＯＳＦＥＴの形状に無理がないので応答性を容易に確
保しやすいという効果がある。
ＭＯＳＦＥＴの形状に無理がないので応答性を容易に確
保しやすいという効果がある。
【００３０】また、従来のβ比を変える型の回路と併用
すれば更に大きなヒステリシス幅を確保し、かつ低電圧
特性のよいヒステリシス入力回路を提供できるという効
果がある。
すれば更に大きなヒステリシス幅を確保し、かつ低電圧
特性のよいヒステリシス入力回路を提供できるという効
果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】本発明の回路および従来回路において用いるイ
ンバータ回路の構成を示す回路図である。
ンバータ回路の構成を示す回路図である。
【図６】従来の回路のヒステリシスを持つ様子を図示し
た電気特性図である。
た電気特性図である。
【図７】本発明の回路のヒステリシスを持つ様子を図示
した電気特性図である。
した電気特性図である。
【図８】従来回路の例を示す回路図である。
【図９】従来回路の例を示す回路図である。
１１、１３、２１、２３、２９、３１、３３、３９、４
１、４９・・・Ｐ型ＭＯＳＦＥＴ １２、１４、２２、２４、２８、３２、３４、４０、４
２、４８・・・Ｎ型ＭＯＳＦＥＴ １５、２５、３５、４５・・・入力端子 １６、２６、３６、４６・・・出力端子
１、４９・・・Ｐ型ＭＯＳＦＥＴ １２、１４、２２、２４、２８、３２、３４、４０、４
２、４８・・・Ｎ型ＭＯＳＦＥＴ １５、２５、３５、４５・・・入力端子 １６、２６、３６、４６・・・出力端子
Claims (6)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装
置の入力回路において、 ｂ）ソース電極が正極の電源＋ＶＤＤに接続された第１
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第１の
インバータ回路と、 ｃ）ソース電極が正極の電源＋ＶＤＤに接続された第２
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第２の
インバータ回路とからなり、 ｄ）前記第１のインバータ回路の入力は入力回路として
の入力端子に接続され、出力は前記第２のインバータ回
路の入力に接続され、前記第２のインバータ回路の出力
は前記第１のＰ型ＭＯＳＦＥＴおよび第１のＮ型ＭＯＳ
ＦＥＴの基板に接続したことを特徴とするヒステリシス
入力回路。 - 【請求項２】請求項１記載の半導体集積回路装置がシリ
コン・オン・インシュレータ（ＳＯＩ）で形成されてい
ることを特徴とするヒステリシス入力回路。 - 【請求項３】ａ）ＭＯＳＦＥＴを用いた半導体集積回路
装置の入力回路において、 ｂ）ソース電極が正極の電源＋ＶＤＤに接続された第１
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第１の
インバータ回路と、 ｃ）ソース電極が正極の電源＋ＶＤＤに接続された第２
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第２の
インバータ回路と、 ｄ）ドレインもしくはソースとなる第１電極とゲート電
極が接続された第３のＰ型ＭＯＳＦＥＴと、 ｅ）ドレインもしくはソースとなる第１電極とゲート電
極が接続された第３のＮ型ＭＯＳＦＥＴとからなり、 ｆ）前記第１のインバータ回路の入力は入力回路として
の入力端子に接続され、出力は前記第２のインバータ回
路の入力に接続され、前記第２のインバータ回路の出力
は前記第３のＰ型ＭＯＳＦＥＴの第２電極と前記第３の
Ｎ型ＭＯＳＦＥＴの第２電極に接続され、 ｇ）前記第３のＰ型ＭＯＳＦＥＴの第１電極は前記第１
のＰ型ＭＯＳＦＥＴの基板に接続され、前記第３のＮ型
ＭＯＳＦＥＴの第１電極は前記第１のＮ型ＭＯＳＦＥＴ
の基板に接続したことを特徴とするヒステリシス入力回
路。 - 【請求項４】ａ）ＭＯＳＦＥＴを用いた半導体集積回路
装置の入力回路において、 ｂ）ソース電極が正極の電源＋ＶＤＤに接続された第１
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第１の
インバータ回路と、 ｃ）ソース電極が正極の電源＋ＶＤＤに接続された第２
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第２の
インバータ回路と、 ｄ）ソース電極が正極の電源＋ＶＤＤに接続された第３
のＰ型ＭＯＳＦＥＴと該第３のＰ型ＭＯＳＦＥＴに直列
に接続された第４のＰ型ＭＯＳＦＥＴと、ソース電極が
負極の電源−ＶＳＳに接続された第３のＮ型ＭＯＳＦＥ
Ｔと該第３のＮ型ＭＯＳＦＥＴに直列に接続された第４
のＮ型ＭＯＳＦＥＴとからなり、かつ前記第４のＰ型Ｍ
ＯＳＦＥＴのドレイン電極と前記第４のＮ型ＭＯＳＦＥ
Ｔのドレイン電極が互いに接続された直列回路からな
り、 ｅ）前記第１のインバータ回路の入力は入力回路として
の入力端子に接続され、出力は前記第２のインバータ回
路の入力に接続され、 ｆ）前記第２のインバータ回路の出力は前記第４のＰ型
ＭＯＳＦＥＴのゲート電極と前記第４のＮ型ＭＯＳＦＥ
Ｔのゲート電極に接続するとともに、前記第１、第３、
第４のＰ型ＭＯＳＦＥＴおよび第１、第３、第４のＮ型
ＭＯＳＦＥＴの各基板にも接続し、 ｇ）前記第４のＰ型ＭＯＳＦＥＴと前記第４のＮ型ＭＯ
ＳＦＥＴのドレイン電極の接続点は前記第１のインバー
タ回路の出力に接続され、前記第３のＰ型ＭＯＳＦＥＴ
と前記第３のＮ型ＭＯＳＦＥＴのゲート電極はともに前
記入力回路としての入力端子に接続されたことを特徴と
するヒステリシス入力回路。 - 【請求項５】請求項４記載の半導体集積回路装置がシリ
コン・オン・インシュレータ（ＳＯＩ）で形成されてい
ることを特徴とするヒステリシス入力回路。 - 【請求項６】ａ）ＭＯＳＦＥＴを用いた 半導体集積回
路装置の入力回路において、 ｂ）ソース電極が正極の電源＋ＶＤＤに接続された第１
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第１の
インバータ回路と、 ｃ）ソース電極が正極の電源＋ＶＤＤに接続された第２
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第２の
インバータ回路と、 ｄ）ソース電極が正極の電源＋ＶＤＤに接続された第３
のＰ型ＭＯＳＦＥＴと該第３のＰ型ＭＯＳＦＥＴに直列
に接続された第４のＰ型ＭＯＳＦＥＴと、ソース電極が
負極の電源−ＶＳＳに接続された第３のＮ型ＭＯＳＦＥ
Ｔと該第３のＮ型ＭＯＳＦＥＴに直列に接続された第４
のＮ型ＭＯＳＦＥＴとからなり、かつ前記第４のＰ型Ｍ
ＯＳＦＥＴのドレイン電極と前記第４のＮ型ＭＯＳＦＥ
Ｔのドレイン電極が互いに接続された直列回路と、 ｅ）ドレインもしくはソースとなる第１電極とゲート電
極が接続された第５のＰ型ＭＯＳＦＥＴと、 ｆ）ドレインもしくはソースとなる第１電極とゲート電
極が接続された第５のＮ型ＭＯＳＦＥＴとからなり、 ｇ）前記第１のインバータ回路の入力は入力回路として
の入力端子に接続され、出力は前記第２のインバータ回
路の入力に接続され、 ｈ）前記第２のインバータ回路の出力は前記第４のＰ型
ＭＯＳＦＥＴのゲート電極と前記第４のＮ型ＭＯＳＦＥ
Ｔのゲート電極に接続するとともに、前記第５のＰ型Ｍ
ＯＳＦＥＴの第２電極と前記第５のＮ型ＭＯＳＦＥＴの
第２電極に接続され、 ｉ）前記第５のＰ型ＭＯＳＦＥＴの第１電極は前記第
１、第３、第４のＰ型ＭＯＳＦＥＴの基板に接続され、
前記第５のＮ型ＭＯＳＦＥＴの第１電極は前記第１、第
３、第４のＮ型ＭＯＳＦＥＴの基板に接続し、 ｊ）前記第４のＰ型ＭＯＳＦＥＴと前記第４のＮ型ＭＯ
ＳＦＥＴのドレイン電極の接続点は前記第１のインバー
タ回路の出力に接続され、前記第３のＰ型ＭＯＳＦＥＴ
と前記第３のＮ型ＭＯＳＦＥＴのゲート電極はともに前
記入力回路としての入力端子に接続されたことを特徴と
するヒステリシス入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31327997A JPH11150449A (ja) | 1997-11-14 | 1997-11-14 | ヒステリシス入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31327997A JPH11150449A (ja) | 1997-11-14 | 1997-11-14 | ヒステリシス入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150449A true JPH11150449A (ja) | 1999-06-02 |
Family
ID=18039306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31327997A Withdrawn JPH11150449A (ja) | 1997-11-14 | 1997-11-14 | ヒステリシス入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282349A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 |
| US6833749B2 (en) | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| WO2005096497A1 (en) * | 2003-12-10 | 2005-10-13 | Honeywell International Inc. | A system and method for obtaining hysteresis through body substrate control |
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
-
1997
- 1997-11-14 JP JP31327997A patent/JPH11150449A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833749B2 (en) | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| JP2004282349A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 |
| WO2005096497A1 (en) * | 2003-12-10 | 2005-10-13 | Honeywell International Inc. | A system and method for obtaining hysteresis through body substrate control |
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040309 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040430 |