JP2013066052A

JP2013066052A - シュミットインバータ回路及び半導体装置

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Publication number: JP2013066052A
Application number: JP2011203399A
Authority: JP
Inventors: Yukio Kawamura; 幸雄川村
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-09-16
Filing date: 2011-09-16
Publication date: 2013-04-11
Anticipated expiration: 2031-09-16
Also published as: JP5762230B2

Abstract

【課題】チャタリング抑制の特性を維持したまま、電源電圧や温度の影響による出力周波数の変化を抑制する。
【解決手段】スイッチＳＷＨ及びＳＷＬがオフ状態で、入力信号がＶｔｈＬより大きくＶ_ＤＤ／２未満の場合、第１インバータ１２の閾値電圧はＶ_ＤＤ／２となり、出力信号ＯＵＴはハイレベルとなる。入力信号がＶ_ＤＤ／２〜ＶｔｈＨとなると、出力信号ＯＵＴが立ち下がり、制御信号ＣＳＬが立ち上がって、スイッチＳＷＬがオンされ、閾値電圧は低電位側に変化する。入力信号がＶｔｈＨを超えると、信号ＳＬＨが立ち下り、入力信号が再びＶｔｈＨ未満となると、信号ＳＬＨが立ち上がり、制御信号ＣＳＬが立ち下がって、スイッチＳＷＬがオフされ、閾値電圧は再びＶ_ＤＤ／２に変化する。入力信号がＶ_ＤＤ／２〜ＶｔｈＬとなると、出力信号ＯＵＴが立ち上がり、制御信号ＣＳＨが立ち上がって、スイッチＳＷＨがオンされ、閾値電圧は高電位側に変化する。
【選択図】図１

Description

本発明は、シュミットインバータ回路、及びシュミットインバータ回路を含む半導体装置に関するものである。

従来、入力信号を反転して出力するインバータ２と、インバータ２の出力信号を反転して出力するインバータ３と、インバータ３の出力信号及び制御信号ＥＮ０に基づいて、出力信号を生成する制御回路５と、入力信号及び制御回路５の出力信号に基づいて、インバータ２の出力ノードと高電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４ａと、入力信号及びインバータ３の出力信号に基づいて、インバータ２の出力ノードと低電位側の電源電位との間のインピーダンスを調整するインピーダンス調整回路４ｂとを具備するシュミットトリガ回路が提案されている（例えば、特許文献１参照）。

このようなシュミットトリガ回路では、高電位側の閾値電圧及び低電位側の閾値電圧を設けることで、出力信号のハイレベルとローレベルとの切り替わり部分のチャタリングを抑制している。

特開２００８−１６９０８号公報

しかしながら、特許文献１記載のシュミットトリガ回路では、制御信号を用いた閾値電圧の変更を行っているものの、発振に影響する閾値電圧が高電位側及び低電位側の２点存在する。そのため、電源電圧や温度によって、この２点の差が変化することで、出力周波数が変化してしまう、という問題があった。

具体的に、図５に示すような、従来の構成のシュミットインバータを用いて説明する。図５のシュミットインバータ回路１００は、ＰチャネルＭＯＳ（ＰＭＯＳ）−Ｐ１及びＮチャネルＭＯＳ（ＮＭＯＳ）−Ｎ１で構成された第１インバータ１１２と、ＰＭＯＳ−Ｐ２、Ｐ３、及びＮＭＯＳ−Ｎ２、Ｎ３で構成されたインピーダンス調整回路１１４と、第２インバータ１１６とを含んで構成されている。このシュミットインバータ回路１００では、入力信号がローレベルの場合には、ＰＭＯＳ−Ｐ１〜Ｐ３がオンとなり、ＮＭＯＳ−Ｎ１〜Ｎ３がオフとなる。そして、入力信号がローレベルからハイレベルへ変化していく過渡状態において、入力信号の閾値電圧が高電位側にシフトする。また、入力信号がハイレベルの場合には、ＮＭＯＳ−Ｎ１〜Ｎ３がオンとなり、ＰＭＯＳ−Ｐ１〜Ｐ３がオフとなる。そして、入力信号がハイレベルからローレベルへ変化していく過渡状態において、入力信号の閾値電圧が低電位側にシフトする。この様子を図６（ａ）に示す。

ここで、高電位側の閾値電圧をＶｔｈＨ、低電位側の閾値電圧をＶｔｈＬとしたときのＶｔｈＨ〜ＶｔｈＬがヒステリシス幅である。このヒステリシス幅を定める閾値電圧ＶｔｈＨ及びＶｔｈＬは、第１インバータの出力ノードと高電位側電源電位間、及び出力ノードと低電位側電源電位間のインピーダンスで定まるため、電源電圧や温度によって変化する。これに伴い、ＶｔｈＨ及びＶｔｈＬの２点で定まるヒステリシス幅も変化する。ヒステリシス幅が変化すると、図６（ｂ）に示すように、出力信号の立ち上がり及び立下りのタイミングにずれが生じ、出力周波数が変化してしまう。

本発明は、上記問題点を解決するためになされたものであり、チャタリング抑制の特性を維持したまま、電源電圧や温度の影響による出力周波数の変化を抑制することができるシュミットインバータ回路及び半導体装置を提供することを目的とする。

上記目的を達成するために、本発明のシュミットインバータ回路は、高電位側に接続され、かつ入力信号がローレベルの場合にオンとなる第１スイッチング手段、及び低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第２スイッチング手段を含み、前記第１スイッチング手段と前記第２スイッチング手段との間に出力信号を出力する出力部が設けられた第１インバータと、前記第１インバータの出力信号の立ち上がりから、前記入力信号が予め定めた前記第１インバータのみで定まる基準閾値電圧より低い第１閾値電圧未満の間ハイレベルとなる第１制御信号を出力すると共に、前記第１インバータの出力信号の立ち下がりから、前記入力信号が予め定めた前記基準閾値電圧より高い第２閾値電圧を超えている間ハイレベルとなる第２制御信号を出力する制御回路と、前記高電位側に接続され、かつ前記入力信号がローレベルの場合にオンとなる第３スイッチング手段、前記低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第４スイッチング手段、前記第１インバータの出力と前記第３スイッチング手段との間に接続され、かつ前記制御回路から出力された第１制御信号がハイレベルの場合にオンとなる第５スイッチング手段、及び前記第１インバータの出力と前記第４スイッチング手段との間に接続され、かつ前記制御回路から出力された第２制御信号がハイレベルの場合にオンとなる第６スイッチング手段を含み、前記第１インバータの閾値電圧を設定する設定回路と、を含んで構成されている。

また、本発明の半導体装置は、上記シュミットインバータ回路を含んで構成することができる。

本発明のシュミットインバータ回路及び半導体装置によれば、チャタリング抑制の特性を維持したまま、電源電圧や温度の影響による出力周波数の変化を抑制することができる。

本実施の形態に係るシュミットインバータ回路の概略を示す構成図である。制御信号生成部の一例を示す構成図である。制御信号生成部の動作を示すタイムチャートである。本実施の形態に係るシュミットインバータ回路の動作を示すタイムチャートである。従来のシュミットインバータ回路の概略を示す構成図である。従来の問題点であるヒステリシス幅の変動を説明するための図である。

以下、図面を参照して本発明の実施の形態を詳細に説明する。

図１に示すように、本発明のシュミットインバータ回路１０は、入力信号を反転して出力する第１インバータ１２と、第１インバータの出力を増幅して、出力信号ＯＵＴを出力するオペアンプ１４と、後述するスイッチＳＷＨ及びＳＷＬを制御するための制御信号を出力する制御回路１６と、第１インバータの閾値電圧を設定する設定回路１８とを含んで構成されている。

第１インバータ１２は、電源電位Ｖ_ＤＤと接地電位Ｖ_ＳＳとの間に直列に接続されたＰＭＯＳ−Ｐ１及びＮＭＯＳ−Ｎ１で構成されたＣＭＯＳインバータである。ＰＭＯＳ−Ｐ１及びＮＭＯＳ−Ｎ１のゲートには、入力信号が各々入力される。ＰＭＯＳ−Ｐ１のソースは電源電位Ｖ_ＤＤに接続され、ＮＭＯＳ−Ｎ１のソースは接地電位Ｖ_ＳＳに接続されている。第１インバータ１２は、ＰＭＯＳ−Ｐ１のドレインとＮＭＯＳ−Ｎ１のドレインとの接続点の電位を出力する。

制御回路１６は、閾値電圧ＶｔｈＨに基づいて、入力信号を反転した信号ＳＬＨを出力する第２インバータ２０と、閾値電圧ＶｔｈＬに基づいて、入力信号を反転した信号ＳＬＬを出力する第３インバータ２２と、出力信号ＯＵＴ、信号ＳＬＨ、及び信号ＳＬＬを入力とし、スイッチＳＷＨ及びＳＷＬを制御するための制御信号ＣＳＨ及びＣＳＬを生成する制御信号生成部２４とで構成されている。閾値電圧ＶｔｈＨは、第１インバータのみで定まる基準閾値電圧より高い値であり、閾値電圧ＶｔｈＬは基準閾値電圧より低い値である。閾値電圧ＶｔｈＨ及びＶｔｈＬは、従来のシュミットインバータ回路で想定される高電位側の閾値電圧及び低電位側の閾値電圧に相当する。

制御信号生成部２４は、例えば、図２に示すように、信号ＳＬＨ及び出力信号ＯＵＴの入力に基づいて、信号Ａを出力する第１Ｄフリップフロップ（Ｄ−ＦＦ）２６と、信号Ａ及び出力信号ＯＵＴの入力に基づいて、制御信号ＣＳＬを出力する第２Ｄ−ＦＦ２８と、信号ＳＬＬ及び出力信号ＯＵＴの入力に基づいて、信号Ｂを出力する第３Ｄ−ＦＦ３０と、信号Ｂ及び出力信号ＯＵＴの入力に基づいて、制御信号ＣＳＨを出力する第４Ｄ−ＦＦ３２とで構成することができる。

図２の例の制御信号生成部２４におけるタイムチャートを、図３に示す。制御信号ＣＳＨは、出力信号ＯＵＴの立ち上がりで立ち上がり、信号ＳＬＬの立下りで立ち下がる信号として生成される。すなわち、制御信号ＣＳＨは、出力信号ＯＵＴの立ち上がりから、入力信号が閾値電圧ＶｔｈＬ未満となっている間ハイレベルとなる信号である。また、制御信号ＣＳＬは、出力信号ＯＵＴの立ち下がりで立ち上がり、信号ＳＬＨの立ち上がりで立ち下がる信号として生成される。すなわち、制御信号ＣＳＬは、出力信号ＯＵＴの立ち下がりから、入力信号が閾値電圧ＶｔｈＨを超えている間ハイレベルとなる信号である。

設定回路１８は、電源電位Ｖ_ＤＤと接地電位Ｖ_ＳＳとの間に直列に接続されたＰＭＯＳ−Ｐ２、スイッチＳＷＨ、スイッチＳＷＬ、及びＮＭＯＳ−Ｎ２で構成されている。ＰＭＯＳ−Ｐ２及びＮＭＯＳ−Ｎ２のゲートには、入力信号が各々入力される。ＰＭＯＳ−Ｐ２のソースは電源電位Ｖ_ＤＤに接続され、ＮＭＯＳ−Ｎ２のソースは接地電位Ｖ_ＳＳに接続されている。また、ＰＭＯＳ−Ｐ２のドレインはスイッチＳＷＨと、ＮＭＯＳ−Ｎ２のドレインはスイッチＳＷＬと接続されている。スイッチＳＷＨとスイッチＳＷＬとの接続点には、第１インバータ１２の出力が接続されており、設定回路１８は、この接続点の電位を、オペアンプ１４に出力する。

また、スイッチＳＷＨには、制御回路１６から出力された制御信号ＣＳＨが入力され、スイッチＳＷＨは、制御信号ＣＳＨがハイレベルの間オンとなる。スイッチＳＷＬには、制御回路１６から出力された制御信号ＣＳＬが入力され、スイッチＳＷＬは、制御信号ＣＳＬがハイレベルの間オンとなる。

次に、図４のタイムチャートを参照して、本実施の形態のシュミットインバータ回路１０の動作について説明する。図４（ａ）は、比較対照として従来技術における入力信号及びヒステリシス幅（閾値電圧ＶｔｈＨ及びＶｔｈＬ）を示している。また、同図（ｂ）〜（ｇ）は、本実施の形態における各信号を示しており、（ｂ）は、入力信号及び閾値電圧、（ｃ）は、オペアンプ１４から出力される出力信号ＯＵＴ、（ｄ）は、第２インバータ２０から出力される信号ＳＬＨ、（ｅ）は、第３インバータ２２から出力される信号ＳＬＬ、（ｆ）及び（ｇ）は、制御回路１６から出力される制御信号ＣＳＨ及びＣＳＨを示している。

また、ここでは、第１インバータ１２のみで定まる基準閾値電圧がＶ_ＤＤ／２であるとする。従って、第２インバータ２０の閾値電圧ＶｔｈＨは、Ｖ_ＤＤ／２より高い値、第３インバータ２２の閾値電圧ＶｔｈＬは、Ｖ_ＤＤ／２より低い値として設定しておく。また、初期状態においては、スイッチＳＷＨ及びＳＷＬは共にオフ状態であるとする。

まず、ＶｔｈＬより大きくＶ_ＤＤ／２未満の入力信号が第１インバータ１２に入力されると（図４中のＡ）、ＰＭＯＳ−Ｐ１がオン、ＮＭＯＳ−Ｎ１がオフとなる。ここで、スイッチＳＷＨ及びＳＷＬがオフであることから、第１インバータ１２の閾値電圧は基準閾値電圧Ｖ_ＤＤ／２となり、出力信号ＯＵＴはハイレベルとなる。また、第２インバータ２０から出力される信号ＳＬＨはハイレベル、第３インバータ２２から出力される信号ＳＬＬはローレベルとなる。これにより、制御信号生成部２４で生成される制御信号ＣＳＨ及びＣＳＬは共にローレベルのままで、スイッチＳＷＨ及びスイッチＳＷＬのオフ状態が維持される。

次に、入力信号がハイレベル側に推移し、Ｖ_ＤＤ／２を超え、かつＶｔｈＨ未満となると（図４中のＢ）、ＰＭＯＳ−Ｐ１がオフ、ＮＭＯＳ−Ｎ１がオンとなり、出力信号ＯＵＴが立ち下がる。これに伴って、制御信号ＣＳＬが立ち上がって、スイッチＳＷＬがオンされる。その結果、第１インバータ１２の閾値電圧は、従来のシュミットインバータと同様に、ＮＭＯＳ−Ｎ１、ＮＭＯＳ−Ｎ２、及びスイッチＳＷＬのインピーダンスと、ＰＭＯＳ−Ｐ１のインピーダンスとの関係により、低電位側に変化する。このため、出力信号ＯＵＴの切り替わり部分のチャタリングを抑制することができる。

次に、入力信号が更にハイレベル側に推移し、ＶｔｈＨを超えると（図４中のＣ）、信号ＳＬＨが立ち下がってローレベルとなる。入力信号がピークを超えてローレベル側に推移し、再びＶｔｈＨ未満となると（図４中のＤ）、信号ＳＬＨが立ち上がり、制御信号ＣＳＬが立ち下がって、スイッチＳＷＬがオフされる。このとき、スイッチＳＷＨ及びＳＷＬが共にオフ状態となるため、第１インバータ１２の閾値電圧は再びＶ_ＤＤ／２に変化する。

次に、入力信号が更にローレベル側に推移し、Ｖ_ＤＤ／２未満、かつＶｔｈＬ以上となると（図４中のＥ）、ＰＭＯＳ−Ｐ１がオン、ＮＭＯＳ−Ｎ１がオフとなり、出力信号ＯＵＴが立ち上がる。これに伴って、制御信号ＣＳＨが立ち上がって、スイッチＳＷＨがオンされる。その結果、第１インバータ１２の閾値電圧は、従来のシュミットインバータと同様に、ＰＭＯＳ−Ｐ１、ＰＭＯＳ−Ｐ２、及びスイッチＳＷＨのインピーダンスと、ＮＭＯＳ−Ｎ１のインピーダンスとの関係により、高電位側に変化する。このため、出力信号ＯＵＴの切り替わり部分のチャタリングを抑制することができる。

次に、入力信号が更にローレベル側に推移し、ＶｔｈＬ未満となると（図４中のＦ）、信号ＳＬＬが立ち上がってハイレベルとなる。入力信号がピークを超えてハイベル側に推移し、再びＶｔｈＬを超えると、上記のＡと同様となり、第１インバータ１２の閾値電圧は再びＶ_ＤＤ／２に変化する。

以上説明したように、本実施の形態のシュミットインバータ回路によれば、出力信号のハイレベルとローレベルとを切り替えるための閾値電圧が、設定回路のスイッチＳＷＨ及びＳＷＬの両方がオフ状態の場合の１点であるため、ヒステリシス幅の変動という事態が生じず、電源電圧や温度の影響による出力周波数の変化を抑制することができる。また、出力信号がハイレベルとローレベルとの間で切り替わり部分では、閾値電圧を高電位側または低電位側へ移動させているため、従来のシュミットインバータのチャタリング抑制の特性も維持することができる。

なお、本実施の形態のシュミットインバータ回路を含む半導体装置として構成してもよい。

１０シュミットインバータ回路
１２第１インバータ
１４オペアンプ
１６制御回路
１８設定回路
２０第２インバータ
２２第３インバータ
２４制御信号生成部
Ｐ１ＰＭＯＳ−Ｐ１（第１スイッチング手段）
Ｐ２ＰＭＯＳ−Ｐ２（第３スイッチング手段）
Ｎ１ＮＭＯＳ−Ｎ１（第２スイッチング手段）
Ｎ２ＮＭＯＳ−Ｎ２（第５スイッチング手段）
ＳＷＨスイッチＳＷＨ（第４スイッチング手段）
ＳＷＬスイッチＳＷＬ（第６スイッチング手段）

Claims

高電位側に接続され、かつ入力信号がローレベルの場合にオンとなる第１スイッチング手段、及び低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第２スイッチング手段を含み、前記第１スイッチング手段と前記第２スイッチング手段との間に出力信号を出力する出力部が設けられた第１インバータと、
前記第１インバータの出力信号の立ち上がりから、前記入力信号が予め定めた前記第１インバータのみで定まる基準閾値電圧より低い第１閾値電圧未満の間ハイレベルとなる第１制御信号を出力すると共に、前記第１インバータの出力信号の立ち下がりから、前記入力信号が予め定めた前記基準閾値電圧より高い第２閾値電圧を超えている間ハイレベルとなる第２制御信号を出力する制御回路と、
前記高電位側に接続され、かつ前記入力信号がローレベルの場合にオンとなる第３スイッチング手段、前記低電位側に接続され、かつ前記入力信号がハイレベルの場合にオンとなる第４スイッチング手段、前記第１インバータの出力と前記第３スイッチング手段との間に接続され、かつ前記制御回路から出力された第１制御信号がハイレベルの場合にオンとなる第５スイッチング手段、及び前記第１インバータの出力と前記第４スイッチング手段との間に接続され、かつ前記制御回路から出力された第２制御信号がハイレベルの場合にオンとなる第６スイッチング手段を含み、前記第１インバータの閾値電圧を設定する設定回路と、
を含むシュミットインバータ回路。
前記制御回路を、前記第１閾値電圧に基づいて前記入力信号を反転して出力する第２インバータと、前記第２閾値電圧に基づいて前記入力信号を反転して出力する第３インバータと、前記第１インバータの出力信号と前記第２インバータの出力信号とに基づいて、前記第２制御信号を出力する第１フリップフロップと、前記第１インバータの出力信号と前記第３インバータの出力信号とに基づいて、前記第１制御信号を出力する第２フリップフロップとで構成した請求項１記載のシュミットインバータ回路。
前記第１スイッチング手段、前記第３スイッチング手段、及び前記第５スイッチング手段をＰチャネルトランジスタとし、前記第２スイッチング手段、前記第４スイッチング手段、及び前記第６スイッチング手段をＮチャネルトランジスタとした請求項１または請求項２記載のシュミットインバータ回路。
請求項１〜請求項３のいずれか１項記載のシュミットインバータ回路を含む半導体装置。