JPH1032481A - 論理回路 - Google Patents
論理回路Info
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- JPH1032481A JPH1032481A JP8206557A JP20655796A JPH1032481A JP H1032481 A JPH1032481 A JP H1032481A JP 8206557 A JP8206557 A JP 8206557A JP 20655796 A JP20655796 A JP 20655796A JP H1032481 A JPH1032481 A JP H1032481A
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- power control
- potential
- power supply
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Abstract
(57)【要約】
【課題】 電力制御トランジスタを介して論理ゲートの
電源端が電源線に接続されている論理回路において、論
理ゲートが高速な論理動作を実現することができる論理
回路を提供することを目的とするものである。 【解決手段】 電力制御トランジスタのソース端と基板
端とが電気的に分離され、ソース端と基板端とに互いに
異なる電位が与えられている。
電源端が電源線に接続されている論理回路において、論
理ゲートが高速な論理動作を実現することができる論理
回路を提供することを目的とするものである。 【解決手段】 電力制御トランジスタのソース端と基板
端とが電気的に分離され、ソース端と基板端とに互いに
異なる電位が与えられている。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタで構成されている半導体集積回路に関し、特に、論
理ゲートと電源線との間に電力制御トランジスタが接続
され、論理ゲートのアクティブ時とスタンバイ時とに応
じて、その電力制御トランジスタの導通／遮断状態を制
御することによって、スタンバイ電流を低減する低電力
回路の構成法に関する。
スタで構成されている半導体集積回路に関し、特に、論
理ゲートと電源線との間に電力制御トランジスタが接続
され、論理ゲートのアクティブ時とスタンバイ時とに応
じて、その電力制御トランジスタの導通／遮断状態を制
御することによって、スタンバイ電流を低減する低電力
回路の構成法に関する。
【０００２】
【従来の技術】近年、各種電子機器の携帯化の要求に応
えるべく、集積回路の低電圧動作化が進められている。
このような技術の一例として、電子情報通信学会１９９
４年春季大会講演論文集５分冊５−１９５頁にＭＴＣＭ
ＯＳ（Multi-Threshold CMOS）回路が開示されている。
えるべく、集積回路の低電圧動作化が進められている。
このような技術の一例として、電子情報通信学会１９９
４年春季大会講演論文集５分冊５−１９５頁にＭＴＣＭ
ＯＳ（Multi-Threshold CMOS）回路が開示されている。
【０００３】図７は、従来の論理回路ＬＣ１１を示す図
である。
である。
【０００４】この従来の論理回路ＬＣ１１は、低閾値電
圧のトランジスタで構成されている論理ゲートＬＧＡ
と、高閾値電圧のＰ−ｃｈ型トランジスタである電力制
御トランジスタＱｓとを有し、論理ゲートＬＧＡの電源
端は、高電位側疑似電源線ＶＤＤＶに接続され、電力制
御トランジスタＱｓは、疑似電源線ＶＤＤＶと高電位側
電源線ＶＤＤとの間に接続され、論理ゲートＬＧＡのス
タンバイ時に、電力制御トランジスタＱｓをオフ状態に
制御することによって、論理ゲートＬＧＡで消費される
電力を制御する（スリープ制御する）ものである。ま
た、論理回路ＬＣ１１において、電力制御トランジスタ
Ｑｓのゲート端子は電力制御信号端ＳＬに接続され、基
板端子とソース端とは電源線ＶＤＤに接続されている。
圧のトランジスタで構成されている論理ゲートＬＧＡ
と、高閾値電圧のＰ−ｃｈ型トランジスタである電力制
御トランジスタＱｓとを有し、論理ゲートＬＧＡの電源
端は、高電位側疑似電源線ＶＤＤＶに接続され、電力制
御トランジスタＱｓは、疑似電源線ＶＤＤＶと高電位側
電源線ＶＤＤとの間に接続され、論理ゲートＬＧＡのス
タンバイ時に、電力制御トランジスタＱｓをオフ状態に
制御することによって、論理ゲートＬＧＡで消費される
電力を制御する（スリープ制御する）ものである。ま
た、論理回路ＬＣ１１において、電力制御トランジスタ
Ｑｓのゲート端子は電力制御信号端ＳＬに接続され、基
板端子とソース端とは電源線ＶＤＤに接続されている。
【０００５】上記従来の論理回路ＬＣ１１において、論
理ゲートＬＧＡのアクティブ時には、電力制御信号端Ｓ
ＬがＧＮＤ電位になるように制御され、電力制御トラン
ジスタＱｓが導通し、疑似電源線ＶＤＤＶは電源線ＶＤ
Ｄの電位になる。一般に、ＣＭＯＳ回路の速度性能は、
「電源線電圧−トランジスタの閾値電圧」の２乗に比例
する。したがって、１Ｖ程度に電源線電圧を低くして
も、トランジスタの閾値電圧が低ければ、論理回路は高
速に動作するので、１Ｖ以下の低電源線電圧でも高速に
動作するように、論理ゲートＬＧＡを構成するトランジ
スタの閾値電圧を十分に下げるようにしている。
理ゲートＬＧＡのアクティブ時には、電力制御信号端Ｓ
ＬがＧＮＤ電位になるように制御され、電力制御トラン
ジスタＱｓが導通し、疑似電源線ＶＤＤＶは電源線ＶＤ
Ｄの電位になる。一般に、ＣＭＯＳ回路の速度性能は、
「電源線電圧−トランジスタの閾値電圧」の２乗に比例
する。したがって、１Ｖ程度に電源線電圧を低くして
も、トランジスタの閾値電圧が低ければ、論理回路は高
速に動作するので、１Ｖ以下の低電源線電圧でも高速に
動作するように、論理ゲートＬＧＡを構成するトランジ
スタの閾値電圧を十分に下げるようにしている。
【０００６】ところで、一般的に、トランジスタの閾値
電圧を下げると、カットオフ時のリーク電流阻止能が低
下し、スタンバイ電流（論理ゲートＬＧＡが何も動作を
していなくても流れる電流）が増大するという問題があ
る。この問題を解決するために、ＭＴＣＭＯＳ回路技術
では、スリープ制御と呼ばれる電力制御機能を導入して
いる。
電圧を下げると、カットオフ時のリーク電流阻止能が低
下し、スタンバイ電流（論理ゲートＬＧＡが何も動作を
していなくても流れる電流）が増大するという問題があ
る。この問題を解決するために、ＭＴＣＭＯＳ回路技術
では、スリープ制御と呼ばれる電力制御機能を導入して
いる。
【０００７】上記スリープ制御において、具体的には、
電力制御信号端ＳＬの信号電位を電源線ＶＤＤの電位に
し、電力制御トランジスタＱｓを遮断状態にし、これに
よって、閾値電圧が０．１Ｖ高くなったときに、リーク
電流を１／１０程度に低減できる。したがって、従来例
では、論理ゲートＬＧＡを構成するトランジスタの閾値
電圧よりも、電力制御トランジスタＱｓの閾値電圧を、
０．３Ｖ以上高く設定し、これによって、論理ゲートＬ
ＧＡを構成する低閾値トランジスタで発生するであろう
リーク電流をほぼ完全にカットし、超低電力特性を実現
している。
電力制御信号端ＳＬの信号電位を電源線ＶＤＤの電位に
し、電力制御トランジスタＱｓを遮断状態にし、これに
よって、閾値電圧が０．１Ｖ高くなったときに、リーク
電流を１／１０程度に低減できる。したがって、従来例
では、論理ゲートＬＧＡを構成するトランジスタの閾値
電圧よりも、電力制御トランジスタＱｓの閾値電圧を、
０．３Ｖ以上高く設定し、これによって、論理ゲートＬ
ＧＡを構成する低閾値トランジスタで発生するであろう
リーク電流をほぼ完全にカットし、超低電力特性を実現
している。
【０００８】
【発明が解決しようとする課題】上記のように、従来例
において、論理ゲートＬＧＡのスタンバイ時におけるリ
ーク電流を十分に低く抑えるためには、論理ゲートＬＧ
Ａを構成するトランジスタに比べて、電力制御トランジ
スタＱｓの閾値電圧を十分に大きくする必要がある。
において、論理ゲートＬＧＡのスタンバイ時におけるリ
ーク電流を十分に低く抑えるためには、論理ゲートＬＧ
Ａを構成するトランジスタに比べて、電力制御トランジ
スタＱｓの閾値電圧を十分に大きくする必要がある。
【０００９】しかし、電力制御トランジスタＱｓとして
のＭＯＳトランジスタのドレイン電流は、ゲート・ソー
ス間電圧と閾値電圧との差の２乗にほぼ比例するので、
電力制御トランジスタＱｓの閾値を大きくすると、ゲー
ト・ソース間電圧と閾値電圧との差が小さくなるので、
ドレイン電流値が小さくなる。したがって、論理ゲート
ＬＧＡのアクティブ時において、疑似電源線ＶＤＤＶに
接続される論理ゲートＬＧＡへの電流供給能力が低下
し、疑似電源線ＶＤＤＶの電位が低下するので、電力制
御トランジスタＱｓを介して、論理ゲートの電源端が電
源線に接続されている論理回路において、論理ゲートが
高速な論理動作を実現することができないという問題が
ある。
のＭＯＳトランジスタのドレイン電流は、ゲート・ソー
ス間電圧と閾値電圧との差の２乗にほぼ比例するので、
電力制御トランジスタＱｓの閾値を大きくすると、ゲー
ト・ソース間電圧と閾値電圧との差が小さくなるので、
ドレイン電流値が小さくなる。したがって、論理ゲート
ＬＧＡのアクティブ時において、疑似電源線ＶＤＤＶに
接続される論理ゲートＬＧＡへの電流供給能力が低下
し、疑似電源線ＶＤＤＶの電位が低下するので、電力制
御トランジスタＱｓを介して、論理ゲートの電源端が電
源線に接続されている論理回路において、論理ゲートが
高速な論理動作を実現することができないという問題が
ある。
【００１０】本発明は、電力制御トランジスタを介して
論理ゲートの電源端が電源線に接続されている論理回路
において、論理ゲートが高速な論理動作を実現すること
ができる論理回路を提供することを目的とするものであ
る。
論理ゲートの電源端が電源線に接続されている論理回路
において、論理ゲートが高速な論理動作を実現すること
ができる論理回路を提供することを目的とするものであ
る。
【００１１】
【課題を解決するための手段】本発明は、電力制御トラ
ンジスタを介して、論理ゲートの電源端が電源線に接続
されている論理回路において、電力制御トランジスタの
ソース端と基板端とを電気的に分離し、ソース端と基板
端とが互いに異なる電位を与えられるようにしたもので
ある。
ンジスタを介して、論理ゲートの電源端が電源線に接続
されている論理回路において、電力制御トランジスタの
ソース端と基板端とを電気的に分離し、ソース端と基板
端とが互いに異なる電位を与えられるようにしたもので
ある。
【００１２】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例である論理回路ＬＣ１を示す回路図である。
１の実施例である論理回路ＬＣ１を示す回路図である。
【００１３】論理回路ＬＣ１は、電界効果トランジスタ
を具備し所望の論理動作を実現する論理ゲートＬＧＡ
と、論理ゲートＬＧＡの一方の電源端が接続される高電
位側疑似電源線ＶＤＤＶと、疑似電源線ＶＤＤＶと高電
位側電源線ＶＤＤとの間に挿入されるＰ−ｃｈ型の電力
制御トランジスタＱｓと、論理ゲートＬＧＡの他の電源
端が接続される低電位側電源線ＶＳＳとを有する。
を具備し所望の論理動作を実現する論理ゲートＬＧＡ
と、論理ゲートＬＧＡの一方の電源端が接続される高電
位側疑似電源線ＶＤＤＶと、疑似電源線ＶＤＤＶと高電
位側電源線ＶＤＤとの間に挿入されるＰ−ｃｈ型の電力
制御トランジスタＱｓと、論理ゲートＬＧＡの他の電源
端が接続される低電位側電源線ＶＳＳとを有する。
【００１４】電力制御トランジスタＱｓは、そのソース
端が電源線ＶＤＤに接続され、そのゲート端が、電力制
御信号を入力する電力制御信号端ＳＬに接続され、その
基板端（ボディ端）Ｎｐが、ソース端の電位とは異なる
電位が与えらている。電力制御トランジスタＱｓのソー
ス端と基板端Ｎｐとは、互いに電気的に分離され、互い
に異なる電位が与えられる。
端が電源線ＶＤＤに接続され、そのゲート端が、電力制
御信号を入力する電力制御信号端ＳＬに接続され、その
基板端（ボディ端）Ｎｐが、ソース端の電位とは異なる
電位が与えらている。電力制御トランジスタＱｓのソー
ス端と基板端Ｎｐとは、互いに電気的に分離され、互い
に異なる電位が与えられる。
【００１５】電力制御トランジスタＱｓの閾値電圧は、
論理ゲートＬＧＡを構成するトランジスタの閾値電圧と
同じにし、電力制御トランジスタＱｓの基板端Ｎｐに
は、電源線ＶＤＤとは異なる電位Ｖ３も与えられる。つ
まり、論理ゲートＬＧＡのスタンバイ時には、基板端Ｎ
ｐの電位Ｖ３が、電源線ＶＤＤの電位よりも高く設定さ
れ（電源線ＶＤＤの電位＜電位Ｖ３）、論理回路ＬＣ１
の論理ゲートＬＧＡのアクティブ時には、基板端Ｎｐの
電位Ｖ３が、電源線ＶＤＤの電位と同じ電位に設定され
る（電源線ＶＤＤの電位＝電位Ｖ３）ように制御され
る。このように、上記実施例において、基板端Ｎｐの電
位Ｖ３が、論理ゲートＬＧＡのスタンバイ時とアクティ
ブ時とで異なる点が、従来例とは大きく異なる。
論理ゲートＬＧＡを構成するトランジスタの閾値電圧と
同じにし、電力制御トランジスタＱｓの基板端Ｎｐに
は、電源線ＶＤＤとは異なる電位Ｖ３も与えられる。つ
まり、論理ゲートＬＧＡのスタンバイ時には、基板端Ｎ
ｐの電位Ｖ３が、電源線ＶＤＤの電位よりも高く設定さ
れ（電源線ＶＤＤの電位＜電位Ｖ３）、論理回路ＬＣ１
の論理ゲートＬＧＡのアクティブ時には、基板端Ｎｐの
電位Ｖ３が、電源線ＶＤＤの電位と同じ電位に設定され
る（電源線ＶＤＤの電位＝電位Ｖ３）ように制御され
る。このように、上記実施例において、基板端Ｎｐの電
位Ｖ３が、論理ゲートＬＧＡのスタンバイ時とアクティ
ブ時とで異なる点が、従来例とは大きく異なる。
【００１６】次に、論理回路ＬＣ１の動作について説明
する。
する。
【００１７】まず、論理ゲートＬＧＡのスタンバイ時に
は、電力制御信号端ＳＬの電位を、電源線ＶＤＤの電位
と同じ電位に設定することによって、電力制御トランジ
スタＱｓをオフ状態にし、論理ゲートＬＧＡをスタンバ
イ状態（スリープ状態）にする。このようにすること
が、ＭＴＣＭＯＳ型回路の特徴である。
は、電力制御信号端ＳＬの電位を、電源線ＶＤＤの電位
と同じ電位に設定することによって、電力制御トランジ
スタＱｓをオフ状態にし、論理ゲートＬＧＡをスタンバ
イ状態（スリープ状態）にする。このようにすること
が、ＭＴＣＭＯＳ型回路の特徴である。
【００１８】ところで、論理回路ＬＣ１においては、論
理ゲートＬＧＡのスタンバイ時に、基板端Ｎｐの電位Ｖ
３が、電源線ＶＤＤの電位よりも高く設定される。「電
子デバイス［１］、昭晃堂、古川静二郎著」の１６８頁
に記載されているように、基板バイアス効果によって、
トランジスタの閾値電圧を高くすることができる。つま
り、トランジスタの基板とソースとの間の半導体ＰＮ接
合に、逆バイアスになる方向で電位差を生じさせると、
そのトランジスタの閾値電圧が高くなる。上記実施例で
は、電力制御トランジスタＱｓがＰ−ｃｈ型トランジス
タであり、ソース（Ｐ型半導体）よりも高い電圧を、基
板のＮ型半導体に加えることによって、基板バイアス効
果が生じ、これによって、電力制御トランジスタＱｓの
閾値電圧が実効的に高くなる。
理ゲートＬＧＡのスタンバイ時に、基板端Ｎｐの電位Ｖ
３が、電源線ＶＤＤの電位よりも高く設定される。「電
子デバイス［１］、昭晃堂、古川静二郎著」の１６８頁
に記載されているように、基板バイアス効果によって、
トランジスタの閾値電圧を高くすることができる。つま
り、トランジスタの基板とソースとの間の半導体ＰＮ接
合に、逆バイアスになる方向で電位差を生じさせると、
そのトランジスタの閾値電圧が高くなる。上記実施例で
は、電力制御トランジスタＱｓがＰ−ｃｈ型トランジス
タであり、ソース（Ｐ型半導体）よりも高い電圧を、基
板のＮ型半導体に加えることによって、基板バイアス効
果が生じ、これによって、電力制御トランジスタＱｓの
閾値電圧が実効的に高くなる。
【００１９】したがって、基板・ソース間電圧が０であ
るときにおける電力制御トランジスタＱｓの閾値電圧を
小さく設定していても、論理ゲートＬＧＡのスタンバイ
時（スリープ時）に、電力制御トランジスタＱｓの基板
・ソース間電圧が逆バイアスになる方向で電位差を生じ
させると、電力制御トランジスタＱｓの閾値電圧が大き
くなり、論理ゲートＬＧＡのスタンバイ時には、電力制
御トランジスタＱｓがオフ状態になり、論理ゲートＬＧ
Ａにおけるリーク電流を十分小さな値に抑えることがで
き、論理ゲートＬＧＡのスタンバイ電流を遮断できる。
るときにおける電力制御トランジスタＱｓの閾値電圧を
小さく設定していても、論理ゲートＬＧＡのスタンバイ
時（スリープ時）に、電力制御トランジスタＱｓの基板
・ソース間電圧が逆バイアスになる方向で電位差を生じ
させると、電力制御トランジスタＱｓの閾値電圧が大き
くなり、論理ゲートＬＧＡのスタンバイ時には、電力制
御トランジスタＱｓがオフ状態になり、論理ゲートＬＧ
Ａにおけるリーク電流を十分小さな値に抑えることがで
き、論理ゲートＬＧＡのスタンバイ電流を遮断できる。
【００２０】一方、論理ゲートＬＧＡのアクティブ時に
は、電力制御信号端ＳＬの電位を、低電位側電源線ＶＳ
Ｓの電位にし、電力制御トランジスタＱｓを導通させ
る。これによって、疑似電源線ＶＤＤＶは電源線として
振舞い、論理ゲートＬＧＡは所望の論理動作を実行す
る。この場合、基板端Ｎｐの電位Ｖ３が、電源線ＶＤＤ
の電位に設定される。このときに、電力制御トランジス
タＱｓの基板とソースとの間のＰＮ接合にかかる電位差
は０であるので、電力制御トランジスタＱｓの閾値電圧
は、本来の設定値通りに低いままである。
は、電力制御信号端ＳＬの電位を、低電位側電源線ＶＳ
Ｓの電位にし、電力制御トランジスタＱｓを導通させ
る。これによって、疑似電源線ＶＤＤＶは電源線として
振舞い、論理ゲートＬＧＡは所望の論理動作を実行す
る。この場合、基板端Ｎｐの電位Ｖ３が、電源線ＶＤＤ
の電位に設定される。このときに、電力制御トランジス
タＱｓの基板とソースとの間のＰＮ接合にかかる電位差
は０であるので、電力制御トランジスタＱｓの閾値電圧
は、本来の設定値通りに低いままである。
【００２１】ここで、トランジスタの電流供給能力の指
標を表す「ゲート・ソース間電圧と閾値電圧との差」に
ついて考える。上記実施例におけるゲート・ソース間電
圧は、従来例と同じように、「電源線ＶＤＤの電位−第
２の電源線ＶＳＳの電位」であるが、上記実施例では、
従来例に比べて閾値電圧を低くできるので、大きな電流
供給能力を実現できる。
標を表す「ゲート・ソース間電圧と閾値電圧との差」に
ついて考える。上記実施例におけるゲート・ソース間電
圧は、従来例と同じように、「電源線ＶＤＤの電位−第
２の電源線ＶＳＳの電位」であるが、上記実施例では、
従来例に比べて閾値電圧を低くできるので、大きな電流
供給能力を実現できる。
【００２２】論理回路ＬＣ１においては、論理ゲートＬ
ＧＡを構成するトランジスタの閾値電圧と同じ閾値電圧
を、電力制御トランジスタＱｓの閾値電圧として設定し
ても、高／低閾値電圧の２レベルのトランジスタを必要
とする従来のＭＴＣＭＯＳ回路と同等のリーク低減性能
を実現できる。ＭＴＣＭＯＳを実現するには、低閾値用
または高閾値用のマスクを追加する必要があり、このマ
スク追加はコスト増の原因になる。また、プロセスステ
ップの増加に伴い、歩留まり低下の原因になる。しか
し、上記実施例によれば、論理ゲートＬＧＡのアクティ
ブ時における速度性能が改善されることに留まらず、上
記のようなコスト増を抑えることができ、また、信頼性
を向上させることができる。
ＧＡを構成するトランジスタの閾値電圧と同じ閾値電圧
を、電力制御トランジスタＱｓの閾値電圧として設定し
ても、高／低閾値電圧の２レベルのトランジスタを必要
とする従来のＭＴＣＭＯＳ回路と同等のリーク低減性能
を実現できる。ＭＴＣＭＯＳを実現するには、低閾値用
または高閾値用のマスクを追加する必要があり、このマ
スク追加はコスト増の原因になる。また、プロセスステ
ップの増加に伴い、歩留まり低下の原因になる。しか
し、上記実施例によれば、論理ゲートＬＧＡのアクティ
ブ時における速度性能が改善されることに留まらず、上
記のようなコスト増を抑えることができ、また、信頼性
を向上させることができる。
【００２３】図２は、上記実施例と従来例とについて、
デバイス構成とＰＮ接合の状態とを示す図であり、図２
（１）は、実施例におけるにおけるデバイス構成とＰＮ
接合の状態とを示す図であり、図２（２）は、従来例に
おけるデバイス構成とＰＮ接合の状態とを示す図であ
る。
デバイス構成とＰＮ接合の状態とを示す図であり、図２
（１）は、実施例におけるにおけるデバイス構成とＰＮ
接合の状態とを示す図であり、図２（２）は、従来例に
おけるデバイス構成とＰＮ接合の状態とを示す図であ
る。
【００２４】図２においては、一例としてＰ−ｃｈ型の
トランジスタについて説明する。図２に示すように、ト
ランジスタの基板には、電位固定用のコンタクト（この
例ではＮ型半導体）を介して、トランジスタの外部から
電位を与える。従来例では、図２（２）に示すように、
ソース端と基板端とがともに電源線ＶＤＤに接続される
ので、ソースのＰ型半導体部と基板のＮ型半導体部との
間で形成されるＰＮ接合に印加される電位はゼロであ
る。一方、実施例においては、論理ゲートＬＧＡのスタ
ンバイ時には、図２（１）に示すように、電源線ＶＤＤ
の電位よりも高電位のＶ３を、基板端のＮ型半導体部に
印加するので、ソースのＰ型半導体部と基板のＮ型半導
体部とで構成されるＰＮ接合に逆バイアスがかけられ
る。このように、上記実施例では、ソースのＰ型半導体
部と基板のＮ型半導体部との間のＰＮ接合に逆バイアス
がかけられることによって、基板バイアス効果により電
力制御トランジスタＱｓの閾値電圧を高くすることがで
きる。
トランジスタについて説明する。図２に示すように、ト
ランジスタの基板には、電位固定用のコンタクト（この
例ではＮ型半導体）を介して、トランジスタの外部から
電位を与える。従来例では、図２（２）に示すように、
ソース端と基板端とがともに電源線ＶＤＤに接続される
ので、ソースのＰ型半導体部と基板のＮ型半導体部との
間で形成されるＰＮ接合に印加される電位はゼロであ
る。一方、実施例においては、論理ゲートＬＧＡのスタ
ンバイ時には、図２（１）に示すように、電源線ＶＤＤ
の電位よりも高電位のＶ３を、基板端のＮ型半導体部に
印加するので、ソースのＰ型半導体部と基板のＮ型半導
体部とで構成されるＰＮ接合に逆バイアスがかけられ
る。このように、上記実施例では、ソースのＰ型半導体
部と基板のＮ型半導体部との間のＰＮ接合に逆バイアス
がかけられることによって、基板バイアス効果により電
力制御トランジスタＱｓの閾値電圧を高くすることがで
きる。
【００２５】図３は、本発明の第２の実施例である論理
回路ＬＣ２を示す図である。
回路ＬＣ２を示す図である。
【００２６】論理回路ＬＣ２は、電力制御トランジスタ
Ｑｓにおける基板の電位を制御する基板電位制御回路１
０を、論理回路ＬＣ１に付加したものである。論理回路
ＬＣ２における基本的な構成要素（基板電位制御回路１
０を除く構成要素）は、論理回路ＬＣ１と同じである。
Ｑｓにおける基板の電位を制御する基板電位制御回路１
０を、論理回路ＬＣ１に付加したものである。論理回路
ＬＣ２における基本的な構成要素（基板電位制御回路１
０を除く構成要素）は、論理回路ＬＣ１と同じである。
【００２７】基板電位制御回路１０は、電位差Ｖ１を生
じさせる電源ＤＰＳ１と、電位差Ｖａを生じさせる電源
ＤＰＳ２と、端子ｎ１と端子ｎ２とを切り換えるスイッ
チ回路ＳＷとを有する。スイッチＳＷを制御し、基板端
Ｎｐを端子ｎ１または端子ｎ２に接続することによっ
て、電力制御トランジスタＱｓの基板電位が決定され
る。
じさせる電源ＤＰＳ１と、電位差Ｖａを生じさせる電源
ＤＰＳ２と、端子ｎ１と端子ｎ２とを切り換えるスイッ
チ回路ＳＷとを有する。スイッチＳＷを制御し、基板端
Ｎｐを端子ｎ１または端子ｎ２に接続することによっ
て、電力制御トランジスタＱｓの基板電位が決定され
る。
【００２８】論理回路ＬＣ２において、論理ゲートＬＧ
Ａのアクティブ時には、スイッチＳＷが端子ｎ１側に接
続され、これによって、基板端Ｎｐの電位が電源線ＶＤ
Ｄの電位と同じ電位になり、したがって、トランジスタ
Ｑｓの閾値電圧が設定値通りの値になり、動作中の論理
ゲートＬＧＡに十分大きな電流を供給することができ
る。
Ａのアクティブ時には、スイッチＳＷが端子ｎ１側に接
続され、これによって、基板端Ｎｐの電位が電源線ＶＤ
Ｄの電位と同じ電位になり、したがって、トランジスタ
Ｑｓの閾値電圧が設定値通りの値になり、動作中の論理
ゲートＬＧＡに十分大きな電流を供給することができ
る。
【００２９】一方、論理ゲートＬＧＡのスタンバイ時に
は、電力制御信号端ＳＬが電源線ＶＤＤの電位にされる
ことによって、電力制御トランジスタＱｓがカットオフ
する。また、このスタンバイ時には、スイッチＳＷが端
子ｎ２側に接続され、これによって、基板端Ｎｐの電位
が「電源線ＶＤＤの電位＋電位差Ｖａ」になり、基板バ
イアス効果によって、電力制御トランジスタＱｓの閾値
電圧が大きくなるので、リーク電流を完全に遮断するこ
とができる。
は、電力制御信号端ＳＬが電源線ＶＤＤの電位にされる
ことによって、電力制御トランジスタＱｓがカットオフ
する。また、このスタンバイ時には、スイッチＳＷが端
子ｎ２側に接続され、これによって、基板端Ｎｐの電位
が「電源線ＶＤＤの電位＋電位差Ｖａ」になり、基板バ
イアス効果によって、電力制御トランジスタＱｓの閾値
電圧が大きくなるので、リーク電流を完全に遮断するこ
とができる。
【００３０】図４は、本発明の第３の実施例である論理
回路ＬＣ３を示す図である。
回路ＬＣ３を示す図である。
【００３１】論理回路ＬＣ３は、論理回路ＬＣ２に設け
られている基板電位制御回路１０を、現実的な回路であ
る基板電位制御回路１０ａに置き換えた回路である。
られている基板電位制御回路１０を、現実的な回路であ
る基板電位制御回路１０ａに置き換えた回路である。
【００３２】基板電位制御回路１０ａは、Ｐ−ｃｈ型の
トランジスタＰＴ１とＰＴ２とを有する回路であり、ト
ランジスタＰＴ１は、そのソースが電源線ＶＤＤに接続
され、そのゲートが電力制御信号端ＳＬ＋に接続され、
そのドレインがトランジスタＱｓの基板端Ｎｐに接続さ
れているものである。トランジスタＰＴ２は、そのソー
スが電位Ｖ３である電源線ＶＤＤ’に接続され、そのゲ
ートが電力制御信号端ＳＬ−に接続され、そのドレイン
がトランジスタＱｓの基板端Ｎｐに接続されているもの
である。
トランジスタＰＴ１とＰＴ２とを有する回路であり、ト
ランジスタＰＴ１は、そのソースが電源線ＶＤＤに接続
され、そのゲートが電力制御信号端ＳＬ＋に接続され、
そのドレインがトランジスタＱｓの基板端Ｎｐに接続さ
れているものである。トランジスタＰＴ２は、そのソー
スが電位Ｖ３である電源線ＶＤＤ’に接続され、そのゲ
ートが電力制御信号端ＳＬ−に接続され、そのドレイン
がトランジスタＱｓの基板端Ｎｐに接続されているもの
である。
【００３３】なお、電力制御信号端ＳＬ＋／ＳＬ−の各
信号は、電力制御信号端ＳＬの信号にほぼ連動した信号
である。つまり、電力制御信号端ＳＬ＋の信号は、電力
制御信号端ＳＬの信号と同じであり、０Ｖと電源線ＶＤ
Ｄの電位との間の電位が与えられるものであり、電力制
御信号端ＳＬ−の信号は、電力制御信号端ＳＬの信号の
反転信号であり、０Ｖと電源線ＶＤＤ’の電位との間の
電位が与えられるものである。
信号は、電力制御信号端ＳＬの信号にほぼ連動した信号
である。つまり、電力制御信号端ＳＬ＋の信号は、電力
制御信号端ＳＬの信号と同じであり、０Ｖと電源線ＶＤ
Ｄの電位との間の電位が与えられるものであり、電力制
御信号端ＳＬ−の信号は、電力制御信号端ＳＬの信号の
反転信号であり、０Ｖと電源線ＶＤＤ’の電位との間の
電位が与えられるものである。
【００３４】論理回路ＬＣ３において、論理ゲートＬＧ
Ａのアクティブ時に、電力制御信号端ＳＬの電位が低電
位側電源線ＶＳＳの電位であれば、電力制御信号端ＳＬ
＋の電位は低電位側電源線ＶＳＳの電位になりトランジ
スタＰＴ１は導通し、電力制御信号端ＳＬ−の電位が電
位Ｖ３になり、トランジスタＰＴ２が遮断する。このた
めに、電力制御トランジスタＱｓの基板端Ｎｐには電源
線ＶＤＤの電位が供給される。
Ａのアクティブ時に、電力制御信号端ＳＬの電位が低電
位側電源線ＶＳＳの電位であれば、電力制御信号端ＳＬ
＋の電位は低電位側電源線ＶＳＳの電位になりトランジ
スタＰＴ１は導通し、電力制御信号端ＳＬ−の電位が電
位Ｖ３になり、トランジスタＰＴ２が遮断する。このた
めに、電力制御トランジスタＱｓの基板端Ｎｐには電源
線ＶＤＤの電位が供給される。
【００３５】また、論理回路ＬＣ３において、論理ゲー
トＬＧＡのスタンバイ時に、電力制御信号端ＳＬの電位
が電源線ＶＤＤの電位であれば、電力制御信号端ＳＬ＋
の電位が電源線ＶＤＤの電位になり、トランジスタＰＴ
１が遮断し、電力制御信号端ＳＬ−の電位が第２の電源
線ＶＳＳの電位になり、トランジスタＰＴ２が導通す
る。このために、電力制御トランジスタＱｓの基板端Ｎ
ｐに、電源線ＶＤＤ’の電位Ｖ３が供給される。
トＬＧＡのスタンバイ時に、電力制御信号端ＳＬの電位
が電源線ＶＤＤの電位であれば、電力制御信号端ＳＬ＋
の電位が電源線ＶＤＤの電位になり、トランジスタＰＴ
１が遮断し、電力制御信号端ＳＬ−の電位が第２の電源
線ＶＳＳの電位になり、トランジスタＰＴ２が導通す
る。このために、電力制御トランジスタＱｓの基板端Ｎ
ｐに、電源線ＶＤＤ’の電位Ｖ３が供給される。
【００３６】なお、論理回路ＬＣ１〜ＬＣ３において、
Ｐチャネル型の電力制御トランジスタＱｓの代わりに、
Ｎチャネル型の電力制御トランジスタを使用するように
してもよい。この場合、電力制御トランジスタの接続状
態が上記各実施例における場合とは異なる。つまり、論
理ゲートＬＧＡの第１の電源端が疑似電源線ＶＤＤＶに
接続され、電力制御トランジスタのソース端が疑似電源
線ＶＤＤＶに接続され、電力制御トランジスタのドレイ
ン端が第１の電位レベルを有する第１の電源線に接続さ
れ、論理ゲートＬＧＡの第２の電源端が、第２の電位レ
ベルを有する第２の電源線に接続される。
Ｐチャネル型の電力制御トランジスタＱｓの代わりに、
Ｎチャネル型の電力制御トランジスタを使用するように
してもよい。この場合、電力制御トランジスタの接続状
態が上記各実施例における場合とは異なる。つまり、論
理ゲートＬＧＡの第１の電源端が疑似電源線ＶＤＤＶに
接続され、電力制御トランジスタのソース端が疑似電源
線ＶＤＤＶに接続され、電力制御トランジスタのドレイ
ン端が第１の電位レベルを有する第１の電源線に接続さ
れ、論理ゲートＬＧＡの第２の電源端が、第２の電位レ
ベルを有する第２の電源線に接続される。
【００３７】図５は、本発明の第４の実施例である論理
回路ＬＣ４を示す図である。
回路ＬＣ４を示す図である。
【００３８】論理回路ＬＣ４は、論理回路ＬＣ１におい
て、電力制御トランジスタＱｓを削除し、Ｎ−ｃｈ型の
トランジスタである電力制御トランジスタＱｓｎを、論
理ゲートＬＧＡと低電位側電源線ＶＳＳとの間に挿入し
た場合の例である。
て、電力制御トランジスタＱｓを削除し、Ｎ−ｃｈ型の
トランジスタである電力制御トランジスタＱｓｎを、論
理ゲートＬＧＡと低電位側電源線ＶＳＳとの間に挿入し
た場合の例である。
【００３９】つまり、論理回路ＬＣ４は、所望の論理動
作を実現する論理ゲートＬＧＡと、この論理ゲートＬＧ
Ａの電源端が接続される疑似電源線ＶＳＳＶと、この疑
似電源線ＶＳＳＶと低電位側電源線ＶＳＳとの間に挿入
される電力制御トランジスタＱｓｎと、高電位側疑似電
源線ＶＤＤとで構成されている。
作を実現する論理ゲートＬＧＡと、この論理ゲートＬＧ
Ａの電源端が接続される疑似電源線ＶＳＳＶと、この疑
似電源線ＶＳＳＶと低電位側電源線ＶＳＳとの間に挿入
される電力制御トランジスタＱｓｎと、高電位側疑似電
源線ＶＤＤとで構成されている。
【００４０】電力制御トランジスタＱｓｎは、そのソー
ス端が低電位側電源線ＶＳＳに接続され、そのゲート端
が電力制御信号端ＳＬＮに接続され、その基板端がソー
スとは異なる基板端Ｎｐｎに接続され、電力制御トラン
ジスタＱｓｎの閾値電圧は、論理ゲートＬＧＡを構成す
るトランジスタの閾値電圧と同じであるとするものであ
る。なお、電力制御トランジスタＱｓｎの基板端Ｎｐｎ
には電源線ＶＳＳとは異なる電位Ｖ４を与える点が、従
来例とは異なる。
ス端が低電位側電源線ＶＳＳに接続され、そのゲート端
が電力制御信号端ＳＬＮに接続され、その基板端がソー
スとは異なる基板端Ｎｐｎに接続され、電力制御トラン
ジスタＱｓｎの閾値電圧は、論理ゲートＬＧＡを構成す
るトランジスタの閾値電圧と同じであるとするものであ
る。なお、電力制御トランジスタＱｓｎの基板端Ｎｐｎ
には電源線ＶＳＳとは異なる電位Ｖ４を与える点が、従
来例とは異なる。
【００４１】次に、論理回路ＬＣ４の動作について説明
する。
する。
【００４２】論理回路ＬＣ４において、論理ゲートＬＧ
Ａのスタンバイ時には、電力制御信号端ＳＬＮが低電位
側電源線ＶＳＳの電位に設定され、電力制御トランジス
タＱｓｎがオフ状態にされ、論理ゲートＬＧＡがスタン
バイ状態になる。この場合、基板端Ｎｐｎの電位Ｖ４が
低電位側電源線ＶＳＳの電位よりも低く設定される。論
理回路ＬＣ４において、電力制御トランジスタＱｓｎは
Ｎ−ｃｈ型トランジスタであり、Ｎ型半導体のソースよ
りも低い電位を基板のＰ型半導体に印加すると、上記基
板バイアス効果によって電力制御トランジスタＱｓｎの
閾値電圧が高くなる。したがって、Ｖｇｓ＝０である場
合に、電力制御トランジスタＱｓｎの閾値電圧を小さく
しても、論理ゲートＬＧＡのスタンバイ時にはリーク電
流を十分小さな値に抑えることができ、スタンバイ電流
を遮断することができる。この点は、論理回路ＬＣ１の
場合と同じである。
Ａのスタンバイ時には、電力制御信号端ＳＬＮが低電位
側電源線ＶＳＳの電位に設定され、電力制御トランジス
タＱｓｎがオフ状態にされ、論理ゲートＬＧＡがスタン
バイ状態になる。この場合、基板端Ｎｐｎの電位Ｖ４が
低電位側電源線ＶＳＳの電位よりも低く設定される。論
理回路ＬＣ４において、電力制御トランジスタＱｓｎは
Ｎ−ｃｈ型トランジスタであり、Ｎ型半導体のソースよ
りも低い電位を基板のＰ型半導体に印加すると、上記基
板バイアス効果によって電力制御トランジスタＱｓｎの
閾値電圧が高くなる。したがって、Ｖｇｓ＝０である場
合に、電力制御トランジスタＱｓｎの閾値電圧を小さく
しても、論理ゲートＬＧＡのスタンバイ時にはリーク電
流を十分小さな値に抑えることができ、スタンバイ電流
を遮断することができる。この点は、論理回路ＬＣ１の
場合と同じである。
【００４３】一方、論理回路ＬＣ４において、論理ゲー
トＬＧＡのアクティブ時には、電力制御信号端ＳＬＮの
電位が電源線ＶＤＤの電位に設定され、電力制御トラン
ジスタＱｓｎが導通する。疑似電源線ＶＳＳＶは低電位
側電源線ＶＳＳとして振舞い、論理ゲートＬＧＡは所望
の論理動作を実行する。また、論理ゲートＬＧＡのアク
ティブ時には、基板端Ｎｐｎの電位が低電位側電源線Ｖ
ＳＳの電位と同じ電位に設定され、このときに、電力制
御トランジスタＱｓの基板端Ｎｐｎとソースとで構成さ
れるＰＮ接合に印加される電位差は０になるので、電力
制御トランジスタＱｓｎの閾値電圧は低いままである。
トＬＧＡのアクティブ時には、電力制御信号端ＳＬＮの
電位が電源線ＶＤＤの電位に設定され、電力制御トラン
ジスタＱｓｎが導通する。疑似電源線ＶＳＳＶは低電位
側電源線ＶＳＳとして振舞い、論理ゲートＬＧＡは所望
の論理動作を実行する。また、論理ゲートＬＧＡのアク
ティブ時には、基板端Ｎｐｎの電位が低電位側電源線Ｖ
ＳＳの電位と同じ電位に設定され、このときに、電力制
御トランジスタＱｓの基板端Ｎｐｎとソースとで構成さ
れるＰＮ接合に印加される電位差は０になるので、電力
制御トランジスタＱｓｎの閾値電圧は低いままである。
【００４４】ここで、トランジスタの電流供給能力の指
標を表す「ゲート・ソース間電圧と閾値電圧の差」を考
える。ゲート・ソース間電圧は、従来例の場合と同じ
く、「電源線ＶＤＤの電位−低電位側電源線ＶＳＳの電
位」であるが、閾値電圧が低いので、従来例に比べて大
きな電流供給能力を実現できる。この点は、論理回路Ｌ
Ｃ１の場合と同じである。
標を表す「ゲート・ソース間電圧と閾値電圧の差」を考
える。ゲート・ソース間電圧は、従来例の場合と同じ
く、「電源線ＶＤＤの電位−低電位側電源線ＶＳＳの電
位」であるが、閾値電圧が低いので、従来例に比べて大
きな電流供給能力を実現できる。この点は、論理回路Ｌ
Ｃ１の場合と同じである。
【００４５】上記実施例においては、電力制御トランジ
スタＱｓの閾値電圧を、論理ゲートＬＧＡを構成するト
ランジスタの閾値電圧と同じにしているが、両閾値電圧
を必ずしも同じにする必要はない。従来報告されている
ＭＴＣＭＯＳ回路では、論理ゲートを構成するトランジ
スタの閾値電圧よりも、電力制御トランジスタＱｓの閾
値電圧を０．３Ｖ程度高めに設定しなければならない
が、上記実施例によれば、それほど高く設定する必要が
なく、また、論理ゲートＬＧＡを構成するトランジスタ
の閾値電圧と電力制御トランジスタＱｓの閾値電圧とを
同じ電圧に設定することもできる。さらには、論理ゲー
トＬＧＡを構成するトランジスタの閾値電圧よりも、電
力制御トランジスタＱｓの閾値電圧を低く設定すること
も可能であり、このようにすることによって、応用範囲
がさらに広がる。
スタＱｓの閾値電圧を、論理ゲートＬＧＡを構成するト
ランジスタの閾値電圧と同じにしているが、両閾値電圧
を必ずしも同じにする必要はない。従来報告されている
ＭＴＣＭＯＳ回路では、論理ゲートを構成するトランジ
スタの閾値電圧よりも、電力制御トランジスタＱｓの閾
値電圧を０．３Ｖ程度高めに設定しなければならない
が、上記実施例によれば、それほど高く設定する必要が
なく、また、論理ゲートＬＧＡを構成するトランジスタ
の閾値電圧と電力制御トランジスタＱｓの閾値電圧とを
同じ電圧に設定することもできる。さらには、論理ゲー
トＬＧＡを構成するトランジスタの閾値電圧よりも、電
力制御トランジスタＱｓの閾値電圧を低く設定すること
も可能であり、このようにすることによって、応用範囲
がさらに広がる。
【００４６】なお、上記実施例では、高電位側電源線Ｖ
ＤＤの電位の与え方、低電位側電源線ＶＳＳと異なる電
位である電位Ｖ３、Ｖ４の与え方は、論理回路ＬＣ２、
ＬＣ３で採用されている与え方に限定されるものではな
く、種々の方法が考えられる。たとえば、外部から独立
の電源線として与える方法、また、種々の昇圧／降圧回
路で発生して与える方法が考えられ、汎用的に用いられ
ている技術を適用できる。
ＤＤの電位の与え方、低電位側電源線ＶＳＳと異なる電
位である電位Ｖ３、Ｖ４の与え方は、論理回路ＬＣ２、
ＬＣ３で採用されている与え方に限定されるものではな
く、種々の方法が考えられる。たとえば、外部から独立
の電源線として与える方法、また、種々の昇圧／降圧回
路で発生して与える方法が考えられ、汎用的に用いられ
ている技術を適用できる。
【００４７】上記実施例によれば、論理ゲートＬＧＡの
スタンバイ時には、電力制御トランジスタＱｓの閾値電
圧が一時的に高くなるように、ソース電位とは独立に基
板電位を与えるので、基板・ソース間電圧がゼロである
ときにおける閾値電圧が低く設定されていても、リーク
によるスタンバイ電流を十分に低減することができる。
一方、論理ゲートＬＧＡのアクティブ時には電力制御ト
ランジスタＱｓの基板・ソース間電圧がゼロであり、閾
値電圧が低いままであるので、従来例に比べて、論理ゲ
ートＬＧＡに多くの電流を供給することができ、したが
って、論理ゲートＬＧＡの動作が高速になる。
スタンバイ時には、電力制御トランジスタＱｓの閾値電
圧が一時的に高くなるように、ソース電位とは独立に基
板電位を与えるので、基板・ソース間電圧がゼロである
ときにおける閾値電圧が低く設定されていても、リーク
によるスタンバイ電流を十分に低減することができる。
一方、論理ゲートＬＧＡのアクティブ時には電力制御ト
ランジスタＱｓの基板・ソース間電圧がゼロであり、閾
値電圧が低いままであるので、従来例に比べて、論理ゲ
ートＬＧＡに多くの電流を供給することができ、したが
って、論理ゲートＬＧＡの動作が高速になる。
【００４８】さらに、従来のＭＴＣＭＯＳ回路におい
て、論理回路に供給する電源線電圧の低電圧化限界は、
使用されている電力制御トランジスタの閾値電圧で決ま
っており、その電力制御トランジスタの閾値電圧よりも
電源線電圧を低くすると、電力制御トランジスタが導通
しなくなるので、疑似電源線に電流を供給することがで
きない。ところが、上記実施例では、電力制御トランジ
スタＱｓ、Ｑｓｎの基板・ソース間電位を制御すること
によって、電力制御トランジスタＱｓ、Ｑｓｎの実効的
な閾値電圧を、動作モードに応じて制御しているので、
電力制御トランジスタＱｓ、Ｑｓｎの閾値電圧を低く設
定でき、したがって、論理回路に供給する電源線電圧の
低電圧化限界をより一層低くすることが可能になる。
て、論理回路に供給する電源線電圧の低電圧化限界は、
使用されている電力制御トランジスタの閾値電圧で決ま
っており、その電力制御トランジスタの閾値電圧よりも
電源線電圧を低くすると、電力制御トランジスタが導通
しなくなるので、疑似電源線に電流を供給することがで
きない。ところが、上記実施例では、電力制御トランジ
スタＱｓ、Ｑｓｎの基板・ソース間電位を制御すること
によって、電力制御トランジスタＱｓ、Ｑｓｎの実効的
な閾値電圧を、動作モードに応じて制御しているので、
電力制御トランジスタＱｓ、Ｑｓｎの閾値電圧を低く設
定でき、したがって、論理回路に供給する電源線電圧の
低電圧化限界をより一層低くすることが可能になる。
【００４９】上記実施例によれば、ＭＯＳトランジスタ
に特有の基板バイアス効果を利用し、論理ゲートＬＧＡ
のスタンバイ時には、トランジスタの閾値電圧を論理ゲ
ートＬＧＡのスタンバイ時にのみ高くするような電位
を、電力制御トランジスタＱｓの基板端に与え、この結
果、電力制御トランジスタとして、閾値電圧が低いトラ
ンジスタを用いた場合にも、ドレイン・ソース間のリー
ク電流であるスタンバイ電流を十分に低減することがで
きる。また、上記実施例によれば、電力制御トランジス
タの閾値電圧を低く設定できるので、論理ゲートＬＧＡ
のアクティブ時には、疑似電源線ＶＤＤＶに接続された
論理ゲートに対して、十分な電流供給能力を有すること
ができる。
に特有の基板バイアス効果を利用し、論理ゲートＬＧＡ
のスタンバイ時には、トランジスタの閾値電圧を論理ゲ
ートＬＧＡのスタンバイ時にのみ高くするような電位
を、電力制御トランジスタＱｓの基板端に与え、この結
果、電力制御トランジスタとして、閾値電圧が低いトラ
ンジスタを用いた場合にも、ドレイン・ソース間のリー
ク電流であるスタンバイ電流を十分に低減することがで
きる。また、上記実施例によれば、電力制御トランジス
タの閾値電圧を低く設定できるので、論理ゲートＬＧＡ
のアクティブ時には、疑似電源線ＶＤＤＶに接続された
論理ゲートに対して、十分な電流供給能力を有すること
ができる。
【００５０】なお、論理回路ＬＣ４において、Ｎチャネ
ル型の電力制御トランジスタＱｓｎの代わりに、Ｐチャ
ネル型の電力制御トランジスタＱｓを使用するようにし
てもよい。
ル型の電力制御トランジスタＱｓｎの代わりに、Ｐチャ
ネル型の電力制御トランジスタＱｓを使用するようにし
てもよい。
【００５１】図６は、本発明の第５の実施例である論理
回路ＬＣ５を示す図である。
回路ＬＣ５を示す図である。
【００５２】論理回路ＬＣ５は、論理回路ＬＣ１と論理
回路ＬＣ４とをミックスした実施例である。つまり、論
理回路ＬＣ５は、論理回路ＬＣ１とＬＣ４とを組み合わ
せ、高電位側に電力制御トランジスタＱｓを挿入すると
ともに、低電位側に電力制御トランジスタＱｓｎを挿入
したものであり、論理回路ＬＣ５においても、上記各実
施例と同様の効果が得られる。
回路ＬＣ４とをミックスした実施例である。つまり、論
理回路ＬＣ５は、論理回路ＬＣ１とＬＣ４とを組み合わ
せ、高電位側に電力制御トランジスタＱｓを挿入すると
ともに、低電位側に電力制御トランジスタＱｓｎを挿入
したものであり、論理回路ＬＣ５においても、上記各実
施例と同様の効果が得られる。
【００５３】この場合、第１の電力制御トランジスタ
（電力制御トランジスタＱｓまたはＱｓｎ）の基板端と
ソース端とが電気的に分離され、第１の電力制御トラン
ジスタの基板端とソース端とに互いに異なる電位が与え
られるようにしてもよく、つまり、電力制御トランジス
タＱｓ、Ｑｓｎのうちの一方の電力制御トランジスタの
みについて、基板端とソース端とを電気的に分離し、互
いに異なる電位を与えるようにしてもよい。
（電力制御トランジスタＱｓまたはＱｓｎ）の基板端と
ソース端とが電気的に分離され、第１の電力制御トラン
ジスタの基板端とソース端とに互いに異なる電位が与え
られるようにしてもよく、つまり、電力制御トランジス
タＱｓ、Ｑｓｎのうちの一方の電力制御トランジスタの
みについて、基板端とソース端とを電気的に分離し、互
いに異なる電位を与えるようにしてもよい。
【００５４】また、第１の電力制御トランジスタ（電力
制御トランジスタＱｓまたはＱｓｎ）の基板端とソース
端とが電気的に分離され、第１の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ようにし、さらに、第２の電力制御トランジスタ（電力
制御トランジスタＱｓｎまたはＱｓ）の基板端とソース
端とが電気的に分離され、第２の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ようにしてもよく、つまり、電力制御トランジスタＱ
ｓ、Ｑｓｎの両方の電力制御トランジスタについて、そ
れぞれの基板端とソース端とを電気的に分離し、互いに
異なる電位を与えるようにしてもよい。
制御トランジスタＱｓまたはＱｓｎ）の基板端とソース
端とが電気的に分離され、第１の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ようにし、さらに、第２の電力制御トランジスタ（電力
制御トランジスタＱｓｎまたはＱｓ）の基板端とソース
端とが電気的に分離され、第２の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ようにしてもよく、つまり、電力制御トランジスタＱ
ｓ、Ｑｓｎの両方の電力制御トランジスタについて、そ
れぞれの基板端とソース端とを電気的に分離し、互いに
異なる電位を与えるようにしてもよい。
【００５５】なお、論理ゲートＬＧＡは、少なくとも１
つの論理ゲートを有するものであればよい。
つの論理ゲートを有するものであればよい。
【００５６】
【発明の効果】本発明によれば、電力制御トランジスタ
を介して論理ゲートの電源端が電源線に接続されている
論理回路において、論理ゲートが高速な論理動作を実現
することができるという効果を奏する。
を介して論理ゲートの電源端が電源線に接続されている
論理回路において、論理ゲートが高速な論理動作を実現
することができるという効果を奏する。
【図１】本発明の第１の実施例である論理回路ＬＣ１を
示す回路図である。
示す回路図である。
【図２】上記実施例と従来例とについて、デバイス構成
とＰＮ接合の状態とを示す図である。
とＰＮ接合の状態とを示す図である。
【図３】本発明の第２の実施例である論理回路ＬＣ２を
示す図である。
示す図である。
【図４】本発明の第３の実施例である論理回路ＬＣ３を
示す図である。
示す図である。
【図５】本発明の第４の実施例である論理回路ＬＣ４を
示す図である。
示す図である。
【図６】本発明の第５の実施例である論理回路ＬＣ５を
示す図である。
示す図である。
【図７】従来の論理回路ＬＣ１１を示す図である。
ＬＣ１〜ＬＣ５…論理回路、 ＬＧＡ…論理ゲート、 Ｑｓ、Ｑｓｎ…電力制御トランジスタ、 Ｎｐ、Ｎｐｎ…基板端、 ＳＬ、ＳＬｎ…電力制御信号端、 ＶＤＤ…高電位側電源線、 ＶＤＤＶ…高電位側疑似電源線、 ＶＳＳ…低電位側電源線、 ＶＳＳＶ…低電位側疑似電源線、 １０、１０ａ…基板電位制御回路。
Claims (6)
- 【請求項１】 電界効果トランジスタを具備する少なく
とも１つの論理ゲートと、電力制御トランジスタとを論
理回路が有し、上記論理ゲートの第１の電源端が疑似電
源線に接続され、上記電力制御トランジスタのドレイン
端またはソース端が上記疑似電源線に接続され、上記電
力制御トランジスタのソース端またはドレイン端が第１
の電位レベルを有する第１の電源線に接続され、上記論
理ゲートの第２の電源端が、第２の電位レベルを有する
第２の電源線に接続されている論理回路において、 上記電力制御トランジスタの基板端とソース端とが電気
的に分離され、上記電力制御トランジスタの基板端とソ
ース端とに互いに異なる電位が与えられることを特徴と
する論理回路。 - 【請求項２】 電界効果トランジスタを具備する少なく
とも１つの論理ゲートと、第１の電力制御トランジスタ
と、第２の電力制御トランジスタとを論理回路が有し、
上記論理ゲートの第１の電源端が第１の疑似電源線に接
続され、上記第１の電力制御トランジスタのドレイン端
またはソース端が上記第１の疑似電源線に接続され、上
記第１の電力制御トランジスタのソース端またはドレイ
ン端が第１の電位レベルを有する第１の電源線に接続さ
れ、上記論理ゲートの第２の電源端が第２の疑似電源線
に接続され、上記第２の電力制御トランジスタのドレイ
ン端またはソース端が上記第２の疑似電源線に接続さ
れ、上記第２の電力制御トランジスタのソース端または
ドレイン端が、第２の電位レベルを有する第２の電源線
に接続されている論理回路において、 上記第１の電力制御トランジスタの基板端とソース端と
が電気的に分離され、上記第１の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ことを特徴とする論理回路。 - 【請求項３】 請求項２において、 上記第２の電力制御トランジスタの基板端とソース端と
が電気的に分離され、上記第２の電力制御トランジスタ
の基板端とソース端とに互いに異なる電位が与えられる
ことを特徴とする論理回路。 - 【請求項４】 請求項１〜請求項３の少なくとも１項に
おいて、 上記論理ゲートを構成する電界効果トランジスタの閾値
電圧は、上記電力制御トランジスタの閾値電圧よりも高
い値であることを特徴とする論理回路。 - 【請求項５】 請求項１〜請求項３の少なくとも１項に
おいて、 上記論理ゲートを構成する電界効果トランジスタの閾値
電圧は、上記電力制御トランジスタの閾値電圧と同じ値
であるか、または低い値であることを特徴とする論理回
路。 - 【請求項６】 請求項１〜請求項３の少なくとも１項に
おいて、 上記電力制御トランジスタの基板端とソース端とによっ
て構成される半導体ＰＮ接合部の電位差を、上記論理ゲ
ートの動作状態に応じて変更することが可能であり、Ｐ
型半導体部の電位を、Ｎ型半導体部の電位に比べて低く
制御することが可能である手段を有することを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206557A JPH1032481A (ja) | 1996-07-17 | 1996-07-17 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8206557A JPH1032481A (ja) | 1996-07-17 | 1996-07-17 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032481A true JPH1032481A (ja) | 1998-02-03 |
Family
ID=16525372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8206557A Pending JPH1032481A (ja) | 1996-07-17 | 1996-07-17 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032481A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-07-17 JP JP8206557A patent/JPH1032481A/ja active Pending
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