JPH0440798B2 - - Google Patents

Info

Publication number
JPH0440798B2
JPH0440798B2 JP22362782A JP22362782A JPH0440798B2 JP H0440798 B2 JPH0440798 B2 JP H0440798B2 JP 22362782 A JP22362782 A JP 22362782A JP 22362782 A JP22362782 A JP 22362782A JP H0440798 B2 JPH0440798 B2 JP H0440798B2
Authority
JP
Japan
Prior art keywords
transistor
power supply
signal
mos
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP22362782A
Other languages
English (en)
Other versions
JPS58125298A (ja
Inventor
Chan Iuufuai
Eru Ebansu Aren
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of JPS58125298A publication Critical patent/JPS58125298A/ja
Publication of JPH0440798B2 publication Critical patent/JPH0440798B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル・レベル・シフタに関するも
のである。より具体的にいえば、CMOS低電力
レベルシフタに関するものである。
〔従来の技術〕
EPROM、すなわち、消去可能プログラム可能
読出し専用メモリのような集積回路は、消費電力
を非常に小さくすることができるので、相補金属
酸化物半導体（CMOS）技術を用いて製造する
ことがよく行なわれる。ＰチヤンネルMOS
（PMOS）、ＮチヤンネルMOS（NMOS）、または
バイポーラ技術のような他の製造技術は、相当す
るCMOS装置よりも何桁も大きな電力を消費す
ることができる。
EPROM装置の場合、この装置をプログラムす
るために、浮動ゲートに電子を注入するのに、全
体として、比較的高い電圧（20ボルト程度）を必
要とする。けれども、大抵の論理機能はもつと低
い電圧、典型的には５ボルトで動作する。したが
つて、EPROMをプログラムするために、５ボル
ト電圧レベル（これは論理高レベル、すなわち、
論理「１」状態に対応する）をもつと高い電圧レ
ベル、例えば20ボルトに移行させることが必要で
ある。
典型的な先行技術によるデジタル・レベル・シ
フタが第１図に示されている。この回路は１つの
Ｎチヤンネルトランジスタと１つのＰチヤンネル
トランジスタから成る相補対トランジスタを有し
ており、この相補対トランジスタはデジタル入力
信号を反転する。それから、この反転された信号
は第２相補トランジスタ対によつて再反転され
る。この第２トランジスタ対は典型的にはより大
きな電源電圧に接続されていて、大きな出力電圧
がえられる。この構造体は、もし第２相補トラン
ジスタ対の入力の信号の状態がＮチヤンネルトラ
ンジスタをオンにする場合には、典型的なＰチヤ
ンネルトランジスタ閾値電圧の結果として、Ｐチ
ヤンネルトランジスタもまた通常オンになるとい
う欠点をもつている。対の中のトランジスタが両
方ともオンになると、電圧源からアースへの電流
路ができ、好ましくない電力消費が生ずることに
なる。
装置により消費される電力を最小にするための
基本的方法の１つは、入力信号が１つの状態に止
つている時、電圧源からアースへの直接の電流路
が存在しないようにすることである。けれども、
先行技術によるレベル・シフタの特性のために、
入力信号が一定のままであつても、第２相補トラ
ンジスタ対を通して電力が消費される。
〔発明の目的と要旨〕
本発明の目的は直流電力を実際上消費せず、且
つ、大きな電圧差を持つ複数の電源電圧で動作す
る回路をCMOS技術を用いて集積することを可
能とするデジタル・レベル・シフタ回路を提供す
ることにある。
本発明の他の目的は直流電力を実際上消費せ
ず、且つ、大きな電圧差を持つ複数の電源電圧で
動作する回路をCMOS技術を用いて集積するこ
とを可能とするデジタル・レベル・シフタ回路で
あつて、このシフタ回路を構成するトランジスタ
の動作速度及び電流に対する要求を緩和すること
のできるデジタル・レベル・シフタ回路を提供す
ることにある。
本発明に依れば上述の最初の目的は第１の電源
と、第１の電源の電圧より高い電圧の第２の電源
と共に用いられて、デジタル信号の電圧レベルを
シフトするためのレベル・シフタ回路であつて、
前記第１の電源の電圧レベルを有するデジタル入
力信号のための信号入力端子と；レベルシフトさ
れたデジタル信号のための信号出力端子と；ソー
スとドレインの一方の電極と他方の電極が前記第
２の電源と前記信号出力端子にそれぞれ接続され
た第１のトランジスタと；ドレインと、ソース
と、前記第１の電源に接続されたゲートと、を有
する第１の分離トランジスタと；ドレインとソー
スの一方の電極が前記第１の分離トランジスタの
ドレインとソースを介し前記信号出力端子に、他
方の電極が前記第２の電源の帰路にそれぞれ接続
され、ゲートが前記信号入力端子に接続された第
２のトランジスタと；を有し、前記第１と第２の
トランジスタは前記第２の電源から前記第１トラ
ンジスタに供給される電圧のレベルに従つて特定
の電圧レベルのデジタル信号を前記信号出力端子
に供給するようになつている相補トランジスタ対
であり；前記第１の分離トランジスタは前記第２
トランジスタがオンのとき該第２トランジスタの
出力を前記信号出力端子に結合し且つ前記第１ト
ランジスタがオンしている間前記第２トランジス
タがブレークダウンすることを防止し；レベル・
シフタ回路は更に、前記第１および第２トランジ
スタを通る直接の電流路による電力消費を小さく
するために前記第２トランジスタがオンである時
前記第１トランジスタをオフにラツチするための
ラツチ装置であつて、ゲートが前記第１トランジ
スタの他方の電極に接続され、ソースとドレイン
の一方の電極が前記第２の電源に接続され、他方
の電極が前記第１トランジスタのゲートに接続さ
れ前記第２トランジスタがオンの時前記第１トラ
ンジスタをオフにする第３トランジスタを含む前
記ラツチ装置と；前記第１の電源に接続されたゲ
ートと、前記第１トランジスタのゲートを前記信
号入力端子に結合するドレインとソースと、を有
し、前記デジタル入力信号を前記第１トランジス
タのゲートに結合し、且つ、前記第３トランジス
タがオンしているとき前記第３トランジスタの出
力電圧によつて前記信号入力端子に接続された前
段の回路がブレークダウンすることを防止する第
２の分離トランジスタと；を有するデジタル・レ
ベル・シフタ回路によつて達成される。
本発明によれば上述の他の目的は第１の電源と
前記第１の電源の電圧よりも高い電圧を有する第
２の電源とを備える回路に用いられるデジタル・
レベル・シフタ回路であつて、前記第１の電源の
電圧レベルを有するデジタル入力信号のための信
号入力端子と；レベルシフトされたデジタル信号
のための信号出力端子と；ソースとドレインが前
記第２の電源と前記信号出力端子にそれぞれ接続
された第１のMOSトランジスタと；ドレインと、
ソースと、前記第１の電源に接続されたゲート
と、を有する第１の分離MOSトランジスタと；
ドレインが前記第１の分離MOSトランジスタの
ドレインとソースを介し前記信号出力端子に、ソ
ースが前記第１及び第２の電源の帰路にそれぞれ
接続され、ゲートが前記信号入力端子に接続され
た第２のMOSトランジスタと；を有し、前記第
１と第２のMOSトランジスタは前記第２の電源
から前記第1MOSトランジスタに供給される電圧
のレベルに従つて特定の電圧レベルのデジタル信
号を前記信号出力端子に供給するようになつてい
る直列接続されたMOSトランジスタであり；前
記第１の分離MOSトランジスタは前記第2MOS
トランジスタがオンのとき該第2MOSトランジス
タの出力を前記信号出力端子に結合し且つ前記第
1MOSトランジスタがオンしている間前記第
2MOSトランジスタがブレークダウンすることを
防止し；デジタル・レベル・シフタ回路は更に、
前記第１および第2MOSトランジスタを通る直接
の電流路による電力消費を小さくするために前記
第2MOSトランジスタがオンである時前記第
1MOSトランジスタをオフにラツチするためのラ
ツチ装置であつて、ゲートが前記第1MOSトラン
ジスタのドレインに接続され、ソースが前記第２
の電源に接続され、ドレインが前記第1MOSトラ
ンジスタのゲートに接続された第３のMOSトラ
ンジスタを含む前記ラツチ装置と；前記第１の電
源に接続されたゲートと、前記第1MOSトランジ
スタのゲートを前記信号入力端子に接続するドレ
インとソースと、を有し、前記デジタル入力信号
を前記第1MOSトランジスタのゲートに供給し、
且つ、前記第3MOSトランジスタがオンしている
とき該第3MOSトランジスタの出力電圧によつて
前記信号入力端子に接続された前段の回路がブレ
ークダウンすることを防止する第２の分離MOS
トランジスタと；前記第2MOSトランジスタのゲ
ートおよびドレインにそれぞれ接続されたゲート
およびドレインを持ち前記第2MOSトランジスタ
と共に相補MOS反転器を構成する第4MOSトラ
ンジスタであつて、前記相補MOS反転器は前記
第１の電源に接続されており、前記第4MOSトラ
ンジスタの速度は前記第1MOSトランジスタの速
度より速い前記第4MOSトランジスタと；を有す
るデジタル・レベル・シフタ回路によつて達成さ
れる。
〔実施例〕
本発明の好ましい実施例は、少なくとも１つの
トランジスタに接続されたラツチ回路をそなえた
１対の相補トランジスタを有している。このトラ
ンジスタ対は先行する論理段の電源電圧より大き
な電源電圧をもつた電源に接続され、それにより
この相補対の出力の電圧レベルがより高い値に移
行する。もしデジタル入力信号の論理状態が相補
対のトランジスタのうちの１つをオンにするよう
なものであるならば、本発明のラツチ回路によ
り、入力が遷移するのが完了した後は、他方のト
ランジスタがオフになる。したがつて、電源とア
ースとの間に直流電流路ができるのが防止され、
したがつて、入力信号が遷移してから次に遷移す
るまでの間は、電力消費は事実上ゼロとなる。
実施例の詳細な説明に入る前に図面を参照して
従来技術のデジタル・レベル・シフタ回路につい
て説明する。
第１図は、先行技術によるデジタル・レベル・
シフタの１例を１０で全体的に示している。シフ
タ１０は第１反転器１２を有している。この反転
器はＰチヤンネルMOSトランジスタ１４とＮチ
ヤンネルMOSトランジスタ１６を有し、これら
のトランジスタは相補MOS対、すなわち、
CMOS対をつくつている。Ｐチヤンネルトラン
ジスタ１４のソースはVccで示された第１電源電
圧に接続され、Ｎチヤンネルトランジスタ１６の
ソースはアースに接続され、そしてトランジスタ
１４のドレインとトランジスタ１６のドレインは
出力１８に接続される。この例では、電源電圧
Vccは５ボルトである。
デジタル入力信号が入力２０に供給される。こ
の入力はトランジスタ１４および１６のゲートに
送られる。もし２０でのデジタル入力信号の電圧
レベルが高レベル（典型的には、５ボルト。これ
は高論理状態、すなわち、「１」論理状態に対応
する）ならば、Ｎチヤンネルトランジスタ１６は
オンになり、出力１８はアース電位に引下げられ
る。アース電位は低論理状態である。したがつ
て、入力信号は反転される。電源電圧Vccと高論
理状態の電圧レベルがいずれも５ボルトである場
合、高入力信号はＰチヤンネルトランジスタ１４
をオフにするであろう。Ｐチヤンネルトランジス
タ１４がオフになり、そしてＮチヤンネルトラン
ジスタ１６がオンになると、電源Vccとアースと
の間には直接の電流路はないから、反転器１２で
消費される電力は非常に小さい。逆に、論理低レ
ベル入力信号（典型的には、ゼロボルト）の場合
には、Ｐチヤンネルトランジスタ１４はオンにな
り、そしてＮチヤンネルトランジスタ１６はオフ
になり、このために出力１８はほぼ電源電圧Vcc
のレベルに引上げられる、すなわち、論理高レベ
ルに引上げられる。
入力２０のデジタル信号の電圧レベルをシフト
するためのシフタ１０は、第２反転器２２を有し
ている。この第２反転器は、１対のＰチヤンネル
CMOSトランジスタ２４およびＮチヤンネル
CMOSトランジスタ２６を有している。反転器
２２は出力１８の反転された信号を再び反転し、
したがつて、このシフタ１０の出力２８における
デジタル出力信号は、２０における入力信号の論
理状態と同じである。反転器２２は第２電源電圧
Vppに接続されている。この第２電源電圧Vppは
Vccよりも高い電圧レベルにあり、Vppの典型的
な値は25ボルトである。
２０における論理高レベルデジタル入力信号は
反転されて、出力１８では論理低レベルになり、
それにより反転器２２のＰチヤンネルトランジス
タ２４がオフになり、そして出力２８は第２電源
電圧Vppのレベルにほヾなる、すなわち、ほヾ25
ボルトになる。このように、シフタ１０は論理高
レベルデジタル信号のレベルを５ボルトから25ボ
ルトに移行させる。
けれども、もし２０におけるデジタル入力信号
が論理低レベルであるならば、この信号は反転さ
れて出力１８では論理高レベルになり、このため
に反転器２２のＮチヤンネルトランジスタ２６が
オンになり、そして出力２８はアース電位、すな
わち、論理低レベルに引上げられる。１８におけ
る論理高レベルの電圧レベルはほゞ電源電圧Vcc
（５ボルト）であるから、１８における論理高レ
ベルの電圧レベルは、25ボルトというずつと大き
な電源電圧Vppに接続されているＰチヤンネルト
ランジスタ２４をオフにするには不十分である。
したがつて、Ｎチヤンネルトランジスタ２６がオ
ンである時、Ｐチヤンネルトランジスタ２４のゲ
ート・ソース間電圧は約−20ボルトである。この
−20ボルト電圧はその閾値電圧を越えている。そ
の結果、トランジスタ２４はオンのままであり、
そして電源電圧Vppから、Ｐチヤンネルトランジ
スタ２４およびＮチヤンネルトランジスタ２６を
通り、アースに達する電流路が完成する。したが
つて、この定常状態においては過剰な電力が消費
される。
第２図は本発明によるデジタル・レベル・シフ
タ回路の第１の好ましい実施例であつて、４０で
全体的に示されている。このレベル・シフタは、
定常状態において、ほとんど直流電力を消費しな
い、または全く消費しない。このレベル・シフタ
４０は、例えば、低電圧論理回路と消去可能プロ
グラム可能読出し専用メモリ（EPROM）の間の
インタフエースとして、装置をプログラムするた
めに、EPROMの浮動ゲートに電子を注入するの
に必要な高電圧を供給するのに用いることができ
る。けれども本発明のレベル・シフタは、異なる
電圧レベルをもつた２個またはもつと多くの電源
を用いた論理回路に対して、いろいろと応用でき
ることを断つておく。例えば、入力論理レベルが
反転器の電源電圧より低い回路に応用することが
できる。例示された実施例では、デジタル・レベ
ル・シフタ４０はモノリシツク集積回路チツプの
一部分として製造することができる。シフタ４０
は反転器４２を有している。反転器４２は、
CMOSトランジスタ対を構成するＰチヤンネル
トランジスタ４４とＮチヤンネルトランジスタ４
６を有する。Ｐチヤンネルトランジスタ４４のソ
ースは電源電圧Vcc（この場合も５ボルト）に接続
され、そしてＮチヤンネルトランジスタ４６のソ
ースはアースに接続される。このデジタル・レベ
ル・シフタ４０は入力４８を有しており、この入
力は、反転器４２のCMOSトランジスタ４４お
よび４６のゲートに接続される。CMOSトラン
ジスタ４４および４６のドレインは出力５０に接
続され、そしてこの出力５０は、第２反転器５２
の別のCMOSトランジスタ対のゲートに対し入
力として接続される。反転器５２のCMOSトラ
ンジスタは、Ｐチヤンネルトランジスタ５４とＮ
チヤンネルトランジスタ５６を有している。これ
らのトランジスタはまた電源電圧Vccおよびアー
スにそれぞれ接続される。CMOSトランジスタ
４４および４６の出力５０とCMOSトランジス
タ５４および５６のゲートとの接続点はＡで示さ
れ、そしてトランジスタ５４と５６の出力の接続
点はＢで示される。
第２図において、シフタ４０は便宜上反転器４
２を有するものとして図示した。この反転器は、
出力６８に同じ論理状態を実現するために、４８
における入力信号の論理状態の２回反転を実現す
る役割を果たす。実際には、この反転器はこのシ
フタに先行する回路内に含めることができる。以
下の説明からわかるように、反転器４２はレベ
ル・シフト機能に寄与することはない。
デジタル・レベル・シフタ４０は、ラツチ回路
５８をさらに有している。このラツチ回路は、論
理高レベル入力信号の電圧レベルをより高い電圧
レベルに移行させ、そして電力を消費する電流路
ができるのを防止するために、特定のトランジス
タをオフにラツチする。ラツチ回路５８は反転器
４２および５２に接続される。ラツチ回路は１対
の交差接続Ｐチヤンネルトランジスタ６０および
６２を有している。このＰチヤンネルトランジス
タ６０および６２のおのおののソースは、第２電
源電圧Vppに接続される。この第２電源電圧Vpp
は、この実施例では、やはりほヾ25ボルトであ
る。トランジスタ６０のドレインのところのＰチ
ヤンネルトランジスタ６０出力は、接続点Ｃにお
いて、交差接続Ｐチヤンネルトランジスタ６２の
ゲートに接続される。同じように、Ｐチヤンネル
トランジスタ６２の出力は、接続点Ｄにおいて、
Ｐチヤンネルトランジスタ６０のゲートに接続さ
れる。ラツチ回路５８は、さらにＮチヤンネル分
離トランジスタ６４を有している。この分離トラ
ンジスタ６４は接続点Ａにおける反転器４２の出
力を、接続点Ｄにおいて、トランジスタ６０のゲ
ートおよびトランジスタ６２の出力に継続する。
同様に、第2Nチヤンネル分離トランジスタ６６
は、接続点Ｂにおける反転器５２の出力を、接続
点Ｃにおいて、トランジスタ６２のゲートおよび
トランジスタ６０の出力に接続する。最後に、デ
ジタル・レベル・シフタ４０は、接続点Ｃにおい
て、出力６８を有し、この出力に、レベルが移行
したデジタル出力信号がえられる。
デジタル・レベル・シフタ４０の動作を全体的
に説明するために、例えば、論理低レベルデジタ
ル入力信号が反転器４２の入力４８にあるとす
る。また、論理低レベルデジタル入力信号はゼロ
ボルトの電圧レベルであり、そして論理高レベル
デジタル入力信号は５ボルトの電圧レベルである
とする。したがつて、入力４８に論理低レベル信
号が入ると、それは反転器４２によつて反転さ
れ、接続点Ａに論理高レベルが現れる。それは、
この時Ｐチヤンネルトランジスタ４４がオンにな
り、そしてＮチヤンネルトランジスタ４６がオフ
になり、接続点Ａが５ボルトの電源電圧Vccに引
上げられるからである。接続点Ａが５ボルトの論
理高レベル状態になると、第２反転器５２のＮチ
ヤンネルトランジスタ５６がオンになり、接続点
Ｂはアース電位に引下げられ、これは論理低レベ
ルを表す。
Ｎチヤンネルトランジスタ５６がオンになる
時、アースへの直接の電流路ができるのを防止す
るために、（トランジスタ５６をそれぞれ電源Vcc
またはVppに接続している）Ｐチヤンネルトラン
ジスタ５４および６０の両方がオフになることが
好ましい。反転器５２のＰチヤンネルトランジス
タ５４がオフになることはすぐにわかる。それ
は、接続点Ａの電圧は５ボルト（論理高レベル）
にあり、そしてトランジスタ５４のゲート・ソー
ス電圧VGSがゼロであるからであり、そしてVccが
また５ボルトであるからである。
第２図の回路の動作は、Ｐチヤンネルトランジ
スタ６０がまたオフになるように行なわれる。接
続点Ｂが論理低レベル状態（ゼロボルト）にある
時、電源電圧Vccが分離トランジスタ６６のゲー
トに加わつて分離トランジスタ６６がオンになる
から、接続点Ｃはまたゼロボルトになるであろ
う。（デジタル・レベル・シフタ４０の出力６８
における論理低レベルデジタル信号が、入力４８
に論理低レベルデジタル信号が入つてきたときの
希望の出力状態である。）接続点Ｃのゼロ電圧は
Ｐチヤンネルトランジスタ６２のゲートにフイー
ドバツクされ、そしてトランジスタ６２をオンに
する。その結果、接続点Ｄはほヾ電源電圧Vpp、
すなわち25ボルトに引上げられる。トランジスタ
６０のゲートは接続点Ｄに接続されているので、
トランジスタ６０のゲート・ソース電圧VGSがゼ
ロになり、Ｐチヤンネルトランジスタ６０はオフ
になる。このように、トランジスタ６２はラツチ
としての役割を果たす。すなわち、相補Ｎチヤン
ネルトランジスタ５６がオンである時、Ｐチヤン
ネルトランジスタ６０がオフにラツチされる。Ｐ
チヤンネルトランジスタ５４および６０がオフに
なると、電源電圧VccまたはVppからオン状態の
Ｎチヤンネルトランジスタ５６への電流路は存在
せず、したがつて、この電流路による電力消費も
ないことがわかる。
入力接続点Ａが５ボルトであり、そして分離Ｎ
チヤンネルトランジスタ６４のゲートが５ボルト
の電源電圧Vccに接続されていると、トランジス
タ６４のゲート・ソース電圧VGSはほヾゼロボル
トであり、それによりトランジスタ６４がオフに
なり、接続点Ａおよび反転器４２と５２が接続点
Ｄの高電圧から分離される。このことにより、反
転器４２のオフ状態Ｎチヤンネルトランジスタ４
６が保護される。それは25ボルトという電圧はト
ランジスタ４６のブレーク・ダウン電圧を越えて
いるからである。分離トランジスタ６４によつて
保護作用がえられるので、Ｎチヤンネルトランジ
スタ４６をより低いブレーク・ダウン電圧をもつ
たトランジスタで製造することができる。このこ
とにより、トランジスタ４６をより小型につくる
ことができ、それにより、モノリシツクチツプ上
のデジタル・レベル・シフタの集積度を大きくす
ることができる。接続点Ａを高電圧から分離する
ことにより、Ｐチヤンネルトランジスタ４４を通
つて、Vpp電源からVcc電源への直接経路のでき
るのが防止される。
デジタル・レベル・シフタ４０の入力４８に論
理高レベルデジタル入力信号がある場合、反転器
４２のＮチヤンネルトランジスタ４６がオンにな
りそしてＰチヤンネルトランジスタ４４がオフに
なり、それで４８の信号が反転され、接続点Ａに
論理低レベルが現われる。接続点Ａがゼロボルト
になると、反転器５２のＮチヤンネルトランジス
タ５６がオフになり、そしてＰチヤンネルトラン
ジスタ５４がオンになり、それにより、接続点Ｂ
は電源電圧Vccに引上げられる、すなわち、論理
高レベル状態になる。
接続点Ａの論理低レベルは、トランジスタ６４
を通り、接続点Ｄに伝達され、そしてＰチヤンネ
ルトランジスタ６０をオンにする。Ｐチヤンネル
トランジスタ６０がオンになると、接続点Ｃとデ
ジタル・レベル・シフタ４０の出力６８は電源電
圧Vpp、すなわち、25ボルトまで引上げられ、入
力４８に加えられた５ボルト論理高レベルが、出
力６８において、要求された25ボルト論理高レベ
ルに移行される。出力６８の高電圧により、分離
トランジスタ６６はオフになる。それは、ゲー
ト・ソース電圧VGSが負になるからである。分離
トランジスタ６６がオフになると、オフ状態Ｎチ
ヤンネルトランジスタ５６は接続点Ｃの高電圧に
よるブレーク・ダウンから保護され、そしてまた
VppからVccへの直接の電流路のできることが防
止される。接続点Ｃの電圧が25ボルトであるの
で、Ｐチヤンネルトランジスタ６２がオフにな
り、したがつて、電源電圧VppからＰチヤンネル
トランジスタ６２を通つてオン状態Ｎチヤンネル
トランジスタ６４および４６への直接の電流路は
できない。したがつて、ラツチ回路５８のＰチヤ
ンネルトランジスタ６０は、反転器４２のＮチヤ
ンネルトランジスタ４６がオンである時、Ｐチヤ
ンネルトランジスタ６２をオフにラツチする。し
たがつて、論理低レベル入力の場合のように、論
理高レベル入力の場合にも、電力は事実上消費さ
れない。
このデジタル・レベル・シフタ回路４０は、２
つの異なるモードで動作することができる。その
第１モードでは、前記のように電源電圧が25ボル
トに保持される。もう１つのモードでは、電源電
圧Vppの電圧レベルは、デジタル入力信号の論理
状態が遷移中の間、電源電圧Vcc（すなわち、約５
ボルト）と同じ電圧レベルに保持される。デジタ
ル入力信号が定常状態に達した時、Vppにある電
圧をより高い25ボルトレベルに引き上げることが
できる。電源電圧Vppの電圧レベルをより低い電
圧に保つことは、入力が遷移するさいの電力消費
を小さくし、したがつて、ラツチ回路５８の動作
を加えると、電力消費は全体としては入力信号が
遷移する時でのみ起こる。
回路４０で消費される電力は全接続点電気容量
Ｃ、遷移による電圧変化Ｖ、および電圧遷移中の
平均周波数ｆから推定することができる。推定さ
れた消費電力Ｐは式Ｐ＝１／２CV2fによつて表され る。この電力は回路の内部電気容量の充放電に用
いられる電力である。
第３図は、接続点Ａの入力デジタル信号が論理
低レベルから論理高レベルに変化しそして論理低
レベルに戻つた時、シフタ回路４０のいろいろな
接続点の電圧の変化を時間に対して示したもので
ある。６８（接続点Ｃ）の出力電圧はVOUTで示
された波形で表される。ここで、波形の関係を明
確にするために、第２電源電圧VppはVcc（５ボル
ト）に等しいとする。
１つの入力論理状態から他の論理状態に遷移す
るさいに、各相補対のうちの１つのトランジスタ
がオフになり、一方、この対の他のトランジスタ
オンになる、またはその逆の過程がある。例え
ば、高レベル入力信号から低レベル入力に遷移す
るさい、Ｐチヤンネルトランジスタ６０がオフに
なり、そしてＮチヤンネルトランジスタ５６がオ
ンになる。したがつて、Ｎチヤンネルトランジス
タ５６および６６は、Ｐチヤンネルトランジスタ
６０によつて運ばれる電流を流すことが要求され
る。したがつて、この好ましい実施例のＮチヤン
ネルトランジスタ５６および６６は、このような
遷移のさいに、Ｐチヤンネルトランジスタの電流
を流すのに十分の電流容量をもつように設計さ
れ、それにより、トランジスタ５６を通り電流が
流れ、従つて接続点Ｃは速くアース電位になるで
あろう。このことにより確実にＰチヤンネルトラ
ンジスタ６２がオンになり、したがつて前述のよ
うに、Ｐチヤンネルトランジスタ６０はオフにな
るであろう。同様に、Ｎチヤンネルトランジスタ
４６および６４は、逆の入力遷移のさいに、Ｐチ
ヤンネルトランジスタ６２による電流を流し得る
ように設計され、それで接続点は十分に低レベル
になつて、Ｐチヤンネルトランジスタ６０をオン
にし、そしてＰチヤンネルトランジスタ６２をオ
フにするであろう。
さらに、この好ましい実施例では、Ｐチヤンネ
ルトランジスタ６０は、トランジスタ６２より
も、少し大きな電流容量をもつように設計され
る。Ｐチヤンネルトランジスタ６０の出力６８は
他の装置に接続されることがあり、したがつて、
トランジスタ６０には他の装置の内部電気容量を
充電することが要請される。他方、トランジスタ
６２はトランジスタ４４，４６および６４の内部
電気容量と、トランジスタ６０，５４および５６
のゲート電気容量とだけを充電することが要請さ
れる。
分離トランジスタ６４および６６のゲートは電
源電圧Vccにバイアスされ、トランジスタ６４お
よび６６のおのおのは、必要な分離をうるため
に、適当なブレーク・ダウン電圧を有している。
もちろん、本発明を種々の点で変更できること
は当業者には明らかであるが、この変更のあるも
のは単に通常の電子設計の問題であり、また他の
ものはさらに開発を進めることで明らかとなる。
例えば、ＮチヤンネルトランジスタをＰチヤンネ
ルトランジスタで置き換える、またはその逆を行
なうことが可能である。さらに、第２図の提案さ
れた実施例の基本的論理機能を維持しながら、い
くつかの素子を省略することが可能であることが
わかる。例えば、分離トランジスタ６６とＰチヤ
ンネル相補トランジスタ５４を省略することがで
きる。分離トランジスタ６６がそなえられる理由
は、もしＮチヤンネルトランジスタ５６に大きな
ブレーク・ダウン電圧が必要である時に要求され
る大きさよりも、分離トランジスタ６６がある
と、Ｎチヤンネルトランジスタ５６をいくらか小
さく製造できることである。
次に本発明の第２の実施例につき説明する。こ
の実施例の回路構成自体は第２図に言及し説明し
たものと同じであるがただ、Ｎチヤンネルトラン
ジスタ５６と相補MOS反転器５２を形成するＰ
チヤンネルトランジスタ５４はＰチヤンネルトラ
ンジスタ６０より高速であり、そしてラツチ回路
５８が出力をラツチしそして完全に25ボルトに引
き上げるまで、ゼロボルトから５ボルトまでの低
電圧遷移のさいに、出力６８を高速で引上げるよ
うにＰチヤンネルトランジスタ５４が設計され
る。このことにより、このＰチヤンネルトランジ
スタ６０のスピードに対する要請が緩和され、し
たがつて電流の要請も緩和されるという効果があ
る。
したがつて、例示された実施例におけるラツチ
回路５８のＰチヤンネルトランジスタ６０と反転
器５２のＮチヤンネルトランジスタ５６が、デジ
タル入力信号の電圧レベルをシフトさせるための
相補トランジスタ対を構成することがわかる。Ｎ
チヤンネルトランジスタ５６がオンである時、ラ
ツチ回路５８はＰチヤンネルトランジスタ６０を
オフにラツチし、それでアースへの直接の電流路
ができるのが防止される。個々の応用に対して、
特別に設計された他の実施例も可能である。本発
明の範囲は、これまで説明してきた特定の実施例
によつて限定されるのではなく、特許請求の範囲
およびそれと同等のものによつてのみ定められ
る。
〔発明の効果〕
上述してきた如く、特許請求の範囲の第１項に
記載した第１の発明によればデジタル・レベル・
シフタ回路の出力段を構成する直列接続された相
補トランジスタ対を介して電源とアースとの間に
直流電流路が形成されるのが防止されるからレベ
ル・シフタ回路の電力消費を低減することが可能
となり、本レベル・シフタ回路を用いることによ
り電圧差の大きく異なる複数の電源電圧で作動す
る回路をCMOS技術を用いて集積することが可
能となる。
更に、上述してきた如く、特許請求の範囲第２
項に記載の第２の発明によれば上述の第１の発明
による効果に加え、レベル・シフタ回路の出力段
を構成する直列接続MOSトランジスタ対のうち
のアース側のMOSトランジスタに該トランジス
タと相補MOS反転器を構成するよう接続される
MOSトランジスタとして前記の出力段を構成す
る直列接続MOSトランジスタ対のうちの電源側
のMOSトランジスタより動作速度が速いものを
用いることによりこの電源側のMOSトランジス
タの電流および速度に対する要求を緩和する効果
が得られる。
更に、第１及び第２の発明に依れば、分離トラ
ンジスタを用いることによりレベル・シフタ回路
を構成する或るトランジスタについてはそのブレ
ークダウン電圧要求をも低減することが可能であ
り、その結果そのトランジスタを小さくすること
ができ、従つて、１つのモノリシツクチツプ上へ
のデジタル・レベル・シフタ回路の実装密度の向
上が可能となる。
【図面の簡単な説明】
第１図は先行技術によるレベル・シフタの１つ
の実施例の概要図であり、第２図は本発明の好ま
しい実施例を用いたデジタル・レベル・シフタ回
路の概要図であり、第３図は入力信号が遷移する
期間中の第２図の回路のいろいろな接続点の電圧
変化のタイミング図である。 ４８……デジタル信号入力、６８……シフトさ
れたデジタル信号出力、５４，５６……第１およ
び第２相補トランジスタ、５８……ラツチ回路、
６４，６６……分離装置、６０，６２……第１お
よび第２交差接続トランジスタ対。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の電源（Vcc）と、第１の電源の電圧よ
    り高い電圧の第２の電源（Vpp）と共に用いられ
    て、デジタル信号の電圧レベルをシフトするため
    のレベル・シフタ回路であつて、 前記第１の電源の電圧レベルを有するデジタル
    入力信号（VIN）のための信号入力端子４８と、 レベルシフトされたデジタル信号（VOUT）の
    ための信号出力端子６８と、 ソースとドレインの一方の電極と他方の電極が
    前記第２の電源（Vpp）と前記信号出力端子にそ
    れぞれ接続された第１のトランジスタ６０と、 ドレインと、ソースと、前記第１の電源に接続
    されたゲートと、を有する第１の分離トランジス
    タ６６と、 ドレインとソースの一方の電極が前記第１の分
    離トランジスタのドレインとソースを介し前記信
    号出力端子に、他方の電極が前記第２の電源の帰
    路にそれぞれ接続され、ゲートが前記信号入力端
    子に接続された第２のトランジスタ５６と、 を有し、前記第１と第２のトランジスタは前記第
    ２の電源から前記第１トランジスタに供給される
    電圧レベルに従つて特定の電圧レベルのデジタル
    信号を前記信号出力端子に供給するようになつて
    いる相補トランジスタ対であり、 前記第１の分離トランジスタは前記第２トラン
    ジスタがオンのとき該第２トランジスタの出力を
    前記信号出力端子に結合し且つ前記第１トランジ
    スタがオンしている間前記第２トランジスタがブ
    レークダウンすることを防止し、 レベル・シフタ回路は更に、前記第１および第
    ２トランジスタを通る直接の電流路による電力消
    費を小さくするために前記第２トランジスタがオ
    ンである時前記第１トランジスタをオフにラツチ
    するためのラツチ装置５８であつて、ゲートが前
    記第１トランジスタの他方の電極に接続され、ソ
    ースとドレインの一方の電極が前記第２の電源に
    接続され、他方の電極が前記第１トランジスタの
    ゲートに接続され前記第２トランジスタがオンの
    時前記第１トランジスタをオフにする第３トラン
    ジスタ６２を含む前記ラツチ装置と、 前記第１の電源に接続されたゲートと、前記第
    １トランジスタのゲートを前記信号入力端子に結
    合するドレインとソースと、を有し、 前記デジタル入力信号を前記第１トランジスタ
    のゲートに結合し、且つ、前記第３トランジスタ
    がオンしているとき前記第３トランジスタの出力
    電圧によつて前記信号入力端子に接続された前段
    の回路がブレークダウンすることを防止する第２
    の分離トランジスタ６４と、 を有することを特徴とするデジタル・レベル・シ
    フタ回路。 ２ 第１の電源（Vcc）と前記第１の電源の電圧
    よりも高い電圧を有する第２の電源（Vpp）とを
    備える回路に用いられるデジタル・レベル・シフ
    タ回路であつて、 前記第１の電源の電圧レベルを有するデジタル
    入力信号（VIN）のための信号入力端子４８と、 レベルシフトされたデジタル信号（VOUT）の
    ための信号出力端子６８と、 ソースとドレインが前記第２の電源と前記信号
    出力端子にそれぞれ接続された第１のMOSトラ
    ンジスタ６０と、 ドレインと、ソースと、前記第１の電源に接続
    されたゲートと、を有する第１の分離MOSトラ
    ンジスタ６６と、 ドレインが前記第１の分離MOSトランジスタ
    のドレインとソースを介し前記信号出力端子に、
    ソースが前記第１及び第２の電源の帰路にそれぞ
    れ接続され、ゲートが前記信号入力端子に接続さ
    れた第２のMOSトランジスタ５６と、 を有し、前記第１と第２のMOSトランジスタは
    前記第２の電源から前記第1MOSトランジスタに
    供給される電圧のレベルに従つて特定の電圧レベ
    ルのデジタル信号を前記信号出力端子に供給する
    ようになつている直列接続されたMOSトランジ
    スタであり、 前記第１の分離MOSトランジスタは前記第
    2MOSトランジスタがオンのとき該第2MOSトラ
    ンジスタの出力を前記信号出力端子に結合し且つ
    前記第1MOSトランジスタがオンしている間前記
    第２トランジスタがブレークダウンすることを防
    止し、 デジタル・レベル・シフタ回路は更に、前記第
    １および第2MOSトランジスタを通る直接の電流
    路による電力消費を小さくするために前記第
    2MOSトランジスタがオンである時前記第1MOS
    トランジスタをオフにラツチするためのラツチ装
    置５８であつて、ゲートが前記第1MOSトランジ
    スタのドレインに接続され、ソースが前記第２の
    電源に接続され、ドレインが前記第1MOSトラン
    ジスタのゲートに接続された第３のMOSトラン
    ジスタ６２を含む前記ラツチ装置と、 前記第１の電源に接続されたゲートと、前記第
    1MOSトランジスタのゲートを前記信号入力端子
    に接続するドレインとソースと、を有し、前記デ
    ジタル入力信号を前記第1MOSトランジスタのゲ
    ートに供給し、且つ、前記第3MOSトランジスタ
    がオンしているとき該第3MOSトランジスタの出
    力電圧によつて前記信号入力端子に接続された前
    段の回路がブレークダウンすることを防止する第
    ２の分離MOSトランジスタ６４と、 前記第2MOSトランジスタのゲートおよびドレ
    インにそれぞれ接続されたゲートおよびドレイン
    を持ち前記第2MOSトランジスタと共に相補
    MOS反転器５２を構成する第４のMOSトランジ
    スタ５４であつて、前記相補MOS反転器は前記
    第１の電源に接続されており、前記第4MOSトラ
    ンジスタの速度は前記第1MOSトランジスタの速
    度より速い前記第4MOSトランジスタと、 を有することを特徴とするデジタル・レベル・シ
    フタ回路。 ３ 特許請求の範囲第２項記載のデジタル・レベ
    ル・シフタ回路において、MOSトランジスタ４
    ４，４６の相補対を有する反転器が前記信号入力
    端子と前記第１及び第２のMOSトランジスタの
    ゲートとの間に接続されていることを特徴とする
    デジタル・レベル・シフタ回路。
JP57223627A 1982-01-19 1982-12-20 低消費電力デジタル・レベル・シフタ Granted JPS58125298A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/340,765 US4486670A (en) 1982-01-19 1982-01-19 Monolithic CMOS low power digital level shifter
US340765 1994-11-16

Publications (2)

Publication Number Publication Date
JPS58125298A JPS58125298A (ja) 1983-07-26
JPH0440798B2 true JPH0440798B2 (ja) 1992-07-06

Family

ID=23334849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57223627A Granted JPS58125298A (ja) 1982-01-19 1982-12-20 低消費電力デジタル・レベル・シフタ

Country Status (5)

Country Link
US (1) US4486670A (ja)
JP (1) JPS58125298A (ja)
DE (1) DE3300239C2 (ja)
FR (1) FR2520173B1 (ja)
GB (1) GB2113936B (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052112A (ja) * 1983-08-31 1985-03-25 Toshiba Corp 論理回路
NL8400326A (nl) * 1984-02-03 1985-09-02 Philips Nv Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen.
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
US4656374A (en) * 1985-06-17 1987-04-07 National Semiconductor Corporation CMOS low-power TTL-compatible input buffer
US4663701A (en) * 1985-08-02 1987-05-05 Intermedics, Inc. Voltage level shifter
US4695744A (en) * 1985-12-16 1987-09-22 Rca Corporation Level shift circuit including source follower output
IT1201859B (it) * 1986-12-10 1989-02-02 Sgs Microelettronica Spa Circuito logico cmos
US4763022A (en) * 1987-01-05 1988-08-09 Gte Communication Systems Corporation TTL-to-CMOS buffer
JPH0691442B2 (ja) * 1988-03-31 1994-11-14 日本電気株式会社 レベルシフト回路
JPH0716158B2 (ja) * 1988-05-13 1995-02-22 日本電気株式会社 出力回路およびそれを用いた論理回路
US4958091A (en) * 1988-06-06 1990-09-18 Micron Technology, Inc. CMOS voltage converter
US5045721A (en) * 1989-03-16 1991-09-03 Teledyne Industries Zero static current high speed TTL compatible buffer
US4999529A (en) * 1989-06-30 1991-03-12 At&T Bell Laboratories Programmable logic level input buffer
JPH0355914A (ja) * 1989-07-25 1991-03-11 Fujitsu Ltd 半導体装置
JPH0379121A (ja) * 1989-08-23 1991-04-04 Hitachi Ltd 半導体集積回路装置
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JP3094465B2 (ja) * 1991-01-16 2000-10-03 ソニー株式会社 レベル変換回路
JPH05256916A (ja) * 1991-09-06 1993-10-08 Hewlett Packard Co <Hp> 電力概算装置と方法
US5216299A (en) * 1992-02-13 1993-06-01 Standard Microsystems Corporation Low power noise rejecting TTL to CMOS input buffer
JP2752839B2 (ja) * 1992-04-14 1998-05-18 シャープ株式会社 複合論理回路
US5239503A (en) * 1992-06-17 1993-08-24 Aptix Corporation High voltage random-access memory cell incorporating level shifter
US5321324A (en) * 1993-01-28 1994-06-14 United Memories, Inc. Low-to-high voltage translator with latch-up immunity
US5394027A (en) * 1993-11-01 1995-02-28 Motorola, Inc. High voltage charge pump and related circuitry
US5455526A (en) * 1994-08-10 1995-10-03 Cirrus Logic, Inc. Digital voltage shifters and systems using the same
US5596291A (en) * 1995-04-10 1997-01-21 Cirrus Logic, Inc. Circuits, systems and methods for the high speed transfer of data across a conductive line
US5530392A (en) * 1995-04-11 1996-06-25 Cirrus Logic, Inc. Bus driver/receiver circuitry and systems and methods using the same
US5663984A (en) * 1995-05-04 1997-09-02 Cirrus Logic, Inc. High performance bus driving/receiving circuits, systems and methods
US5666070A (en) * 1995-05-10 1997-09-09 Micron Technology, Inc. Low power, high speed level shifter
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US5585744A (en) * 1995-10-13 1996-12-17 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across a conductive line
US5669684A (en) * 1995-12-07 1997-09-23 Agan; Tom A. Logic level shifter with power on control
US5848101A (en) * 1996-01-25 1998-12-08 Cirrus Logic, Inc. Circuits systems and methods for reducing power loss during transfer of data across an I/O bus
US5894227A (en) * 1996-03-15 1999-04-13 Translogic Technology, Inc. Level restoration circuit for pass logic devices
US5698993A (en) * 1996-03-28 1997-12-16 Industrial Technology Research Institute CMOS level shifting circuit
US5835965A (en) * 1996-04-24 1998-11-10 Cirrus Logic, Inc. Memory system with multiplexed input-output port and memory mapping capability
JP3676018B2 (ja) 1997-02-25 2005-07-27 シャープ株式会社 電圧レベルシフター回路
JP3770741B2 (ja) 1998-11-20 2006-04-26 富士通株式会社 半導体集積回路、および半導体集積回路内のトランジスタのソース電位切換方法
US6429683B1 (en) 2000-08-16 2002-08-06 Agilent Technologies, Inc. Low-power CMOS digital voltage level shifter
JP3702159B2 (ja) 2000-09-05 2005-10-05 株式会社東芝 半導体集積回路装置
US6384631B1 (en) * 2001-04-27 2002-05-07 National Semiconductor Corporation Voltage level shifter with high impedance tri-state output and method of operation
TWI237947B (en) * 2001-07-12 2005-08-11 Sanyo Electric Co Level transducing circuit
US6791391B2 (en) * 2001-07-16 2004-09-14 Matsushita Electric Industrial Co., Ltd. Level shifting circuit
US6882200B2 (en) * 2001-07-23 2005-04-19 Intel Corporation Controlling signal states and leakage current during a sleep mode
TWI305083B (ja) * 2002-06-04 2009-01-01 Au Optronics Corp
US6774698B1 (en) * 2003-01-30 2004-08-10 Agere Systems Inc. Voltage translator circuit for a mixed voltage circuit
CA2526467C (en) 2003-05-20 2015-03-03 Kagutech Ltd. Digital backplane recursive feedback control
JP2006527444A (ja) * 2003-06-10 2006-11-30 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 再構成可能な電源および／またはクロック周波数ドメインを備えた組み込み型コンピューティングシステム
US20050134355A1 (en) * 2003-12-18 2005-06-23 Masato Maede Level shift circuit
KR100605595B1 (ko) * 2004-10-30 2006-07-28 주식회사 하이닉스반도체 반도체 장치의 레벨시프트 회로
US7353854B2 (en) * 2005-03-25 2008-04-08 Hsiu-Man Yu Chen Adhesive tape roll fixing device for an adhesive tape dispenser
US7199742B2 (en) * 2005-07-29 2007-04-03 United Microelectronics Corp. Digital-to-analog converter and related level shifter thereof
US7646233B2 (en) * 2006-05-11 2010-01-12 Dsm Solutions, Inc. Level shifting circuit having junction field effect transistors
US20080024188A1 (en) * 2006-07-28 2008-01-31 Chou Richard K Junction field effect transistor level shifting circuit
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
US20090058491A1 (en) * 2007-08-28 2009-03-05 Mediatek Inc. High-to-low level shifter
US20090058493A1 (en) * 2007-08-31 2009-03-05 Matthias Arnold Signal Level Converter
US7446566B1 (en) * 2007-10-16 2008-11-04 Freescale Semiconductor, Inc. Level shifter
US7777547B2 (en) * 2007-11-22 2010-08-17 Mediatek Inc. Level shifter for high-speed and low-leakage operation
TWI390377B (zh) * 2008-01-28 2013-03-21 Faraday Tech Corp 準位切換器
US7710148B2 (en) * 2008-06-02 2010-05-04 Suvolta, Inc. Programmable switch circuit and method, method of manufacture, and devices and systems including the same
US8721550B2 (en) * 2008-10-30 2014-05-13 Texas Instruments Incorporated High voltage ultrasound transmitter with symmetrical high and low side drivers comprising stacked transistors and fast discharge
US8715192B2 (en) * 2008-10-30 2014-05-06 Texas Instruments Incorporated High voltage ultrasound transmitter with symmetrical high and low side drivers comprising stacked transistors
JP2011151719A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp レベルシフト回路
US8384431B2 (en) * 2010-12-09 2013-02-26 Integrated Device Technology, Inc. Voltage level shifting apparatuses and methods
US8514119B2 (en) * 2011-07-14 2013-08-20 Synopsys, Inc. High-speed voltage-level converter using capacitor
CN103166625B (zh) 2011-12-16 2017-11-21 恩智浦美国有限公司 电压电平移位器
US8680912B2 (en) 2012-07-17 2014-03-25 Arm Limited Level shifting circuitry
US8836406B2 (en) 2012-09-06 2014-09-16 Freescale Semiconductor, Inc. Voltage level shifter

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103537A (en) * 1980-01-23 1981-08-18 Hitachi Ltd Level converting circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3801831A (en) * 1972-10-13 1974-04-02 Motorola Inc Voltage level shifting circuit
JPS51122721A (en) * 1975-04-21 1976-10-27 Hitachi Ltd Boosting circuit
US4039869A (en) * 1975-11-28 1977-08-02 Rca Corporation Protection circuit
US4039862A (en) * 1976-01-19 1977-08-02 Rca Corporation Level shift circuit
US4080539A (en) * 1976-11-10 1978-03-21 Rca Corporation Level shift circuit
US4161663A (en) * 1978-03-10 1979-07-17 Rockwell International Corporation High voltage CMOS level shifter
US4216390A (en) * 1978-10-04 1980-08-05 Rca Corporation Level shift circuit
US4318015A (en) * 1979-06-29 1982-03-02 Rca Corporation Level shift circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103537A (en) * 1980-01-23 1981-08-18 Hitachi Ltd Level converting circuit

Also Published As

Publication number Publication date
US4486670A (en) 1984-12-04
JPS58125298A (ja) 1983-07-26
FR2520173A1 (fr) 1983-07-22
FR2520173B1 (fr) 1986-05-09
DE3300239C2 (de) 1986-04-24
GB2113936A (en) 1983-08-10
DE3300239A1 (de) 1983-07-28
GB2113936B (en) 1985-07-10

Similar Documents

Publication Publication Date Title
JPH0440798B2 (ja)
JP3152867B2 (ja) レベルシフト半導体装置
US7683668B1 (en) Level shifter
US7375574B2 (en) Semiconductor device
JP3796034B2 (ja) レベル変換回路および半導体集積回路装置
JP3258930B2 (ja) トランスミッション・ゲート
US5969542A (en) High speed gate oxide protected level shifter
US6225846B1 (en) Body voltage controlled semiconductor integrated circuit
US5444396A (en) Level shifting circuit
US20070247210A1 (en) Level shift circuit
JP3118071B2 (ja) レベル変換回路
JPH03139012A (ja) デイジタル・レベル・シフテイング回路
US7554361B2 (en) Level shifter and method thereof
KR20020013722A (ko) 지연회로 및 방법
JP2628942B2 (ja) プルアップ抵抗コントロール入力回路及び出力回路
US6998668B2 (en) Semiconductor integrated circuit device including a level shifter
KR20040002722A (ko) 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템
JP3652793B2 (ja) 半導体装置の電圧変換回路
JP3940743B2 (ja) 半導体集積回路装置およびレベル変換回路
JP2583684B2 (ja) プルダウン抵抗コントロール入力回路及び出力回路
US20070279091A1 (en) Digital Voltage Level Shifter
KR970001697B1 (ko) 레벨 변환 회로
JP2769653B2 (ja) 反転回路
JP2003188706A (ja) 入出力バッファ回路
JP3538558B2 (ja) アナログスイッチ回路