JPS60236322A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
- Publication number
- JPS60236322A JPS60236322A JP59094883A JP9488384A JPS60236322A JP S60236322 A JPS60236322 A JP S60236322A JP 59094883 A JP59094883 A JP 59094883A JP 9488384 A JP9488384 A JP 9488384A JP S60236322 A JPS60236322 A JP S60236322A
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- transistor
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳ）ランジスタ回路の改良、特にｎＭＯ
Ｓ論理回路及びｐＭＯ３論理回路が混在するＣＭＯＳ論
理回路の改良に関するものである。
Ｓ論理回路及びｐＭＯ３論理回路が混在するＣＭＯＳ論
理回路の改良に関するものである。
従来、この種の回路の例として、ＣＭＯＳセレクタ回路
を第１図に示す。１，２．３は信号入力回路であるトラ
ンスミ・ノションゲートとしてのｎＭ ＯＳ トランジ
スタ、４はスイッチング回路としての９ＭＯ３）ランジ
スタ、５はスイッチング回路としてのｎＭＯｓ ）ラン
ジスタ、Ｎは上記トランスミッションゲート１．２．３
によって駆動されるノード、１１，１２．Ｉ３は入力信
号、Ｃ１゜Ｃ２，Ｃ３は入力制御信号、０は出力信号を
示す。
を第１図に示す。１，２．３は信号入力回路であるトラ
ンスミ・ノションゲートとしてのｎＭ ＯＳ トランジ
スタ、４はスイッチング回路としての９ＭＯ３）ランジ
スタ、５はスイッチング回路としてのｎＭＯｓ ）ラン
ジスタ、Ｎは上記トランスミッションゲート１．２．３
によって駆動されるノード、１１，１２．Ｉ３は入力信
号、Ｃ１゜Ｃ２，Ｃ３は入力制御信号、０は出力信号を
示す。
■は電位ＶＤＤ（＞０）の電源を示す。
このようなＣＭＯＳセレクタ回路においては、入力制御
信号Ｃ１，Ｃ２，Ｃ３のいずれか１つがハイとなり、入
力信号１１．１２．１３のうち１つの信号を反転して出
力Ｏを出す。例えば信号Ｃ１がハイで信号Ｃ２，Ｃ３が
ロウのとき、トランジスタｌがオン、２．３がオフであ
り、ノードＮは入力信号■１がロウならロウ、ハイなら
ハイとなる。これによってトランジスタ４及び５の一方
がオン、他方がオフして、出力Ｏには入力信号■１の反
転信号が整形されて出力される。
信号Ｃ１，Ｃ２，Ｃ３のいずれか１つがハイとなり、入
力信号１１．１２．１３のうち１つの信号を反転して出
力Ｏを出す。例えば信号Ｃ１がハイで信号Ｃ２，Ｃ３が
ロウのとき、トランジスタｌがオン、２．３がオフであ
り、ノードＮは入力信号■１がロウならロウ、ハイなら
ハイとなる。これによってトランジスタ４及び５の一方
がオン、他方がオフして、出力Ｏには入力信号■１の反
転信号が整形されて出力される。
しかしながら、上記の場合、入力信号１１がロウで接地
電位ならば、ノードＮはほぼ完全に接地電位になるが、
該信号１１がハイの場合、たとえ信号１１と０１が共に
ほぼ完全に電源Ｖの電位■ＤＯであっても、ノードＮの
電位はｖＯＤよりトランジスタ１のしきい値電圧だけ低
い値にしかならない。このため、トランジスタ４．５か
らなるインバータにおいて、トランジスタ４が完全にオ
フせず、電源Ｖから接地の間に直流電流が流れて、回路
の消費電力が増加するという欠点があった。ここでトラ
ンジスタ４のしきい値電圧の絶対値を太き（するなどし
て、トランジスタのしきい値電圧を調整すれば、上記の
直流電流をほとんどゼロにすることができた。しかし、
この場合もしきい値電圧の絶対値を大きくしたトランジ
スタの駆動能力が低下するなどの欠点があった。
電位ならば、ノードＮはほぼ完全に接地電位になるが、
該信号１１がハイの場合、たとえ信号１１と０１が共に
ほぼ完全に電源Ｖの電位■ＤＯであっても、ノードＮの
電位はｖＯＤよりトランジスタ１のしきい値電圧だけ低
い値にしかならない。このため、トランジスタ４．５か
らなるインバータにおいて、トランジスタ４が完全にオ
フせず、電源Ｖから接地の間に直流電流が流れて、回路
の消費電力が増加するという欠点があった。ここでトラ
ンジスタ４のしきい値電圧の絶対値を太き（するなどし
て、トランジスタのしきい値電圧を調整すれば、上記の
直流電流をほとんどゼロにすることができた。しかし、
この場合もしきい値電圧の絶対値を大きくしたトランジ
スタの駆動能力が低下するなどの欠点があった。
この発明は上記の欠点を解消するためになされたもので
、上記論理ゲート回路の出力をその入力に帰還するフィ
ードバック回路を設けることにより、論理ゲート回路の
入力の電位低下または上昇を解消するようにしたＭＯＳ
）ランジスタロ路を提供するものである。
、上記論理ゲート回路の出力をその入力に帰還するフィ
ードバック回路を設けることにより、論理ゲート回路の
入力の電位低下または上昇を解消するようにしたＭＯＳ
）ランジスタロ路を提供するものである。
以下、この発明の実施例を図について説明する。
第２図に本発明の一実施例を示す、これは第１図と論理
的に等価なＣＭＯＳセレクタ回路で、第１図と同一符号
は同一または相当部分を示す。６はノードＮと電源Ｖの
間に設けたｐＭＯＳｌ−ランジスタで、出力信号Ｏをゲ
ート入力信号としている。
的に等価なＣＭＯＳセレクタ回路で、第１図と同一符号
は同一または相当部分を示す。６はノードＮと電源Ｖの
間に設けたｐＭＯＳｌ−ランジスタで、出力信号Ｏをゲ
ート入力信号としている。
このようなＣＭＯＳセレクタ回路においては、ノードＮ
がハイになると、出力Ｏがロウになり、２ＭＯ３）ラン
ジスタロがオンし、ノードＮの電位は電源Ｖの電位ＶＤ
Ｄまでほぼ完全に引き上げられる。このため、トランジ
スタ４はほぼ完全にオフし、電源Ｖから接地に流れる直
流電流はほぼ完全にゼロとなり、この直流電流による回
路の消費電力の増加は無視できる程度になる。また、こ
の場合トランジスタ４のしきい値電圧の絶対値を大きく
するなどして、該トランジスタの駆動能力を低下させて
しまうようなこともない。またｐＭＯＳトランジスタ６
は、ノードＮがハイからロウに変化する時の入力信号の
駆動能力が小さくてすむように、オン抵抗を十分大きく
しておく必要があるが、これは、トランジスタ６のゲー
ト長を大きくすることより、出力信号Ｏの駆動能力を低
下させることなく行える。
がハイになると、出力Ｏがロウになり、２ＭＯ３）ラン
ジスタロがオンし、ノードＮの電位は電源Ｖの電位ＶＤ
Ｄまでほぼ完全に引き上げられる。このため、トランジ
スタ４はほぼ完全にオフし、電源Ｖから接地に流れる直
流電流はほぼ完全にゼロとなり、この直流電流による回
路の消費電力の増加は無視できる程度になる。また、こ
の場合トランジスタ４のしきい値電圧の絶対値を大きく
するなどして、該トランジスタの駆動能力を低下させて
しまうようなこともない。またｐＭＯＳトランジスタ６
は、ノードＮがハイからロウに変化する時の入力信号の
駆動能力が小さくてすむように、オン抵抗を十分大きく
しておく必要があるが、これは、トランジスタ６のゲー
ト長を大きくすることより、出力信号Ｏの駆動能力を低
下させることなく行える。
以上ｎＭＯ３）ランスミッションゲート及びインバータ
よりなるＣＭＯＳセレクタ回路を例にとってこの発明を
説明したが、この発明は第３図。
よりなるＣＭＯＳセレクタ回路を例にとってこの発明を
説明したが、この発明は第３図。
第４図、第５図に示す各回路例についても適用できる。
第３図は本発明の他の実施例によるＣＭＯ３論理回路を
示し、図中、Ｉ４は入力信号、Ｃ４は入力制御信号、７
はｎＭＯ３）ランジスタ、８は２ＭＯ３）ランジスタで
あり、他の符号は第１図及び第２図と同じまたは相当部
分を示す。
示し、図中、Ｉ４は入力信号、Ｃ４は入力制御信号、７
はｎＭＯ３）ランジスタ、８は２ＭＯ３）ランジスタで
あり、他の符号は第１図及び第２図と同じまたは相当部
分を示す。
この第３図の回路はノードＮをｐＭＯＳｌ−ランスミッ
ションゲート８を通して接地電位にプルダウンする場合
に、ノードＮの電位をほぼ完全に接地電位に下げるため
にオン抵抗の大きいｐＭＯＳトランジスタ７を付加した
もので、このプルダウンの場合の動作原理は、ノードＮ
を電位ＶＤＤに引き上げる第２図の回路の場合と同様で
ある。
ションゲート８を通して接地電位にプルダウンする場合
に、ノードＮの電位をほぼ完全に接地電位に下げるため
にオン抵抗の大きいｐＭＯＳトランジスタ７を付加した
もので、このプルダウンの場合の動作原理は、ノードＮ
を電位ＶＤＤに引き上げる第２図の回路の場合と同様で
ある。
この第３図のようにノードＮにトランジスタ６及び７を
接続することにより、ｎＭＯ３）ランスミッションゲー
トと２ＭＯ３）ランスミッションゲートが混在したセレ
クタ回路にもこの発明を適用できるものである。
接続することにより、ｎＭＯ３）ランスミッションゲー
トと２ＭＯ３）ランスミッションゲートが混在したセレ
クタ回路にもこの発明を適用できるものである。
また、第３図は、ノードＮを駆動するのにトランスミッ
ションゲートを通して行なっているが、ノードＮを、ｎ
ＭＯＳトランジスタを電流経路に含む一般の回路でプル
ダウンする場合にも、この発明は通用できる。
ションゲートを通して行なっているが、ノードＮを、ｎ
ＭＯＳトランジスタを電流経路に含む一般の回路でプル
ダウンする場合にも、この発明は通用できる。
また第４図、第５図はＭＯ３論理ゲートにそれぞれＣＭ
Ｏ３ＮＡＮＤゲート、ＣＭＯ３ＮＯＲゲ−トを用いた、
本発明のさらに他の実施例を示す。
Ｏ３ＮＡＮＤゲート、ＣＭＯ３ＮＯＲゲ−トを用いた、
本発明のさらに他の実施例を示す。
両図において、９．ｌＯはそれぞれＣＭＯ３ＮＡＮＤゲ
ート及びＣＭＯ３ＮＯＲゲートであり、■５、■６はそ
れぞれ各ゲート９．１０の入力信号である。
ート及びＣＭＯ３ＮＯＲゲートであり、■５、■６はそ
れぞれ各ゲート９．１０の入力信号である。
このように、本発明は出力０がインバータによって駆動
される場合に限定されるものではなく、第４図のように
、ｎＭＯｓ）ランスミッションゲートを通してＣＭＯ３
ＮＡＮＤゲートの入力をハイにする場合や、第５図のよ
うに９ＭＯ３）ランスミッションゲートを通してＣＭＯ
３ＮＯＲゲートの入力をロウレベルにする場合にも本発
明を適用できるものである。
される場合に限定されるものではなく、第４図のように
、ｎＭＯｓ）ランスミッションゲートを通してＣＭＯ３
ＮＡＮＤゲートの入力をハイにする場合や、第５図のよ
うに９ＭＯ３）ランスミッションゲートを通してＣＭＯ
３ＮＯＲゲートの入力をロウレベルにする場合にも本発
明を適用できるものである。
第４図のＣＭＯ３ＮＡＮＤゲート９の場合、その９ＭＯ
３）ランジスタが電源Ｖと出力Ｏとの間で並列接続され
ており、出力０がロウの時の電源Ｖと接地との間の直流
電流をなくすには、この並列接続された９ＭＯ３）ラン
ジスタをすべてオフする必要があるが、これは出力Ｏが
ロウとなったときトランジスタ６が導通することにより
達成されている。
３）ランジスタが電源Ｖと出力Ｏとの間で並列接続され
ており、出力０がロウの時の電源Ｖと接地との間の直流
電流をなくすには、この並列接続された９ＭＯ３）ラン
ジスタをすべてオフする必要があるが、これは出力Ｏが
ロウとなったときトランジスタ６が導通することにより
達成されている。
また、第５図のＣＭＯ３ＮＯＲｉ ｏゲ−）（７）場合
には、そのｎＭＯｓ）ランジスタが出力Ｏと接地の間で
並列接続されており、出力Ｏがハイの時の電源Ｖと接地
の間の直流電流をなくすには、この並列接続されたｎＭ
ＯＳトランジスタをすべてオフする必要があるが、これ
は、出力Ｏがハイとなったときトランジスタ７が導通す
ることにより達成されている。
には、そのｎＭＯｓ）ランジスタが出力Ｏと接地の間で
並列接続されており、出力Ｏがハイの時の電源Ｖと接地
の間の直流電流をなくすには、この並列接続されたｎＭ
ＯＳトランジスタをすべてオフする必要があるが、これ
は、出力Ｏがハイとなったときトランジスタ７が導通す
ることにより達成されている。
以上のように、この発明によれば、ｎＭＯｓ）ランジス
タでプルアップするノードには９ＭＯｓトランジスタか
らなるプルアップ正帰還回路、９ＭＯ３）ランジスタで
プルダウンするノードにはｎＭＯｓ）ランジスタからな
るプルダウン正帰還回路が働くように構成したので、各
ノードはほぼ完全に電源電位または接地電位になり、上
記ノードを入力端子とするＭ、０３Ｉ−ランジスタが不
完全なオフ状態をとることを防ぎ、ＭＯ３論理ゲートの
電源から接地に流れる直流電流をほぼ完全にゼロにでき
、回路の消費電力を少なくできる効果がある。
タでプルアップするノードには９ＭＯｓトランジスタか
らなるプルアップ正帰還回路、９ＭＯ３）ランジスタで
プルダウンするノードにはｎＭＯｓ）ランジスタからな
るプルダウン正帰還回路が働くように構成したので、各
ノードはほぼ完全に電源電位または接地電位になり、上
記ノードを入力端子とするＭ、０３Ｉ−ランジスタが不
完全なオフ状態をとることを防ぎ、ＭＯ３論理ゲートの
電源から接地に流れる直流電流をほぼ完全にゼロにでき
、回路の消費電力を少なくできる効果がある。
第１図は従来のＣＭＯＳセレクク回路の一例を示す回路
図、第２図はこの発明の一実施例によるＭＯ３Ｉ−ラン
ジスタ回路を示す図、第３図ないし第５図はこの発明の
他の実施例を示す回路図である。 １．２．３・・・ｎＭＯＳトランジスタ（信号入力回路
）、８・・・９ＭＯ３）ランジスタ（信号入力回路）、
４・・・９ＭＯ３）ランジスタ（スイッチング回路）、
５・・・ｎＭＯｓ）ランジスタ（スイッチング回路）、
６・・・９ＭＯ３）ランジスタ、７・・・ｎＭＯｓ）ラ
ンジスタ、１１．１２．１３．１４．Ｔ５、Ｉ６・・・
入力信号、Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・入力制御信号
、Ｏ・・・出力信号、■・・・第１電位源、９・・・Ｃ
ＭＯ３ＮＡＮＤゲート（ＭＯ３論理ゲート）、１０・・
・ＣＭＯ３ＮＯＲゲート（ＭＯ３論理ゲート） 。 なお図中同一符号は同−又は相当部分を示す。 第１図 １
図、第２図はこの発明の一実施例によるＭＯ３Ｉ−ラン
ジスタ回路を示す図、第３図ないし第５図はこの発明の
他の実施例を示す回路図である。 １．２．３・・・ｎＭＯＳトランジスタ（信号入力回路
）、８・・・９ＭＯ３）ランジスタ（信号入力回路）、
４・・・９ＭＯ３）ランジスタ（スイッチング回路）、
５・・・ｎＭＯｓ）ランジスタ（スイッチング回路）、
６・・・９ＭＯ３）ランジスタ、７・・・ｎＭＯｓ）ラ
ンジスタ、１１．１２．１３．１４．Ｔ５、Ｉ６・・・
入力信号、Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・入力制御信号
、Ｏ・・・出力信号、■・・・第１電位源、９・・・Ｃ
ＭＯ３ＮＡＮＤゲート（ＭＯ３論理ゲート）、１０・・
・ＣＭＯ３ＮＯＲゲート（ＭＯ３論理ゲート） 。 なお図中同一符号は同−又は相当部分を示す。 第１図 １
Claims (1)
- （１） 第１電位源と出力端子間に１個または複数個の
第１伝導型のＭＯＳトランジスタを直並列接続してなる
スイッチング回路及び第２電位源と上記出力端子間に１
個または複数個の第２伝導型のＭＯＳ）ランジスタを直
並列接続してなるスイッチング回路からなるＭＯＳ論理
ゲートと、第１または第２伝導型のＭＯＳ）ランジスタ
からなり上記第１または第２電位源電圧となる入力信号
を上記ＭＯＳ論理ゲートに入力する信号入力回路と、上
記ＭＯＳ論理ゲートの入力端子と第１または第２電位源
間に接続され上記ＭＯＳ論理ゲートの出力をゲート入力
信号とする第１または第２伝導型のＭＯＳ）ランジスタ
とを備えたことを特徴とするＭＯＳ）ランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094883A JPS60236322A (ja) | 1984-05-09 | 1984-05-09 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094883A JPS60236322A (ja) | 1984-05-09 | 1984-05-09 | Ｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236322A true JPS60236322A (ja) | 1985-11-25 |
Family
ID=14122443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094883A Pending JPS60236322A (ja) | 1984-05-09 | 1984-05-09 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236322A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
| US4709173A (en) * | 1985-05-17 | 1987-11-24 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit having latch circuit with multiplexer selection function |
| EP0273120A1 (en) * | 1986-11-28 | 1988-07-06 | International Business Machines Corporation | Multiplexor circuit |
| US5001367A (en) * | 1989-04-14 | 1991-03-19 | Thunderbird Technologies, Inc. | High speed complementary field effect transistor logic circuits |
| US5247212A (en) * | 1991-01-31 | 1993-09-21 | Thunderbird Technologies, Inc. | Complementary logic input parallel (clip) logic circuit family |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
-
1984
- 1984-05-09 JP JP59094883A patent/JPS60236322A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709173A (en) * | 1985-05-17 | 1987-11-24 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit having latch circuit with multiplexer selection function |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| EP0273120A1 (en) * | 1986-11-28 | 1988-07-06 | International Business Machines Corporation | Multiplexor circuit |
| US5001367A (en) * | 1989-04-14 | 1991-03-19 | Thunderbird Technologies, Inc. | High speed complementary field effect transistor logic circuits |
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