JP2004282349A - シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 - Google Patents
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Abstract
【課題】消費電流を低減でき、ヒステリシス特性の調整が容易な簡単な構成のシュミットトリガー回路を提供する。
【解決手段】シュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰＭＯＳトランジスタ１０と、第２のＰＭＯＳトランジスタ２０と、第２のＮＭＯＳトランジスタ３０と、第１のＮＭＯＳトランジスタ４０と、インバータ回路７０と、第１のＰＭＯＳトランジスタ１０に対し並列に接続され、ゲートは出力端子に接続された第３のＰＭＯＳトランジスタ５０と、第１のＮＰＭＯＳトランジスタ４０に対し並列に接続され、ゲートは出力端子に接続された第３のＮＭＯＳトランジスタ６０とを含み、第１のＰＭＯＳトランジスタ１０のゲートは基準電位に接続され、第１のＮＭＯＳトランジスタ４０のゲートは電源電圧に接続され、第２のＰＭＯＳトランジスタ２０と第２のＮＭＯＳトランジスタ３０のゲートが入力端子に共通に接続される。
【選択図】 図２
【解決手段】シュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰＭＯＳトランジスタ１０と、第２のＰＭＯＳトランジスタ２０と、第２のＮＭＯＳトランジスタ３０と、第１のＮＭＯＳトランジスタ４０と、インバータ回路７０と、第１のＰＭＯＳトランジスタ１０に対し並列に接続され、ゲートは出力端子に接続された第３のＰＭＯＳトランジスタ５０と、第１のＮＰＭＯＳトランジスタ４０に対し並列に接続され、ゲートは出力端子に接続された第３のＮＭＯＳトランジスタ６０とを含み、第１のＰＭＯＳトランジスタ１０のゲートは基準電位に接続され、第１のＮＭＯＳトランジスタ４０のゲートは電源電圧に接続され、第２のＰＭＯＳトランジスタ２０と第２のＮＭＯＳトランジスタ３０のゲートが入力端子に共通に接続される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明はシュミットトリガー回路（ヒステリシス回路）、シュミットトリガー回路の製造方法、半導体装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路装置においては、チャタリング防止やノイズ混入防止のため、入力回路等にヒステリシス特性を有するシュミットトリガー回路（ヒステリシス回路）を用いることが多い。
【０００３】
ゲートアレイでシュミットトリガー回路を構成する場合には例えば図１に示すような構成を有するシュミットトリガー回路が使用される。
【０００４】
【特許文献１】
特開平１１−１５０４４９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したゲートアレイによるシュミットトリガー回路（ヒステリシス回路）は回路規模及びチップサイズが大きくなり易いとともに、消費電流が大きくなり易かった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、消費電流を低減できる簡単な構成のシュミットトリガー回路（ヒステリシス回路）を提供することである。
【０００７】
また本発明の他の目的は、ヒステリシス特性の調整が容易なシュミットトリガ回路を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明のシュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第２のＮチャネルトランジスタと、第１のＮチャネルトランジスタと、
第２のＰチャネルトランジスタのドレインと第２のＮチャネルトランジスタのドレインとの接続点に入力され、前記接続点の電位を反転させて出力端子に出力するインバータ回路と、
第１のＰチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＰチャネルトランジスタと、
第１のＮチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、第１のＮチャネルトランジスタのゲートは電源電圧に接続され、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタのゲートが入力端子に共通に接続されていることを特徴とする。
【０００９】
ここにおいて第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第３のＰチャネルトランジスタは、それぞれ１つのＰチャネルトランジスタ素子で構成されている場合でもよいし、複数のＰチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１０】
ここにおいて第１のＮチャネルトランジスタと、第２のＮチャネルトランジス路と、第３のＮチャネルトランジスタは、それぞれ１つのＮチャネルトランジスタ素子で構成されている場合でもよいし、複数のＮチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１１】
本発明のシュミットトリガ回路は、例えばＣチャネルトランジスタとして実現してもよい。
【００１２】
本発明によれば少ない素子数でシュミットトリガー回路（ヒステリシス回路）を実現出来る。このため消費電流を低減し、レイアウト面積を小さくすることが出来る。また回路を構成する素子数が少なくてすむので、各素子のトランジスタ特性ばらつきが少なくなるという効果もある。
【００１３】
また本発明のシュミットトリガー回路は、第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００１４】
また本発明のシュミットトリガー回路は、第１のＮチャネルトランジス路及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００１５】
このように本発明によればヒステリシス特性の調整が容易なシュミットトリガ回路を提供することが出来る。
【００１６】
（２）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することを特徴とする。
【００１７】
ここにおいて、ドライバビリティ（駆動能力と同義）の変更は例えば、ＰチャネルトランジスタのＰチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００１８】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００１９】
またＰチャネルトランジスタを、複数のＰチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２０】
例えば第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００２１】
また第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００２２】
（３）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することを特徴とする。
【００２３】
ここにおいて、ドライバビリティの変更は例えば、ＮチャネルトランジスタのＮチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００２４】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００２５】
またＮチャネルトランジスタを、複数のＮチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２６】
例えば第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００２７】
また第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００２８】
（４）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子に接続されるシュミットトリガー回路であって、
第１のインバータは第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータに接続され、
第２のＰチャネルトランジスタのソースは第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートおよび第３のＮチャネルトランジスタのゲートに接続され、
第１のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、
第１のＰチャネルトランジスタのドレインは第２のＰチャネルトランジスタのソースに接続され、
第２のＮチャネルトランジスタのソースは基準電位に接続され、
第２のＮチャネルトランジスタのゲートは電源電位に接続され、
第２のＮチャネルトランジスタのドレインは第１のＮチャネルトランジスタのソースに接続されることを特徴とする。
【００２９】
（５）本発明のシュミットトリガー回路は、
第２のインバータの出力と第３のＰチャネルトランジスタのゲートとの接続は第１のスイッチング回路を介して接続され
第２のインバータの出力と第３のＮチャネルトランジスタのゲートとの接続は第２のスイッチング回路を介して接続されることを特徴とする。
【００３０】
（６）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＰチャネルトランジスタを有する第１の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第１の回路ブロックの第２の端子に接続され、第１の回路ブロックの一つまたは全てのＰチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＮチャネルトランジスタのゲートに接続されることを特徴とする。
【００３１】
（７）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＮチャネルトランジスタを有する第２の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第２の回路ブロックの第２の端子に接続され、第２の回路ブロックの一つまたは全てのＮチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートに接続されることを特徴とする。
【００３２】
（８）本発明の半導体装置は、
上記記載のシュミットトリガー回路を含むことを特徴とする。
【００３３】
（９）本発明のマイクロコンピュータは、
上記記載の半導体装置を用いて形成されていることを特徴とする。
【００３４】
（１０）本発明の電子機器は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３６】
１．シュミットトリガー回路、半導体装置
図２は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。図３は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【００３７】
本実施の形態のシュミットトリガー回路（ヒステリシス回路）２はＣＭＯＳ構成の半導体集積回路として構成することが出来る。
【００３８】
本実施の形態の半導体装置４は、シュミットトリガー回路（ヒステリシス回路）２を含む。
【００３９】
ＩＮは半導体集積回路の端子または他の回路の出力に接続される入力端子、ＯＵＴは半導体集積回路の端子または他の回路の入力に接続される出力端子を示している。
【００４０】
本実施例の形態のシュミットトリガー回路２は、Ｐチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（１０）、（２０）、（５０）と、Ｎチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（３０）、（４０）、（６０）と、インバータ回路（７０）と、を有する。
【００４１】
ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースは電源電位ＶＤＤに接続される。ここで、ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースをノードＴ１で接続し、ノードＴ１を電源電位ＶＤＤに接続する構成としてもよい。ＰＭＯＳ（１０）のドレインとＰＭＯＳ（５０）のドレインはＴ２で接続される。ＰＭＯＳ（１０）のゲートは基準電位ＶＳＳに接続され、ＰＭＯＳ（５０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４２】
ＰＭＯＳ（２０）のソースはノードＴ２に接続され、ドレインはノードＴ４に接続され、ゲートは入力端子ＩＮに接続される。
ＮＭＯＳ（３０）のドレインはノードＴ４に接続され、ソースはノードＴ５に接続され、ゲートは入力端子ＩＮに接続される。ここで、ＰＭＯＳ（２０）のゲートとＮＭＯＳ（３０）のゲートをノードＴ３で接続し、ノードＴ３を入力端子に接続しても良い。
【００４３】
ＰＭＯＳ（２０）とＮＭＯＳ（３０）とはインバータ（８０）を形成する。
ＮＭＯＳ（４０）のドレインとＮＭＯＳ（６０）のドレインはノードＴ５で接続される。ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースは基準電位ＶＳＳに接続される。ここで、ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースをノードＴ６で接続し、ノードＴ６を基準電位ＶＳＳに接続する構成としてもよい。
【００４４】
ＮＭＯＳ（４０）のゲートは電源電位ＶＤＤに接続され、ＮＭＯＳ（６０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４５】
インバータ回路（７０）は、入力が上述のノードＴ４に接続され、出力はシュミットトリガー回路（２）の出力端子ＯＵＴとＰＭＯＳ（５０）のゲートおよびＮＭＯＳ（６０）のゲートに接続される。
【００４６】
インバータ回路（７０）は、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）とを有し、ＰＭＯＳ（Ｐ２）のソースは電源電位ＶＤＤに接続され、ドレインはノードＴ８に接続されゲートはノードＴ７に接続される。ノードＴ７はＴ４に接続され、ノードＴ８はノードＴ９に接続される。ＮＭＯＳ（Ｎ２）のドレインはノードＴ８に接続され、ソースは基準電位ＶＳＳに接続され、ゲートはノードＴ７に接続される。
【００４７】
次に本実施の形態のシュミットトリガー回路の回路動作について説明する。尚、以下の説明では、入力端子ＩＮに入力される電圧を入力電圧、出力端子ＯＵＴから出力する電圧を出力電圧、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）、インバータ回路７０に入力される電圧を入力レベル、インバータ回路７０の入力スレッショルド電圧をＶｔｈ（Ｖ）として説明している。また、図３中の矢印は出力電圧の変化の方向を表している。
【００４８】
まずここでＰＭＯＳトランジスタ（１０）は、ゲートが基準電位（ＶＳＳ）に接続されているので、常に導通状態になっている。
【００４９】
またここでＮＭＯＳトランジスタ（４０）は、ゲートが電源電圧（ＶＤＤ）に接続されているので、常に導通状態になっている。
【００５０】
本実施の形態では入力波形の立ち上がり、立ち下がりの際に、瞬間的に貫通電流が流れる。その結果、入力波形の立ち上がりの際は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の影響で、第２のＰＭＯＳトランジスタ（２０）のソースにかかる電圧は下がる。その結果、初段のインバータ回路７０のスレッショルド電圧Ｖｔｈ（Ｖ）は下がる。これが、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）となる。
【００５１】
また入力波形の立ち下がりの際は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の影響で、ＮＭＯＳトランジスタ（３０）のソースにかかる電圧は上がる。その結果、初段のインバータ回路５０のスレッショルド電圧Ｖｔｈ（Ｖ）は上がる。これが、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）となる。
【００５２】
この結果本実施の形態のシュミットトリガ回路において、入力電圧が基準電位から電源電圧に上昇する場合には図３のａ→ｂ→ｃに沿って出力電圧が変化し、入力電圧が電源電圧から基準電位に低下する場合には図３のｃ→ｄ→ａに沿って出力電圧が変化するヒステリシス特性が得られるようになっている。
【００５３】
図４（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例について説明するための図である。
【００５４】
例えばＰＭＯＳトランジスタ（１０）は、図４（Ａ）に示すように１つのＰＭＯＳトランジスタ素子１１０で構成されている場合でもよい。また図４（Ｂ）に示すように複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続して構成している場合でもよい。また図４（Ｃ）に示すように複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続して構成している場合でもよい。
【００５５】
また図４（Ｄ）に示すように複数のＰＭＯＳトランジスタ素子１２０，１２２、１２４を含む回路を構成して、出荷／使用前にＣ１〜Ｃ５をレーザー等で切断して特性を決定できるようにしてもよい。
【００５６】
なおここでは第１のＰＭＯＳトランジスタ（１０）の場合を例にとり説明したが、ＰＭＯＳトランジスタ（２０）と、ＰＭＯＳトランジスタ（５０）についても同様に、１つのＰＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００５７】
図５（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＮＰＭＯＳトランジスタの構成例について説明するための図である。
【００５８】
例えばＮＭＯＳトランジスタ（４０）は、図５（Ａ）に示すように１つのＮＭＯＳトランジスタ素子２１０で構成されている場合でもよい。また図５（Ｂ）に示すように複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続して構成している場合でもよい。また図５（Ｃ）に示すように複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続して構成している場合でもよい。
【００５９】
また図５（Ｄ）に示すように複数のＮＭＯＳトランジスタ素子２２０，２２２、２２４を含む回路を構成して、出荷／使用前にＣ６〜Ｃ１０をレーザー等で切断して特性を決定できるようにしてもよい。
【００６０】
なおここではＮＭＯＳトランジスタ（４０）の場合を例にとり説明したが、ＮＭＯＳトランジスタ（３０）と、ＮＭＯＳトランジスタ（６０）についても同様に、１つのＮＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００６１】
また本実施の形態のシュミットトリガー回路は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００６２】
例えばＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００６３】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００６４】
なおドライバビリティ（駆動能力と同義）の変更はＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）のＰＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００６５】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００６６】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）を、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続することにより（図４（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００６７】
例えば図４（Ｂ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続することによりドライバビリティをあげることが出来る。
【００６８】
また例えば図４（Ｃ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続することによりドライバビリティを下げることが出来る。
【００６９】
また図４（Ｄ）に示すＣ１〜Ｃ５を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７０】
また本実施の形態のシュミットトリガー回路は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００７１】
例えばＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００７２】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００７３】
なおドライバビリティ（駆動能力と同義）の変更はＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）のＮＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００７４】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００７５】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）を、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続することにより（図５（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００７６】
例えば図５（Ｂ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続することによりドライバビリティをあげることが出来る。
【００７７】
また例えば図５（Ｃ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続することによりドライバビリティを下げることが出来る。
【００７８】
また図５（Ｄ）に示すＣ６〜Ｃ１０を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７９】
図９は第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【００８０】
第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、図２で説明したシュミットトリガー回路（ヒステリシス回路）に第１のトランスファー回路２１０、第２のトランスファー回路２２０、インバータ回路２３０と制御信号ＥＮを追加した構成を有している。
【００８１】
第１のトランスファー回路２１０はＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４が並列に接続された回路であり、ＮＭＯＳトランジスタ２１２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２１４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第１のトランスファー回路２１０が導通する。
【００８２】
ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ５０のゲートに接続されている。
【００８３】
また第２のトランスファー回路２２０はＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４が並列に接続された回路であり、ＮＭＯＳトランジスタ２２２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２２４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第２のトランスファー回路２２０も導通する。
【００８４】
ＮＭＯＳトランジスタ２２２とＮＰＭＯＳトランジスタ２２４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ６０のゲートに接続されている。
【００８５】
このように制御信号ＥＮがＯＮ（Ｈレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通するため、シュミットトリガー回路として機能する。
【００８６】
また制御信号ＥＮがＯＦＦ（Ｌレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通しないため、インバータ回路７０、８０によりＣＭＯＳバッファ回路として機能する。
【００８７】
このように第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を有し、制御信号ＥＮをＯＮ、ＯＦＦすることでシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を切り替えることが出来る。このため回路素子数を少なくすることが出来る。
【００８８】
また１つの信号にたいし、入力感度を変えることができ、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を実現するため、シュミットトリガー回路の入力とＣＭＯＳバッファ回路の入力の特性のばらつきがすくなくてすむ。
【００８９】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００９０】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００９１】
ここでマイクロコンピュータ７００は、例えば図２〜図５で説明した構成を有する半導体装置を用いて形成されている。
【００９２】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９３】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００９４】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図１１で説明したような構成を有している。
【００９５】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００９６】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００９７】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００９８】
なお、本実施形態を利用できる電子機器としては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００９９】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ゲートアレイで作成した従来例のシュミットトリガー回路である。
【図２】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。
【図３】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【図４】図４（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例に付いて説明するための図である。
【図５】図５（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＮＭＯＳトランジスタの構成例に付いて説明するための図である。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図９】第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【符号の説明】
２ シュミットトリガー回路、 ４ 半導体装置、 １０ 第１のＰＭＯＳトランジスタ、 ２０ 第２のＰＭＯＳトランジスタ、 ３０ 第２のＮＭＯＳトランジスタ、 ４０ 第１のＮＭＯＳトランジスタ、 ５０ 第３のＰＭＯＳトランジスタ、 ６０ 第３のＮＭＯＳトランジスタ、 ７０ インバータ回路
５１０ ＣＰＵ、 ５２０ キャッシュメモリ、 ５３０ ＬＣＤコントローラ、 ５４０ リセット回路、 ５５０ プログラマブルタイマ、 ５６０ リアルタイムクロック（ＲＴＣ）、 ５７０ ＤＭＡコントローラ、 ５８０ 割り込みコントローラ、 ５９０ 通信制御回路、 ６００ バスコントローラ、
６１０ Ａ／Ｄ変換器、 ６２０ Ｄ／Ａ変換器、 ６３０ 入力ポート、
６４０ 出力ポート、 ６５０ Ｉ／Ｏポート、 ６６０ クロック発生装置（ＰＬＬ）、 ６７０ プリスケーラ、 ６８０ 各種バス、 ６９０ 各種ピン、 ７００ マイクロコンピュータ、 ７１０ ＲＯＭ、 ７２０ ＲＡＭ、 ７３０ ＭＭＵ、 ８００ 電子機器、
【発明の属する技術分野】
本発明はシュミットトリガー回路（ヒステリシス回路）、シュミットトリガー回路の製造方法、半導体装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路装置においては、チャタリング防止やノイズ混入防止のため、入力回路等にヒステリシス特性を有するシュミットトリガー回路（ヒステリシス回路）を用いることが多い。
【０００３】
ゲートアレイでシュミットトリガー回路を構成する場合には例えば図１に示すような構成を有するシュミットトリガー回路が使用される。
【０００４】
【特許文献１】
特開平１１−１５０４４９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したゲートアレイによるシュミットトリガー回路（ヒステリシス回路）は回路規模及びチップサイズが大きくなり易いとともに、消費電流が大きくなり易かった。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、消費電流を低減できる簡単な構成のシュミットトリガー回路（ヒステリシス回路）を提供することである。
【０００７】
また本発明の他の目的は、ヒステリシス特性の調整が容易なシュミットトリガ回路を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明のシュミットトリガー回路は、電源電圧と基準電位との間に直列に接続された第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第２のＮチャネルトランジスタと、第１のＮチャネルトランジスタと、
第２のＰチャネルトランジスタのドレインと第２のＮチャネルトランジスタのドレインとの接続点に入力され、前記接続点の電位を反転させて出力端子に出力するインバータ回路と、
第１のＰチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＰチャネルトランジスタと、
第１のＮチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、第１のＮチャネルトランジスタのゲートは電源電圧に接続され、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタのゲートが入力端子に共通に接続されていることを特徴とする。
【０００９】
ここにおいて第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第３のＰチャネルトランジスタは、それぞれ１つのＰチャネルトランジスタ素子で構成されている場合でもよいし、複数のＰチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１０】
ここにおいて第１のＮチャネルトランジスタと、第２のＮチャネルトランジス路と、第３のＮチャネルトランジスタは、それぞれ１つのＮチャネルトランジスタ素子で構成されている場合でもよいし、複数のＮチャネルトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００１１】
本発明のシュミットトリガ回路は、例えばＣチャネルトランジスタとして実現してもよい。
【００１２】
本発明によれば少ない素子数でシュミットトリガー回路（ヒステリシス回路）を実現出来る。このため消費電流を低減し、レイアウト面積を小さくすることが出来る。また回路を構成する素子数が少なくてすむので、各素子のトランジスタ特性ばらつきが少なくなるという効果もある。
【００１３】
また本発明のシュミットトリガー回路は、第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００１４】
また本発明のシュミットトリガー回路は、第１のＮチャネルトランジス路及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００１５】
このように本発明によればヒステリシス特性の調整が容易なシュミットトリガ回路を提供することが出来る。
【００１６】
（２）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することを特徴とする。
【００１７】
ここにおいて、ドライバビリティ（駆動能力と同義）の変更は例えば、ＰチャネルトランジスタのＰチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００１８】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００１９】
またＰチャネルトランジスタを、複数のＰチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＰチャネルトランジスタを複数のＰチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２０】
例えば第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００２１】
また第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００２２】
（３）本発明はシュミットトリガ回路の製造方法であって、
上記記載のシュミットトリガー回路において、
第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することを特徴とする。
【００２３】
ここにおいて、ドライバビリティの変更は例えば、ＮチャネルトランジスタのＮチャネルトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００２４】
ドライバビリティの高いチャネルトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくすることで実現することが出来る。
【００２５】
またＮチャネルトランジスタを、複数のＮチャネルトランジスタ素子を並列又は直列に接続することによりドライバビリティの変更を行うようにしてもよい。例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を並列に接続することによりドライバビリティをあげることが出来る。また例えばＮチャネルトランジスタを複数のＮチャネルトランジスタ素子を直列に接続することによりドライバビリティを下げることが出来る。
【００２６】
例えば第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００２７】
また第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００２８】
（４）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子に接続されるシュミットトリガー回路であって、
第１のインバータは第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータに接続され、
第２のＰチャネルトランジスタのソースは第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートおよび第３のＮチャネルトランジスタのゲートに接続され、
第１のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、
第１のＰチャネルトランジスタのドレインは第２のＰチャネルトランジスタのソースに接続され、
第２のＮチャネルトランジスタのソースは基準電位に接続され、
第２のＮチャネルトランジスタのゲートは電源電位に接続され、
第２のＮチャネルトランジスタのドレインは第１のＮチャネルトランジスタのソースに接続されることを特徴とする。
【００２９】
（５）本発明のシュミットトリガー回路は、
第２のインバータの出力と第３のＰチャネルトランジスタのゲートとの接続は第１のスイッチング回路を介して接続され
第２のインバータの出力と第３のＮチャネルトランジスタのゲートとの接続は第２のスイッチング回路を介して接続されることを特徴とする。
【００３０】
（６）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＰチャネルトランジスタを有する第１の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第１の回路ブロックの第２の端子に接続され、第１の回路ブロックの一つまたは全てのＰチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＮチャネルトランジスタのゲートに接続されることを特徴とする。
【００３１】
（７）本発明は、入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＮチャネルトランジスタを有する第２の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第２の回路ブロックの第２の端子に接続され、第２の回路ブロックの一つまたは全てのＮチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートに接続されることを特徴とする。
【００３２】
（８）本発明の半導体装置は、
上記記載のシュミットトリガー回路を含むことを特徴とする。
【００３３】
（９）本発明のマイクロコンピュータは、
上記記載の半導体装置を用いて形成されていることを特徴とする。
【００３４】
（１０）本発明の電子機器は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３６】
１．シュミットトリガー回路、半導体装置
図２は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。図３は本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【００３７】
本実施の形態のシュミットトリガー回路（ヒステリシス回路）２はＣＭＯＳ構成の半導体集積回路として構成することが出来る。
【００３８】
本実施の形態の半導体装置４は、シュミットトリガー回路（ヒステリシス回路）２を含む。
【００３９】
ＩＮは半導体集積回路の端子または他の回路の出力に接続される入力端子、ＯＵＴは半導体集積回路の端子または他の回路の入力に接続される出力端子を示している。
【００４０】
本実施例の形態のシュミットトリガー回路２は、Ｐチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（１０）、（２０）、（５０）と、Ｎチャネル型のＭＯＳ（以下ＰＭＯＳという）トランジスタ（３０）、（４０）、（６０）と、インバータ回路（７０）と、を有する。
【００４１】
ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースは電源電位ＶＤＤに接続される。ここで、ＰＭＯＳ（１０）のソースとＰＭＯＳ（５０）のソースをノードＴ１で接続し、ノードＴ１を電源電位ＶＤＤに接続する構成としてもよい。ＰＭＯＳ（１０）のドレインとＰＭＯＳ（５０）のドレインはＴ２で接続される。ＰＭＯＳ（１０）のゲートは基準電位ＶＳＳに接続され、ＰＭＯＳ（５０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４２】
ＰＭＯＳ（２０）のソースはノードＴ２に接続され、ドレインはノードＴ４に接続され、ゲートは入力端子ＩＮに接続される。
ＮＭＯＳ（３０）のドレインはノードＴ４に接続され、ソースはノードＴ５に接続され、ゲートは入力端子ＩＮに接続される。ここで、ＰＭＯＳ（２０）のゲートとＮＭＯＳ（３０）のゲートをノードＴ３で接続し、ノードＴ３を入力端子に接続しても良い。
【００４３】
ＰＭＯＳ（２０）とＮＭＯＳ（３０）とはインバータ（８０）を形成する。
ＮＭＯＳ（４０）のドレインとＮＭＯＳ（６０）のドレインはノードＴ５で接続される。ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースは基準電位ＶＳＳに接続される。ここで、ＮＭＯＳ（４０）のソースとＮＭＯＳ（６０）のソースをノードＴ６で接続し、ノードＴ６を基準電位ＶＳＳに接続する構成としてもよい。
【００４４】
ＮＭＯＳ（４０）のゲートは電源電位ＶＤＤに接続され、ＮＭＯＳ（６０）のゲートはシュミットトリガー回路（２）のノードＴ９に接続され、ノードＴ９は出力端子ＯＵＴに接続される。
【００４５】
インバータ回路（７０）は、入力が上述のノードＴ４に接続され、出力はシュミットトリガー回路（２）の出力端子ＯＵＴとＰＭＯＳ（５０）のゲートおよびＮＭＯＳ（６０）のゲートに接続される。
【００４６】
インバータ回路（７０）は、ＰＭＯＳ（Ｐ２）とＮＭＯＳ（Ｎ２）とを有し、ＰＭＯＳ（Ｐ２）のソースは電源電位ＶＤＤに接続され、ドレインはノードＴ８に接続されゲートはノードＴ７に接続される。ノードＴ７はＴ４に接続され、ノードＴ８はノードＴ９に接続される。ＮＭＯＳ（Ｎ２）のドレインはノードＴ８に接続され、ソースは基準電位ＶＳＳに接続され、ゲートはノードＴ７に接続される。
【００４７】
次に本実施の形態のシュミットトリガー回路の回路動作について説明する。尚、以下の説明では、入力端子ＩＮに入力される電圧を入力電圧、出力端子ＯＵＴから出力する電圧を出力電圧、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）、インバータ回路７０に入力される電圧を入力レベル、インバータ回路７０の入力スレッショルド電圧をＶｔｈ（Ｖ）として説明している。また、図３中の矢印は出力電圧の変化の方向を表している。
【００４８】
まずここでＰＭＯＳトランジスタ（１０）は、ゲートが基準電位（ＶＳＳ）に接続されているので、常に導通状態になっている。
【００４９】
またここでＮＭＯＳトランジスタ（４０）は、ゲートが電源電圧（ＶＤＤ）に接続されているので、常に導通状態になっている。
【００５０】
本実施の形態では入力波形の立ち上がり、立ち下がりの際に、瞬間的に貫通電流が流れる。その結果、入力波形の立ち上がりの際は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の影響で、第２のＰＭＯＳトランジスタ（２０）のソースにかかる電圧は下がる。その結果、初段のインバータ回路７０のスレッショルド電圧Ｖｔｈ（Ｖ）は下がる。これが、ヒステリシス特性の低レベル側のスレッショルド電圧をＶｉｌ（Ｖ）となる。
【００５１】
また入力波形の立ち下がりの際は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の影響で、ＮＭＯＳトランジスタ（３０）のソースにかかる電圧は上がる。その結果、初段のインバータ回路５０のスレッショルド電圧Ｖｔｈ（Ｖ）は上がる。これが、ヒステリシス特性の高レベル側のスレッショルド電圧をＶｉｈ（Ｖ）となる。
【００５２】
この結果本実施の形態のシュミットトリガ回路において、入力電圧が基準電位から電源電圧に上昇する場合には図３のａ→ｂ→ｃに沿って出力電圧が変化し、入力電圧が電源電圧から基準電位に低下する場合には図３のｃ→ｄ→ａに沿って出力電圧が変化するヒステリシス特性が得られるようになっている。
【００５３】
図４（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例について説明するための図である。
【００５４】
例えばＰＭＯＳトランジスタ（１０）は、図４（Ａ）に示すように１つのＰＭＯＳトランジスタ素子１１０で構成されている場合でもよい。また図４（Ｂ）に示すように複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続して構成している場合でもよい。また図４（Ｃ）に示すように複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続して構成している場合でもよい。
【００５５】
また図４（Ｄ）に示すように複数のＰＭＯＳトランジスタ素子１２０，１２２、１２４を含む回路を構成して、出荷／使用前にＣ１〜Ｃ５をレーザー等で切断して特性を決定できるようにしてもよい。
【００５６】
なおここでは第１のＰＭＯＳトランジスタ（１０）の場合を例にとり説明したが、ＰＭＯＳトランジスタ（２０）と、ＰＭＯＳトランジスタ（５０）についても同様に、１つのＰＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００５７】
図５（Ａ）〜（Ｄ）は、本実施の形態のシュミットトリガー回路のＮＰＭＯＳトランジスタの構成例について説明するための図である。
【００５８】
例えばＮＭＯＳトランジスタ（４０）は、図５（Ａ）に示すように１つのＮＭＯＳトランジスタ素子２１０で構成されている場合でもよい。また図５（Ｂ）に示すように複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続して構成している場合でもよい。また図５（Ｃ）に示すように複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続して構成している場合でもよい。
【００５９】
また図５（Ｄ）に示すように複数のＮＭＯＳトランジスタ素子２２０，２２２、２２４を含む回路を構成して、出荷／使用前にＣ６〜Ｃ１０をレーザー等で切断して特性を決定できるようにしてもよい。
【００６０】
なおここではＮＭＯＳトランジスタ（４０）の場合を例にとり説明したが、ＮＭＯＳトランジスタ（３０）と、ＮＭＯＳトランジスタ（６０）についても同様に、１つのＮＭＯＳトランジスタ素子で構成されている場合でもよいし、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続して構成している場合でもよい。
【００６１】
また本実施の形態のシュミットトリガー回路は、ＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを変更することができる。
【００６２】
例えばＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌをあげることが出来る。
【００６３】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧Ｖｉｌを下げることが出来る。
【００６４】
なおドライバビリティ（駆動能力と同義）の変更はＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）のＰＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００６５】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００６６】
またＰＭＯＳトランジスタ（１０）及びＰＭＯＳトランジスタ（５０）を、複数のＰＭＯＳトランジスタ素子を並列又は直列に接続することにより（図４（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００６７】
例えば図４（Ｂ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１２，１１４を並列に接続することによりドライバビリティをあげることが出来る。
【００６８】
また例えば図４（Ｃ）に示すように、ＰＭＯＳトランジスタを複数のＰＭＯＳトランジスタ素子１１６，１１８を直列に接続することによりドライバビリティを下げることが出来る。
【００６９】
また図４（Ｄ）に示すＣ１〜Ｃ５を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７０】
また本実施の形態のシュミットトリガー回路は、ＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを変更することが出来る。
【００７１】
例えばＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティを下げることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈを下げることが出来る。
【００７２】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）の少なくとも一方のドライバビリティをあげることで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧Ｖｉｈをあげることが出来る。
【００７３】
なおドライバビリティ（駆動能力と同義）の変更はＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）のＮＭＯＳトランジスタ素子のチャネル長やチャネル幅を変更することにより実現してもよい。
【００７４】
例えば同じチャネル長のときにはよりチャネル幅の広い形状にすることで、また同じチャネル幅のときにはよりチャネル長の短い形状にすることで、導通時の抵抗値をより小さくできるので、ドライバビリティ（駆動能力と同義）をあげることが出来る。
【００７５】
またＮＭＯＳトランジスタ（４０）及びＮＭＯＳトランジスタ（６０）を、複数のＮＭＯＳトランジスタ素子を並列又は直列に接続することにより（図５（Ｂ）（Ｃ）（Ｄ）参照）ドライバビリティの変更を行うようにしてもよい。
【００７６】
例えば図５（Ｂ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１２，２１４を並列に接続することによりドライバビリティをあげることが出来る。
【００７７】
また例えば図５（Ｃ）に示すように、ＮＭＯＳトランジスタを複数のＮＭＯＳトランジスタ素子２１６，２１８を直列に接続することによりドライバビリティを下げることが出来る。
【００７８】
また図５（Ｄ）に示すＣ６〜Ｃ１０を出荷／使用前にレーザー等で切断してドライバビリティを調整できるようにしてもよい。
【００７９】
図９は第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【００８０】
第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、図２で説明したシュミットトリガー回路（ヒステリシス回路）に第１のトランスファー回路２１０、第２のトランスファー回路２２０、インバータ回路２３０と制御信号ＥＮを追加した構成を有している。
【００８１】
第１のトランスファー回路２１０はＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４が並列に接続された回路であり、ＮＭＯＳトランジスタ２１２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２１４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第１のトランスファー回路２１０が導通する。
【００８２】
ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ５０のゲートに接続されている。
【００８３】
また第２のトランスファー回路２２０はＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４が並列に接続された回路であり、ＮＭＯＳトランジスタ２２２のゲートが制御信号ＥＮに接続され、ＰＭＯＳトランジスタ２２４のゲートがインバータ回路を介して制御信号ＥＮに接続されている。従って制御信号ＥＮがＯＮ（Ｈレベル）の場合には第２のトランスファー回路２２０も導通する。
【００８４】
ＮＭＯＳトランジスタ２２２とＮＰＭＯＳトランジスタ２２４のソースはインバータ回路７０の出力であるノードＴ９に接続され、ドレインはＮＭＯＳトランジスタ６０のゲートに接続されている。
【００８５】
このように制御信号ＥＮがＯＮ（Ｈレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通するため、シュミットトリガー回路として機能する。
【００８６】
また制御信号ＥＮがＯＦＦ（Ｌレベル）の場合には、第１のトランスファー回路２１０及び第２のトランスファー回路２２０が導通しないため、インバータ回路７０、８０によりＣＭＯＳバッファ回路として機能する。
【００８７】
このように第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）２００は、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を有し、制御信号ＥＮをＯＮ、ＯＦＦすることでシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を切り替えることが出来る。このため回路素子数を少なくすることが出来る。
【００８８】
また１つの信号にたいし、入力感度を変えることができ、１つの回路でシュミットトリガー回路（ヒステリシス回路）としての機能と、ＣＭＯＳバッファ回路としての機能を実現するため、シュミットトリガー回路の入力とＣＭＯＳバッファ回路の入力の特性のばらつきがすくなくてすむ。
【００８９】
２．マイクロコンピュータ
図６は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００９０】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００９１】
ここでマイクロコンピュータ７００は、例えば図２〜図５で説明した構成を有する半導体装置を用いて形成されている。
【００９２】
３．電子機器
図７に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９３】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。 音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００９４】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図１１で説明したような構成を有している。
【００９５】
図８（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００９６】
図８（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００９７】
図８（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００９８】
なお、本実施形態を利用できる電子機器としては、図８（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００９９】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ゲートアレイで作成した従来例のシュミットトリガー回路である。
【図２】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の一例である。
【図３】本実施の形態のシュミットトリガー回路（ヒステリシス回路）の入出力特性を示した図である。
【図４】図４（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＰＭＯＳトランジスタの構成例に付いて説明するための図である。
【図５】図５（Ａ）〜（Ｃ）は、本実施の形態のシュミットトリガー回路のＮＭＯＳトランジスタの構成例に付いて説明するための図である。
【図６】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図７】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【図９】第２の実施の形態のシュミットトリガー回路（ヒステリシス回路）の他の一例である。
【符号の説明】
２ シュミットトリガー回路、 ４ 半導体装置、 １０ 第１のＰＭＯＳトランジスタ、 ２０ 第２のＰＭＯＳトランジスタ、 ３０ 第２のＮＭＯＳトランジスタ、 ４０ 第１のＮＭＯＳトランジスタ、 ５０ 第３のＰＭＯＳトランジスタ、 ６０ 第３のＮＭＯＳトランジスタ、 ７０ インバータ回路
５１０ ＣＰＵ、 ５２０ キャッシュメモリ、 ５３０ ＬＣＤコントローラ、 ５４０ リセット回路、 ５５０ プログラマブルタイマ、 ５６０ リアルタイムクロック（ＲＴＣ）、 ５７０ ＤＭＡコントローラ、 ５８０ 割り込みコントローラ、 ５９０ 通信制御回路、 ６００ バスコントローラ、
６１０ Ａ／Ｄ変換器、 ６２０ Ｄ／Ａ変換器、 ６３０ 入力ポート、
６４０ 出力ポート、 ６５０ Ｉ／Ｏポート、 ６６０ クロック発生装置（ＰＬＬ）、 ６７０ プリスケーラ、 ６８０ 各種バス、 ６９０ 各種ピン、 ７００ マイクロコンピュータ、 ７１０ ＲＯＭ、 ７２０ ＲＡＭ、 ７３０ ＭＭＵ、 ８００ 電子機器、
Claims (10)
- 電源電圧と基準電位との間に直列に接続された第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第２のＮチャネルトランジスタと、第１のＮチャネルトランジスタと、
第２のＰチャネルトランジスタのドレインと第２のＮチャネルトランジスタのドレインとの接続点に入力され、前記接続点の電位を反転させて出力端子に出力するインバータ回路と、
第１のＰチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＰチャネルトランジスタと、
第１のＮチャネルトランジスタに対し並列に接続され、ゲートは出力端子に接続された第３のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、第１のＮチャネルトランジスタのゲートは電源電圧に接続され、第２のＰチャネルトランジスタと第２のＮチャネルトランジスタのゲートが入力端子に共通に接続されていることを特徴とするシュミットトリガー回路。 - 請求項１記載のシュミットトリガー回路において、
第１のＰチャネルトランジスタ及び第３のＰチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の低レベル側のスレッショルド電圧を変更することを特徴とするシュミットトリガ回路の製造方法。 - 請求項１記載のシュミットトリガー回路において、
第１のＮチャネルトランジスタ及び第３のＮチャネルトランジスタの少なくとも一方のドライバビリティを変更することで、当該シュミットトリガ回路のヒステリシス特性の高レベル側のスレッショルド電圧を変更することを特徴とするシュミットトリガ回路の製造方法。 - 入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子に接続されるシュミットトリガー回路であって、
第１のインバータは第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータに接続され、
第２のＰチャネルトランジスタのソースは第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートおよび第３のＮチャネルトランジスタのゲートに接続され、
第１のＰチャネルトランジスタと第２のＮチャネルトランジスタとを含み、
第１のＰチャネルトランジスタのゲートは基準電位に接続され、
第１のＰチャネルトランジスタのドレインは第２のＰチャネルトランジスタのソースに接続され、
第２のＮチャネルトランジスタのソースは基準電位に接続され、
第２のＮチャネルトランジスタのゲートは電源電位に接続され、
第２のＮチャネルトランジスタのドレインは第１のＮチャネルトランジスタのソースに接続されることを特徴とするシュミットトリガー回路。 - 請求項４のシュミットトリガー回路であって、
第２のインバータの出力と第３のＰチャネルトランジスタのゲートとの接続は第１のスイッチング回路を介して接続され、
第２のインバータの出力と第３のＮチャネルトランジスタのゲートとの接続は第２のスイッチング回路を介して接続されることを特徴とするシュミットトリガー回路。 - 入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＰチャネルトランジスタを有する第１の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第１の回路ブロックの第２の端子に接続され、第１の回路ブロックの一つまたは全てのＰチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第３のＮチャネルトランジスタのドレインに接続され、
第３のＮチャネルトランジスタのソースは基準電位に接続され、
第２のインバータの出力は第３のＮチャネルトランジスタのゲートに接続されることを特徴とするシュミットトリガー回路。 - 入力端子が第１のインバータ回路に接続され、第１のインバータ回路の出力が第２のインバータ回路に入力され、第２のインバータ回路の出力が出力端子および複数のＮチャネルトランジスタを有する第２の回路ブロックの第１の端子に接続されるシュミットトリガー回路であって、
第１のインバータ回路は第２のＰチャネルトランジスタと第１のＮチャネルトランジスタとを有し、
第２のＰチャネルトランジスタのゲートは入力端子に接続され、
第２のＰチャネルトランジスタのドレインは第１のＮチャネルトランジスタのドレインと接続され、また、第２のインバータ回路に接続され、
第２のＰチャネルトランジスタのソースは、第３のＰチャネルトランジスタのドレインに接続され、
第１のＮチャネルトランジスタのゲートは入力端子に接続され、
第１のＮチャネルトランジスタのソースは第２の回路ブロックの第２の端子に接続され、第２の回路ブロックの一つまたは全てのＮチャネルトランジスタのソースまたはドレインに接続される配線は切断され、
第３のＰチャネルトランジスタのソースは電源電位に接続され、
第２のインバータの出力は第３のＰチャネルトランジスタのゲートに接続されることを特徴とするシュミットトリガー回路。 - 請求項１乃至７記載のシュミットトリガー回路を含む半導体装置。
- 請求項８記載の半導体装置を用いて形成されていることを特徴とするマイクロコンピュータ。
- 請求項５に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105848A (ja) * | 2007-10-25 | 2009-05-14 | Mitsumi Electric Co Ltd | 論理ゲート及びこれを用いた半導体集積回路装置 |
| CN103368532A (zh) * | 2013-07-09 | 2013-10-23 | 华东师范大学 | 一种迟滞电压数字可调斯密特触发器 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732132A (en) * | 1980-08-05 | 1982-02-20 | Pioneer Electronic Corp | Hysteresis gate circuit device |
| JPS6195605A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62136914A (ja) * | 1985-12-10 | 1987-06-19 | Citizen Watch Co Ltd | シユミツトトリガ回路 |
| JPS6387814A (ja) * | 1986-09-30 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| JPH01108623U (ja) * | 1988-01-14 | 1989-07-24 | ||
| JPH01108624U (ja) * | 1988-01-14 | 1989-07-24 | ||
| JPH04352512A (ja) * | 1991-05-29 | 1992-12-07 | Nec Corp | シュミットトリガ回路 |
| JPH06343025A (ja) * | 1993-06-01 | 1994-12-13 | Sharp Corp | シュミット・トリガ回路 |
| JPH09252237A (ja) * | 1996-03-18 | 1997-09-22 | Kawasaki Steel Corp | シュミット入力回路 |
| JPH1168527A (ja) * | 1997-06-09 | 1999-03-09 | Ricoh Co Ltd | ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック |
| JPH11150449A (ja) * | 1997-11-14 | 1999-06-02 | Seiko Epson Corp | ヒステリシス入力回路 |
-
2003
- 2003-03-14 JP JP2003070089A patent/JP2004282349A/ja active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732132A (en) * | 1980-08-05 | 1982-02-20 | Pioneer Electronic Corp | Hysteresis gate circuit device |
| JPS6195605A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62136914A (ja) * | 1985-12-10 | 1987-06-19 | Citizen Watch Co Ltd | シユミツトトリガ回路 |
| JPS6387814A (ja) * | 1986-09-30 | 1988-04-19 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| JPH01108623U (ja) * | 1988-01-14 | 1989-07-24 | ||
| JPH01108624U (ja) * | 1988-01-14 | 1989-07-24 | ||
| JPH04352512A (ja) * | 1991-05-29 | 1992-12-07 | Nec Corp | シュミットトリガ回路 |
| JPH06343025A (ja) * | 1993-06-01 | 1994-12-13 | Sharp Corp | シュミット・トリガ回路 |
| JPH09252237A (ja) * | 1996-03-18 | 1997-09-22 | Kawasaki Steel Corp | シュミット入力回路 |
| JPH1168527A (ja) * | 1997-06-09 | 1999-03-09 | Ricoh Co Ltd | ヒステリシスインバータ回路、充放電保護回路及びバッテリーパック |
| JPH11150449A (ja) * | 1997-11-14 | 1999-06-02 | Seiko Epson Corp | ヒステリシス入力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105848A (ja) * | 2007-10-25 | 2009-05-14 | Mitsumi Electric Co Ltd | 論理ゲート及びこれを用いた半導体集積回路装置 |
| CN103368532A (zh) * | 2013-07-09 | 2013-10-23 | 华东师范大学 | 一种迟滞电压数字可调斯密特触发器 |
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