JP3547906B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MOSトランジスタからなる半導体集積回路装置に関する。
【0002】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは1チップに数億個の半導体素子が、64ビットのマイクロプロセッサでは1チップに数百万から1千万個の半導体素子が集積されるようになっている。このような半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成されている。
【0003】
LSIの集積度の向上は素子の微細化によって達成され、1GビットDRAMにおいては、ゲート長が0.15μm程度の微細MOSトランジスタが用いられ、更に集積度が高まると、ゲート長が0.1μm以下のMOSトランジスタが用いられるようになる。
【0004】
このような微細MOSトランジスタにおいては、ホットキャリア生成によるトランジスタ特性の劣化や、TDDB(Time Dependent Dielectric Breakdown )による絶縁膜破壊が起こる。また、チャネル長が短くなることによるしきい値電圧の低下を抑えるため、バルク(基板領域)やチャネル部の不純物濃度が高められると、ソース・ドレインの接合耐圧が低下する。
【0005】
半導体メモリやマイクロプロセッサは、情報を記憶するメモリセルの他、論理演算を行う論理ゲートから構成される。一般に論理ゲートの消費電力PはP=CVcc2 fで表される。ここで、Cは論理ゲートを構成するMOSトランジスタの寄生容量と真性容量の和、Vccは電源電圧、fは動作周波数である。動作周波数を一定とすると、消費電力を抑えるためには容量Cを減らすか又は電源電圧Vccを下げればよい。Cを減らすためには論理回路を構成するMOSトランジスタの数或いはトランジスタのゲート幅を減らすことが有効である。更に、PはVccの2乗に比例するため、Vccを下げることは低消費電力化により有効である。
【0006】
最近、複雑な論理を比較的少ない素子数、簡単な構成で実現する論理ゲートとして、パストランジスタ論理が注目されている。図22にパストランジスタ論理で構成した2入力論理積(AND)及び否定論理積(NAND)ゲートを示す。この論理ゲートは、パストランジスタネットワークとして、2つのnMOSトランジスタM1、M2でAND論理を構成し、2つのnMOSトランジスタM3、M4でNAND論理を構成している。また、パストランジスタネットワークの出力ノードN1、N2に現れる信号Y、/YをpMOSトランジスタM5、M7、nMOSトランジスタM6、M8で構成されたバッファ回路で増幅する。また、出力ノードN1、N2のハイレベルを保持するため2つのpMOSトランジスタM9、M10からなるハイレベル保持回路が設けられている。
【0007】
すなわち、nMOSトランジスタM1のソースはノードN1に接続され、ドレインには信号XAが入力し、ゲートには信号XBが入力し、nMOSトランジスタM2のソースはノードN2に接続され、ドレインには信号XBが入力し、ゲートには信号XBの相補信号/XBが入力している。いま、入出力信号が接地電位Vssのとき論理0、電源電圧Vccのとき論理1と定義する。入力信号XBが論理1のとき、nMOSトランジスタM1は導通、nMOSトランジスタM2は非導通である。その結果、出力ノードN1は信号XAと同じ論理になり、XAが論理0の時は論理0に、XAが論理1の時は論理1になる。一方、入力信号XBが論理0のとき、nMOSトランジスタM1は非導通、nMOSトランジスタM2は導通である。その結果、出力ノードN1は信号XBと同じ論理0になる。
【0008】
また、nMOSトランジスタM3のソースはノード2に接続され、ドレインには信号/XBが入力し、ゲートには信号/XBが入力し、nMOSトランジスタM4のソースはノードN2に接続され、ドレインには信号XAの相補信号/XAが入力し、ゲートには信号XBが入力している。入力信号XBが論理1のとき、nMOSトランジスタM3は非導通、nMOSトランジスタM4は導通である。その結果、出力ノードN2は信号XAと反対の論理になり、XAが論理0の時は論理1に、XAが論理1の時は論理0になる。一方、入力信号XBが論理0のとき、nMOSトランジスタM3は導通、nMOSトランジスタM4は非導通である。その結果、出力ノードN1は信号XBと反対の論理1になる。
【0009】
ところで、信号Y、/Yは入力信号がnMOSトランジスタM1〜M4を通ったものであるため、トランジスタの抵抗により駆動能力が低下している。また、nMOSトランジスタM1〜M4のしきい値電圧をVt とすると、これらトランジスタからの論理1出力は電源電圧よりVt だけ低くなっている。従って、信号Y、/Yで次段のパストランジスタネットワークを駆動すると、その出力信号の駆動能力が更に小さくなり速度の低下や誤動作を招く。そこで、信号YはpMOSトランジスタM5とnMOSトランジスタM6で構成されたCMOSインバータで反転増幅し、信号/YはpMOSトランジスタM7とnMOSトランジスタM8で構成されたCMOSインバータで反転増幅する。その結果、出力OUTには駆動能力のあるAND出力が、出力/OUTには駆動能力のあるNAND出力が得られる。
【0010】
しかしながら、ノードN1、N2の論理1出力は電源電圧よりVt だけ低くなるため、この出力がゲートに入力するnMOSトランジスタM6又はM7の駆動能力が低下したり、この出力がゲートに入力するpMOSトランジスタM5又はM7のカットオフ特性が悪くなる。その結果、駆動能力が思うように得られなかったり、貫通電流による消費電力の増加を招く。そこで、ソースが電源電圧Vccに接続され、ゲートがノードN2に接続され、ドレインがノードN1に接続されたpMOSトランジスタM9と、ソースがVccに接続され、ゲートがノードN1に接続され、ドレインがノードN2に接続されたpMOSトランジスタM10で構成されたハイレベル保持回路により、ノードN1、N2の論理1側の電位をVccに保持する。
【0011】
以上のように、従来のパストランジスタ論理で構成されたゲート回路では、駆動能力のある2入力のAND/NANDゲートを構成するために、4つのnMOSトランジスタと、2つのCMOSインバータからなるバッファ回路と、2つのpMOSトランジスタからなるハイレベル保持回路とから構成されている。そのため、、配線容量を無視すると、ノードN1の負荷容量は、nMOSトランジスタM6のゲート容量、pMOSトランジスタM5のゲート容量、pMOSトランジスタM9のドレイン接合容量、pMOSトランジスタM10のゲート容量の和となり、ノードN2の負荷容量は、nMOSトランジスタM8のゲート容量、pMOSトランジスタM7のゲート容量、pMOSトランジスタM10のドレイン接合容量、pMOSトランジスタM9のゲート容量の和となり、ノードN1、N2は大きな容量を駆動する必要がある。その結果、パストランジスタネットワークを構成するnMOSトランジスタM1〜M4、及びハイレベル保持回路を構成するpMOSトランジスタM9、M10のゲート幅を大きくする必要がある。
【0012】
ところで、素子の信頼性を確保し低消費電力化のため電源電圧Vccを下げたときでも論理ゲートが動作するためには、MOSトランジスタのしきい値電圧を下げる必要がある。しきい値電圧が高いと、MOSトランジスタの駆動能力が小さくなり動作速度が低下したり、電源電圧がしきい値電圧より小さくなるとMOSトランジスタが動作しなくなるからである。しかしながら、しきい値電圧を下げると、非導通トランジスタのカットオフ特性が悪くなる。具体的には、論理0がゲートに入力されたトランジスタが非導通にならず、回路が誤動作する可能性がある。また、リーク電流が増加するため消費電力が増加してしまう。
【0013】
そこで、最近、SOI(Silicon On Insulator ) 基板上に形成されたMOSトランジスタのボデイ領域をゲート電極と接続し、MOSトランジスタが導通時ににしきい値電圧を低くし、非導通時にしきい値電圧を高くする構成が発明されている。図23にこのような構成のnMOSトランジスタM1を示す。
【0014】
図24はこのnMOSトランジスタM1のゲート・ソース間電圧VGSに対して、ボディ・ソース間電圧VBS、しきい値電圧VTN、ボディ・ソース間電流IBSをブロットしたものである。ゲートとボディは接続されているため、VBS=VGSである。VGSが増加すると、ボディの電位が高くなるため、VTNは減少する。nMOSトランジスタにおいては、ボディはp型半導体、ソースはn型半導体であるため、ボディとソースとでpn接合が形成されている。VGSがこのpn接合の順方向電圧VF ( 約0.7V) を超えると、順方向電流IBSが流れる。従って、このような構成のMOSトランジスタを用いた半導体集積回路をVF より大きい電源電圧で動作させた楊合、VGSがVF 以上になると、ソースにはドレインからの電流の他、ボディからの電流IBSが流れる。また、VF より小さい電源電圧で動作させた場合でも、回路で発生するノイズあるいは外部から受けるノイズ等により VGSがVF 以上になることがある。IBSが流れると、消費電流が噌加するため、低消費電力化の妨げとなる。また、回路動作に不必要な電流が流れることで、回路の誤動作やノイズの原因となり、回路の信頼性が低下する。
【0015】
また、ボデイ・ソース間がVF を超えるぐらいに順バイアスされると、ドレイン、ボディ、ソースをそれぞエミッタ、ベース、コレクタとする寄生のバイボーラトランジスタが動作することになる。ドレイン電圧が高いと、nMOSトランジスタの場合、エミッタであるソースからボデイに注入される電子によって、ドレイン近傍におけるインパクトイオン化が加速されるため、耐圧が低下する。
【0016】
【発明が解決しようとする課題】
上記のように、従来のMOSトランジスタを用いて構成した論理回路では、下記のような問題がある。
(1) 従来のパストランジスタ論理回路においては、バッファ回路としてCMOSインバータを用いていたため、パストランジスタネットワークの出力負荷が大きくなり、パストランジスタネットワークを構成するトランジスタとハイレベル保持回路を構成するトランジスタのゲート幅を大きくする必要があった。その結果、素子面積の増大に伴うチップコストの上昇、容量の増加に伴う消費電力の増加という問題がある。
(2) ゲートとボディが接続されたnMOSトランジスタにおいては、ゲート・ソース間電圧がボディとソースからなるpn接合の順方向電圧VF を超えると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまうという問題がある。また、ゲートとボディが接続されたpMOSトランジスタにおいては、ゲート・ソース間が−VF より小さくなると、ボディ・ソース間に大きな電流が流れ、消費電力が増加してしまう問題がある。更にこの時、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作するため、ドレイン近傍におけるインパクトイオン化が加速され、耐圧が低下するという問題がある。これは特にnMOSトランジスタにおいて顕著である。
【0017】
本発明の目的は、新規及び改良された半導体集積回路装置を提供することであって、具体的には下記を目的とする。
(1)しきい値電圧を下げなくても十分な動作マージンを持って低電圧化でき、駆動能力を低下させることなくパストランジスタネットワークの出力負荷を小さくできる半導体集積回路装置。
(2)nMOSトランジスタにおいては、ゲート・ソース間電圧がVF を超えたとき、pMOSトランジスタにおいては、ゲート・ソース間電圧が−VF より小さくなったとき、ボディ・ソース間の電流が流れないような半導体集積回路装置。
【0018】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
本発明の一局面の骨子は、MOSトランジスタをSOI基板等の上に形成し、論理回路をパストランジスタネットワークと2線入力のバッファ回路とで構成し、パストランジスタネットワークを構成するMOSトランジスタのゲートとボディとの間にボディ電位がpn接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する第1導電型のMOSトランジスタのゲートにパストランジスタネットワークの出力信号が入力し、そのゲートとボディとの間にボディ電圧がpn接合の順方向より小さい所定電位を超えないようにするリミッタ素子を設け、バッファ回路を構成する2つの第2導電型のMOSトランジスタの各々のゲートがバッファ回路の2線出力に交差接続され、その各々のボディとバッファ回路の入力信号との間にボディ電位がpn接合の順方向電圧より小さい所定電位を超えないようにするリミッタ素子を設けていることにある。
【0019】
具体的には、本発明の一局面は、ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、ソースが電源に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、前記半導体基板の基板領域に前記第5の信号が入力される第1のpMOSトランジスタと、前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板の基板領域に前記第6の信号が入力される第2のpMOSトランジスタと、前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、ソースが接地端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板の基板領域に前記第7の信号が入力される第1のnMOSトランジスタと、前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、ソースが接地端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板の基板領域に前記第8の信号が入力される第2のnMOSトランジスタとを具備する半導体集積回路装置に適用される。
また、本発明の他の局面は、ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、ソースが電源に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、前記半導体基板の基板領域に前記第5の信号が入力される第1のnMOSトランジスタと、前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、ソースが前記電源端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板の基板領域に前記第6の信号が入力される第2のnMOSトランジスタと、前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、ソースが接地端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板の基板領域に前記第7の信号が入力される第1のpMOSトランジスタと、前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、ソースが接地端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板の基板領域に前記第8の信号が入力される第2のpMOSトランジスタとを具備する半導体集積回路装置に適用される。
【0021】
上記の各局面において、各リミッタ素子の電圧関係は以下のようになっている。
(1) 第1及び第2のリミッタ素子が、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第1の所定電圧に設定されるダイオードであること。
(2) 第1及び第2のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるpMOSトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第1のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加されていること。
(3) 第3及び第4のリミッタ素子が、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第2の所定電位に設定されるダイオードであること。
(4) 第3及び第4のリミッタ素子が、入力電圧がソースに入力され、ドレインから出力電圧が出力されるnMOSトランジスタであって、ゲートにはソースと前記半導体基板の基板領域の間の第2のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加されていること。
【0022】
本発明の一局面によれば、MOSトランジスタをSOI基板等の上に形成することにより、トランジスタのボディ領域がトランジスタ毎に分離される。また、パストランジスタネットワークを構成するMOSトランジスタのボディ電位がpn接合に順方向電圧を超えない信号で制御される。また、バッファ回路を構成するMOSトランジスタボディ電位がpn接合の順方向電圧を超えない信号で制御される。
【0023】
すなわち、本発明の一局面によれば、VFより大きい電源電圧で動作させても消費電力の増加がなく回路の動作やノイズを防ぐことができる。また、ソース、ボディ、ドレインからなるバイポーラトランジスタが動作しないため、ドレイン近傍におけるインパクトイオン化が抑えられ、耐圧の低下を抑制することができる。また、バッファ回路の入力容量を小さくできるため、パストランジスタのネットワークの負荷容量が小さくなる、その結果、パストランジスタ論理回路を構成するトランジスタのゲート幅を小さくすることができ、素子面積を小さくできる。
【0029】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。
図1は、第1の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図である。図1の回路は、2n個の相補信号IN1、/IN1、…、INn、/INnが入力し、2つの相補信号Y、/Yが出力されるパストランジスタネットワーク1と、パストランジスタネットワークから出力される相補信号Y、/YがVcc−VF より小さくならないような信号を出力するリミッタ素子21、22と、パストランジスタネットワークから出力される相補信号Y、/YがVF より大きくならないような信号を出力するリミッタ素子31、32を具備する。
【0030】
また、ソースが電源電圧Vccに接続され、ゲート出力端子OUTに接続され、ドレインが出力端子/OUTに接続され、ボディがリミッタ素子21の出力に接続されたSOI基板上に形成されたpMOSトランジスタM11と、ソースがVccに接続され、ゲートが/OUTに接続され、ドレインがOUTに接続され、ボディがリミッタ素子22の出力に接続されたSOI基板上に形成されたpMOSトランジスタM12と、ソースが接地電位Vssに接続され、ゲートがYに接続され、ドレインが/OUTに接続され、ボディがリミッタ素子31の出力に接続されたSOI基板上に形成されたnMOSトランジスタM13と、ソースがVssに接続され、ゲートが/Yに接続され、ドレインがOUTに接続され、ボディがリミッタ素子32の出力に接続されたSOI基板上に形成されたnMOSトランジスタM14とによりバッファ回路を構成する。すなわち、MOSトランジスタM11〜M14で構成される回路は、パストランジスタネットワーク1の相補出力信号Y、/Yが入力し、相補信号OUT、/OUTを出力する2線入力バッファ回路である。
【0031】
図2は、2入力論理積(AND)の変形例である。すなわち、nMOSトランジスタM15のドレインには信号XAが入力され、ゲートには信号XBが入力され、ボディにはリミッタ素子41を介して信号XBが入力され、ソースは出力Yに接続されている。また、nMOSトランジスタM16のドレインには信号XBが入力され、ゲートには信号XBの相補信号/XBが入力され、ボディにはリミッタ素子42を介して信号/XBが入力され、ソースは出力Yに接続されている。入力信号XBが論理1の時、nMOSトランジスタM15は導通、nMOSトランジスタM16は非導通である。その結果、出力Yは信号XAと同じ論理になり、XAが論理0の時は論理0に、XAが論理1の時は論理1になる。この時、MOSトランジスタM15のボディには、信号XBと同じ論理1の信号が入力されるため、MOSトランジスタM15のしきい値電圧が低下する。この時のしきい値電圧を0Vとすると、論理1の出力時のしきい値落ちはない。一方、入力信号XBが論理0の時、nMOSトランジスタM15は非導通、nMOSトランジスタM16は導通である。その結果、出力ノードN1は信号XBと同じ論理になる。すなわち、このAND回路においては、入力信号XA、XBともに論理1の時、出力Yはしきい値落ちのない論理1が出力され、それ以外の組合せでは論理0が出力される。
【0032】
図3は、2入力否定論理積(NAND)の変形例である。すなわち、nMOSトランジスタM17のドレインには、信号/XAが入力され、ゲートには信号XBが入力され、ボディにはリミッタ素子43を介して信号XBが入力され、ソースは出力/Yに接続されている。また、nMOSトランジスタM18もドレインには信号/XBが入力され、ゲートには信号/XBが入力され、ボディにはリミッタ素子44を介して信号/XBが入力され、ソースは出力/Yに接続されている。この場合も上記と同様に考えると、入力信号XA、XBが共に論理1の時、出力Yは論理0が出力され、それ以外の組合せではしきい値落ちのない論理1が出力される。
【0033】
上記変形例において、パストランジスタネットワーク1としてnMOSトランジスタだけで構成された2入力AND/NANDゲートについての実施形態を示したが、これをOR/NORゲート、EXOR/EXNORゲートについても同様に構成するができる。また、n入力(nは3以上の自然数)に拡張することも可能である。
【0034】
図4は、2入力EXORの変形例である。すなわち、pMOSトランジスタM19のソースには信号XAが入力され、ゲートには信号XBが入力され、ボディにはリミッタ素子45を介して信号XBが入力され、ドレインは出力Yに接続され、nMOSトランジスタM20のドレインには信号/XBが入力され、ゲートには信号ぁが入力され、ボディにはリミッタ素子46を介して信号XAが入力され、ソースは出力Yに接続され、pMOSトランジスタM21のソースには信号/XAが入力され、ゲートには信号/XBが入力され、ボディにはリミッタ素子47を介して信号/XBが入力され、ドレインは出力Yに接続され、nMOSトランジスタM22のドレインには信号XBが入力され、ゲートには/XAが入力され、ボディにはリミッタ素子48を介して信号/XAが入力され、ソースは出力Yに接続されている。この場合も、図2及び図3の場合と同様に考えると、入力信号XA、XBが共に論理0又は論理1の時、出力Yは論理0が出力され、それ以外の組合せでは論理1が出力される。
【0035】
図5は、2入力EXNORの変形例である。すなわち、pMOSトランジスタM23のソースには信号/XBが入力され、ゲートには信号XAが入力され、ボディにはリミッタ素子49を介して信号XAが入力され、ドレインは出力/Yに接続され、nMOSトランジスタM24のドレインには信号XAが入力し、ゲートには信号XBが入力し、ボディにはリミッタ50を介して信号XBが入力され、ソースは出力/Yに接続され、pMOSトランジスタM25のソースには信号XBが入力し、ゲートには信号/XAが入力し、ボディにはリミッタ素子51を介して信号/XAが入力し、ゲートには信号/XBが入力し、ボディにはリミッタ素子52を介して信号/XBが入力され、ソースは出力/Yに接続されている。この場合も上記と同様に考えると、入力信号XA、XBが共に論理0又は論理1の時、出力Yは論理1が出力され、それ以外の組合せでは論理0が出力される。
【0036】
上記実施形態においては、パストランジスタネットワーク1として、nMOSトランジスタとpMOSトランジスタで構成された2入力EXOR/EXNORゲートについての実施形態を示したが、これをAND/NANDゲート、OR/NORゲートについても同様に構成するができる。また、n入力(nは3以上の自然数)に拡張することも容易である。また、2入力EXORゲートとキャリー発生回路を組み合わせた半加算器、3入力EXORゲートとキャリー発生回路を組み合わせた全加算器を含め、これらを組み合わせた様々な論理回路を構成するができる。
【0037】
図6(a)〜図6(d)にリミッタ素子21、22の例を、図7(a)〜図7(f)にその断面図を示す。図6(a)はMOSトランジスタM11、M12のボディ・ソース間のpn接合順方向電圧VF より小さい順方向電圧Vlim を持つダイオードである。具体的には、M11、M12のボディ及びソースの不純物濃度より低い不純物濃度で作られるpn接合ダイオード(図7(a))、金属と半導体で作られるショットキー障壁ダイオードなど(図7(b))である。リミッタ素子21の場合、パストランジスタネットワーク1の出力信号Yにダイオードの入力が接続され、MOSトランジスタM11のボディにダイオードの出力が接続される。また、リミッタ素子22の場合、パストランジスタネットワーク1の出力信号/Yにダイオードの入力が接続され、MOSトランジスタM12のボディにダイオードの出力が接続される。図6(b)は、しきい値電圧がVF より小さいnMOSトランジスタM26のゲートとゲートとドレインを接続した例、図7(d)はその断面図である。また、図6(c)はしきい値電圧の絶対値がVF より小さいpMOSトランジスタM27のゲートとドレインを接続した例である。図6(d)はソースを入力とし、ドレインを出力とし、ゲートにVTP+VF より低い電圧が与えられたpMOSトランジスタM28を用いた例、図7(f)はその断面図である。ここで、VTPはMOSトランジスタM28のしきい値電圧である。なお、図7(d)〜図7(f)のボディはフローティングでも良いし、ゲートと接続しても良い。
【0038】
図8(a)及び図8(b)はリミッタ素子21をpMOSトランジスタM11のボディに接続した場合の出力Yの電圧に対して、ボディ・ソース間電圧VBS、しきい値電圧VT、ボディ・ソース間電流IBSをプロットしたものである。
【0039】
図8(a)はリミッタ素子としてダイオードD1を用い、電源電圧Vcc=1V、リミッタ電圧Vlim =0.5Vの場合である。ダイオードの出力電圧は入力電圧よりVlim だけ高くなるため、VB は出力Yの電圧より常に0.5V低くなる。出力Yの電圧が増加すると、ボディの電位が高くなるため、Vは減少する。しかしながら、VB はVF を超えないため、順方向電流IBSはほとんど流れない。
【0040】
ダイオードD1の代わりにMOSトランジスタM26又はM27を用いた場合も全く同様である。また、リミッタ素子22とpMOSトランジスタM12の動作に関しても全く同様である。
【0041】
図8(b)は、リミッタ素子として、MOSトランジスタM28を用い、電源電圧Vcc=1V、ゲート電圧VG =1V、VF =0.7V、MOSトランジスタM28のしきい値電圧VTP=0.5Vの場合である。入力電圧が1Vの場合、M28は導通するため、出力は1Vとなる。入力電圧が1Vより下がると、出力も下がるが、入力電圧が0.5Vより下がるとM28は非導通となるため、出力は0.5Vとなる。従って、出力Yの電圧が0Vから0.5Vまでは、VBS=−0.5V、出力Yの電圧が0.5Vを超えるとVBSは増加し、VTは減少する。しかしながら、VBSはVF を超えないため、順方向電流IBSはほとんど流れない。また、リミッタ素子22とpMOSトランジスタM12、リミッタ素子45とpMOSトランジスタM19、リミッタ素子47とpMOSトランジスタM12、リミッタ素子49とpMOSトランジスタM23、リミッタ素子51とpMOSトランジスタM25の各動作に関しても全く同様である。
【0042】
図9(a)〜図9(d)にリミッタ素子31、32の例、図10(a)〜図10(f)のその断面図を示す。図9(a)、図10(a)〜図10(c)はダイオードD2、図9(b)、図10(d)はnMOSトランジスタM26、図9(c)、図10(e)はpMOSトランジスタM27を用いたものであり、図6(a)〜図6(d)との違いは、入力と出力が入れ替わっている点である。図9(d)は、ソースを入力とし、ドレインを出力とし、ゲートにVTN+VF より高い電圧が与えられたnMOSトランジスタM31用いた例、図10(f)はその断面図である。ここで、VTNはMOSトランジスタM31のしきい値電圧である。なお、図10(d)〜図10(f)のボディはフローティングでも良いし、ゲートに接続しても良い。
【0043】
図11(a)及び図11(b)は、リミッタ素子31をnMOSトランジスタM13のゲートとボディの間に接続した場合のゲート・ソース間電圧VGSに対して、ボディ・ソース間電圧VBS、しきい値電圧VT、ボディ・ソース間電流IBSをプロットしたものである。図11(a)はリミッタ素子としてダイオードD2を用い、電源電圧Vcc=1V、リミッタ電圧Vlim =0.5Vの場合である。ダイオードの出力電圧は入力電圧よりVlim だけ低くなるため、VBSはVGSより常に0.5V低くなる。VGSが増加すると、ボディの電位が高くなるため、VTは減少する。しかしながら、VBSはVF を超えないため、順方向電流IBSはほとんど流れない。ダイオードD2の代わりにMOSトランジスタM31を用い、電源電圧Vcc=1V、ゲート電圧VG =0V、VF =0.7V、MOSトランジスタM31のしきい値電圧VTN=−0.5Vの場合である。入力電圧が0Vの場合、M31は非導通になるため、出力は0Vとなる。入力電圧が0Vより高くなると出力も上昇するが、入力電圧が0.5Vより高くなるとM31は非導通になるため、出力は0.5Vとなる。従って、VGSが0から0.5Vまでは、VBSは増加し、VTは減少する。また、VGSが0.5Vを超えると、VBS=0.5Vとなり、VBSはVF を超えないため、順方向電流IBSはほとんど流れない。また、リミッタ素子32とnMOSトランジスタM14、リミッタ素子41とnMOSトランジスタM15、リミッタ素子42とnMOSトランジスタM16、リミッタ素子43とnMOSトランジスタM17、リミッタ素子44とnMOSトランジスタM18、リミッタ素子46とnMOSトランジスタM20、リミッタ素子48とnMOSトランジスタM22、リミッタ素子50とnMOSトランジスタM24、リミッタ素子52とnMOSトランジスタM26の各動作に関しても全く同様である。図1のバッファ回路の入力容量は、nMOSトランジスタM13又はM14のゲート容量とリミッタ素子の入力容量である。SOI基板上に形成されたMOSトランジスタは、ソースドレイン接合容量がほとんどないため、特にリミッタ素子として、図6(b)、図6(d)、図9(c)、図9(d)を用いた場合、リミッタ素子の入力容量はほぼ0になる。従って、このバッファ回路の入力容量はnMOSトランジスタM13又はM14のゲート容量だけになる。このようにパストランジスタネットワーク1の出力負荷容量は、従来のCMOSインバータで構成されたバッファ回路に比べて小さくなる。
【0044】
図12は、更に他のパストランジスタ論理回路であり、図1と同じ符号を付したものは説明を省略する。SOI基板上に形成されたpMOSトランジスタM32はソースが電源電圧Vccに接続され、ゲートがYに接続され、ドレインが出力端子/OUTに接続され、ボディがリミッタ素子21の出力に接続され、SOI基板上に形成されたpMOSトランジスタM33はソースがVccに接続され、ゲートが/Yに接続され、ドレインがOUTに接続され、ボディがリミッタ素子22の出力に接続され、SOI基板上に形成されたnMOSトランジスタM34はソースが接地電位Vssに接続され、ゲートがOUTに接続され、ボディがリミッタ素子31の出力に接続され、SOI基板上に形成されたnMOSトランジスタM14はソースがVssに接続され、ゲートが/OUTに接続され、ドレインがOUTに接続され、ボディがリミッタ素子32の出力に接続されている。すなわち、MOSトランジスタM32〜M35で構成される回路は、パストランジスタネットワーク1の相補出力信号Y、/Yが入力し、相補信号OUT、/OUTを出力する2線入力バッファ回路である。
【0045】
図1のパストランジスタ論理回路はパストランジスタネットワーク1の出力をnMOSトランジスタだけで受け、そのハイレベル出力をpMOSトランジスタで構成された回路で保持するものである。これに対して、図12のパストランジスタ論理回路はパストランジスタネットワーク1の出力をpMOSトランジスタだけで受け、そのロウレベルをnMOSトランジスタで構成された回路で保持する。
【0046】
図13は本発明の更に他のパストランジスタ論理回路である。図13が図1と異なるのは、ハイレベル保持回路を構成するpMOSトランジスタM36、M37リミッタ素子23、24が加えられていることである。すなわち、pMOSトランジスタM36のソースが電源電圧Vccに接続され、ゲートが/Yに接続され、ドレインがYに接続され、リミッタ素子23がゲートとボディの間に接続され、pMOSトランジスタM37のソースがVccに接続され、ゲートがYに接続され、ドレインが/Yに接続され、リミッタ素子24がゲートとボディの間に接続されている。この場合、パストランジスタネットワーク1を構成するMOSトランジスタのしきい値電圧が高くなり、論理1出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【0047】
図14は、本発明の他のパストランジスタ論理回路である。図14が図13と異なるのは、pMOSトランジスタM36、M37のゲート及びリミッタ素子23、24の入力がバッファ回路の出力に接続されていることである。すなわち、pMOSトランジスタM36のソースが電源電圧Vccに接続され、ゲートが/OUTに接続され、ドレインがYに接続され、リミッタ素子23がゲートとボディの間に接続され、pMOSトランジスタM37のソースがVccに接続され、ゲートがOUTに接続され、ドレインが/Yに接続され、出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【0048】
図15は本発明の更に他のパストランジスタ論理回路である。図13と異なるのは、ハイレベル保持回路を構成するpMOSトランジスタM36、M37のボディがリミッタ素子21、22の出力に接続されていることである。すなわち、pMOSトランジスタM36のソースが電源電圧Vccに接続され、ゲートが/Yに接続され、ドレインがYに接続され、ボディがリミッタ素子21の出力に接続され、pMOSトランジスタM37のソースがVccに接続され、ゲートがYに接続され、ドレインが/Yに接続され、ボディがリミッタ素子22の出力に接続されている。この場合も、論理1出力がしきい値落ちしてもハイレベルを保持でき、駆動能力の低下を防ぐことができる。
【0049】
本実施形態では、図13に対して、リミッタ素子21をpMOSトランジスタM32、M36でリミッタ素子22をpMOSトランジスタM33、M37でそれぞれ共有したが、図14に対しても同様にリミッタ素子を共有できる。また、図12に対して電圧保持回路を付加しても良い。
【0050】
図16は本発明の第2の実施形態に係わるnMOSトランジスタである。図16には、SOI基板上に形成されたnMOSトランジスタM1と、M1のゲートとボデイの間の接続されたキャパシタC1と、M1のボディ電位を所定電圧Vlim 以下に保つためのリッミタ回路1とが示されている。
【0051】
図17に図16のリミッタ回路1として、pMOSトランジスタを用いた例を示す。M2はM1のボディをソースとし、SOI基板をゲートとし、ドレインに電圧VNNが与えられたpMOSトランジスタである。ゲートには基板電位VSUB (≧VNN)が与えられている。このリミッタ回路のリミット電圧Vlim =VSUB +VTLとなる。ここで、VTLはM2のしきい値電圧の絶対値である。
【0052】
図18(a)及び図18(b)は、図16に示すようなキャパシタとリミッタ回路を持つnMOSトランジスタM1の平面図及び断面図を示す。図18(a)及び図18(b)において、p型シリコン基板2には、埋め込み絶縁酸化漠3の上に素子領域4が形成されている。素子領域4において、p型領域5をボデイとしたnMOSトランジスタM1が形成されている。素子領域の上部には、ゲート6と、ゲート6とコンタクト8で接続された金属配線7と、ゲート絶縁酸化膜9が形成されている。ソース/ドレイン領域10は、n型拡散層で形成される。金属配線11はソース/ドレイン領域とコンタクト8で接続されている。
【0053】
素子領域4において、p型領域12とゲート6とでMOSキャパシタC1が形成されている。C1のしきい値電圧がMOSトランジスタM1のしきい値電圧より高くなるように、p型領域12の不純物濃度がp型領域5の不純物濃度より高く設定されている。
【0054】
素子領域4において、i型領域13をボデイ、p基板2をゲート、p型領域5をソース、p型領域14をドレインとしたpMOSトランジスタM2が形成されている。p型領域15はM2のしきい値電圧を制御するための領域である。16はドレイン領域14とコンタクト8で接続された金属配線である。
【0055】
図19はnMOSトランジスタM1のゲート・ソース間電圧VGSに対して、ボディ・ソース間電圧VBS、しきい値電圧VTN、ボデイ・ソース間電流IBSをプロットしたものである。ソース電位を0V、VNN=0V、VSUB =0Vとし、VGS=0Vの時のボディ電位VBS=0V、pMOSトランジスタM2のしきい値電圧の絶対値VTLを0.5Vとする。また、ボディの容量が無視できると仮定する。この時、VGSを0Vから1Vまで上昇させ、次に1Vから0Vまで下降させた場合を考える。
【0056】
まず、VGSが0Vから上昇するとき、pMOSトランジスタM2がカットオフしているためnMOSトランジスタM1のボディはフローテイング状態にある。従って、M2が導通するまでVBSは上昇する。VBS=O.5V( =VTL=Vlim ) となると、M2が導通するため、VBSはそれ以上上昇しなくなる。従って、VGSがVF を超えて増加しても、ボディ・ソース間のpn接合の電流IBSは流れない。また、VBSの増加に伴って、VTNは減少する。
【0057】
次に、VGSが1Vから下降するとき、M1のボデイはフローティング状態にあるため、VBSは減少する。この時、VBSはVF を超えないため、IBSは流れない。また、VBSの減少に伴ってVTNは増加し、VGS=0Vのときのしきい値電圧が高くなり、カットオフ時のリーク電流はより一層小さくなる。
【0058】
以上の実施形態はnMOSトランジスタについて説明したが、pMOSトランジスタにおいても、不純物の導電型、電圧の極性変えることによって全く同様な構成が実現できる。
【0059】
次に、このような構成のMOSトランジスタを用いた回路の例としてインバータ回路の過渡動作を説明する。
図20は放電側にnMOSトランジスタM3、充電側にpMOSトランジスタM4を用いて構成したCMOSインバータ回路である。M3はキャパシタC2とpMOSトランジスタM5とを同一素子領域上に持ち、ゲートは入力端子に接続され(入力電圧VIN)、ソースは接地され( 接地電位Vss) 、ドレインは出力端子に接続されている(出力電圧VOUT )。C2は入力端子とM3のボディ(ボディ電圧VBN)に接続され、M5のゲートとドレインは接地さ江ソースはM3のボデイに接続されている。M4はキャパシタC3とnMOSトランジスタM6とを同一素子領域上に持ち、ゲートは入力端子に接続され、ソースは電源電圧VCCに接続さねドレインは出力端子に接続されている。C3は入力端子とM4のボデイ( ボディ電圧VBP) に接続され、M6のゲートとドレインは電源電圧に接続され、ソースはM4のボディに接続されている。図21(a)〜図21(c)は、このインバータ回路に信号VINを入力したときの、出力電圧VOUT 、M3のボデイ電圧VBNとしきい値電圧VTN、M4のボデイ電圧VBPとしきい値電圧VTPの過渡的な波形を示す。ここで、VDD=1V、Vss=0V、Vlim =0.5Vであると仮定する。また、初期状態として、t=0のとき、VIN=0V、VBN=Vlim 、 VBP=VDD−Vlim であると仮定する。
【0060】
まず、t=0のとき、VBN=0.5Vであるため、M3のしきい値電圧はVBN=0Vの時の値VTNO より小さくなるが、VIN=0Vであるため、M3は非導通である。また、VBP=0.5Vであるため、M4のしきい値電圧の絶対値はVBP=1Vの時の値の絶対値|VTP0 |より小さく、M4は導通する。その結果インバータの出力はM4により充電され、VOUT =1Vとなる。次に、t=t1からt=t2でVINが立ち上がると、キャパシタC2、C3の容量結合によりVBN、VBPは上昇しようとするが、M5は導通、M6は非導通であるため、VBNはVlim を保ち、VBPだけがVmax まで上昇する。この時、M4のボディの容量をCBPとすると、Vmax =C3/( C3+CBP) (V)となる。また、VTNは変化せず、低いしきい値のままであるが、VTPの絶対値は大きくなる。その結果インバータの出力はM3により放電され、VOUT =0Vとなる。
【0061】
次に、t=t3からt=t4でVINが立ち下がると、キャパシタC2、C3の容量結合によりVBN)VBPは下降する。この時、M5、M6共非導通であり、 VBNはVmin まで、VBPはVlim まで下降する。この時、M3のボディの容量をCBNとすると、Vmin =C2/(C2+CBN)(V)となる。また、VTNは大きくなり、VTPの絶対値は小さくなる。その結果インバータの出力はM4により充電されVOUT =1Vとなる。
【0062】
次に、t=t5からt=t6でVINが立ち上がると、キャパシタC2、C3の容量結合によりVBN、VBPは上昇する。この時、M5、M6は非導通であり、 VBNはVlim まで、VBPはVmax まで上昇する。また、VTNは小さくなり、VTPの絶対値は大きくなる。その結果インバータの出力はM3により放電され、 VOUT =0Vとなる。
【0063】
以下同様の動作を繰り返す。上記のように、本実施形態のインバータにおいては、導通するMOSトランジスタのしきい値電圧の絶対値を下げ、非導通のMOSトランジスタのしきい値の絶対値を高めるという従来のゲートとボディを直接接続したときの特長をそのまま生かし、かつ電源電圧がVF を超えたときに、初期状態を除いて、余計な電流が流れなくすることができる。従って、VF 以上の電源電圧でも正常に回路が動作し、また、VF 以下の電源電圧においても、電源電圧の変動、ノイズの影響を受けにくい回路を提供できる。
【0064】
なお、本実施形態においては、M5のゲートとドレイン、M6のゲートとドレインは同電位にしたが、これに限定されず、電源電王、接地電圧、M5、M6のしきい値電圧、Vlim との関係で、異なる電位にしても良い。また、1入力のインバータ回路だけでなく、多入力の論理回路に適用しても良いし、トランスミッシヨンゲート、パストランジスタ論理回路といった信号伝達型の回路に適用しても良い。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【0065】
【発明の効果】
本発明によれば次のような効果が得られる。
【図面の簡単な説明】
【図1】第1の実施形態に係わるパストランジスタネットワークとバッファ回路の変形例を示す図。
【図2】2入力ORの例を示す回路構成図。
【図3】2入力NORの例を示す回路構成図。
【図4】2入力EXORの例を示す回路構成図。
【図5】2入力EXNORの例を示す回路構成図。
【図6】リミッタ素子の例、
【図7】図6のリミッタ素子の断面図を示す図。
【図8】リミッタ素子付きのMOSトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図9】リミッタ素子の例、
【図10】図9のリミッタ素子の断面図を示す図。
【図11】リミッタ素子付きのMOSトランジスタのボディ・ソース間電圧、しきい値電圧、ボディ・ソース間電流を示す図。
【図12】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図13】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図14】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図15】更に他のパストランジスタネットワークとバッファ回路を示す図。
【図16】本発明の第2の実施形態に係わるnMOSトランジスタを示す図。
【図17】図16で使用されるリミッタ回路の一例を示す図。
【図18】図16の回路の平面図及び断面図。
【図19】ゲート・ソース間電圧に対するボディ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【図20】本発明のnMOSトランジスタとpMOSトランジスタを用いたインバータ回路。
【図21】図20のインバータ回路に信号VINを入力したときの、出力電圧VOUT 、M3のボデイ電圧VBNとしきい値電圧VTN、M4のボデイ電圧VBPとしきい値電圧VTPの過渡的な波形を示す図。
【図22】従来のパストランジスタ論理による2入力AND/NANDゲートを示す回路構成図。
【図23】従来のゲートとボディを直接接続した従来のnMOSトランジスタを示す図。
【図24】そのゲート・ソース間電圧に対するボデイ・ソース間電圧、しきい値電圧、ボデイ・ソース間電流の直流特性を示す図。
【符号の説明】
1…パストランジスタネットワーク
21、22、31、32…リミッタ素子
M11〜M14…MOSトランジスタ
Claims (4)
- ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、
前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、
ソースが電源に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、半導体基板のボディに前記第5の信号が入力される第1のpMOSトランジスタと、
前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、
ソースが前記電源端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板のボディに前記第6の信号が入力される第2のpMOSトランジスタと、
前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、
ソースが接地端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板のボディに前記第7の信号が入力される第1のnMOSトランジスタと、
前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、
ソースが接地端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板のボディに前記第8の信号が入力される第2のnMOSトランジスタと、を具備し、
前記第1及び第2のリミッタ素子は、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第1の所定電圧に設定されるダイオードであり、
前記第3及び第4のリミッタ素子は、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第2の所定電位に設定されるダイオードであることを特徴とする半導体集積回路装置。 - ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、
前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、
ソースが電源に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、半導体基板のボディに前記第5の信号が入力される第1のpMOSトランジスタと、
前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、
ソースが前記電源端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板のボディに前記第6の信号が入力される第2のpMOSトランジスタと、
前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、
ソースが接地端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板のボディに前記第7の信号が入力される第1のnMOSトランジスタと、
前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、
ソースが接地端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板のボディに前記第8の信号が入力される第2のnMOSトランジスタと、を具備し、
前記第1及び第2のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるpMOSトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第1のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加され、
前記第3及び第4のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるnMOSトランジスタであって、ゲートにはソースと前記半導体基板の ボディの間の第2のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加されていることを特徴とする半導体集積回路装置。 - ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、
前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、
ソースが接地端に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、半導体基板のボディに前記第5の信号が入力される第1のnMOSトランジスタと、
前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、
ソースが前記接地端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板のボディに前記第6の信号が入力される第2のnMOSトランジスタと、
前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、
ソースが電源端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板のボディに前記第7の信号が入力される第1のpMOSトランジスタと、
前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、
ソースが電源端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板のボディに前記第8の信号が入力される第2のpMOSトランジスタと、を具備し、
前記第1及び第2のリミッタ素子は、入力電圧に対し出力電圧が前記接地端の電位以上前記電源端の電位以下の第1の所定電圧に設定されるダイオードであり、
前記第3及び第4のリミッタ素子は、入力電圧に対し、出力電圧が前記接地端の電位以上前記電源端の電位以下の第2の所定電位に設定されるダイオードであることを特徴とする半導体集積回路装置。 - ゲートに第1の信号が入力され、ドレインに第2の信号が入力されるMOSトランジスタを少なくとも1つ含み、第3の信号とその相補信号である第4の信号を出力する2n入力(nは自然数)のパストランジスタネットワークと、
前記第3の信号が入力し、第5の信号を出力する第1のリミッタ素子と、
ソースが接地端に接続され、ゲートが第1の出力ノードに接続され、ドレインが第2の出力ノードに接続され、半導体基板のボディに前記第5の信号が入力される第1のnMOSトランジスタと、
前記第4の信号が入力し、第6の信号を出力する第2のリミッタ素子と、
ソースが前記接地端に接続され、ゲートが第2の出力ノードに接続され、ドレインが第1の出力ノードに接続され、前記半導体基板のボディに前記第6の信号が入力される第2のnMOSトランジスタと、
前記第3の信号が入力し、第7の信号を出力する第3のリミッタ素子と、
ソースが電源端に接続され、ドレインが第2の出力ノードに接続され、ゲートに前記第3の信号が入力し、前記半導体基板のボディに前記第7の信号が入力される第1のpMOSトランジスタと、
前記第4の信号が入力し、第8の信号を出力する第4のリミッタ素子と、
ソースが電源端に接続され、ドレインが第1の出力ノードに接続され、ゲートに前記第4の信号が入力し、前記半導体基板のボディに前記第8の信号が入力される第2のpMOSトランジスタと、を具備し、
前記第1及び第2のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力電圧が出力されるnMOSトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第1のビルトイン電圧をしきい値電圧に加えた電圧より高い電圧が印加され、
前記第3及び第4のリミッタ素子は、入力電圧がソースに入力され、ドレインから出力 電圧が出力されるpMOSトランジスタであって、ゲートにはソースと前記半導体基板のボディの間の第2のビルトイン電圧をしきい値電圧に加えた電圧より低い電圧が印加されていることを特徴とする半導体集積回路装置。
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