JPH1079197A - 不揮発性メモリシステムおよび不揮発性半導体メモリ - Google Patents
不揮発性メモリシステムおよび不揮発性半導体メモリInfo
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Abstract
うとすると、通常の書込みと同一のアルゴリズムすなわ
ち一旦当該セクタのデータを外部へ読み出してセクタの
一括消去を行なってから、上記読出しデータと追加書込
みデータとを合成して書込みを行なわなくてはならない
ため、追加書込みに要する時間が非常に長くなるととも
に、ソフトウェアの負担が大きくなってしまうという不
具合があることが明らかになった。 【解決手段】 所定のコマンドが与えられると、指定さ
れたセクタの記憶データを読み出してレジスタに退避さ
せてから選択セクタの一括消去を行ない、退避されたデ
ータと追加書込みデータとから書込み期待値データを形
成して書込み動作を行なうように構成した。
Description
さらには不揮発性半導体記憶装置における情報書込み方
式に適用して特に有効な技術に関し、例えば複数の記憶
情報を電気的に一括消去可能な不揮発性メモリシステム
および不揮発性半導体メモリに利用して有効な技術に関
するものである。
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、1個のトランジスタ
(MOSFET)でしきい値電圧を情報として記憶する
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図18に示すよ
うに、不揮発性記憶素子のドレイン電圧を例えば5V
(ボルト)にし、コントロールゲートCGが接続された
ワード線を例えば−10Vにすることにより、フローテ
ィングゲートFGから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態(論理“0”)にする。消
去動作では、図19に示すように、ウェル領域を例えば
−5Vにし、コントローゲートCGを10Vのような高
電圧にしてフローティングゲートFGに負電荷を注入し
てしきい値を高い状態(論理“1”)にする。これによ
り、1つのメモリセルに1ビットのデータを記憶させる
ようにしている。
リは、一本のワード線に複数のメモリセルのコントロー
ルゲートが接続され、このワード線に接続される複数の
メモリセルを単位(以下、この単位をセクタと称する)
として、消去、書込み、読出しがそれぞれの動作モード
に区別されて行なわれてきた。まず消去は、ワード線を
共通にする複数のメモリセルに対して同時に行われる。
この消去はセクタ単位で行われ、複数のメモリセルのう
ち特定のメモリセルだけを選択的に消去することはでき
ない。
0(a)のようにしきい値を高くしてから、しきい値を
下げようとするメモリセルが接続されたワード線に−1
0Vを印加しドレインに5V、ソースに0Vを印加して
行なうようにしていた。これによって、書込みを行なっ
たメモリセルのしきい値は、図20(b)のようにベリ
ファイ電圧Vpvよりも低くなる。このとき、書込みが行
なわれないつまりしきい値を下げないメモリセルのドレ
インには0Vが印加されていたが、上記書込みセルとワ
ード線を共通にする他のメモリセルのゲートには−10
Vのような大きな電圧が印加されるため、しきい値が僅
かに下がる現象が起きる。書込みを行う特定のメモリセ
ルのしきい値電圧だけが変化することが望ましいが、書
込みを行わないメモリセルにもわずかにではあるがしき
い値の変化が起こる。この望ましくないしきい値電圧の
変化は、ディスターブと呼ばれる。かかるディスターブ
現象は、主にワード線に電圧が印加されることによって
起こるため、ワード線ディスターブ(またはワードディ
スターブ)と呼ばれる。
単位のメモリセルは一括消去を行わずに書込みを繰り返
し行うことは困難であった。この様子を、図20(c)
から(f)に示す。最初に同じワード線に接続される複
数のメモリセルを一括消去すると、この複数のメモリセ
ルのしきい値はすべて最も高い消去レベルとなる(図2
0(a))。次に書込みを行い、特定のメモリセルのし
きい値を選択的に書込み状態にする(図20(b))。
この時、複数のメモリセルは、しきい値電圧が消去状態
の第1メモリセル群(図20(c)の点線)と、しきい
値電圧が書込み状態の第2メモリセル群(図20(d)
の点線)とからなる。選択的なメモリセルの消去はでき
ないので、書込みを行えるのは第1メモリセルに限られ
る。そこで、第1メモリセル群のいずれかを選択して書
込みを行う。この時、ワードディスターブが起こると、
図20(c)及び(d)のように書込みを行わなかった
メモリセルのしきい値電圧が低下する。
ことで、ディスターブが何度か繰り返されると、メモリ
セルのしきい値が図20(e)のようにデータ読出し時
のワード線レベルVr よりも低くなって、誤まったデー
タの読出しが行なわれてしまう。また、図20(f)の
ように接地電位Vssより低くなって非選択時にもオン
状態となってしまい、ワード線は異にするがソース線は
共通であるメモリセルを選択したときに、データ線上の
電荷が上記接地電位Vssよりもしきい値の低いメモリ
セルを通してソースに流れてしまうため、誤まったデー
タの読出しが行なわれるおそれがあるという問題点があ
った。
きい値の低い状態を消去状態とし、書込みによってメモ
リセルのしきい値を高くする方式もあるが、かかる書込
み方式においても、書込み時にワード線を共通にする非
書込みのメモリセルのしきい値が僅かに高くなるという
ディスターブ現象がある(図21(c),(d)参照)。そし
て、ディスターブが何度か繰り返されると、メモリセル
のしきい値が図21(e)のようにデータ読出し時のワ
ード線レベルVr よりも高くなって誤まったデータの読
出しが行なわれるおそれがある。
クタの情報マットを示す。例えば、図20(a−1)〜
(a−3)では一本のワード線に512byte(4096bit)のメ
モリセルが接続される。ここで、図22に示すように、
同一セクタ内にOS情報(オペレーションシステムに関
する情報)やセクタ管理情報等一般ユーザーに開放され
ていない記憶領域(以下、システム領域と称する)と、
一般ユーザーが自由に書込みをできる記憶領域(以下、
ユーザー領域と称する)とを混在して設けることでメモ
リの有効利用を図ることができる。実際にはシステム領
域はユーザ領域に比べるとほんの僅かである。このよう
な記憶方式のフラッシュメモリは、システム領域に所定
のデータが書き込まれ、ユーザー領域は未書込みの状態
でユーザーに提供される。大きな情報エリアを持つユー
ザ領域の消去状態にあるメモリセルを選択して繰り返し
書込みを行う追加書込みと呼ばれる動作が行えると便利
である。しかるに、従来のフラッシュメモリを使用した
システムでは、ディスターブのため記憶情報の保証がで
きなくなるためそのような追加書込み動作が行なわれて
いなかった。また、追加書込みを許容したとしてもディ
スターブによるしきい値変動を考慮して連続して追加書
込みを行う回数を大幅に制限する必要性があった。
方を考慮して設計されていなかった。そのため、従来の
フラッシュメモリで追加書込みを行なうとすると、通常
の書込みと同一のアルゴリズムすなわち一旦当該セクタ
のデータを外部へ読み出してセクタの一括消去を行なっ
てから、上記読出しデータと追加書込みデータとを合成
して書込みを行なわなくてはならないため、追加書込み
に要する時間が非常に長くなるとともに、ソフトウェア
の負担が大きくなってしまうという不具合があることが
明らかになった。
によるメモリセルのしきい値の変動を回復させることが
可能な不揮発性メモリシステムおよび不揮発性半導体メ
モリを提供することにある。
に追加書込みの連続実行が可能な不揮発性メモリシステ
ムおよび不揮発性半導体メモリを提供することにある。
動作を通常の書込みよりも高速で行なうことができ、し
かも追加書込みにおけるソフトウェアの負担を軽減する
ことが可能な不揮発性メモリシステムおよび不揮発性半
導体メモリを提供することにある。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
定アドレスのセクタの記憶データを読み出してレジスタ
に退避させてから当該セクタの一括消去を行ない、前記
退避されたデータと追加書込みしようとするデータとか
ら実際の書込みデータ(以下、書込み期待値データと称
する)を形成して書込み動作を行なうように構成したも
のである。
きい値電圧の高い消去状態)と第2状態(例えばしきい
値電圧の低い書込み状態)とにより情報を記憶する複数
のメモリセルと、前記複数のメモリセルのコントロール
ゲートに接続されるワード線とを有するメモリアレイ
と、コマンド入力端子を有し前記コマンド入力端子に入
力される命令に従って前記複数のメモリセルの消去およ
び書込みの動作を所定の手順に従って制御するシーケン
サとを備え、前記シーケンサの受ける前記命令には、複
数のメモリセルのしきい値電圧を一括して第1状態に変
化させる消去コマンドと、前記複数のメモリセルのうち
しきい値電圧が第1状態にあるメモリセルの少なくとも
一つを選択的に第2状態に変化させる追加書込みコマン
ドとを含み、前記追加書込みコマンド、前記消去コマン
ドを実行せずに複数回連続してデータの書込みを実行可
能であるように不揮発性メモリシステムを構成する。
複数のメモリセルのうち、しきい値電圧が第1状態にあ
るメモリセルを第1メモリセル群とし、しきい値電圧が
第2状態にあるメモリセルを第2メモリセル群とすると
きに、前記シーケンサは、前記追加書込みコマンドが入
力されると、前記第2メモリセル群のしきい値電圧を前
記第1状態と第2状態との間にする第1のステップを実
行した後、前記第1メモリセル群の少なくとも一つを選
択的に前記第2状態にするとともに、前記第2メモリセ
ル群のメモリセルのしきい値電圧を前記第2状態とする
第2のステップを実行するように構成される。
前記シーケンサの受ける前記命令には、複数のメモリセ
ルのしきい値電圧を一括して第1状態に変化させる消去
コマンドと、前記複数のメモリセルに含まれる選択され
た第1メモリセル群のしきい値電圧を前記第2状態に変
化させるために前記ワード線に第2電圧を印加する手順
を含む第1書込みコマンドと、前記複数のメモリセルの
しきい値電圧を前記第2状態から第1状態の電圧方向に
変化させるために前記ワード線に第1電圧を印加した後
に、前記複数のメモリセルに含まれる選択された第2メ
モリセル群のしきい値電圧を前記第2状態に変化させる
ために前記ワード線に第2電圧を印加する手順を含む第
2書込みコマンドとが含まれるようにする。
ディスターブによるメモリセルのしきい値の変動が回復
され、誤まったデータの読み出しを防止することができ
る。結果として、消去命令を実行せずに追加書込みを連
続して実行できる回数を大幅に増加させることができ
る。
スタに保持したデータと、外部から入力した追加書込み
データを用いて、書込み期待値データを自動的に内部で
形成してから書込み動作を行なうように構成することに
より、追加書込みという動作を通常の書込みよりも高速
で行なうことができ、しかも追加書込みにおけるソフト
ウェアの負担を軽減することができる。
に適用した場合の実施例を図面を用いて説明する。 <実施例1>図1には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図1に示されている各回路ブロックは、単結晶シリコン
のような1個の半導体チップ1上に形成されている。
るようなフローティングゲートを有する1つのトランジ
スタからなるメモリセルがマトリックス状に配置された
メモリアレイ、12はメモリアレイ11から読み出され
た1セクタ分のデータを保持したり外部から入力された
書込みデータを保持するデータレジスタ、13は上記メ
モリアレイ11とデータレジスタ12との間に設けられ
た追加書込みや書換えの際のデータ変換を行なう書換回
路である。
信号を保持するアドレスレジスタ、15はメモリアレイ
11内のワード線の中から上記アドレスレジスタ14に
取り込まれたアドレスに対応した1本のワード線を選択
するXデコーダ、16は外部からの書込みデータを上記
データレジスタ12に順次転送したりデータレジスタ1
2に読み出されたデータを外部へ出力するためのYアド
レス信号(データ線選択信号)を生成するYアドレスカ
ウンタである。上記Yアドレスカウンタ16は、1セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。17は生成されたYアドレスをデ
コードして1セクタ内の1つのデータを選択するYデコ
ーダ、18はデータレジスタ12に読み出されたデータ
を増幅して外部へ出力するメインアンプである。
限されないが、シリアルアクセスのデータ入出力インタ
フェースを持つ。例えば読出し時には、読み出すべきセ
クタのアドレスが入力されると一本のワード線が選択さ
れ、それに接続される複数のメモリセルから並行してデ
ータが読み出され、それぞれ後に説明するセンスラッチ
群SLTに一旦保持される。このセンスラッチ群は上記
データレジスタ12に含まれる。センスラッチ群はYア
ドレスカウンタ16により順次選択され、その保持デー
タがシリアルに出力される。書込みの場合は、シリアル
データが入力され、上記とは逆の経路で選択されたセク
タに書込みが行われる。また、メモリチップの入出力端
子は複数とされ、1セクタのデータが分割してシリアル
に入力される。
限されないが、外部のCPU等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ&デコー
ダ21と、該コマンドレジスタ&デコーダ21のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路(シーケンサ)22とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。
グラム方式のCPUの制御部と同様に、コマンド(命
令)を実行するのに必要な一連のマイクロ命令郡が格納
されたROM(リードオンリメモリ)からなり、コマン
ドレジスタ&デコーダ21がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路22に与え
ることにより、マイクロプログラムが起動されるように
構成することができる。このROM内に設けられたソフ
トウェアには、図4で後述する命令手順と、電圧印加時
間等の条件とが格納される。ROMには最低限のマイク
ロ命令のみを搭載し、命令条件や追加プログラムは書換
可能なフラッシュメモリに格納するようにしてもよい。
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうI/Oバッファ回路23、外部のCPU等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路24、外部から供給される電源電圧Vccに基づい
て書込み電圧Vw(−10V)、消去電圧Ve(10
V)、読出し電圧(2V)、ベリファイ電圧(1V)等
チップ内部で必要とされる電圧を生成する電源回路2
5、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ11やXデコーダ15
に供給する電源切替回路26等が設けられている。な
お、電源電圧よりも高いVwやVeのような電圧は、電
源回路25に含まれるチャージポンプ回路により発生さ
れる。
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子(ピン)I/Oを共用してい
る。そのため、上記I/Oバッファ回路23は、上記制
御信号入力バッファ回路24からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。
ュメモリに入力される制御信号としては、例えばリセッ
ト信号RESやチップ選択信号CE、書込み制御信号W
E、出力制御信号OE、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号C
DE、システムクロックSC等がある。
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータLSIを用いることができる。
い値を下げる方式のメモリアレイ11の具体例を示す。
この実施例のメモリアレイ11は2つのマットで構成さ
れており、図2にはそのうち片方のメモリマットの具体
例が示されている。同図に示すように、各メモリマット
は、列方向に配列され各々ソースおよびドレインが共通
接続された並列形態のn個のメモリセル(フローティン
グゲートを有するMOSFET)MC1〜MCnからな
るメモリ列MCCが行方向(ワード線WL方向)および
列方向(データ線DL方向)にそれぞれ複数個配設され
ている。各メモリ列MCCは、n個のメモリセルMC1
〜MCnのドレインおよびソースがそれぞれ共通のロー
カルデータ線LDLおよび共通のローカルソース線LS
Lに接続され、ローカルデータ線LDLは選択MOSF
ET Qs1を介してメインデータ線DLに、またローカ
ルソース線LSLは選択MOSFET Qs2を介して接
地点または負電圧に接続可能にされた構成にされてい
る。上記複数のメモリ列MCCのうちワード線方向に配
設されているものは半導体基板上の同一のウェル領域W
ELL内に形成される。
レイの構成を有し、消去状態を高いしきい値電圧にとる
とともに書込み状態を低いしきい値電圧にとる方式はA
ND形フラッシュメモリと呼ばれることがある。この場
合、フローティングゲートへの電子の注入(しきい値電
圧を上げ、消去状態にする)には、特に制限されない
が、トランジスタのチャネルからFN(Fowler-Nordhei
m)トンネル注入が用いられ、フローティングゲートか
らの電子の引き抜き(しきい値電圧を下げ、書込み状態
にする)には、拡散層へのFNトンネル放出が用いられ
る。
およびローカルソース線LSLに−3Vのような負電圧
を与え、ウェル領域を共通にするワード線に10Vのよ
うな電圧を印加することで、一括消去が可能にされてい
る。なお、データ消去時には選択MOSFET Qs2が
オン状態にされて、各メモリセルのソースに−3Vの負
電圧が印加されるように構成されている。このとき、選
択MOSFET Qs1はオフとされ、ドレインは、コン
トロールゲートに10Vの高電圧が印加されることでオ
ン状態にされたメモリセルのチャンネルを通してソース
側の電圧が伝えられることで−3Vのような電位にされ
る。
モリセルが接続されたワード線に−10Vのような負電
圧が印加されるとともに、選択されるメモリセルに対応
したメインデータ線DLが3Vのような電位にされかつ
選択メモリセルが接続されたローカルデータ線LDL上
の選択MOSFET Qs1がオン状態され、ドレインに
3Vが印加される。ただし、このときローカルソース線
LSL上の選択MOSFET Qs2はオフ状態とされて
いる。
モリセルが接続されたワード線に読出し電圧Vr(例え
ば2.0V)のような電圧が印加されるとともに、選択
されるメモリセルに対応したメインデータ線DLが1V
のような電位にプリチャージされかつ選択メモリセルが
接続されたローカルデータ線LDL上の選択MOSFE
T Qs1がオン状態とされる。そして、このときローカ
ルソース線LSL上の選択MOSFET Qs2はオン状
態とされ、接地電位(0V)が印加される。これによ
り、メモリセルのしきい値電圧に応じて電流が流れるも
の(LDL電位が0Vに低下)と、電流が流れないもの
(LDL電位が1Vに維持される)とが区別され、メモ
リセルの記憶情報が読み出される。
圧が図18,図19の従来タイプに比べて低いのは、従
来より微細加工が可能な技術を使用して素子寸法を小さ
くするとともに、電源電圧Vccとして従来の5Vに代
えて3Vを使用しているためである。
レイの中央側)には読出し時にデータ線のレベルを検出
するとともに書込み時に書込みデータに応じた電位を与
えるセンスラッチ回路SLTと追加書込みの際に期待値
データを形成したりするのに使用するデータ反転回路W
RWがそれぞれ接続されている。上記センスラッチ回路
SLTの集合が図1におけるデータレジスタ12で、デ
ータ反転回路WRWの集合が図1における書換回路13
である。この2つのウェル領域WELL上に形成された
2つのメモリアレイをマットa(MATa)と呼ぶこと
とする。ここで、メインデータ線の数やセンスラッチ回
路SLTは1セクタに対応した数とされ、例えば422
4個(512+16byte)が並列に設けられる。
リマットで構成され、センスラッチ回路SLTの反対側
すなわち図の下側にも上記データ反転回路WRWとメモ
リマットが配置されており、そのメモリアレイ内の各メ
インデータ線DLが対応するデータ反転回路WRWを介
してセンスラッチ回路SLTの他方の入出力端子に接続
されている。即ち、データ反転回路WRWはマットMA
Ta及びMATbごとに設けられ(区別するときはWR
Wa,WRWbと呼ぶ)、センスラッチ回路SLTは2
つのメモリマットで共用される。
よびデータ反転回路WRWの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の1本のデータ線に関してのみ図示すると
ともに、便宜上、データ線に接続されているメモリ列の
うち1つのメモリ列MCCのみ示したが、実際には複数
のメモリ列MCCが接続されるものである。図示のごと
く、センスラッチ回路SLTはPチャネルMOSFET
とNチャネルMOSFETからなる2つのCMOSイン
バータの入出力端子が交差結合されたフリップフロップ
回路FFにより構成されている。そして、上記センスラ
ッチ回路SLTの一対の入出力端子Na,Nbに、Yデ
コーダの出力によってオン、オフ制御されるいわゆるY
ゲートを構成するカラムスイッチMOSFET Qy
a、Qybが接続されている。このメインデータ線ごと
に設けられた複数のカラムスイッチQya,Qybの他
端は、相補共通入出力線(IO,/IO)に共通接続さ
れる。
ッチ回路SLTの一方の入出力端子Naと一方のメモリ
マット内のメインデータ線DLaとの間に接続された伝
送MOSFET Qt1と、電源電圧端子Vccとメイン
データ線DLaとの間に接続され制御信号PC2Aによっ
て制御されるプリチャージ用のMOSFET Qp1と、
プリチャージ切替端子VPCとメインデータ線DLaと
の間に直列接続されたMOSFETQt2,Qp2とにより
構成されている。このうちQt2のゲートには、上記セン
スラッチ回路SLTの入出力端子Naの電位が印加さ
れ、Qp2のゲートには制御信号PC1Aが印加されてい
る。また、上記プリチャージ切替端子VPCには電源電
圧VccまたはVssが供給されるように構成されている。
方の入出力端子Nbにも同様の構成のMOSFETQt
1,Qt2,Qp1,Qp2からなるデータ反転回路WRWb
が接続されている。
み時の制御手順を示す。追加書込みを起動する追加書込
みコマンドは、図1の制御入力信号のうち、コマンドイ
ネーブル信号CDEが有効とされるとき、IO入出力端
子から入力されるコマンドにより設定された8ビットの
コードにより指定される。後に説明するように、この制
御回路は、この他に消去コマンドや書込みコマンド等を
受け付けるが、それらはIO入出力端子から入力される
コードの違いにより区別される。コマンドコードはコマ
ンドデコーダによりデコードされ、それにより対応する
一連のプログラムが起動される。
ドがコマンドレジスタ&デコーダ21に取り込まれるこ
とによって開始される。この制御シーケンスが開始され
ると、チップ内部が追加書込みモードにセットアップさ
れ、データレジスタ12ではすべてのセンスラッチSL
Tに“1”がセットされる(ステップS1)。次に、外
部から入力された書込みアドレスをアドレスレジスタ1
4に取り込む(ステップS2)。続いて、外部から入力
された少なくとも1つの追加書込みデータをデータレジ
スタ12に格納する(ステップS3)。
ンドレジスタ&デコーダ21に取り込まれることによっ
て、上記アドレスレジスタ14に保持されているセクタ
アドレス(Xアドレス)がXデコーダ15でデコードさ
れ、メモリアレイ11内の1本のワード線が選択されて
2Vのような読み出しレベルに設定される。これによっ
て、1セクタ分のデータがデータレジスタ12に読み出
されるとともに、すでにセットされていた追加書込みデ
ータとに基づいて書込み期待値データを作成してそれを
データレジスタ12に保持させる(ステップS4)。以
上の処理が前記制御回路(シーケンサ)22の制御の下
で書換回路13(データ反転回路WRW)によって自動
的に行なわれる。
ル領域に−3Vの消去パルスを印加して当該セクタのす
べてのメモリセルのしきい値を高める(ステップS
5)。このステップが本願の特徴とするところの一つで
ある。これによって、記憶データが論理“0”であった
メモリセルは図10(C-1)のようにしきい値がVev以
上となり、記憶データは論理“1”に変化するととも
に、記憶データが論理“1”であったメモリセルは図1
0(B-1)のようにディスターブが回復される。なお、上
記記憶データが論理“1”であったメモリセルのディス
ーブは、同一セクタ内の他のメモリセルへの書込みの際
に生じたものである。
すべてのメモリセルのしきい値を電圧Vevよりも高く
する例であるが、本発明はこれに限定されるものでな
く、図23(c-1)のように、セクタ中のすでにデータが
書き込まれているメモリセルに対してはそのしきい値を
電圧Vpv(<Vev)よりも高くする程度でもよい。
この同一セクタのメモリセルを一括してしきい値電圧を
電圧Vevよりも高くすることをせずに電圧Vpvより
も高電位側にする操作を便宜上、擬消去と呼ぶこととす
る。この擬消去は、1セクタのメモリセルを一括して消
去する動作と比較すると、メモリセルに印加する電圧は
同じであるが、その電圧印加時間において区別される。
即ち、後に図14で説明する消去コマンドを実行して、
書込み状態にあるメモリセルに完全な消去を行うために
は、通常1msの間、選択ワード線に10Vを印加す
る。これに対して、擬消去では、その1/10程度の時
間(約0.1ms)とされる。
状態にある第1メモリセル群のしきい値電圧は、完全に
しきい値電圧が第1状態まで変化するのではなく、しき
い値電圧が第1状態と第2状態の中間程度にされる。ま
た、同一セクタ内で第1メモリセル群の残りであり、し
きい値電圧が第1状態にある第2メモリセル群は、さら
にしきい値電圧が高まる電圧方向(即ちしきい値電圧の
第2状態から第1状態への電圧方向)にしきい値電圧が
変化させられる。つまり擬消去は、メモリセルの完全な
消去ではなく、ワードディスターブによって引き起こさ
れる第1状態から第2状態への電圧方向のしきい値電圧
の変化を見込んで、予めその変化を相殺する分だけ逆の
電圧方向へしきい値電圧を変化される操作ととらえるこ
とができる。
データ線は上記ステップS4で作成されデータレジスタ
12(センスラッチSLT)に保持されている期待値デ
ータを用いてローカルデータ線LDLの電圧レベルを3
Vに選択的に設定して書込みを行なう(ステップS
6)。書込みを行わないメモリセルのローカルデータ線
LDLの電圧レベルは0Vとする。それから、ベリファ
イ電圧Vpvを用いて読出しを行なってデータレジスタ
12の保持データがすべて“0”になっているか否か判
定することでしきい値が充分に低くなっているかチェッ
クし(ステップS7)、1つでも“1”のデータが残っ
ている場合には、しきい値が高いメモリセルがあると判
定してステップS6へ戻ってそのときデータレジスタ1
2に保持されているデータを用いて再度書込みとベリフ
ァイを繰り返す。
が充分に低くなっている(ベリファイ電圧Vpvよりも
しきい値電圧が低くなった)メモリセルは、ローカルデ
ータ線LDLの電圧レベルを0Vとして書込みを行わな
いように設定する。そして、残るしきい値の低下が不充
分なメモリセルに対し選択的に書込みを行い、書込みを
行うべきメモリセル群のしきい値電圧がすべて充分に低
くなったところで、再書込みとベリファイを停止する。
モリセルの書込み時間のばらつきに対応するものであ
る。即ち、先の擬消去により第1状態と第2状態の間の
しきい値に設定されたメモリセルは、第1状態から第2
状態へしきい値電圧を変化させるメモリセルよりも書込
み時間がはるかに短い。書込みベリファイを用いること
により、書込み時のしきい値電圧のばらつきを押さえる
とともに、しきい値電圧がVss以下になってしまうこ
とが有効に防止される。
おけるステップS4の書込み期待値データ作成時のメモ
リアレイおよびデータ反転回路WRWの各部の信号タイ
ミングをさらに詳細に示す。なお、図5〜図8は図3に
示されているメモリアレイにおいて右側のメモリマット
MATaが選択される場合の信号タイミングを示す。ま
た、表1には、上記書込み期待値データ作成過程でのデ
ータレジスタ12における保持データおよびデータ線レ
ベルの変化の様子を、上から下へ時間を追って順に示
す。
込みデータがデータレジスタ12(センスラッチSL
T)の所定のビットに格納される。なお、前述したよう
に、同一セクタ内の追加書込みをしないメモリセル(既
にデータが書き込まれているメモリセル)に対応したセ
ンスラッチSLTには、データ“1”(この段階では、
しきい値を変化させないことを意味している)がセット
されている。即ち、表1において、使用中の欄の追加デ
ータの項目は、追加書込みを行わないことを明瞭にする
ため、“−”で示したが、実際には“1”となる。ま
た、データ反転回路WRW内の電源切替端子VPCには
最初にVcc(ハイレベル)を供給しておく。
PC2B,PC1Aを立ち上げる(t1)。これによって、
非選択側のマットMATbではデータ反転回路WRWb
内のMOSFET Qp1がオンされて複数のメインデー
タ線DLbが基準電位(例えば0.5V)にプリチャー
ジされる。一方、選択側のマットMATaではデータ反
転回路WRWa内のMOSFET Qp2がオンされると
ともに、MOSFETQt2がセンスラッチSLTの保持
データに応じてそれが“1”のときはオンされ、“0”
のときはオフとされるため、センスラッチSLTの保持
データが“1”に対応するメインデータ線DLaは1V
にプリチャージされ、保持データが“0”に対応するメ
インデータ線DLaはVss(ロウレベル)とされる。
追加書込みをしないメモリセル(既にデータが書き込ま
れているメモリセル)に対応したセンスラッチSLTに
は、データ“1”がセットされているため、対応するメ
インデータ線DLaはすべて1Vにプリチャージされ
る。
レイン線選択信号SDおよびローカルソース線選択信号
SSを立ち上げて、メモリアレイ内の選択MOSFET
Qs1をオンさせる(図5のタイミングt2)。これに
よって、データ“0”が既に書き込まれているメモリセ
ル(低しきい値)はオンとなるため、対応するメインデ
ータ線DLaはディスチャージされてロウレベルとな
る。一方、記憶データが“1”のメモリセル(高しきい
値)はオフとなるため、対応するメインデータ線DLa
はハイレベルのままである。さらに、未書込み(消去状
態)のメモリセル(高しきい値)はオフであるため、対
応するメインデータ線DLaは追加書込みデータに応じ
てセンスラッチSLTの保持データが“1”に対応する
メインデータ線DLaは1Vとされ、保持データが
“0”に対応するメインデータ線DLaはVssとされ
る。
P,SLNをリセット状態(SLP=SLN=0.5
V)にして保持データを一旦キャンセル(図5のタイミ
ングt3)した後、信号TRをハイレベルにしてデータ
線上の伝送MOSFET Qt1をオンさせてデータ線の
電位をセンスラッチSLTに伝えて(図5のタイミング
t4)から、センスラッチSLTの電源電圧SLP,S
LNを順バイアス状態にしてデータ線の電位を増幅する
(図5のタイミングt5)。図6には上記信号タイミン
グに従ったときのセンスラッチSLTの入出力ノードと
メインデータ線DLa,DLbの電位の変化を示す。
ラッチSLTのMATa(右側マット)側の入出力ノー
ドNaの電位、符号DBiはセンスラッチSLTのMA
Tb(左側マット)側の入出力ノードNbの電位、符号
GDLAiはMATa側のメインデータ線DLaの電
位、符号GDLBiはMATb側のメインデータ線DL
bの電位である。また、図6(a)は選択メモリセルの
現在の状態が書込み状態(低しきい値)である場合の波
形、図6(b)は選択メモリセルの現在の状態が消去状
態(高しきい値)で追加書込みでデータの書込みを行な
わない場合の波形、図6(c)は選択メモリセルの現在
の状態が消去状態(高しきい値)で追加書込みでデータ
の書込みを行なう場合の波形である。
ウレベルにして伝送MOSFETQt1をオフさせてデー
タ線とセンスラッチSLTとを遮断した状態で、信号P
C2A,PC2Bを立ち上げる(タイミングt6)。これに
よって、データ反転回路WRWa内のMOSFET Q
p1がオンされてメインデータ線DLa,DLbがそれぞ
れ1V,0.5Vにプリチャージされる。次に、データ
反転回路WRWa内の電源切替端子VPCをVssに切
り替えてから信号PC1Aを立ち上げる(図7のタイミン
グt7)。
a内のMOSFET Qp2がオンされるとともに、MO
SFET Qt2がセンスラッチSLTの保持データに応
じてそれが“1”のときはオンされ、“0”のときはオ
フとされる。そのため、センスラッチSLTの保持デー
タが“1”に対応するメインデータ線DLaはVss
(ロウレベル)にディスチャージされ、保持データが
“0”に対応するメインデータ線DLaは1V(ハイレ
ベル)のままにされる。つまり、データレジスタ12の
保持データを反転した状態が選択側のデータ線上に現れ
る。
P,SLNをリセット状態にして保持データを一旦キャ
ンセル(図7のタイミングt8)した後、信号TRをハ
イレベルにしてデータ線上の伝送MOSFET Qt1を
オンさせてデータ線の電位をセンスラッチSLTに伝え
て(図7のタイミングt9)から、センスラッチSLT
の電源電圧SLP,SLNを順バイアス状態にしてデー
タ線の電位を増幅する(図7のタイミングt10)。こ
れによって、データレジスタ12には、書込みを行なう
べきメモリセルに対応したセンスラッチSLTにのみ
“1”にされた書込み期待値データが保持される。この
書込み期待値データは、追加書込みデータと既に書込み
がなされたメモリセルの記憶データとを並べ反転させた
ものであることが、表1より容易に理解される。
み期待値データをデータレジスタ12に保持したまま、
データ線上の伝送MOSFET Qt1をオフした状態で
選択ワード線とウェル領域に消去パルスを印加して当該
セクタのメモリセルをすべて消去状態(高しきい値)あ
るいは擬消去する。その後、データレジスタ12に保持
されている上記書込み期待値データを用いて、保持デー
タが“1”であるデータ線のみ3Vのようなレベルにプ
リチャージして選択ワード線に−10Vを印加すること
で、所望の追加書込みが実行される。その結果、プリチ
ャージされなかったデータに接続されたメモリセルはし
きい値が変化せず記憶データは“1”となり、逆にプリ
チャージされたデータに接続されたメモリセルはしきい
値が低くされることで記憶データは“0”となる。
あったメモリセルのしきい値は、最低限書込みベリファ
イ電圧を越えれば良く、消去時間の節約が可能である。
のセンスラッチSLTの入出力ノードとメインデータ線
DLa,DLbの電位の変化を示す。また、図8(a)
は図5の動作終了時(タイミングt5)にセンスラッチ
SLTのマットA側の入出力ノードの電位がハイレベル
であった場合のその後の波形、図8(b)は図5の動作
終了時(タイミングt5)にセンスラッチSLTのマッ
トA側の入出力ノードの電位がロウレベルであった場合
のその後の波形を示す。
追加書込み後のしきい値の変化の様子を示す。図9にお
いて、(A)は書込み前の状態が「消去(記憶データ
“1”)」で追加書込みデータが“1”であるメモリセ
ルの変化を、(B)は書込み前の状態が「消去(記憶デ
ータ“1”)」で追加書込みデータが“0”であるメモ
リセルの変化を、(C)は書込み前の状態が「書込み
(記憶データ“0”)」で追加書込みがないメモリセル
のしきい値の変化を示す。図9において、緩やかな右下
がりの傾斜は、ディスターブによるしきい値の低下を意
味している。なお、図9で破線で示すのは、初期書込み
も追加書込みコマンドを用いて行なった場合のしきい値
の変化である。即ち、メモリセルの一括消去直後の書込
みにおいてもディスターブが起こるので、追加書込コマ
ンドを用いる書込みは有効である。
タ)と追加書込データおよび書込期待値データとの関係
を示す。表2に記されているA,B,Cの符号は、図9
のメモリセルのしきい値変化との対応を表すものであ
る。
とにより、各メモリセルのしきい値の変化の様子が示さ
れている。図10は、1セクタ内のメモリセル群のしき
い値の遷移状態を表す図であり、横軸は電圧、縦軸は特
定のしきい値電圧にあるメモリセルの度数を表してい
る。この図において、しきい値電圧の第1状態(消去状
態:論理“1”)と第2状態(書込み状態:論理
“0”)とが定義される。即ち、メモリセルの記憶状態
を決めるためのメモリセルのしきい値電圧は、第1状態
ではVev以上となり、第2状態はVssからVpvの
範囲となり、いずれも一点の電圧ではなく、所定の幅を
持ったものとなる。
に示すように、最初の書込み時のディスターブで破線で
示すごとくしきい値が下がってしまっているメモリセル
のしきい値を回復してやることができる。前述の説明で
は詳しく述べなかったが、1セクタを一括消去して、そ
の中の特定のメモリセル群に書込みを行うと、残りのメ
モリセルは最初からワードディスターブを受けるのであ
る。なお、図10において、(A-1),(A-2)は同一セクタ
内でしきい値電圧が第1状態にある未使用領域の第1メ
モリセル群(消去状態)に書込みを行なわない場合のし
きい値の変化の様子を、(B-1),(B-2)は同じく第1メモ
リセル群に書込みを行なう場合のしきい値の変化の様子
を示す。また、(C-1),(C-2)は使用領域にあるしきい値
電圧が第2状態の書込み状態の第2メモリセル群のしき
い値の変化の様子をそれぞれ示す。同図から分かるよう
に、この実施例では書込み済みのメモリセルも一旦消去
状態にされてから再び書込み状態とされる。
と未使用領域の2つに分けた場合について説明したが、
それに限定されるものでなく、上記未使用領域を複数の
セクションに分割して各セクションごとに追加書込みを
可能な構成にしてもよい。
際に一旦消去を行なってしきい値を高くした後に書込み
パルスでしきい値を下げる方式のフラッシュメモリにつ
いて説明したが、消去動作でメモリセルのしきい値を低
くしてから書込みパルスでしきい値を高くする方式等で
あっても良い。
実施例のフラッシュメモリは、上述した追加書込みコマ
ンド(第2書込みコマンド)の他に、少なくとも、図1
3の読出しコマンド、図14の消去コマンド(1セクタ
のメモリセルのしきい値電圧を一括して第1状態(消去
状態)にするコマンド)、図15の書込みコマンド(第
1書込みコマンド)を有する。図13〜14の手順の詳
細は後に説明する。消去コマンドを実行して1セクタ内
でしきい値が第2状態にあるメモリセル群を第1状態に
するには、約1msの時間を要する。書込みコマンドを
実行してしきい値が第1状態にあるメモリセル群を第2
状態にするには同じく約1msの時間を要する。
作用効果は以下の通りである。まず、図4の追加書込み
コマンドと図15の書込みコマンドとを比較すると、追
加書込みコマンドは、ステップ4−5(S4−S5)の
手順が特徴となる。ステップ4により最終書込みデータ
の合成が自動的に行われるようになり、書込み時間の節
約となる。
決めるワード線への電圧印加で比較すると、図14の消
去コマンドでは+10Vのみが約1ms印加されるステ
ップを含み、図15の書込みコマンドでは−10Vのみ
が約1ms印加されるステップを含む。これに対し、図
4では+10Vに引き続き−10Vを印加するステップ
を有することで特徴付けられる。また、ステップ5の擬
消去で+10Vを印加する時間は、消去コマンドで+1
0Vを印加する時間より大幅に短くされることで特徴付
けられる。
書込みデータを一旦センスラッチSLTに退避してメモ
リセルを消去コマンドで完全に一括消去(約1ms)し
た後、センスラッチSLTに退避したデータと新たな書
込みデータから合成した最終書込みデータを書込みコマ
ンドでメモリセルへ書込みを行う(約1ms)方法で
は、合計約2ms以上の時間を要する。これに対して、
図23で示すような擬消去を用いた追加書込みコマンド
によれば、擬消去(約0.1ms)の後、書込み(約1
ms)となるので、トータル約1.1msで完了し、実
質的な書込み時間を約半分とすることができる。
なされワードディスターブが緩和されるため、追加書込
みコマンドでは、実行に先立ち消去コマンドを実行して
完全なセクタ消去をしなくてもよい。即ち、従来の書込
みコマンドでは、その実行に先立ち消去コマンドを実行
しなければならない制約があった。これに対し、追加書
込みコマンドでは、ディスターブが大幅に緩和されるた
め、消去コマンドを実行せずに連続して実行できる回数
を大幅に増やすことができる。つまり、本願発明の追加
書込みコマンドは、消去コマンドを実行せずに、約15
回以上連続して実行しても、同一セクタ内のメモリセル
の記憶データが保証される。消去−書込みを15回以上
繰り返すと30msとなるのに対し、追加書込みコマン
ドを15回連続して実行して1回消去コマンドを実行す
ると、17.5msとなるに過ぎず、システム全体とし
ても書込み時間が大幅に節約される。 <実施例2>図11には、上記書込みパルスでしきい値
を高くする方式のメモリアレイの実施例を示す。
メモリアレイ(図2参照)との相違は、選択MOSFE
T Qs1,Qs2がなく各メモリセルMC1〜MCnのド
レインが直接メインデータ線DLに接続されているとと
もに、各メモリセルMC1〜MCnのソースは共通のコ
モンソース線CSLに接続されている点にあり、同一列
のメモリセルは互いに並列的に接続されている点では前
記実施例のメモリアレイと同じである。ただし、この実
施例のメモリアレイでは、データ書込み時と消去時のメ
モリセルのしきい値電圧の定義が図2の実施例と逆であ
る。
アレイはNOR形フラッシュメモリと呼ばれることがあ
る。この時、特に制限されないが、フローティングゲー
トへの電子の注入(しきい値電圧を上げ、書込み状態に
する)には、トランジスタのドレインからCHE(Chan
nel Hot Electron)注入が用いられ、フローティングゲ
ートからの電子の引き抜き(しきい値電圧を下げ、消去
状態にする)には、FNトンネル放出が用いられる。
タ書込み時にはコントロールゲートCGに10Vのよう
な高電圧が印加され、ソースには接地電位(0V)が印
加される。一方、ドレインには、選択/非選択に応じて
異なる電圧が印加される。すなわち、選択メモリセルの
ドレインには5Vのような電圧が印加されてメモリセル
はオン状態となり、ソース・ドレイン間に電流が流れこ
のとき生じたホットエレクトロンがフローティングゲー
トに注入されてメモリセルのしきい値が高くされる。ま
た、非選択メモリセルのドレインにはソースと同じ0V
が印加されてメモリセルのソース・ドレイン間には電流
が流れずメモリセルのしきい値も低いままとされる。
ような負電圧が印加され、ドレインは電圧が印加されな
いフローティング状態とされる。一方、ソースには、5
Vのような正電圧が印加される。これによって、メモリ
セルのフローティングゲートから電子が引き抜かれ、メ
モリセルのしきい値が低くされる。この消去動作はワー
ド線を共通にするセクタ単位で実行される。なお、この
実施例のメモリセルは、データ読出し時にはコントロー
ルゲートに5V、ソースに0V、ドレインに1Vが印加
されることによって、しきい値が高いメモリセルはドレ
イン電流が流れず、しきい値が低いメモリセルはドレイ
ン電流が流れてデータ線のプリチャージレベルが下がる
のをセンスラッチで検出することでデータの読出しが行
なわれる。
な追加書込み制御を適用することにより、図12(A-
1),(B-1)に示すように、最初の書込み時のディスター
ブで破線で示すごとくしきい値が上がってしまっている
メモリセルのしきい値を回復してやることができる。な
お、図12において、(A-1),(A-2)は未使用領域のメモ
リセル(消去状態)に書込みを行なわない場合のしきい
値の変化の様子を、(B-1),(B-2)は未使用領域のメモリ
セルに書込みを行なう場合のしきい値の変化の様子を、
(C-1),(C-2)は使用領域にある書込み状態のメモリセル
のしきい値の変化の様子をそれぞれ示す。同図から分か
るように、この実施例では書込み済みのメモリセルも一
旦消去状態にされてから再び書込み状態とされる。
きい値の変化を電圧Vpvよりもわずかに低くする程度
であってもよい。
第2状態のしきい値電圧の高低を逆にしても実施例1と
同様な効果が得られる。 <実施例3>図13〜図15に本発明の他の実施例を示
す。この実施例は、前記実施例における追加書込みコマ
ンドや書込み期待値データ機能をフラッシュメモリに持
たせずに、外部の制御装置からの一般的なデータ読出し
コマンドと消去コマンドと書込みコマンドによって追加
書込みを実行するようにしたものである。この実施例を
適用できるフラッシュメモリは、少なくともデータ読出
しコマンドと消去コマンドと書込みコマンドと開始コマ
ンドとを解読して実行するシーケンサを備えている。こ
のうち開始コマンドは必ずしも必要とされるものでな
く、自動的にスタートするように構成することができ
る。
レイとシーケンサとが1チップ上に形成され、シーケン
サは少なくとも、読出しコマンド(図13)、消去コマ
ンド(図14)および書込みコマンド(図15)の基本
命令を実行可能とされている。そして、実施例1で説明
したように完全な一括消去と前述の擬消去とができるよ
うに、消去コマンドでのワード線の電圧印加時間や実行
ステップは、変更可能にできるものとする。擬消去専用
に消去時間だけが異なる第2消去コマンドを設けてもよ
い。また、この時、消去コマンドの消去ベリファイは不
要とされる。
つの基本命令を順次連続して実行するマクロコマンドと
なり、そのコマンドは例えばパーソナルコンピュータの
CPUで実行可能なプログラムとして、磁気記憶媒体等
により配布可能とされる。従って、この場合のシーケン
サは、メモリチップの狭義のシーケンサと外部のCPU
とが一体となったものである。追加コマンドの形態とし
ては、不揮発性メモリドライバとして追加プログラムさ
れたり、しばしばコンピュータのOSに組み込まれる形
式とされる。従って、本願の対象は、3個の基本命令が
実行できる不揮発性メモリチップと、それが接続される
CPUを持つコンピュータシステムの一部となり得る。
を説明する。
合、外部の制御装置からフラッシュメモリに対して先ず
データ読出しコマンドが入力され、続いてデータを追加
書込みしたい位置に相当するセクタアドレスが入力され
る。フラッシュメモリは、データ読出しコマンドが入力
されると、メモリ内部の各回路を読出しモードに設定す
る(図13のステップS11)。続いてアドレスが入力
されるとそのアドレスをアドレスレジスタに格納する
(ステップS12)。次に、外部から開始コマンドが入
力されると、上記アドレスレジスタに格納されたアドレ
スのデータをメモリアレイ内から読み出して外部へ出力
する。外部の制御装置は、フラッシュメモリから出力さ
れたデータを外部のメモリ内の所定の退避エリアに格納
する。また、外部制御装置は上記退避エリアに格納され
た読出しデータと追加書込みデータとから書込み期待値
データを作成して外部メモリに保持しておく。
に対して消去コマンドとセクタアドレスが入力される。
すると、フラッシュメモリはメモリ内部の各回路を消去
モードに設定してから、入力されたアドレスをアドレス
レジスタに格納する(図14のステップS21,S2
2)。続いて開始コマンドが入力されると、上記アドレ
スレジスタに設定されたセクタアドレスに対応するメモ
リセルに対して、消去状態あるいは擬消去状態にするた
めのバイアス電圧を印加してしきい値を変化させる(ス
テップS23)。その後、ベリファイ読出しを行なっ
て、確実にデータが消去されたか確認し、消去がなされ
ていないときはステップS23へ戻って再度メモリセル
に対して消去パルスを印加する(ステップS24,S2
5)。なお、ステップS22〜25の消去ベリファイ
は、通常の消去時に利用され、擬消去では使用されな
い。
に対して書込みコマンドとセクタアドレスおよび書込み
期待値データが順次入力される。すると、フラッシュメ
モリはメモリ内部の各回路を書込みモードに設定してか
ら、入力されたアドレスをアドレスレジスタに、また書
込み期待値データをデータレジスタに格納する(図15
のステップS31,S32,S33)。続いて開始コマ
ンドが入力されると、上記アドレスレジスタに設定され
たセクタアドレスに対応するメモリセルに対して、書込
みパルスを印加してしきい値を変化させる(ステップS
34)。その後、ベリファイ読出しを行なって、確実に
データの書込みがなされたか確認し、書込みがなされて
いないときはステップS34へ戻って再度メモリセルに
対して書込みパルスを印加する(ステップS35,S3
6)。
び書込みコマンドの3個の基本命令の組み合わせにより
作ったマクロ追加書込みコマンドについて説明したが、
図4の実施例に比べると、読出しデータをメモリチップ
外部に取り出すため、図4のステップS4に対する手順
の節約効果は薄れるものの、ワードディスターブを回避
し、消去命令を実行せずにできる追加書込みについては
実施例1と同様な効果が期待できる。
す。図1と同一の符号については、その詳細な説明は省
略する。この実施例は、上記実施例における退避エリア
となるレジスタ(データ退避レジスタ)27と、外部制
御装置が行なっている書込み期待値データの演算を行な
う演算回路(追加書込み対応演算回路)28とをフラッ
シュメモリ内部に設けるようにしたものである。この実
施例のシーケンサ22は外部の制御装置から入力される
追加書込みコマンドを解読して、上記レジスタ27およ
び演算回路28を適当なタイミングで制御して追加書込
みを実行させる機能を有するように構成される。
の応用例としてのメモリカードの構成を示す。メモリカ
ード100は、複数のフラッシュメモリ10とこれらの
リード・ライトを制御するコントローラユニット110
とによって構成されており、コントローラユニット11
0とフラッシュメモリ10とは、カード内に配設された
バス(図示省略)によって接続されており、コントロー
ラユニット110からフラッシュメモリ10に対して、
上述の追加書込みコマンドその他のコマンドやセクタア
ドレス、書込みデータ、ライトイネーブル信号などの制
御信号がバスを介して供給される。120は、カードの
一側に沿って設けられた信号入出力や電源供給用の端子
兼コネクタである。
リのメモリアレイと、命令を実行するためのコマンドシ
ーケンサが1チップ上に設けられた不揮発性メモリにつ
いて述べたが、その実現方法は、図17のようにカード
形とすることもできる。このとき重要なことは、コント
ローラ110が少なくとも、図4で示した追加書込みコ
マンドの手順を含む不揮発性メモリシステムを構成する
ことである。
としては、コントローラ110を省略し、フラッシュメ
モリチップが複数搭載されたメモリカードと、これらの
メモリカードが接続可能とされるCPUを含むパーソナ
ルコンピュータの形態も取り得る。この場合には、フラ
ッシュメモリの制御に必要な消去、書込み等の全てのコ
マンドはCPUのプログラムとして含まれることとな
る。そして、そのコマンドには図4の追加書込みコマン
ド、または図13〜15の基本命令を組み合わせたマク
ロ書込みコマンドを用いることができる。
は、所定の指令が与えられると、指定アドレスのセクタ
の記憶データを読み出してレジスタに退避させてから当
該セクタの一括消去を行ない、前記退避されたデータと
追加書込みしようとするデータとから実際の最終書込み
データ(書込み期待値データ)を形成して書込み動作を
行なうように構成したので、追加書込みの際にワード線
ディスターブによるメモリセルのしきい値の変動が回復
され、誤まったデータの読み出しを防止することができ
るという効果がある。
を内部レジスタに保持した状態で外部から追加書込みデ
ータが入力されると、書込み期待値データを自動的に内
部で形成してから書込み動作を行なうように構成したの
で、追加書込みという動作を通常の書込みよりも高速で
行なうことができ、しかも追加書込みにおけるソフトウ
ェアの負担を軽減することができるという効果がある。
れば、図22に示すように、同一セクタ内にOS情報や
セクタ管理情報等一般ユーザーに開放されていないシス
テム領域と、一般ユーザーが自由に書込みをできるユー
ザー領域とを混在して設けることができ、これによって
メモリの有効利用を図かることができる。このような記
憶方式のフラッシュメモリは、システム領域に所定のデ
ータが書き込まれ、ユーザー領域は未書込みの状態でユ
ーザーに提供され、ユーザーが書込みを行なう時は追加
書込みという動作で行なえるためである。なお、図22
における管理データとしては、例えばパリティコードや
エラー訂正符号、当該セクタの書換え回数、等がセクタ
が不良ビットを含むか否かの情報、当該セクタを複数の
セクションに分割して各セクションごとに追加書込みを
可能な構成にした場合におけるセクションの使用/未使
用を示すセクション管理情報等がある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリアレイを2つのマットによって構
成した場合について説明したが、この発明はそれに限定
されず、偶数個のマットに分割した場合はもちろん1つ
のマットで構成されている場合にも適用することができ
る。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、FAMO
Sを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体装置に広
く利用することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
憶装置におけるワード線ディスターブによるメモリセル
のしきい値の変動を回復し、誤まったデータの読み出し
を防止することができるとともに、追加書込みという動
作を通常の書込みよりも高速で行なうことができ、しか
も追加書込みにおけるソフトウェアの負担を軽減するこ
とができる。
略を示す全体ブロック図である。
の構成例を示す回路図である。
WRWの具体例を示す回路図である。
示すフローチャートである。
時(前半)のメモリアレイ内の信号タイミングを示すタ
イミングチャートである。
時(前半)のセンスラッチおよびデータ線のレベル変位
を示す波形図である。
時(後半)のメモリアレイ内の信号タイミングを示すタ
イミングチャートである。
時(後半)のセンスラッチおよびデータ線のレベル変位
を示す波形図である。
時のメモリセルのしきい値の変化を示す説明図である。
ルのしきい値の変化を示す説明図である。
イの他の実施例を示す回路図である。
メモリセルのしきい値の変化を示す説明図である。
例を説明する第1ステージの読出しコマンド実行手順を
示すフローチャートである。
例を説明する第2ステージの消去コマンド実行手順を示
すフローチャートである。
例を説明する第3ステージの書込みコマンド実行手順を
示すフローチャートである。
例の概略を示す全体ブロック図である。
てのメモリカードの概略構成図である。
み時の印加電圧の一例を示す断面図である。
時の印加電圧の一例を示す断面図である。
のしきい値の変化を示す説明図である。
セルのしきい値の変化を示す説明図である。
セクタの構成例を示す説明図である。
ルのしきい値の変化を示す他の説明図である。
メモリセルのしきい値の変化を示す他の説明図である。
Claims (20)
- 【請求項1】 しきい値電圧の第1状態と第2状態とに
より情報を記憶する複数のメモリセルと、前記複数のメ
モリセルのコントロールゲートに接続されるワード線と
を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
される命令に従って前記複数のメモリセルの消去および
書込みの動作を所定の手順に従って制御するシーケンサ
とを備えた不揮発性メモリシステムであって、 前記シーケンサの受ける前記命令として、複数のメモリ
セルのしきい値電圧を一括して第1状態に変化させる消
去コマンドと、前記複数のメモリセルのうちしきい値電
圧が第1状態にあるメモリセルの少なくとも一つを選択
的に第2状態に変化させる追加書込みコマンドとを含
み、 前記追加書込みコマンドは、前記消去コマンドを実行せ
ずに、複数回連続して実行可能であることを特徴とする
不揮発性メモリシステム。 - 【請求項2】 前記メモリアレイは、前記複数のメモリ
セルのドレインのそれぞれに結合される複数のデータ線
と、前記複数のデータ線に結合される入出力端子とをさ
らに備え、 前記複数のメモリセルは、しきい値電圧が第1状態にあ
る第1メモリセル群と第2状態にある第2メモリセル群
とを有し、 前記シーケンサは、 前記命令として追加書込みコマンドが入力されると、 前記複数のメモリセルのしきい値電圧を前記第2状態か
ら第1状態の電圧方向へ一括して変化させる第1のステ
ップと、 前記第1メモリセル群のうち前記入出力端子から入力さ
れるデータによって選択されたメモリセルのしきい値電
圧を前記第2状態とするとともに、前記第2メモリセル
群のしきい値電圧を第2状態とする第2のステップと、
を実行することを特徴とする請求項1に記載の不揮発性
メモリシステム。 - 【請求項3】 前記第1ステップにおいて、前記第2メ
モリセル群のしきい値電圧は、前記第1状態と前記第2
状態との間にされることを特徴とする請求項2に記載の
不揮発性メモリシステム。 - 【請求項4】 前記シーケンサは、 前記命令として消去コマンドが入力されると、 前記ワード線に第1電圧を印加するとともに、複数のメ
モリセルのソースに第2電圧が印加されるように設定
し、 前記追加書込みコマンドが入力されたときの第1ステッ
プでは、前記ワード線に前記第1電圧を印加するととも
に、前記複数のメモリセルのソースに第2電圧が印加さ
れるように設定し、 前記第2ステップでは、前記ワード線に第3電圧を印加
するとともに前記選択された前記第1メモリセル群およ
び前記メモリセルのソースに選択的に第4電圧が印加さ
れるように設定し、 前記第1ステップの前記ワード線に前記第1電圧が印加
される時間は、前記消去コマンドで前記ワード線に前記
第1電圧が印加される時間よりも短いことを特徴とする
請求項2に記載の不揮発性メモリシステム。 - 【請求項5】 前記メモリアレイは、前記複数のメモリ
セルのドレインのそれぞれに結合される複数のデータ線
と、前記複数のデータ線に結合される複数のセンスラッ
チ回路と、前記複数のデータ線に結合される入出力端子
とをさらに備え、 前記複数のメモリセルは、しきい値電圧が第1状態にあ
る第1メモリセル群と第2状態にある第2メモリセル群
とを有し、 前記シーケンサは、 前記追加書込みコマンドが入力されると、 前記複数のセンスラッチ回路のそれぞれに、前記入出力
端子から入力された書込みデータを保持させる第1のス
テップと、 前記第1ステップの後、前記複数のメモリセルに記憶さ
れた情報を対応するデータ線上に読み出すとともに、前
記センスラッチ回路に保持された前記書込みデータとの
演算を行い、演算結果を最終書込みデータとして前記セ
ンスラッチ回路に再び保持させる第2のステップと、 前記データを前記センスラッチ回路に保持したまま前記
複数のメモリセルのしきい値電圧を前記第2状態から第
1状態の電圧方向へ一括して変化させる第3のステップ
と、 前記複数のメモリセルのうち前記センスラッチ回路の前
記最終書込みデータによって選択されるメモリセルのし
きい値電圧を前記第2状態にする第4ステップとを実行
することを特徴とする請求項1に記載の不揮発性メモリ
システム。 - 【請求項6】 前記第3ステップにおいて、前記第2メ
モリセル群のしきい値電圧は、前記第1状態と前記第2
状態との間にされることを特徴とする請求項5に記載の
不揮発性メモリシステム。 - 【請求項7】 しきい値電圧の第1状態と第2状態とに
より情報を記憶する複数のメモリセルと、前記複数のメ
モリセルのコントロールゲートに接続されるワード線と
を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
される命令に従って前記複数のメモリセルの消去および
書込みの手順を制御するシーケンサとを備え、前記シー
ケンサの受ける前記命令には、複数のメモリセルのしき
い値電圧を一括して第1状態に変化させる消去コマンド
と、前記複数のメモリセルのうちしきい値電圧が第1状
態にあるメモリセルの少なくとも一つを選択的に第2状
態に変化させる追加書込みコマンドとを含み、 前記複数のメモリセルのうち、しきい値電圧が第1状態
にあるメモリセルを第1メモリセル群とし、しきい値電
圧が第2状態にあるメモリセルを第2メモリセル群とす
るときに、 前記シーケンサは、前記追加書込みコマンドが入力され
ると、前記第2メモリセル群のしきい値電圧を前記第1
状態と第2状態との間にする第1のステップを実行した
後、前記第1メモリセル群の少なくとも一つを選択的に
前記第2状態にするとともに、前記第2メモリセル群の
メモリセルのしきい値電圧を前記第2状態とする第2の
ステップを実行することを特徴とする不揮発性メモリシ
ステム。 - 【請求項8】 前記第1ステップにおいて、前記第2メ
モリセル群のしきい値電圧を前記第1状態と前記第2状
態との間にされるのと並行して、前記第1メモリセル群
のメモリセルはそのしきい値電圧が前記第2状態から第
1状態の電圧方向に変化させられることを特徴とする請
求項7に記載の不揮発性メモリシステム。 - 【請求項9】 しきい値電圧の第1状態と第2状態とに
より情報を記憶する複数のメモリセルと、前記複数のメ
モリセルのコントロールゲートに接続されるワード線と
を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
される命令に従って前記複数のメモリセルの消去および
書込みの動作を所定の手順に従って制御するシーケンサ
とを備えた不揮発性メモリシステムであって、 前記シーケンサの受ける前記命令には、 前記複数のメモリセルのしきい値電圧を一括して第1状
態に変化させる消去コマンドと、 前記複数のメモリセルに含まれる選択された第1メモリ
セル群のしきい値電圧を前記第2状態に変化させるため
に前記ワード線に第2電圧を印加する手順を含む第1書
込みコマンドと、 前記複数のメモリセルのしきい値電圧を前記第2状態か
ら第1状態の電圧方向に変化させるために前記ワード線
に第1電圧を印加した後に、前記複数のメモリセルに含
まれる選択された第2メモリセル群のしきい値電圧を前
記第2状態に変化させるために前記ワード線に第2電圧
を印加する手順を含む第2書込みコマンドとが含まれる
ことを特徴とする不揮発性メモリシステム。 - 【請求項10】 前記消去コマンドにおいて前記第1電
圧が印加される時間は、前記第2書込みコマンドにおい
て前記第1電圧が印加される時間よりも短いことを特徴
とする請求項9に記載の不揮発性メモリシステム。 - 【請求項11】 前記第1書込みコマンドが実行され、
前記ワード線に第1電圧が印加される時、前記第1メモ
リセル群の残りのメモリセルのしきい値は、前記第1状
態から第2状態の電圧方向に変化を受けることを特徴と
する請求項10に記載の不揮発性メモリシステム。 - 【請求項12】 前記消去コマンドを実行せずに前記第
2書込みコマンドを連続して実行できる回数は、前記第
1書込みコマンドを連続して実行できる回数よりも多い
ことを特徴とする請求項9に記載の不揮発性メモリシス
テム。 - 【請求項13】 前記メモリアレイおよび前記シーケン
サが1個の半導体基板上に形成された半導体装置である
ことを特徴とする請求項1〜12に記載の不揮発性メモ
リシステム。 - 【請求項14】 前記メモリアレイが1個の半導体基板
上に形成された半導体メモリチップであり、前記シーケ
ンサが他の半導体基板上に形成された半導体制御チップ
に含まれ、複数の前記半導体メモリチップと前記半導体
制御チップとが1個のカード状保持体に搭載されてなる
ことを特徴とする請求項1〜12に記載の不揮発性メモ
リシステム。 - 【請求項15】 前記シーケンサは、前記命令に対応す
る実行手順と条件とを格納するメモリを有することを特
徴とする請求項1〜14に記載の不揮発性メモリシステ
ム。 - 【請求項16】 1つのトランジスタからなりしきい値
電圧により情報を記憶する複数のメモリセルと、コマン
ドが供給される端子を有し前記端子に供給されたコマン
ドに従って前記複数のメモリセルを消去状態および書込
み状態とするための動作を所定の手順に従って制御する
シーケンサとが1個の半導体チップ上に形成されてなる
不揮発性半導体メモリであって、 前記コマンドの中の1つによって前記シーケンサは、前
記複数のメモリセルのしきい値電圧を一括して所定状態
にするための制御と、前記1つのコマンドが供給される
前に書込み状態であったメモリセルおよび前記1つのコ
マンドが供給された後に前記複数のメモリセルの中の選
択された少なくとも1つのメモリセルに対する書込み動
作の制御とを行うことを特徴とする不揮発性半導体メモ
リ。 - 【請求項17】 前記複数のメモリセルの各々は、対応
するワード線に接続されていることを特徴とする請求項
16に記載の不揮発性半導体メモリ。 - 【請求項18】 データレジスタをさらに備え、前記デ
ータレジスタには、前記1つのコマンドが供給された
後、前記データレジスタは選択されたワード線に結合さ
れたメモリセルから読み出されたデータおよび前記選択
された少なくとも1つのメモリセルに書き込まれるべき
データに基づいて、前記選択されたワード線に結合され
たメモリセルへの書込み期待値データが格納されること
を特徴とする請求項17に記載の不揮発性半導体メモ
リ。 - 【請求項19】 前記複数のメモリセルの各々は、しき
い値電圧が第1状態のとき消去状態とされ、第2状態の
とき書込み状態とされ、 前記1つのコマンドが供給されることによって、前記1
つのコマンドが供給される前に書込み状態であったメモ
リセルのしきい値電圧は前記第1状態と前記第2状態の
間にされることを特徴とする請求項18に記載の不揮発
性半導体メモリ。 - 【請求項20】 前記複数のメモリセルの各々は、しき
い値電圧が第1状態のとき消去状態とされ、第2状態の
とき書込み状態とされ、 前記1つのコマンドが供給されることによって、選択さ
れたメモリセルのしきい値電圧は前記第1状態にされる
ことを特徴とする請求項18に記載の不揮発性半導体メ
モリ。
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