JP4819215B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims description 148
- 239000000758 substrate Substances 0.000 claims description 27
- 238000002513 implantation Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 9
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、不揮発性半導体記憶装置におけるメモリセルトランジスタの構造およびその製造方法に関する。
【０００２】
【従来の技術】
従来から不揮発性半導体記憶装置としてＤＩＮＯＲ(Divided bit line NOR)型フラッシュメモリは知られている。
【０００３】
図１２および図１３に、従来のＤＩＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタの製造方法の一例を示す。
【０００４】
図１２に示すように、半導体基板１の主表面上に、ゲート絶縁膜５と、第１ポリシリコン膜２ａと、絶縁膜６と、第２ポリシリコン膜２ｂと、シリサイド膜２ｃと、絶縁膜７との積層構造を形成する。
【０００５】
次に、メモリセルトランジスタのソース領域が形成される領域を覆いドレイン領域が形成される領域を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＰ，Ａｓをそれぞれ注入する。それにより、ｎ-不純物領域１２ａとｎ+不純物領域１２ｂとを有するドレイン領域１２を形成する。
【０００６】
次に、図１３に示すように、メモリセルトランジスタのドレイン領域１２を覆いソース領域が形成される領域を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓ，Ｂをそれぞれ注入する。それにより、ｐ-不純物領域１１ａとｎ+不純物領域１１ｂとを有するソース領域１１を形成する。
【０００７】
【発明が解決しようとする課題】
上述の構造を有する従来のＤＩＮＯＲ型フラッシュメモリでは、ＦＮトンネル現象を利用してＦＧからドレイン領域１２へ電子を引き抜くことにより書込みを行ない、ＦＮトンネル現象を利用してチャネル領域全面からＦＧに電子を注入することで消去を行なう。そのため、高速消去は可能であるが、書込みが遅く（約１ｍｓ）、バイトプログラムが困難であるという問題があった。
【０００８】
そこで、本発明は上記の課題を解決するためになされたものである。本発明の目的は、書込み動作および消去動作をともに高速で行なえる不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１つの局面では、主表面を有する半導体基板と、主表面に形成されたメモリセルトランジスタのソース領域およびドレイン領域と、ソース領域とドレイン領域間に位置する主表面上にゲート絶縁膜を介して形成されたメモリセルトランジスタのゲートとを備える。そして、ソース領域は、第１導電型の第１高濃度不純物領域と、第２導電型の第１低濃度不純物領域とを含み、ドレイン領域は、第１導電型の第２高濃度不純物領域と、第２導電型の第２低濃度不純物領域とを含む。
【００１０】
本願発明者は、書込みおよび消去動作をともに高速で行なえる不揮発性半導体記憶装置を得るべく鋭意検討を重ね、チャネルホットエレクトロン（以下、「ＣＨＥ」と称する）書込みとチャネル全面での消去とを組合せることを想到した。つまり、ＣＨＥをＦＧに注入することにより書込みを行ない、チャネル全面でのＦＮトンネル現象を利用してＦＧから電子を引き抜くことにより消去を行なう。このようにＣＨＥ書込みを採用することにより高速バイト書込みを行なえ、またチャネル全面でのＦＮトンネル現象を利用した消去（以下、「チャネル全面消去」と称する）を行なうことにより消去動作を高速で行なえる。そこで、かかる不揮発性半導体記憶装置で採用可能なメモリセルトランジスタの構造を得るべく本願発明者はさらに検討を重ね、上記の構造を想到した。この構造のようにドレイン領域が第１導電型の第２高濃度不純物領域と第２導電型の第２低濃度不純物領域とを備えることにより、ドレイン領域近傍でＣＨＥを発生させることができ、ＣＨＥ書込みを効率的に行なうことができる。また、消去時には、メモリセルトランジスタのゲート、ソース領域および基板に所定電圧を印加することで、チャネル全面消去を行なうことができる。
【００１１】
第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、第２高濃度不純物領域に含まれる第１導電型の不純物濃度よりも高く、第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、第２低濃度不純物領域に含まれる第２導電型の不純物濃度以上である。
【００１２】
それにより、たとえば図９等に示されるように、ゲート長を短縮した場合でもソース領域とドレイン領域間の接合耐圧（ＢＶｄｓ）を保持することができる。このとき、ソース領域の抵抗をも低く維持することができる。さらに、第２導電型の不純物濃度を適切に調節することにより、メモリセルトランジスタの初期状態における閾値電圧（ＵＶ−Ｖｔｈ）を所望の値に設定できる。
【００１３】
第１高濃度不純物領域は、第１低濃度不純物領域内に形成され、第２高濃度不純物領域は、第２低濃度不純物領域内に形成される。
【００１４】
このように高濃度不純物領域を低濃度不純物領域で取り囲むことにより、ソース領域およびドレイン領域の接合耐圧を保持することができる。
【００１５】
第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、第２高濃度不純物領域に含まれる第１導電型の不純物濃度の２倍以上であり、第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、第２低濃度不純物領域に含まれる第２導電型の不純物濃度の２倍以上であることが好ましい。それにより、上述の効果がさらに顕著となる。
【００１７】
第１導電型の不純物はｎ型不純物であり、第２導電型の不純物はｐ型不純物である。またメモリセルトランジスタのゲート長は、０．２μｍ以下である。かかる場合に、本発明は特に有用である。
【００２４】
本発明に係る不揮発性半導体記憶装置の製造方法は、１つの局面では、下記の各工程を備える。半導体基板の主表面上にゲート絶縁膜を介してメモリセルトランジスタのゲートを形成する。ゲートをマスクとして主表面に第１導電型の不純物と第２導電型の不純物とを注入することにより、第２導電型の低濃度不純物領域内に第１導電型の高濃度不純物領域を有するメモリセルトランジスタのソース領域およびドレイン領域を形成する。ドレイン領域を覆いソース領域を露出するマスク膜を形成する。マスク膜を用いてソース領域側の高濃度不純物領域に第１導電型の不純物を注入する。
【００２５】
上記のようにメモリセルトランジスタのゲートをマスクとして第１導電型の不純物と第２導電型の不純物とを所定の条件で半導体基板に注入することにより、ソース領域およびドレイン領域を異なる導電型の低濃度不純物領域および高濃度不純物領域で構成することができる。また、ドレイン領域が形成される領域を覆うマスクを用いてソース領域が形成される領域に第１導電型の不純物を注入しているので、ソース領域における第１導電型の高濃度不純物濃度をさらに高めることができる。メモリセルトランジスタがこのようなソースおよびドレイン領域構造を有することにより、上述のように、ＣＨＥ書込みおよびチャネル全面での消去を行なえる。
【００２６】
上記マスク膜を用いてソース領域側の低濃度不純物領域に第２導電型の不純物を注入する工程を備える。それにより、メモリセルトランジスタのＵＶ−Ｖｔｈを所望の値に設定できる。
【００３１】
【発明の実施の形態】
以下、図１〜図１１を用いて、本発明の実施の形態について説明する。
【００３２】
（実施の形態１）
図１は、本実施の形態１におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面図である。
【００３３】
図１に示すように、メモリセルトランジスタは、積層構造のメモリセルゲート２と、ソース領域３およびドレイン領域４を有する。メモリセルゲート２は、半導体基板１の主表面上にゲート絶縁膜（トンネル絶縁膜）５を介して形成され、ＦＧと、コントロールゲート（以下、「ＣＧ」と称する）とを有する。
【００３４】
ＦＧは第１ポリシリコン膜２ａで構成され、ＣＧは第２ポリシリコン膜２ｂとシリサイド膜２ｃとで構成される。ＦＧとＣＧ間には絶縁膜６が形成され、この絶縁膜６はたとえば酸化膜、窒化膜および酸化膜の積層構造で形成される。
【００３５】
ソース領域３を、ｐ-不純物領域（低濃度不純物領域）３ａとｎ+不純物領域（高濃度不純物領域）３ｂで形成し、ドレイン領域４を、ｐ-不純物領域（低濃度不純物領域）４ａとｎ+不純物領域（高濃度不純物領域）４ｂで形成する。
【００３６】
かかる構造を採用することにより、書込み時にドレイン領域４近傍でＣＨＥを発生させることができる。より詳しくは、たとえばドレイン領域４に１〜５Ｖの電圧を印加し、ＣＧに５〜１０Ｖの電圧を印加し、半導体基板（ウェル）１に−１〜−３Ｖの電圧を印加し、ソース領域３を０Ｖとすることにより、ドレイン領域４近傍で加速された電子がＣＨＥとなる。この電子がＦＧに注入され、ＣＨＥ書込みを行なうことができる。それにより、高速バイト書込みが行なえる。
【００３７】
他方、消去時には、ＣＧに−５〜−１０Ｖの電圧を印加し、ソース領域３に５〜１０Ｖの電圧を印加し、半導体基板（ウェル）１に５〜１０Ｖの電圧を印加し、ドレイン領域４をオープン状態とする。それにより、チャネル全面でのＦＮトンネル現象によりＦＧから電子を引き抜き、消去を行なうことができる。それにより、高速消去が行なえる（１００μｓ以下程度）。
【００３８】
ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度よりも高くし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くする。
【００３９】
好ましくは、ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度の２倍以上とし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度の２倍以上とする。
【００４０】
図９に本実施の形態１のメモリセルトランジスタにおけるＢＶｄｓ（ソース−ドレイン間耐圧）、ＵＶ−Ｖｔｈ（初期の閾値電圧）、Ｌｇ（ゲート長）およびソース抵抗を示す。また、図１４に、従来のメモリセルトランジスタにおけるＢＶｄｓ、ＵＶ−Ｖｔｈ、Ｌｇおよびソース抵抗を示す。
【００４１】
図９および図１４に示すように、本発明により、ソース−ドレイン間耐圧（ＢＶｄｓ）を保持し、かつソース抵抗を低く抑えつつゲート長を短くできることがわかる。また、ｐ-不純物領域３ａ，４ａの濃度やプロファイルを適切に調節することで、ＵＶ−Ｖｔｈを所望の値に設定することもできる。なお、メモリセルゲート２のゲート長が０．２μｍ以下の場合に、上記の効果が特に顕著となっているのがわかる。
【００４２】
次に、図２および図３を用いて、図１に示すメモリセルトランジスタの製造方法について説明する。
【００４３】
図２に示すように、半導体基板１の主表面上に、熱酸化法、ＣＶＤ(Chemical Vapor Deposition)法、写真製版、ドライエッチング法等を用いて、ゲート絶縁膜５と、第１ポリシリコン膜２ａと、絶縁膜６と、第２ポリシリコン膜２ｂと、シリサイド膜２ｃと、絶縁膜７との積層構造を形成する。
【００４４】
次に、上記積層構造をマスクとして、ｐ型不純物であるボロン（Ｂ），ｎ型不純物であるヒソ（Ａｓ）を半導体基板１に注入する。Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、７°〜４５°の回転注入（注入角度が半導体基板１の主表面と垂直方向に対し７°〜４５°）である。Ａｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００４５】
それにより、低濃度ｐ型不純物領域内に高濃度ｎ型不純物領域を有するソース領域３およびドレイン領域４を形成することができる。
【００４６】
次に、図３に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＢ，Ａｓをそれぞれ注入する。
【００４７】
Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、０°〜３０°の回転注入（注入角度が半導体基板１の主表面と垂直方向に対し０°〜３０°）である。Ａｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。なお、Ｂの注入角度は、前述の全面注入の場合よりも小さく設定している。
【００４８】
このようにソース領域３にＢ，Ａｓをそれぞれ注入することにより、ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度よりも高くし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くすることができる。
【００４９】
なお、図３に示すように、ＢおよびＡｓの注入後でも、ｎ+不純物領域３ｂおよびｎ+不純物領域４ｂは、ｐ-不純物領域３ａおよびｐ-不純物領域４ａに取り囲まれている。
【００５０】
以上の工程を経て、図１に示すメモリセルトランジスタが形成される。その後、周知の手法で層間絶縁膜や配線等を形成し、ＤＩＮＯＲ型フラッシュメモリが形成される。
【００５１】
（実施の形態２）
次に、図４を用いて、本発明の実施の形態２について説明する。図４は本実施の形態における特徴的な製造工程を示す断面図である。
【００５２】
本実施の形態におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタでは、ｐ-不純物領域３ａに含まれるｐ型不純物濃度とｐ-不純物領域域４ａに含まれるｐ型不純物濃度とが等しくなっている。それ以外の構成については図１に示す場合と同様であるので、重複説明は省略する。
【００５３】
本実施の形態の場合も、図１０に示すように、図１４に示す従来例と比較すると、ソース−ドレイン間耐圧（ＢＶｄｓ）を保持し、かつソース抵抗を低く抑えつつゲート長を短くできることがわかる。また、ＵＶ−Ｖｔｈを低く設定することもできる。
【００５４】
次に、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００５５】
実施の形態１と同様の方法で、半導体基板１の主表面上に、メモリセルゲート２を含む積層構造を形成し、この積層構造をマスクとして、ＢとＡｓを半導体基板１に注入する。これらの注入条件は、実施の形態１と同様である。
【００５６】
次に、図４に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓを注入する。注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００５７】
このようにソース領域３にＡｓを注入することにより、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くすることができる。この注入後にも、図４に示すように、ｎ+不純物領域３ｂはｐ-不純物領域３ａ内に存在している。
【００５８】
（実施の形態３）
次に、図５〜図８を用いて、本発明の実施の形態３について説明する。図５は、本実施の形態３におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面図である。
【００５９】
図５に示すように、本実施の形態におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタでは、ソース領域３がｎ+不純物領域で構成されている。それ以外の構成については実施の形態２の場合と同様であるので、重複説明は省略する。
【００６０】
本実施の形態のフラッシュメモリの場合も、本実施の形態１の場合と同様に、ＣＨＥ書込みおよびチャネル全面消去を行なうことができる。それにより、高速バイト書込みおよび高速消去を行なえる。
【００６１】
それに加え、本実施の形態によれば、図１１に示すように、メモリセルトランジスタのゲート長を短くしてもＢＶｄｓを保持しつつ低いＵＶ−Ｖｔｈを設定することができる。
【００６２】
次に、図６〜図８を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００６３】
実施の形態１と同様の方法で、半導体基板１の主表面上に、メモリセルゲート２を含む積層構造を形成し、この積層構造をマスクとして、ＢとＡｓを半導体基板１に注入する。
【００６４】
このとき、Ｂの注入角度を適切に調節し、メモリセルゲート２や絶縁膜７等によってソース領域３が形成される領域にＢが注入されないようにする。
【００６５】
ここで、Ｂの注入角度について説明する。図７に示すようにソース領域３側のメモリセルゲート２間の間隔をｘとし、半導体基板１の主表面から絶縁膜７の上面までの高さをｙとしたとき、Ｂの注入角度θを、ｔａｎ-1（ｘ／ｙ）よりも大きい値とする。
【００６６】
そのため、Ｂは、メモリセルゲート２間の間隔が相対的に広いドレイン領域４側に位置する半導体基板１には注入されるが、メモリセルゲート２を含む積層構造に阻まれてソース領域３側に位置する半導体基板１には注入されない。
【００６７】
その結果、図６に示すように、ソース領域３側にｐ型不純物領域は形成されない。なお、Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、上記角度θでの回転注入である。またＡｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００６８】
上記のＢとＡｓの注入により、ｐ-不純物領域域４ａ内にｎ+不純物領域４ｂを有するドレイン領域４と、ｎ+不純物領域で構成されるソース領域３とを形成することができる。
【００６９】
次に、図８に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓを注入する。注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。それにより、ソース領域３に含まれるｎ型不純物濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物濃度よりも高くすることができる。
【００７０】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７１】
【発明の効果】
本発明によれば、ＣＨＥ書込みおよびチャネル全面でのＦＮトンネル現象を利用した消去を行なうことができる。それにより、書込み動作および消去動作をともに高速で行なえる高性能な不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルトランジスタの断面図である。
【図２】 本発明の実施の形態１における不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３】 本発明の実施の形態１における不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４】 本発明の実施の形態２における不揮発性半導体記憶装置の特徴的な製造工程を示す断面図である。
【図５】 本発明の実施の形態３における不揮発性半導体記憶装置のメモリセルトランジスタの断面図である。
【図６】 本発明の実施の形態３における不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図７】 本発明の実施の形態３におけるボロンの注入方法を説明するための図である。
【図８】 本発明の実施の形態３における不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図９】 本発明の実施の形態１におけるメモリセルトランジスタの特性を示す図である。
【図１０】 本発明の実施の形態２におけるメモリセルトランジスタの特性を示す図である。
【図１１】 本発明の実施の形態３におけるメモリセルトランジスタの特性を示す図である。
【図１２】 従来の不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１３】 従来の不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１４】 従来の不揮発性半導体記憶装置におけるメモリセルトランジスタの特性を示す図である。
【符号の説明】
１ 半導体基板、２ メモリセルゲート、２ａ 第１ポリシリコン膜、２ｂ 第２ポリシリコン膜、２ｃ シリサイド膜、３ ソース領域、３ａ，４ａ ｐ-不純物領域、３ｂ，４ｂ ｎ+不純物領域、４ ドレイン領域、５ ゲート絶縁膜、６，７ 絶縁膜、８ レジスト。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、不揮発性半導体記憶装置におけるメモリセルトランジスタの構造およびその製造方法に関する。
【０００２】
【従来の技術】
従来から不揮発性半導体記憶装置としてＤＩＮＯＲ(Divided bit line NOR)型フラッシュメモリは知られている。
【０００３】
図１２および図１３に、従来のＤＩＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタの製造方法の一例を示す。
【０００４】
図１２に示すように、半導体基板１の主表面上に、ゲート絶縁膜５と、第１ポリシリコン膜２ａと、絶縁膜６と、第２ポリシリコン膜２ｂと、シリサイド膜２ｃと、絶縁膜７との積層構造を形成する。
【０００５】
次に、メモリセルトランジスタのソース領域が形成される領域を覆いドレイン領域が形成される領域を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＰ，Ａｓをそれぞれ注入する。それにより、ｎ-不純物領域１２ａとｎ+不純物領域１２ｂとを有するドレイン領域１２を形成する。
【０００６】
次に、図１３に示すように、メモリセルトランジスタのドレイン領域１２を覆いソース領域が形成される領域を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓ，Ｂをそれぞれ注入する。それにより、ｐ-不純物領域１１ａとｎ+不純物領域１１ｂとを有するソース領域１１を形成する。
【０００７】
【発明が解決しようとする課題】
上述の構造を有する従来のＤＩＮＯＲ型フラッシュメモリでは、ＦＮトンネル現象を利用してＦＧからドレイン領域１２へ電子を引き抜くことにより書込みを行ない、ＦＮトンネル現象を利用してチャネル領域全面からＦＧに電子を注入することで消去を行なう。そのため、高速消去は可能であるが、書込みが遅く（約１ｍｓ）、バイトプログラムが困難であるという問題があった。
【０００８】
そこで、本発明は上記の課題を解決するためになされたものである。本発明の目的は、書込み動作および消去動作をともに高速で行なえる不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、１つの局面では、主表面を有する半導体基板と、主表面に形成されたメモリセルトランジスタのソース領域およびドレイン領域と、ソース領域とドレイン領域間に位置する主表面上にゲート絶縁膜を介して形成されたメモリセルトランジスタのゲートとを備える。そして、ソース領域は、第１導電型の第１高濃度不純物領域と、第２導電型の第１低濃度不純物領域とを含み、ドレイン領域は、第１導電型の第２高濃度不純物領域と、第２導電型の第２低濃度不純物領域とを含む。
【００１０】
本願発明者は、書込みおよび消去動作をともに高速で行なえる不揮発性半導体記憶装置を得るべく鋭意検討を重ね、チャネルホットエレクトロン（以下、「ＣＨＥ」と称する）書込みとチャネル全面での消去とを組合せることを想到した。つまり、ＣＨＥをＦＧに注入することにより書込みを行ない、チャネル全面でのＦＮトンネル現象を利用してＦＧから電子を引き抜くことにより消去を行なう。このようにＣＨＥ書込みを採用することにより高速バイト書込みを行なえ、またチャネル全面でのＦＮトンネル現象を利用した消去（以下、「チャネル全面消去」と称する）を行なうことにより消去動作を高速で行なえる。そこで、かかる不揮発性半導体記憶装置で採用可能なメモリセルトランジスタの構造を得るべく本願発明者はさらに検討を重ね、上記の構造を想到した。この構造のようにドレイン領域が第１導電型の第２高濃度不純物領域と第２導電型の第２低濃度不純物領域とを備えることにより、ドレイン領域近傍でＣＨＥを発生させることができ、ＣＨＥ書込みを効率的に行なうことができる。また、消去時には、メモリセルトランジスタのゲート、ソース領域および基板に所定電圧を印加することで、チャネル全面消去を行なうことができる。
【００１１】
第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、第２高濃度不純物領域に含まれる第１導電型の不純物濃度よりも高く、第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、第２低濃度不純物領域に含まれる第２導電型の不純物濃度以上である。
【００１２】
それにより、たとえば図９等に示されるように、ゲート長を短縮した場合でもソース領域とドレイン領域間の接合耐圧（ＢＶｄｓ）を保持することができる。このとき、ソース領域の抵抗をも低く維持することができる。さらに、第２導電型の不純物濃度を適切に調節することにより、メモリセルトランジスタの初期状態における閾値電圧（ＵＶ−Ｖｔｈ）を所望の値に設定できる。
【００１３】
第１高濃度不純物領域は、第１低濃度不純物領域内に形成され、第２高濃度不純物領域は、第２低濃度不純物領域内に形成される。
【００１４】
このように高濃度不純物領域を低濃度不純物領域で取り囲むことにより、ソース領域およびドレイン領域の接合耐圧を保持することができる。
【００１５】
第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、第２高濃度不純物領域に含まれる第１導電型の不純物濃度の２倍以上であり、第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、第２低濃度不純物領域に含まれる第２導電型の不純物濃度の２倍以上であることが好ましい。それにより、上述の効果がさらに顕著となる。
【００１７】
第１導電型の不純物はｎ型不純物であり、第２導電型の不純物はｐ型不純物である。またメモリセルトランジスタのゲート長は、０．２μｍ以下である。かかる場合に、本発明は特に有用である。
【００２４】
本発明に係る不揮発性半導体記憶装置の製造方法は、１つの局面では、下記の各工程を備える。半導体基板の主表面上にゲート絶縁膜を介してメモリセルトランジスタのゲートを形成する。ゲートをマスクとして主表面に第１導電型の不純物と第２導電型の不純物とを注入することにより、第２導電型の低濃度不純物領域内に第１導電型の高濃度不純物領域を有するメモリセルトランジスタのソース領域およびドレイン領域を形成する。ドレイン領域を覆いソース領域を露出するマスク膜を形成する。マスク膜を用いてソース領域側の高濃度不純物領域に第１導電型の不純物を注入する。
【００２５】
上記のようにメモリセルトランジスタのゲートをマスクとして第１導電型の不純物と第２導電型の不純物とを所定の条件で半導体基板に注入することにより、ソース領域およびドレイン領域を異なる導電型の低濃度不純物領域および高濃度不純物領域で構成することができる。また、ドレイン領域が形成される領域を覆うマスクを用いてソース領域が形成される領域に第１導電型の不純物を注入しているので、ソース領域における第１導電型の高濃度不純物濃度をさらに高めることができる。メモリセルトランジスタがこのようなソースおよびドレイン領域構造を有することにより、上述のように、ＣＨＥ書込みおよびチャネル全面での消去を行なえる。
【００２６】
上記マスク膜を用いてソース領域側の低濃度不純物領域に第２導電型の不純物を注入する工程を備える。それにより、メモリセルトランジスタのＵＶ−Ｖｔｈを所望の値に設定できる。
【００３１】
【発明の実施の形態】
以下、図１〜図１１を用いて、本発明の実施の形態について説明する。
【００３２】
（実施の形態１）
図１は、本実施の形態１におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面図である。
【００３３】
図１に示すように、メモリセルトランジスタは、積層構造のメモリセルゲート２と、ソース領域３およびドレイン領域４を有する。メモリセルゲート２は、半導体基板１の主表面上にゲート絶縁膜（トンネル絶縁膜）５を介して形成され、ＦＧと、コントロールゲート（以下、「ＣＧ」と称する）とを有する。
【００３４】
ＦＧは第１ポリシリコン膜２ａで構成され、ＣＧは第２ポリシリコン膜２ｂとシリサイド膜２ｃとで構成される。ＦＧとＣＧ間には絶縁膜６が形成され、この絶縁膜６はたとえば酸化膜、窒化膜および酸化膜の積層構造で形成される。
【００３５】
ソース領域３を、ｐ-不純物領域（低濃度不純物領域）３ａとｎ+不純物領域（高濃度不純物領域）３ｂで形成し、ドレイン領域４を、ｐ-不純物領域（低濃度不純物領域）４ａとｎ+不純物領域（高濃度不純物領域）４ｂで形成する。
【００３６】
かかる構造を採用することにより、書込み時にドレイン領域４近傍でＣＨＥを発生させることができる。より詳しくは、たとえばドレイン領域４に１〜５Ｖの電圧を印加し、ＣＧに５〜１０Ｖの電圧を印加し、半導体基板（ウェル）１に−１〜−３Ｖの電圧を印加し、ソース領域３を０Ｖとすることにより、ドレイン領域４近傍で加速された電子がＣＨＥとなる。この電子がＦＧに注入され、ＣＨＥ書込みを行なうことができる。それにより、高速バイト書込みが行なえる。
【００３７】
他方、消去時には、ＣＧに−５〜−１０Ｖの電圧を印加し、ソース領域３に５〜１０Ｖの電圧を印加し、半導体基板（ウェル）１に５〜１０Ｖの電圧を印加し、ドレイン領域４をオープン状態とする。それにより、チャネル全面でのＦＮトンネル現象によりＦＧから電子を引き抜き、消去を行なうことができる。それにより、高速消去が行なえる（１００μｓ以下程度）。
【００３８】
ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度よりも高くし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くする。
【００３９】
好ましくは、ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度の２倍以上とし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度の２倍以上とする。
【００４０】
図９に本実施の形態１のメモリセルトランジスタにおけるＢＶｄｓ（ソース−ドレイン間耐圧）、ＵＶ−Ｖｔｈ（初期の閾値電圧）、Ｌｇ（ゲート長）およびソース抵抗を示す。また、図１４に、従来のメモリセルトランジスタにおけるＢＶｄｓ、ＵＶ−Ｖｔｈ、Ｌｇおよびソース抵抗を示す。
【００４１】
図９および図１４に示すように、本発明により、ソース−ドレイン間耐圧（ＢＶｄｓ）を保持し、かつソース抵抗を低く抑えつつゲート長を短くできることがわかる。また、ｐ-不純物領域３ａ，４ａの濃度やプロファイルを適切に調節することで、ＵＶ−Ｖｔｈを所望の値に設定することもできる。なお、メモリセルゲート２のゲート長が０．２μｍ以下の場合に、上記の効果が特に顕著となっているのがわかる。
【００４２】
次に、図２および図３を用いて、図１に示すメモリセルトランジスタの製造方法について説明する。
【００４３】
図２に示すように、半導体基板１の主表面上に、熱酸化法、ＣＶＤ(Chemical Vapor Deposition)法、写真製版、ドライエッチング法等を用いて、ゲート絶縁膜５と、第１ポリシリコン膜２ａと、絶縁膜６と、第２ポリシリコン膜２ｂと、シリサイド膜２ｃと、絶縁膜７との積層構造を形成する。
【００４４】
次に、上記積層構造をマスクとして、ｐ型不純物であるボロン（Ｂ），ｎ型不純物であるヒソ（Ａｓ）を半導体基板１に注入する。Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、７°〜４５°の回転注入（注入角度が半導体基板１の主表面と垂直方向に対し７°〜４５°）である。Ａｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００４５】
それにより、低濃度ｐ型不純物領域内に高濃度ｎ型不純物領域を有するソース領域３およびドレイン領域４を形成することができる。
【００４６】
次に、図３に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＢ，Ａｓをそれぞれ注入する。
【００４７】
Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、０°〜３０°の回転注入（注入角度が半導体基板１の主表面と垂直方向に対し０°〜３０°）である。Ａｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。なお、Ｂの注入角度は、前述の全面注入の場合よりも小さく設定している。
【００４８】
このようにソース領域３にＢ，Ａｓをそれぞれ注入することにより、ｐ-不純物領域３ａに含まれるｐ型不純物の濃度を、ｐ-不純物領域４ａに含まれるｐ型不純物の濃度よりも高くし、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くすることができる。
【００４９】
なお、図３に示すように、ＢおよびＡｓの注入後でも、ｎ+不純物領域３ｂおよびｎ+不純物領域４ｂは、ｐ-不純物領域３ａおよびｐ-不純物領域４ａに取り囲まれている。
【００５０】
以上の工程を経て、図１に示すメモリセルトランジスタが形成される。その後、周知の手法で層間絶縁膜や配線等を形成し、ＤＩＮＯＲ型フラッシュメモリが形成される。
【００５１】
（実施の形態２）
次に、図４を用いて、本発明の実施の形態２について説明する。図４は本実施の形態における特徴的な製造工程を示す断面図である。
【００５２】
本実施の形態におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタでは、ｐ-不純物領域３ａに含まれるｐ型不純物濃度とｐ-不純物領域域４ａに含まれるｐ型不純物濃度とが等しくなっている。それ以外の構成については図１に示す場合と同様であるので、重複説明は省略する。
【００５３】
本実施の形態の場合も、図１０に示すように、図１４に示す従来例と比較すると、ソース−ドレイン間耐圧（ＢＶｄｓ）を保持し、かつソース抵抗を低く抑えつつゲート長を短くできることがわかる。また、ＵＶ−Ｖｔｈを低く設定することもできる。
【００５４】
次に、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００５５】
実施の形態１と同様の方法で、半導体基板１の主表面上に、メモリセルゲート２を含む積層構造を形成し、この積層構造をマスクとして、ＢとＡｓを半導体基板１に注入する。これらの注入条件は、実施の形態１と同様である。
【００５６】
次に、図４に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓを注入する。注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００５７】
このようにソース領域３にＡｓを注入することにより、ｎ+不純物領域３ｂに含まれるｎ型不純物の濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物の濃度よりも高くすることができる。この注入後にも、図４に示すように、ｎ+不純物領域３ｂはｐ-不純物領域３ａ内に存在している。
【００５８】
（実施の形態３）
次に、図５〜図８を用いて、本発明の実施の形態３について説明する。図５は、本実施の形態３におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタの断面図である。
【００５９】
図５に示すように、本実施の形態におけるＤＩＮＯＲ型フラッシュメモリのメモリセルトランジスタでは、ソース領域３がｎ+不純物領域で構成されている。それ以外の構成については実施の形態２の場合と同様であるので、重複説明は省略する。
【００６０】
本実施の形態のフラッシュメモリの場合も、本実施の形態１の場合と同様に、ＣＨＥ書込みおよびチャネル全面消去を行なうことができる。それにより、高速バイト書込みおよび高速消去を行なえる。
【００６１】
それに加え、本実施の形態によれば、図１１に示すように、メモリセルトランジスタのゲート長を短くしてもＢＶｄｓを保持しつつ低いＵＶ−Ｖｔｈを設定することができる。
【００６２】
次に、図６〜図８を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００６３】
実施の形態１と同様の方法で、半導体基板１の主表面上に、メモリセルゲート２を含む積層構造を形成し、この積層構造をマスクとして、ＢとＡｓを半導体基板１に注入する。
【００６４】
このとき、Ｂの注入角度を適切に調節し、メモリセルゲート２や絶縁膜７等によってソース領域３が形成される領域にＢが注入されないようにする。
【００６５】
ここで、Ｂの注入角度について説明する。図７に示すようにソース領域３側のメモリセルゲート２間の間隔をｘとし、半導体基板１の主表面から絶縁膜７の上面までの高さをｙとしたとき、Ｂの注入角度θを、ｔａｎ-1（ｘ／ｙ）よりも大きい値とする。
【００６６】
そのため、Ｂは、メモリセルゲート２間の間隔が相対的に広いドレイン領域４側に位置する半導体基板１には注入されるが、メモリセルゲート２を含む積層構造に阻まれてソース領域３側に位置する半導体基板１には注入されない。
【００６７】
その結果、図６に示すように、ソース領域３側にｐ型不純物領域は形成されない。なお、Ｂの注入条件は、５〜７０ｋｅＶ、１×１０12〜１×１０14ｃｍ-2、上記角度θでの回転注入である。またＡｓの注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。
【００６８】
上記のＢとＡｓの注入により、ｐ-不純物領域域４ａ内にｎ+不純物領域４ｂを有するドレイン領域４と、ｎ+不純物領域で構成されるソース領域３とを形成することができる。
【００６９】
次に、図８に示すように、メモリセルトランジスタのドレイン領域４を覆いソース領域３を露出させるレジスト８を形成する。このレジスト８をマスクとして、半導体基板１の主表面にＡｓを注入する。注入条件は、１５〜１００ｋｅＶ、５×１０14〜１×１０16ｃｍ-2である。それにより、ソース領域３に含まれるｎ型不純物濃度を、ｎ+不純物領域４ｂに含まれるｎ型不純物濃度よりも高くすることができる。
【００７０】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７１】
【発明の効果】
本発明によれば、ＣＨＥ書込みおよびチャネル全面でのＦＮトンネル現象を利用した消去を行なうことができる。それにより、書込み動作および消去動作をともに高速で行なえる高性能な不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における不揮発性半導体記憶装置のメモリセルトランジスタの断面図である。
【図２】 本発明の実施の形態１における不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図３】 本発明の実施の形態１における不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図４】 本発明の実施の形態２における不揮発性半導体記憶装置の特徴的な製造工程を示す断面図である。
【図５】 本発明の実施の形態３における不揮発性半導体記憶装置のメモリセルトランジスタの断面図である。
【図６】 本発明の実施の形態３における不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図７】 本発明の実施の形態３におけるボロンの注入方法を説明するための図である。
【図８】 本発明の実施の形態３における不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図９】 本発明の実施の形態１におけるメモリセルトランジスタの特性を示す図である。
【図１０】 本発明の実施の形態２におけるメモリセルトランジスタの特性を示す図である。
【図１１】 本発明の実施の形態３におけるメモリセルトランジスタの特性を示す図である。
【図１２】 従来の不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１３】 従来の不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１４】 従来の不揮発性半導体記憶装置におけるメモリセルトランジスタの特性を示す図である。
【符号の説明】
１ 半導体基板、２ メモリセルゲート、２ａ 第１ポリシリコン膜、２ｂ 第２ポリシリコン膜、２ｃ シリサイド膜、３ ソース領域、３ａ，４ａ ｐ-不純物領域、３ｂ，４ｂ ｎ+不純物領域、４ ドレイン領域、５ ゲート絶縁膜、６，７ 絶縁膜、８ レジスト。
Claims (5)
- ドレイン領域近傍で加速された電子をメモリセルトランジスタのゲートに注入することでデータの書込みを行い、前記メモリセルトランジスタのチャネル全面でのＦＮトンネル現象により前記メモリセルトランジスタのゲートから電子を引き抜いてデータの消去を行なう不揮発性半導体記憶装置であって、
主表面を有する第２導電型の半導体基板と、
前記主表面における隣り合う位置に間隔をあけて形成された、前記メモリセルトランジスタのソース領域および前記ドレイン領域と、
前記ソース領域と前記ドレイン領域間に位置する前記主表面上にゲート絶縁膜を介して形成された前記メモリセルトランジスタのゲートとを備え、
前記ソース領域は、第１導電型の第１高濃度不純物領域と、第２導電型の第１低濃度不純物領域とを含み、
前記ドレイン領域は、第１導電型の第２高濃度不純物領域と、第２導電型の第２低濃度不純物領域とを含み、
前記第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、前記第２高濃度不純物領域に含まれる第１導電型の不純物濃度よりも高く、
前記第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、前記第２低濃度不純物領域に含まれる第２導電型の不純物濃度以上であり、
前記第１高濃度不純物領域は、前記第１低濃度不純物領域内に形成され、
前記第２高濃度不純物領域は、前記第２低濃度不純物領域内に形成される、不揮発性半導体記憶装置。 - 前記第１高濃度不純物領域に含まれる第１導電型の不純物濃度は、前記第２高濃度不純物領域に含まれる第１導電型の不純物濃度の２倍以上であり、
前記第１低濃度不純物領域に含まれる第２導電型の不純物濃度は、前記第２低濃度不純物領域に含まれる第２導電型の不純物濃度の２倍以上である、請求項１に記載の不揮発性半導体記憶装置。 - 前記第１導電型の不純物はｎ型不純物であり、前記第２導電型の不純物はｐ型不純物である、請求項１または請求項２に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタのゲート長は、０．２μｍ以下である、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
- ドレイン領域近傍で加速された電子をメモリセルトランジスタのゲートに注入することでデータの書込みを行い、前記メモリセルトランジスタのチャネル全面でのＦＮトンネル現象により前記メモリセルトランジスタのゲートから電子を引き抜いてデータの消去を行なう不揮発性半導体記憶装置の製造方法であって、
第２導電型の半導体基板の主表面上にゲート絶縁膜を介して前記メモリセルトランジスタのゲートを形成する工程と、
前記ゲートをマスクとして前記主表面に第１導電型の不純物と第２導電型の不純物とを
注入することにより、第２導電型の低濃度不純物領域内に第１導電型の高濃度不純物領域を有する前記メモリセルトランジスタのソース領域および前記ドレイン領域を形成する工程と、
前記ドレイン領域を覆い前記ソース領域を露出するマスク膜を形成する工程と、
前記マスク膜を用いて前記ソース領域側の前記高濃度不純物領域に第１導電型の不純物を注入する工程と、
前記マスク膜を用いて前記ソース領域側の前記低濃度不純物領域に第２導電型の不純物を注入する工程とを備える、不揮発性半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221943A JP4819215B2 (ja) | 2000-07-24 | 2000-07-24 | 不揮発性半導体記憶装置およびその製造方法 |
| US09/769,465 US6635920B2 (en) | 2000-07-24 | 2001-01-26 | Non-volatile semiconductor memory device and manufacturing method thereof |
| KR10-2001-0016407A KR100413149B1 (ko) | 2000-07-24 | 2001-03-29 | 비휘발성 반도체 기억 장치 |
| EP02013734A EP1251564A3 (en) | 2000-07-24 | 2001-05-09 | Non-volatile semiconductor memory device and manufacturing method thereof |
| EP01111341A EP1178533B1 (en) | 2000-07-24 | 2001-05-09 | Non-volatile semiconductor memory device and manufacturing method thereof |
| DE60100205T DE60100205T2 (de) | 2000-07-24 | 2001-05-09 | Nichtflüchtiges Halbleiterspeicherbauelement und dessen Herstellungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221943A JP4819215B2 (ja) | 2000-07-24 | 2000-07-24 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043443A JP2002043443A (ja) | 2002-02-08 |
| JP4819215B2 true JP4819215B2 (ja) | 2011-11-24 |
Family
ID=18716259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221943A Expired - Fee Related JP4819215B2 (ja) | 2000-07-24 | 2000-07-24 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6635920B2 (ja) |
| EP (2) | EP1251564A3 (ja) |
| JP (1) | JP4819215B2 (ja) |
| KR (1) | KR100413149B1 (ja) |
| DE (1) | DE60100205T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203997A (ja) * | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| DE10352785A1 (de) * | 2003-11-12 | 2005-06-02 | Infineon Technologies Ag | Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich |
| US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
| KR100635201B1 (ko) * | 2005-03-10 | 2006-10-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| JP4314252B2 (ja) | 2006-07-03 | 2009-08-12 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2009049230A (ja) * | 2007-08-21 | 2009-03-05 | Panasonic Corp | 半導体記憶装置及びその製造方法 |
| TWI392064B (zh) * | 2009-04-03 | 2013-04-01 | Eon Silicon Solution Inc | Method of Making NOR - type Flash Memory |
| FR2974523B1 (fr) * | 2011-04-29 | 2014-05-16 | Ntn Snr Roulements | Procede de fabrication de deux rondelles comprenant chacune une piste de roulement |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910006249B1 (ko) * | 1983-04-01 | 1991-08-17 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 장치 |
| JPH0372682A (ja) | 1989-08-11 | 1991-03-27 | Hitachi Ltd | 不揮発性半導体メモリーおよびその製造方法 |
| US5190887A (en) | 1991-12-30 | 1993-03-02 | Intel Corporation | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
| US5346842A (en) | 1992-02-04 | 1994-09-13 | National Semiconductor Corporation | Method of making alternate metal/source virtual ground flash EPROM cell array |
| JP3036565B2 (ja) | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| JP3359406B2 (ja) | 1993-12-27 | 2002-12-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| DE69413960T2 (de) | 1994-07-18 | 1999-04-01 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung |
| JPH0888289A (ja) * | 1994-09-20 | 1996-04-02 | Sony Corp | 半導体記憶装置の製造方法 |
| JP2757814B2 (ja) | 1995-03-30 | 1998-05-25 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH08316343A (ja) * | 1995-05-17 | 1996-11-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP3498116B2 (ja) * | 1995-10-26 | 2004-02-16 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JPH09148542A (ja) | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| JP3976839B2 (ja) * | 1996-07-09 | 2007-09-19 | 株式会社ルネサステクノロジ | 不揮発性メモリシステムおよび不揮発性半導体メモリ |
| JP3082750B2 (ja) * | 1998-07-27 | 2000-08-28 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JP2000068392A (ja) * | 1998-08-24 | 2000-03-03 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
-
2000
- 2000-07-24 JP JP2000221943A patent/JP4819215B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-26 US US09/769,465 patent/US6635920B2/en not_active Expired - Lifetime
- 2001-03-29 KR KR10-2001-0016407A patent/KR100413149B1/ko not_active IP Right Cessation
- 2001-05-09 DE DE60100205T patent/DE60100205T2/de not_active Expired - Lifetime
- 2001-05-09 EP EP02013734A patent/EP1251564A3/en not_active Withdrawn
- 2001-05-09 EP EP01111341A patent/EP1178533B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1251564A2 (en) | 2002-10-23 |
| DE60100205T2 (de) | 2003-12-11 |
| EP1178533B1 (en) | 2003-04-23 |
| JP2002043443A (ja) | 2002-02-08 |
| KR20020008741A (ko) | 2002-01-31 |
| US6635920B2 (en) | 2003-10-21 |
| KR100413149B1 (ko) | 2003-12-31 |
| EP1178533A1 (en) | 2002-02-06 |
| EP1251564A3 (en) | 2002-12-18 |
| US20020008276A1 (en) | 2002-01-24 |
| DE60100205D1 (de) | 2003-05-28 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091022 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A711 | Notification of change in applicant |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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