JP2647312B2 - 一括消去型不揮発性半導体記憶装置 - Google Patents

一括消去型不揮発性半導体記憶装置

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JP2647312B2 JP4243118A JP24311892A JP2647312B2 JP 2647312 B2 JP2647312 B2 JP 2647312B2 JP 4243118 A JP4243118 A JP 4243118A JP 24311892 A JP24311892 A JP 24311892A JP 2647312 B2 JP2647312 B2 JP 2647312B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュ・メモリ等
の一括消去可能な不揮発性半導体記憶装置に関し、詳し
くは内部の冗長構成に関する。本発明はまた、そのよう
な半導体記憶装置を用いた外部記憶システムに関する。
【０００２】
【従来の技術】ノートブック等の携帯可能なパーソナル
・コンピュータの普及に伴って、コンピュータ・システ
ムの小型軽量化、低消費電力化に対する要求が強くなっ
てきている。半導体メモリを用いた外部記憶システム
は、磁気ディスクのように駆動系を持たないため消費電
力が低く高速動作が可能である。また、小さなメモリ・
モジュールで構成されるため、磁気ディスクに比べて小
型で軽く、形状に自由度が大きく、カード化も容易であ
る。これらの応用に向くメモリとして、一括消去型のフ
ラッシュ・メモリ（フラッシュＥＥＰＲＯＭとも呼ばれ
る）が開発されている。Richard D. Pashley他の”Flas
h memories: the best of two worlds",IEEESPECTRUM 1
989年12月、30-33頁は、この様なフラッシュ・メモリの
概要を紹介している。
【０００３】フラッシュ・メモリは、ＤＲＡＭと同じく
トランジスタ１つで１ビット分の記憶素子（セル）が構
成され、高密度化が可能で、将来の市場次第でＤＲＡＭ
と同等かそれ以下のビット単価（低コスト、大容量）に
なることが期待されている。記憶素子は不揮発性であ
り、電池バックアップの必要はない。メモリ・ビットの
プログラミングは一方通行で、０から１または１から０
へしか変えることができない。逆方向へ変えるには、一
括消去によってメモリ・ブロック全体を０または１にす
る必要がある。一括消去にはベリファイなどの特別な手
順が必要とされる。
【０００４】ところで、従来のフラッシュ・メモリは、
通常のＲＯＭとの互換性をとる必要からランダム・アク
セスの出来ることが必要であった。このため、チップ内
の不良メモリ・セルの使用を回避する方法として、ＤＲ
ＡＭなどと同様に、不良メモリ・セルを含むワード線ま
たはビット線全体と他のワード線またはビット線とをア
ドレス変換回路により交換するような冗長回路が採用さ
れている。このような構成は、アドレス変換がすべてチ
ップ内部でハードウエアに依り行われるため高速であ
り、ランダム・アクセス速度を重視するようなメモリ・
チップに於いては不可欠な技術となっている。チップ生
産時の歩留まり率はこの冗長回路による不良メモリ・セ
ルの救済効率に大きく左右されているのが現状であり、
歩留まり向上のためには出来るだけ多くの冗長線を搭載
することが望ましい。
【０００５】しかしながら、従来の構成では一つのワー
ド線またはビット線を交換するために一つのアドレス変
換回路を必要とするため、チップ面積に対する影響が大
きく、多くの冗長線を用意しておくことは事実上不可能
である。実際には５１２本から１０２４本のワード線ま
たはビット線に対し２本から４本程度の冗長線が搭載さ
れているにすぎず、十分な救済効率が得られていない。
また、救済できなかったワード線またはビット線を無効
化すると言った手段が提供されていないため、一つでも
そのような線が存在すればそのチップ全体を不良品とし
て廃棄することになる。
【０００６】特開平２−２９２７９８号公報は、フラッ
シュＥＥＰＲＯＭのセル・アレイ中に欠陥セルが含まれ
る場合にその誤りを修正するために、代替セルと、一ま
たは二以上の欠陥セルを対応する数の代替セルに代替す
るための手段を含む誤り修正方式を開示する。セル・ア
レイは複数のセクタに分割されており、各セルはそのセ
ルを含むセクタの単位で一括消去され、個別に消去する
ことはできない。代替セルは、そのセルが代替すべき欠
陥セルを含むセクタと同一のセクタ中に設けられる。さ
らに、欠陥セルのアドレスを対応する代替セルに結びつ
けるための欠陥ポインタを蓄積するための欠陥マップも
また、欠陥セルと同一のセクタに設けられる。
【０００７】このようなメモリ・チップ構成を単純に採
用すれば、セクタ消去時に欠陥マップの情報までも失わ
れてしまうという問題が生じる。また、欠陥マップを置
く領域の欠陥に対してはこのままでは対応できず、場合
によっては誤訂正を引き起こすこともある。通常、欠陥
マップの保護のためにＥＣＣ（エラー・コレクション・
コード）を用いることが多いが、セクタ全体に対するＥ
ＣＣではパフォーマンスの観点からも見劣りがし、ま
た、何よりも代替セルを設ける必然性に欠けることにな
る。
【０００８】一般に、従来のフラッシュ・メモリはその
消去単位をチップ全体としているものが多い。たとえ、
消去単位を細かく分けたものにおいても、その消去単位
ごとに異なるワード線が用いられている。本明細書で提
案する、物理的に分けられた二つの消去単位間でのワー
ド線の共有は知られていない。
【０００９】
【発明が解決しようとする課題】上記のように、如何に
効率の良い冗長構成をメモリ・チップに施すかは、その
チップの生産歩留まり、ひいては生産コストにそのまま
影響を与える重要な考慮項目である。また、より良い冗
長構成を構築するためには、メモリ・チップ内部だけで
なくシステム全体として考慮するべき段階に来ている。
【００１０】本発明の目的は、一括消去型不揮発性半導
体記憶装置の、効率の良い冗長構成を提案し、装置全体
の使用効率をあげる方法を提供することにある。
【００１１】本発明の他の目的は、一括消去型不揮発性
半導体記憶装置を用いた外部記憶システムの不良セクタ
を判別し、これを回避する効率のよい方法を提供するこ
とである。
【００１２】
【課題を解決するための手段】これらの目的は、半導体
外部記憶システムはセクタ内をシリアルにアクセスする
ことを利用して実現される。即ち、一括消去型不揮発性
半導体記憶装置のワード線上にあるメモリ・セルを半導
体外部記憶システムのセクタに対応付け、セクタがアク
セスされる毎にそのワード線上の全てのメモリ・セルが
活性化される。ここで、本明細書で言うセクタは、ＥＣ
Ｃなどのユーザには見えないデータを記憶する領域も含
むことに注意されたい。このワード線上には半導体外部
記憶システムがユーザに見えるデータを記憶するのに必
要とする領域（データ・エリア）以外に、不良メモリ・
セル情報やＥＣＣ領域などを含むタグ・エリアもつなが
っている。データ・エリアはタグ・エリアと一つのワー
ド線を共有するため同時に活性化されるが、ウェルが分
離されているために別々に消去することができる。即
ち、データ・エリアを消去しても対応するタグ・エリア
は保存され、不良メモリ・セル情報などは破壊されな
い。タグ・エリアの情報は製造後のチップテストの段階
で書き込みが行われる。
【００１３】システムはセクタにアクセスする毎にこの
情報を参照し、不良メモリ・セルを読み飛ばす。更にシ
ステムが回復不能エラーを検出したときはそのタグ・エ
リアに一定のデータを書き込むことにより、以後、その
セクタがアクセスされないようにする。
【００１４】本発明の具体的な特徴に依れば、一括消去
型不揮発性半導体記憶装置は、メモリ・セルのアレイを
データ・エリアとタグ・エリアとに物理的に分割し、ワ
ード線は共有しつつそれぞれのエリアを別々に一括消去
できるように構成する。一つのワード線を共有するデー
タ・エリアとタグ・エリアとは一つの論理単位を構成
し、この単位内に於いて、タグ・エリアはデータ・エリ
アにある不良メモリ・セルの位置情報を保持する。この
情報を基にシステムは不良メモリ・セルの使用回避処理
を行う。不良メモリ・セル情報はチップ製作後の検査行
程に於いてプログラムし、同時に、この不良メモリ・セ
ル情報に対してＥＣＣを生成しタグ・エリアに書き込
む。さらに、タグ・エリアに一定のデータを書き込むこ
とにより、そのタグ・エリアとワード線を共有している
データ・エリアの使用不許可をシステムに知らせる。デ
ータ・エリアが一括消去される時でも、タグ・エリアは
消去されることはなく、不良メモリ・セル位置情報が保
持される。
【００１５】
【実施例】半導体外部記憶システムを組み込んだコンピ
ュータ・システムの一例を図１に示す。ホスト・プロセ
ッサ１０はシステム・バス１３を介して、主記憶装置１
５およびバス制御装置１６と通信する。プロセッサ１０
および関連する周辺装置の間の通信はバス制御装置１６
を介して行われる。そのため、バス制御装置１６はファ
ミリー・バス１８によって周辺装置に接続されている。
周辺装置としては、本発明の実施例になるフラッシュ・
メモリ（フラッシュＥＥＰＲＯＭ）製の外部記憶システ
ム２０が接続され、さらに、通信装置２１、ハード・フ
ァイル２２、光ディスク２３もファミリー・バス１８に
接続されている。２４は、ディスプレイ・コントロー
ラ、２５は、ＣＲＴである。勿論、他の周辺装置も接続
可能である。このようなコンピュータ・システムは、例
えば、ＩＢＭ ＰＳ／２ パーソナル・コンピュータに
よって構築することが出来る。
【００１６】直接メモリ・アクセス制御装置（ＤＭＡ
Ｃ）１２は、これらの周辺装置の全部または選択された
何台かによるメモリ・アクセスを可能にすべく設けられ
る。そのため、ファミリー・バス１８は、少なくともそ
の一部がＤＭＡＣ１２に分岐接続される。図には示して
いないが、ＤＭＡアクセスが可能な各周辺装置にはアー
ビトレーション回路が設けられ、アービトレーション・
レベル（優先順位）を割り当てられる。ＤＭＡＣ１２の
側には、ＤＭＡアクセスを同時に要求している複数の周
辺装置の間で調停作業を行って、どの周辺装置がＤＭＡ
アクセスを許可されたかをＤＭＡＣ１２に知らせる中央
アービトレーション制御回路１１が設けられる。ＤＭＡ
Ｃ１２および中央アービトレーション制御回路１１によ
るＤＭＡ制御の詳細については米国特許第４９０１２３
４号公報を参照されたい。
【００１７】図２に、半導体外部記憶システム２０のハ
ードウェア構成を示す。この半導体外部記憶システム
は、ファミリー・バス１８に接続されたコントローラ２
８と、半導体メモリ・バス２９に接続された一つ以上の
フラッシュ・メモリ・チップ３０とを含む。コントロー
ラ３０は、プロセッサおよびそれによって実行されるプ
ログラムを記憶するＲＯＭ、並びにデータを一時的に記
憶するためのＲＡＭを含んでいる。通常、コントローラ
２８とそれによって制御されるフラッシュ・メモリ・チ
ップ３０は、一つのボードに搭載される。
【００１８】図３は、フラッシュ・メモリ・チップ３０
の構成の概要を示す。フラッシュ・メモリ・チップ３０
は、ワード線３２とビット線３３によって選択すること
のできるメモリ・セル３１のアレイと、ワード線デコー
ダ３４、ビット線セレクタ３５を含む周辺回路によって
構成される。メモリ・セル３１のアレイはデータ・エリ
ア３６とタグ・エリア３７とに物理的に分割し、それぞ
れのエリアを別々に消去できるように構成する。ただ
し、ワード線は共有するものとする。図３は一組のデー
タ・エリアとタグ・エリアを取り出したもので、この組
がチップ３０内に複数存在することもある。
【００１９】図４は、メモリ・セル・アレイのワード線
方向の断面を模式的に示す。基板４０はＮ−型のシリコ
ン基板である。データ・エリア３６とタグ・エリア３７
とを別々に消去およびプログラムができるようにするこ
とは、それぞれのエリアのＰ−型ウェル４１、４２を物
理的に分けることにより実現する。ウェル４１、４２
は、電気的にも分離されていて、別々に電圧を定めるこ
とができる。メモリ・セルを構成するトランジスタのソ
ース／ドレイン領域４３は、高濃度にドープされたＮ＋
型領域である。基板４０を覆う二酸化シリコン層４４の
中に、浮遊ゲート４５、ワード線３２、ビット線３３が
埋め込まれている。浮遊ゲート４５はＮ＋型のポリ・シ
リコン、ワード線３２はＮ＋型のポリ・シリコンまたは
金属、ビット線３５は金属からなる。図４に示す構造
は、周知の集積回路製造技術によって作成することがで
きる。
【００２０】メモリ・セル３１のプログラムとは、浮遊
ゲート４５にチャージ（電子）を蓄積することであり、
消去とは、浮遊ゲート４５からチャージを除くことであ
る。浮遊ゲート４５にチャージが蓄積された状態を論理
０とし、チャージが除かれた状態を論理１と呼ぶことに
する。
【００２１】フラッシュ・メモリには様々なタイプがあ
る。ここでは、ＮＡＮＤ型のフラッシュ・メモリの、デ
ータの消去および書込の両方にＦ−Ｎ（ファウラ−ノル
ドハイム）トンネリングを用いるメモリ・セルについ
て、動作電圧の一例を表１に示す。
【００２２】 表１ −消去 ウェル ：１５Ｖ ソース／ドレイン：１５Ｖ（ウェルと同電位） ワード線 ：０Ｖ −書き込み ウェル ：０Ｖ ソース／ドレイン：０Ｖ／８Ｖ（書き込みデータによ
る） ワード線 ：１５Ｖ
【００２３】図４を参照して説明すると、消去時には、
ウェル４１、４２からワード線３２の向きに強い電界を
加えることによって、チャージを浮遊ゲート４５からソ
ース／ドレイン４３およびウェル４１、４２に移動させ
る。論理０を書き込むときは、ワード線３２からウェル
４１、４２の向きに強い電界を加え、浮遊ゲート４５に
チャージを移動させる。論理１を書き込むときは、浮遊
ゲート４５にチャージが移動しないよう、弱い電界を加
える。このとき、ソース／ドレイン４３の電圧を１５Ｖ
ではなく８Ｖにするのは、ソース／ドレイン４３からウ
ェル４１、４２へのリーク（ジャンクション・ブレイク
ダウン）を防ぐためである。
【００２４】タグ・エリア３７のデータを保持しつつ、
データ・エリア３６の消去または書き込みを行うモード
を、プロテクト・モードと呼ぶことにする。プロテクト
・モードでデータ・エリア３６を消去するとき、タグ・
エリア３７のメモリ・セルについては、表２のように、
ソース、ドレインおよびウェルの電位をワード線と同一
になるよう設定する。これによって、タグ・エリア３７
でディスターブ（データ破壊）が発生しないようにす
る。
【００２５】 表２ −プロテクト・モード／データ・エリア消去 ウェル ：０Ｖ ソース／ドレイン：０Ｖ ワード線 ：０Ｖ
【００２６】プロテクト・モードでデータ・エリア３６
に書き込みを行うとき、タグ・エリア３７の動作電圧を
設定するのに、表３に示す二つのやり方がある。一つ
は、ソース／ドレイン４３に８Ｖがかかるように、デー
タ・バッファ（後述する）のタグ・エリア３７に対応す
る領域に論理１を書き込むやり方である。もう一つは、
ソース、ドレインおよびウェルの電位をワード線と同一
にするやり方である。どちらも、タグ・エリア３７での
ディスターブ発生を回避する。前者の方法は、タグ・エ
リアのウェル電位がデータ・エリアのウェル電位と同一
であることから制御が簡単になるという点で、実用上好
ましい。
【００２７】 表３ −プロテクト・モード／データ・エリア書き込み 方法１ ウェル ：０Ｖ ソース／ドレイン：８Ｖ ワード線 ：１５Ｖ 方法２ ウェル ：１５Ｖ ソース／ドレイン：１５Ｖ ワード線 ：１５Ｖ
【００２８】図５は、図２に示したメモリ・コントロー
ラ２８とフラッシュ・メモリ・チップ３０の回路を示
す。メモリ・コントローラ２８は、コマンド・プロセッ
サ２８１と入出力バッファ２８２を含む。フラッシュ・
メモリ・チップ３０はＮＡＮＤ型であり、一本のビット
線３２にｎ個のメモリ・セル３１１〜３１ｎが選択ゲー
ト５０、５１を介して直列に接続されている。したがっ
て、ソース／ドレインの電圧は、メモリ・セルが繋がっ
ているビット線の電圧と同じになる。ＮＡＮＤ型のフラ
ッシュ・メモリ自体は、例えば"A NAND STRUCTURE CELL
WITH A NEW PROGRAMING TECHNOLOGY FOR HIGHLY RELIA
BLE 5V-ONLY FLASH EEPROM", P.129-130,1990 SYMPOSIU
M ON VLSI TECHNOLOGY に開示されているので、ここで
はその構造について簡単に触れるに留める。
【００２９】メモリ・セル３１１〜３１ｎの制御ゲート
は、それぞれワード線３２１〜３２ｎを介して、ワード
線デコーダ３４の出力端子ＣＧ１〜ＣＧｎと電気的に接
続されている。選択ゲート５０、５１の制御ゲートの電
圧は、それぞれワード線デコーダ３４の出力端子ＳＧ
１、ＳＧ２から与えられる。ビット線３３の選択は、ア
ドレス・デコーダ３５１、データ・バッファ３５２、ビ
ット・スイッチ３５３からなるビット線セレクタ３５に
よって行われる。二つの制御ゲートとｎ個のメモリ・セ
ルの組が図５では１本のビット線３３に一組接続されて
いるが、これが複数組接続されても構わない。
【００３０】この実施例のポイントは、メモリ・セルの
アレイを二つの群（データ・エリアとタグ・エリア）に
分け、ウェルを別にしたことである。それらウェル４
１、４２の電圧は、別個のウェル・スイッチ５２、５３
によって互いに独立に設定される。１本のワード線を共
有するデータ・エリアとタグ・エリアは、一つの論理単
位を構成する。以下の説明では、１論理単位が、１セク
タに相当するものとする。しかしながら、複数の論理単
位を１セクタに対応させたり、逆に１論理単位を複数の
セクタに対応させることも可能であり、本発明はそのよ
うな場合にも適用可能である。
【００３１】コマンド・プロセッサ２８１は、Ｉ／Ｏバ
ス１８からコマンドを受け取り、命令コードをデコード
し、バス２９を介して、ステータスＡ信号をワード線デ
コーダ３４、ビット・スイッチ３５３、ウェル・スイッ
チ５２、５２、および入出力バッファ２８２に送る。こ
のステータスＡ信号によって、プロテクト・モードまた
は非プロテクト・モードの消去、プロテクト・モードま
たは非プロテクト・モードの書込、および読取操作が、
ワード線デコーダ３４等に対して指示される。
【００３２】また、コマンド・プロセッサ２８１は、読
取または書込コマンドに含まれるアドレス情報に基づい
てワード線を選択するためのアドレスＡ信号を発生し、
ワード線デコーダ３４に送る。さらに、データ・バッフ
ァ３５２のアドレスＢを指示する信号を発生して、アド
レス・デコーダ３５１に送る。
【００３３】ワード線デコーダ３４には、チップ外か
ら、０Ｖ、５Ｖ、８Ｖ、１５Ｖの電圧が供給される。ワ
ード線デコーダ３４は、コマンド・プロセッサ２８１か
ら与えられたステータス信号Ａとアドレス信号Ａに基づ
いて、端子ＳＧ１、ＣＧ１〜ＣＧｎ、ＳＧ２の電圧を決
める。
【００３４】ビット・スイッチ３５３にも、チップ外か
ら、０Ｖ、５Ｖ、８Ｖの電圧が供給される。ビット・ス
イッチ３５３は、コマンド・プロセッサ２８１から与え
られたステータス信号Ａとデータ・バッファ３５２に蓄
積されたデータに基づいて、各ビット線の電圧を決定す
る。
【００３５】読取または書込データは、Ｉ／Ｏバス１８
とデータ・バッファ３５２との間で、入出力バッファ２
８２とアドレス・デコーダ３５１を経由する。入出力バ
ッファ２８２の読取と書込の切換えは、コマンド・プロ
セッサ２８１からのステータスＢ信号によって指示され
る。
【００３６】ウェル・スイッチ５２、５３には、チップ
外から、０Ｖ、１５Ｖの電圧が供給される。これらスイ
ッチ５２、５３は、コマンド・プロセッサ２８１から与
えられたステータスＡ信号に基づいて、ウェル４１、４
２の電圧を決定する。
【００３７】要するに、Ｉ／Ｏバス１８から受け取るコ
マンドに応じて、コマンド・プロセッサ２８１は、ステ
ータス信号Ａとアドレス信号Ａによって、ワード線デコ
ーダ３４、ビット線セレクタ３５、ウェル・スイッチ５
２、５３を制御し、それぞれのコマンドの実行に適した
動作電圧をメモリ・セルに設定する。非プロテクト・モ
ードの消去時に、フラッシュ・メモリ・チップ３０に設
定される電圧を表４に示す。
【００３８】 表４ SG1 CG1-CGn SG2 ビット線(すべて) ウェル(両方) −−−−−−−−−−−−−−−−−−−−−−−−−−− 0V 0V 0V 0V(5V) 15V
【００３９】すべてのワード線が０Ｖとなり、また、Ｓ
Ｇ１とＳＧ２とを０Ｖとすることによりすべてのソース
／ドレインはフロート（オープン）の状態となるので、
ソース／ドレインはウェルにつられてウェルと同一の１
５Ｖとなる。この時、ビット線に対する供給電圧はＳＧ
１によってセルから切り離されてしまうのでビット線に
は０Ｖもしくは５Ｖのどちらが供給されてもいても構わ
ない。以上により、データ・エリア３６とタグ・エリア
３７のすべてのメモリ・セルに対して、ソース／ドレイ
ンおよびウェルからワード線の向きに強い電界が加わ
り、データが一括して消去される。
【００４０】プロテクト・モードの消去時も、非プロテ
クト・モードの消去時と同様にＳＧ１とＳＧ２とを０Ｖ
とすることによりすべてのソース／ドレインをフロート
状態とし、ソース／ドレインをウェルと同一の電位とな
るようにする。タグ・エリア３７のウェル・スイッチ５
３は、ウェル４２に０Ｖを供給する（表５）。
【００４１】 表５ SG1 CG1-CGn SG2 ビット線(データ・エリア) ウェル(データ・エリア) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 0V 0V 0V 0V(5V) 15V ビット線(タグ・エリア) ウェル(タグ・エリア) −−−−−−−−−−−−−−−−−−−−−−−−− 0V(5V) 0V
【００４２】タグ・エリア３７のメモリ・セルには、ソ
ース／ドレインからワード線の向きの電界が加わらず、
データが保持される。
【００４３】次に、データ書込操作について説明する。
ここでは、プロテクト・モードにおいて、上記表３の方
法１を用いることにする。データ・エリア３６に書き込
むデータは、Ｉ／Ｏバス１８から入出力バッファ２８
２、アドレス・デコーダ３５１を経て、データ・バッフ
ァ３５２に一時的に蓄積される。ステータスがデータ書
込であるとき、ビット・スイッチ３５３は、データ・バ
ッファ３５２の対応するビット、つまり書込データが論
理０であるならば、ビット線３２に０Ｖを供給し、書込
データが論理１であるならば、８Ｖを供給する。また、
ワード線デコーダ３４は、アドレス信号Ａをデコード
し、書込対象のセクタに対応するワード線に１５Ｖを供
給し、それ以外のワード線に８Ｖを供給する。ウェル・
スイッチ５２、５３は、ウェル４１、４２の電圧を０Ｖ
にする。
【００４４】ワード線３２１を共有するセクタに対する
非プロテクト・モードの書込時に、フラッシュ・メモリ
・チップ３０に設定される電圧を、表６に示す。
【００４５】 表６ SG1 CG1 CG2-CGn SG2 ビット線(すべて) ウェル(両方) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 8V 15V 8V 0V 0V/8V(書込データによる) 0V
【００４６】書込データが論理０であるメモリ・セルに
は、ワード線からソース／ドレインの向きに強い電界が
加わり、プログラムが行われる。書込データが論理１で
あるメモリ・セルでは加わる電界が弱く、プログラムは
起こらない。
【００４７】プロテクト・モードの書込時には、ビット
・スイッチ３５３がタグ・エリア３７のビット線３２に
８Ｖを供給するように、データ・バッファ３５２のタグ
・エリア３７に対応する領域に予め論理１を書いておく
ことにする（表７）。
【００４８】 表７ SG1 CG1 CG2-CGn SG2 ビット線(データ・エリア) ウェル(データ・エリア) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 8V 15V 8V 0V 0V/8V(書込データによる) 0V ビット線(タグ・エリア) ウェル(タグ・エリア) −−−−−−−−−−−−−−−−−−−−−−−−− 8V 0V
【００４９】タグ・エリア３７のメモリ・セルには、ソ
ース／ドレインからワード線の向きに弱い電界しか加わ
らず、データが保持される。
【００５０】次に、読取操作について説明する。ステー
タスがデータ読取であるとき、ビット・スイッチ３５３
は、すべてのビット線３２に、データを読み出すための
電圧（５Ｖ）を供給する。また、ワード線デコーダ３４
は、アドレス信号Ａをデコードし、読取対象のセクタに
対応するワード線に０Ｖを供給し、それ以外のワード線
に５Ｖを供給する。ワード線３２１を共有するセクタの
データの読取時に、フラッシュ・メモリ・チップ３０に
設定される電圧を、表８に示す。
【００５１】 表８ SG1 CG1 CG2-CGn SG2 ビット線(すべて) ウェル(両方) −−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 5V 0V 5V 5V 5V 0V
【００５２】メモリ・セルのデータが論理０か１かに応
じて、データ・バッファ３５２の対応するビットの領域
に０Ｖまたは５Ｖの信号が現れる。データ・エリア３６
から読み出されたデータは、アドレス・デコーダ３５
１、入出力バッファ２８２を経て、Ｉ／Ｏバス１８に出
力される。
【００５３】図６を参照して、データ・エリア３６の論
理分割を説明する。ワード線を共有する、つまり同じセ
クタに属するデータ・エリア３６のメモリ・セルは、複
数のブロックに論理的に分割される。ブロックの各々に
はブロック番号が割り当てられる。一つのブロックは例
えば８個のメモリ・セルからなる。データ・エリア３６
には、データ記憶に通常使用するブロック（レギュラー
・ブロック）６０の他に、数個の交換用の予備ブロック
６１も確保される。図６の例では、三つの予備ブロック
６１を持つ場合を示してある。
【００５４】図７に示すように、セクタ内のタグ・エリ
ア３７も論理的に分割される。予備ブロック６１の個数
に対応するだけの不良ブロック番号格納領域６２、交換
ブロック番号格納領域６３、およびセクタ内の領域６
２、６３全体に対するＥＣＣを格納する領域６４が確保
される。一組の不良ブロック番号格納領域６２と交換ブ
ロック番号格納領域６３を不良情報領域と呼ぶことにす
る。領域６２、６３、６４のサイズは、例えば、それぞ
れ９ビット、２ビット、１６ビットである。
【００５５】図６および図７に示すようにデータ・エリ
アとタグ・エリアをそれぞれ論理分割した結果、本実施
例のメモリ・チップの初期検査、データ読取、およびデ
ータ書込操作は、特徴あるものとなる。以下、フローチ
ャートにしたがって、初期検査、データ書込、読取の手
順を詳細に説明する。
【００５６】図８は、チップ製造後の初期検査のステッ
プを示す。メモリ・コントローラは、ホスト・プロセッ
サから検査コマンドを受け取ると、図８に示したステッ
プを含む、内部のＲＯＭまたはシステム（図１に示すレ
ベルのもの）によって用意された初期検査プログラムを
実行する。
【００５７】まず、チップ全体を消去し（ステップ８
０）、その後にデータ・エリアを検査する。セクタ１に
ついて、そのデータ・エリアのすべてのブロックを検査
する（ステップ８１）。具体的には、すべてのブロック
のメモリ・セルに対して、試験データの書込と読取を行
う。一つでも不良のセルがあれば、それを含むブロック
は不良とされる。
【００５８】ここで図５を参照すると、セクタ内でのメ
モリ・セルのアドレスはアドレスＢとして与えられる。
今、アドレスＢの長さをＭビットとし、一つのブロック
に含まれるセルの数を２のＫ乗個とすると、あるメモリ
・セルを含むブロックの番号は、そのセルの上位Ｍ−Ｋ
ビットとして与えられる。
【００５９】データ・エリアに不良ブロックが発見され
た場合、その数と予備ブロックの数が比較される（ステ
ップ８２、８３）。等しいか少ない場合、不良ブロック
番号を同一ワード線上にあるタグ・エリアの不良ブロッ
ク番号格納領域に登録する。この際、不良レギュラー・
ブロックに対しては、不良でない予備ブロックを割当
て、その番号を交換ブロック番号格納領域に登録する
（ステップ８４、８５）。図６の例で、データ・エリア
の７番ブロックが不良であると認定され、そのための交
換ブロックとしてＮ＋ｒ番が割り当てられるとすると、
不良情報領域０番の不良ブロック番号格納領域に７、交
換ブロック番号格納領域にｒがそれぞれ書き込まれる。
【００６０】不良ブロック数が予備ブロックの個数を越
えた場合には、そのワード線上のデータ・エリアは使用
不能である旨を登録するため、タグ・エリアに回復不能
なＥＣＣエラーが発生するようなデータまたは特別な値
（例えばすべて論理０とする）を書き込む（ステップ８
４、８６）。
【００６１】データ・エリアを検査した後、同一ワード
線上にある不良情報領域全体に対してＥＣＣを生成し、
これをＥＣＣ格納領域に書き込む（ステップ８７）。ス
テップ８２〜８７は、すべてのセクタについて繰り返さ
れる（ステップ８８、８９）。
【００６２】図９は、プロテクト・モードのデータ書込
操作のステップを示す。ホスト・プロセッサから書込コ
マンドを受け取ったメモリ・コントローラは、メモリ・
チップの動作電圧を設定する前に、その書込コマンドで
指定されたセクタのタグ・エリアの情報を読み取り、必
要に応じてＥＣＣによりタグ・データの訂正を行ないな
がら、不良ブロック番号を抽出する（ステップ９１）。
次いで、データ・バッファのレギュラー・ブロックに対
応する領域に入出力バッファのデータをセットする（ス
テップ９２）。一つ以上のレギュラー・ブロックが不良
で、データ位置の交換が必要ならば、データ・バッファ
の交換ブロックに対応する領域にデータをセットする
（ステップ９３、９４）。データ・エリアに書き込むデ
ータのセットが終わると、データ・バッファのタグ・エ
リアに対応する領域に、論理１を書き込む（ステップ９
５）。データ・バッファへのデータのセットがすべて済
んだ後、書込コマンドの指示するステータスおよびアド
レスにしたがって、メモリ・チップの動作電圧を表７に
示す通りに設定する（ステップ９６）。
【００６３】書込後、不良ブロックとして登録されてい
ないレギュラー・ブロックに対してプログラム・ベリフ
ァイを行う（ステップ９７）。所定回数ベリファイを行
った後もエラーが発生する場合は、そのワード線上のデ
ータ・エリアは今後使用不能であるとし、その旨を登録
するためタグ・エリアに回復不能なＥＣＣエラーが発生
するようなデータまたは特別な値を書き込む（例えばす
べて論理０とする）。この場合には新たなワード線を選
択しデータ書込処理を初めからやり直す。
【００６４】図１０は、データ読取操作のステップを示
す。ホスト・プロセッサから読取コマンドを受け取った
メモリ・コントローラは、メモリ・チップの動作電圧を
表８に示す通りに設定して、データ・バッファに１セク
タ分のデータ、つまりデータ・エリアとタグ・エリアの
データを読み出す（ステップ１０１）。次に、データ・
バッファからタグ・エリアの情報を読み取り、必要に応
じてＥＣＣによりタグ・データの訂正を行ないながら、
不良ブロック番号を抽出する（ステップ１０２）。一つ
以上のレギュラー・ブロックが不良で、データ位置の交
換が必要ならば、データ・バッファ上で、交換ブロック
のデータを、対応する不良レギュラー・ブロックの位置
に置き換える（ステップ１０３、１０４）。データ位置
の交換が終わった後、データ・バッファのレギュラー・
ブロックに対応する領域のデータを読み出す（ステップ
１０５）。
【００６５】図１１は、プロテクト・モードの消去操作
のステップを示す。ホスト・プロセッサからプロテクト
・モードの消去コマンドを受け取ったメモリ・コントロ
ーラは、まず、ＲＯＭに記憶されているデータ・エリア
の初期設定プログラムを実行する（ステップ１１１）。
次に、消去すべき領域のワード線の電圧を０Ｖにする
（ステップ１１２）。その後、タグ・エリアをプロテク
ト・モードにしてから、データ・エリアを消去モードに
する（ステップ１１３、１１４）。その後、図９のステ
ップ９７と同様のベリファイを行う（ステップ１１
５）。消去操作ではある領域のメモリ・セルがすべて消
去されるから、不良情報や交換情報は用いられない。
【００６６】メモリ・セルの構造によっては、消去する
前に、すべてのセルを論理０にしなければならない。そ
のようなセルを用いるときには、消去に先立ってすべて
のセルを論理０にする操作（リプログラム）を行う。ス
テップ６１ではそのような操作が実行される。
【００６７】以上がメモリ・チップに対する主要な操作
である。その他に、メモリ・チップを含むシステム（図
１に示すレベルのもの）がデータに対してＥＣＣを付加
していて、システム・レベルでのＥＣＣエラーが発生し
た場合、それまでそのデータを記憶していたデータ・エ
リアは今後使用不能であるとし、その旨を登録するた
め、ワード線を共有するタグ・エリアに回復不能なＥＣ
Ｃエラーが発生するようなデータまたは特別な値を書き
込む（例えばすべて論理０にする）。この場合には新た
なワード線を選択し、そこに正しいデータを書き込む。
【００６８】半導体外部記憶システムとしてフラッシュ
・メモリを用いる時、セクタ毎に有効・無効などの情報
を記憶するセクタ管理情報テーブルが設けられる。本発
明のフラッシュ・メモリでは、初期設定（フォーマッ
ト）時および一括消去単位消去後のセクタ管理情報構築
時に、関連するすべてのワード線上にあるタグ・エリア
を走査し、ＥＣＣエラーが発生したタグ・エリアとワー
ド線を共有するデータ・エリアを使用不能とし、その他
のデータ・エリアを使用中セクタとしてセクタ管理情報
テーブルに登録する。
【００６９】以上、本発明を特定の実施例に即して説明
したが、これに限られることなく、本発明は様々な形態
で実施することができる。例えば、実施例のフラッシュ
・メモリはＮＡＮＤ型としたが、本発明は、ＮＯＲ型に
も応用できる。ＮＯＲ型の場合でも、データ・エリアと
タグ・エリアでウェルを分け、それらウェルに異なる電
圧をかけることによって、データ・エリアのみの一括消
去を行う。
【００７０】また、タグ・エリアに交換ブロック番号格
納領域を設けず、不良ブロック番号のみを登録する方法
もある。その場合、不良ブロックの隣のブロック（ブロ
ック番号が一つ上のブロック）を交換ブロックとして用
いる。したがって、データ書込時には、不良ブロックを
飛び越しながらブロックごとにプログラムを行なう。ま
た、データ読取時には、不良ブロックを飛び越しながら
ブロックごとにデータ・バッファにデータを読み出し、
Ｉ／Ｏバスに転送する。
【００７１】本発明によりもたらされる利点をまとめる
と、次のようになる。
【００７２】（１）すべてのワード線はそのワード線専
用の冗長ブロック（図６の予備ブロック６１）を持って
いるため、不良メモリ・セルの救済効率が大幅に向上す
る。即ち、すべてのワード線が予備のワード線を一本持
っている場合に匹敵する程度の救済効率が期待される。
【００７３】（２）データ・エリアとタグ・エリアはワ
ード線を共有しているので、データ・エリアが活性化す
るのと同時にタグ・エリアも活性化する。つまり、冗長
ブロックを有効化するためのアドレス変換回路を必要と
しない。したがって、大きな救済効率の割にチップ面積
に対する影響が非常に少ない。
【００７４】（３）データ・エリアにある不良メモリ・
セルの救済のためにデータ・エリア自身にＥＣＣをかけ
るのではなく、データ量の少ない不良情報領域にのみＥ
ＣＣをかけるので、ＥＣＣの量が相対的に少なくてす
み、かつ、ＥＣＣに関わる処理時間が少なくてすむ。
【００７５】（４）データ・エリアとタグ・エリアとが
ワード線を共有するので、一連のタグとデータの連続ア
クセスをいわゆるページ・モードによって行うことがで
きる。したがって、高速アクセスが可能である。
【００７６】（５）データ・エリアとタグ・エリアとが
物理的に結合されているので、両エリアの関連付けを行
うためのオーバーヘッド処理が不要である。
【００７７】（６）一括消去型不揮発性半導体記憶装置
を外部記憶システムで用いる時に、これからの一つの方
向であると思われるシリアルＩ／Ｏとの整合性がよい。
【００７８】（７）タグ・エリアを冗長構成の一部とし
て使うのみではなく、外部記憶システムのセクタ管理情
報の記憶に用いることができる。そのような用い方をし
た場合、システム管理が安全かつ容易である。即ち、デ
ータ・エリア一括消去時にもタグ・エリアは消去されな
いので、セクタ管理情報を他の記憶装置上に複写してお
く必要がなく、かつ、不意の電源断に対する耐性が強
い。
【００７９】また、タグ・エリアがセクタ管理情報の一
部を保持するので、外部記憶システムの要素として一括
消去型不揮発性半導体メモリを使用する場合、各メモリ
に含まれる有効ビット数をすべて揃えておく必要がな
い。即ち、４メガ・チップといえども、４メガ・ビット
が正確に存在する必要はなく、多少の増減が許される。
差は外部記憶システムに含まれる冗長セクタが吸収す
る。したがって、生産チップの有効利用を図ることがで
きる。
【００８０】
【発明の効果】以上説明したように、本発明によれば、
一括消去型不揮発性半導体記憶装置の不良を効率よく救
済することができる。
【図面の簡単な説明】
【図１】本発明の半導体外部記憶システムを組み込んだ
コンピュータ・システムの一例を示す図である。
【図２】本発明の半導体外部記憶システムのハードウェ
ア構成の一例を示す図である。
【図３】本発明の実施例になるフラッシュ・メモリ・チ
ップの構成の概要を示す図である。
【図４】メモリ・セル・アレイのワード線方向の模式的
な断面図である。
【図５】メモリ・コントローラとフラッシュ・メモリ・
チップの回路を示す図である。
【図６】データ・エリアの論理分割の一例を示す図であ
る。
【図７】タグ・エリアの論理分割の一例を示す図であ
る。
【図８】チップ製造後の初期検査のステップを示すフロ
ー・チャートである。
【図９】プロテクト・モードのデータ書込操作のステッ
プを示すフロー・チャートである。
【図１０】データ読取操作のステップを示すフロー・チ
ャートである。
【図１１】プロテクト・モードの消去操作のステップを
示すフロー・チャートである。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 (72)発明者 豊岡 孝資 東京都千代田区三番町５−19 日本ア イ・ビー・エム株式会社 東京基礎研究 所内 (72)発明者 佐藤 証 東京都千代田区三番町５−19 日本ア イ・ビー・エム株式会社 東京基礎研究 所内 (72)発明者 坂上 好功 東京都千代田区三番町５−19 日本ア イ・ビー・エム株式会社 東京基礎研究 所内 (56)参考文献 特開 平２−3182（ＪＰ，Ａ) 特開 平５−174588（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】ワード線とビット線とによって動作電圧が
    設定されるメモリ・セルのアレイからなる一括消去可能
    な不揮発性半導体記憶装置であって、 ワード線を共有するメモリ・セルを第１の群と第２の群
    に物理的に分け、さらに第１の群のメモリ・セルをそれ
    ぞれが複数個のメモリ・セルからなる複数個のブロック
    に論理的に分け、それらブロックにはデータ記憶に通常
    使用するレギュラー・ブロックと交換用の予備ブロック
    とがあり、第２の群のメモリ・セルを使って、不良レギ
    ュラー・ブロックおよびそれに代えて使用する予備ブロ
    ックを識別するためのデータを記憶する、半導体記憶装
    置。
  2. 【請求項２】上記不良ブロックと予備ブロックの識別に
    関するデータに対して発生されたＥＣＣを上記第２の群
    のメモリ・セルを使って記憶する、請求項１の半導体記
    憶装置。
  3. 【請求項３】バスを介してホスト・プロセッサに接続さ
    れる外部記憶システムであって、 上記外部記憶システムは、 メモリ・セルのアレイを、ウェルを分けることによって
    第１のエリアと第２のエリアとに物理的に分割し、ワー
    ド線を共有しつつ、それぞれのエリアを別々に一括消去
    できるように構成した一括消去可能な不揮発性半導体記
    憶装置と、 上記半導体記憶装置に対する制御を行うコントローラと
    を備え、 一つのワード線を共有する第１および第２のエリアは一
    つの論理単位を構成し、 上記論理単位内において、第２のエリアは第１のエリア
    にある不良メモリ・セルの情報を保持し、 上記コントローラは、上記第２のエリアの情報に基づい
    て、不良メモリ・セルの使用を回避しながら、上記第１
    のエリアに対するデータの書込または読取を行うことを
    特徴とする外部記憶システム。
  4. 【請求項４】ホスト・プロセッサと、外部記憶システム
    と、該プロセッサと該外部記憶システムの間でコマンド
    およびデータを転送するためのバスとを含むコンピュー
    タ・システムにおいて、 上記外部記憶システムは、メモリ・セルのアレイを、ウ
    ェルを分けることによって第１のエリアと第２のエリア
    とに物理的に分割し、ワード線を共有しつつ、それぞれ
    のエリアを別々に一括消去できるように構成した一括消
    去可能な不揮発性半導体記憶装置と、該半導体記憶装置
    に対する制御を行うコントローラとを備え、 一つのワード線を共有する第１および第２のエリアは一
    つの論理単位を構成し、 上記論理単位内において、第２のエリアは第１のエリア
    にある不良メモリ・セルの情報を保持し、 上記コントローラは、上記ホスト・プロセッサからのコ
    マンドに応答して、上記第２のエリアの情報に基づいて
    不良メモリ・セルの使用を回避しながら、上記第１のエ
    リアに対するデータの書込または読取を行うことを特徴
    とするコンピュータ・システム。
  5. 【請求項５】メモリ・セルのアレイを、第１のエリアと
    第２のエリアとに物理的に分割し、ワード線を共有しつ
    つ、それぞれのエリアを別々に一括消去できるように構
    成した、一括消去可能な不揮発性半導体記憶装置の検査
    方法であって、 一つのワード線上の第１のエリアにおける不良メモリ・
    セルの有無を調べる検査をし、 上記ワード線を共有する第２のエリアに、不良情報とこ
    の不良情報に対して生成されたＥＣＣとをプログラムす
    るステップを含む検査方法。
  6. 【請求項６】上記第１のエリアのメモリ・セルは、それ
    ぞれが複数個のメモリ・セルからなる複数個のブロック
    に論理的に分かれており、上記不良情報は、不良メモリ
    ・セルを含むブロックを識別するためのデータである、
    請求項５記載の検査方法。
  7. 【請求項７】メモリ・セルのアレイを、第１のエリアと
    第２のエリアとに物理的に分割し、ワード線を共有しつ
    つ、それぞれのエリアを別々に一括消去できるように構
    成し、かつ一つのワード線を共有する第１および第２の
    エリアは一つの論理単位を構成する、そのような一括消
    去可能な不揮発性半導体記憶装置の不良メモリ・セル使
    用回避方法であって、 上記論理単位内において、第２のエリアに第１のエリア
    にある不良メモリ・セルの情報を保持し、 ホスト・プロセッサからのコマンドに応答して、該当す
    る論理単位に含まれる上記第２のエリアの情報に基づい
    て、不良メモリ・セルの使用を回避しながら、上記第１
    のエリアに対するデータの書込または読取を行うステッ
    プを含む、不良メモリ・セル使用回避方法。
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Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033438T2 (de) * 1989-04-13 2000-07-06 Sandisk Corp Austausch von fehlerhaften Speicherzellen einer EEprommatritze
JPH06312593A (ja) 1993-04-28 1994-11-08 Toshiba Corp 外部記憶装置、外部記憶装置ユニットおよび外部記憶装置の製造方法
JPH0737049A (ja) 1993-07-23 1995-02-07 Toshiba Corp 外部記憶装置
JP3383398B2 (ja) * 1994-03-22 2003-03-04 株式会社東芝 半導体パッケージ
JP3388921B2 (ja) * 1994-11-29 2003-03-24 株式会社東芝 集積回路カードの製造方法
JP3660382B2 (ja) * 1995-02-03 2005-06-15 株式会社東芝 情報記憶装置およびそれに用いるコネクタ部
US6471130B2 (en) * 1995-02-03 2002-10-29 Kabushiki Kaisha Toshiba Information storage apparatus and information processing apparatus using the same
USRE38997E1 (en) * 1995-02-03 2006-02-28 Kabushiki Kaisha Toshiba Information storage and information processing system utilizing state-designating member provided on supporting card surface which produces write-permitting or write-inhibiting signal
JP3782840B2 (ja) * 1995-07-14 2006-06-07 株式会社ルネサステクノロジ 外部記憶装置およびそのメモリアクセス制御方法
JPH0954726A (ja) * 1995-08-18 1997-02-25 Mitsubishi Electric Corp 記憶装置
JPH0964240A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2848300B2 (ja) * 1995-12-27 1999-01-20 日本電気株式会社 不揮発性半導体記憶装置
US6031758A (en) 1996-02-29 2000-02-29 Hitachi, Ltd. Semiconductor memory device having faulty cells
DE69622149T2 (de) * 1996-03-21 2002-11-28 St Microelectronics Srl Verfahren zur Wiederherstellung fehlerhafter Speichereinrichtungen
US5777924A (en) * 1997-06-05 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
JP2799310B2 (ja) * 1996-04-02 1998-09-17 山一電機株式会社 メモリーカード稼動電子機器におけるｉｃ保護装置
JPH09327990A (ja) * 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
JP3976839B2 (ja) 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
JP4671300B2 (ja) * 1996-07-09 2011-04-13 ルネサスエレクトロニクス株式会社 不揮発性メモリ装置
KR100205006B1 (ko) * 1996-10-08 1999-06-15 윤종용 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
US5956473A (en) * 1996-11-25 1999-09-21 Macronix International Co., Ltd. Method and system for managing a flash memory mass storage system
US5857069A (en) * 1996-12-30 1999-01-05 Lucent Technologies Inc. Technique for recovering defective memory
JPH10302030A (ja) * 1997-02-28 1998-11-13 Toshiba Corp 接続装置、および情報処理装置
US5995308A (en) * 1997-03-31 1999-11-30 Stmicroelectronics N.V. Disk resident defective data sector information management system on a headerless magnetic disk device
KR19980077451A (ko) * 1997-04-18 1998-11-16 윤종용 불 휘발성 반도체 메모리 장치
USRE37419E1 (en) * 1997-06-05 2001-10-23 Aplus Flash Technology Inc. Flash memory array and decoding architecture
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
JPH113595A (ja) * 1997-06-13 1999-01-06 Sharp Corp 不揮発性半導体記憶装置
US6035432A (en) * 1997-07-31 2000-03-07 Micron Electronics, Inc. System for remapping defective memory bit sets
JP3119214B2 (ja) * 1997-09-30 2000-12-18 ソニー株式会社 記憶装置、データ処理システム並びにデータの書き込み及び読み出し方法
JPH11126497A (ja) * 1997-10-22 1999-05-11 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
JP3558510B2 (ja) * 1997-10-30 2004-08-25 シャープ株式会社 不揮発性半導体記憶装置
US6002620A (en) * 1998-01-09 1999-12-14 Information Storage Devices, Inc. Method and apparatus of column redundancy for non-volatile analog and multilevel memory
US6141768A (en) * 1998-03-12 2000-10-31 Winbond Electronics Corp. Self-corrective memory system and method
US5959914A (en) * 1998-03-27 1999-09-28 Lsi Logic Corporation Memory controller with error correction memory test application
JP4060938B2 (ja) * 1998-05-25 2008-03-12 シャープ株式会社 不揮発性半導体記憶装置
FR2779251B1 (fr) * 1998-05-29 2000-08-11 Sgs Thomson Microelectronics Redondance appliquee a des cellules dram a faible remanence
US6243823B1 (en) * 1998-10-02 2001-06-05 International Business Machines Corporation Method and system for boot-time deconfiguration of a memory in a processing system
US6542961B1 (en) * 1998-12-22 2003-04-01 Hitachi, Ltd. Disk storage system including a switch
TW548653B (en) 1999-01-26 2003-08-21 Nec Electronics Corp Semiconductor memory device having redundancy memory circuit
JP4413306B2 (ja) * 1999-03-23 2010-02-10 株式会社東芝 半導体記憶装置
US6405323B1 (en) * 1999-03-30 2002-06-11 Silicon Storage Technology, Inc. Defect management for interface to electrically-erasable programmable read-only memory
US6148354A (en) 1999-04-05 2000-11-14 M-Systems Flash Disk Pioneers Ltd. Architecture for a universal serial bus-based PC flash disk
US6462985B2 (en) 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP3893005B2 (ja) 2000-01-06 2007-03-14 富士通株式会社 不揮発性半導体記憶装置
US6212098B1 (en) * 2000-02-14 2001-04-03 Advanced Micro Devices, Inc. Voltage protection of write protect cams
US6728913B1 (en) * 2000-02-25 2004-04-27 Advanced Micro Devices, Inc. Data recycling in memory
US6721821B1 (en) * 2000-04-13 2004-04-13 General Dynamics Information Systems Apparatus for electronic data storage
JP3653449B2 (ja) * 2000-06-15 2005-05-25 シャープ株式会社 不揮発性半導体記憶装置
US6832281B2 (en) * 2000-07-06 2004-12-14 Onspec Electronic Inc. Flashtoaster for reading several types of flash memory cards with or without a PC
US7295443B2 (en) * 2000-07-06 2007-11-13 Onspec Electronic, Inc. Smartconnect universal flash media card adapters
US6438638B1 (en) * 2000-07-06 2002-08-20 Onspec Electronic, Inc. Flashtoaster for reading several types of flash-memory cards with or without a PC
US7252240B1 (en) 2000-07-06 2007-08-07 Onspec Electronics, Inc. Memory module which includes a form factor connector
US7278051B2 (en) * 2000-07-06 2007-10-02 Onspec Electronic, Inc. Field-operable, stand-alone apparatus for media recovery and regeneration
US7493437B1 (en) 2000-07-06 2009-02-17 Mcm Portfolio Llc Flashtoaster for reading several types of flash memory cards with or without a PC
EP1178491A1 (en) * 2000-08-02 2002-02-06 STMicroelectronics S.r.l. A semiconductor memory
JP4014801B2 (ja) * 2000-12-28 2007-11-28 株式会社ルネサステクノロジ 不揮発性メモリ装置
KR100391154B1 (ko) * 2001-05-14 2003-07-12 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법 및 장치
JP2002342164A (ja) * 2001-05-22 2002-11-29 Hitachi Ltd 記憶装置及びデータ処理装置並びに記憶部制御方法
US7181655B2 (en) * 2001-06-21 2007-02-20 Nxp B.V. Method and circuit arrangement for memory error processing
ITRM20010530A1 (it) * 2001-08-31 2003-02-28 Micron Technology Inc Marcatura di settore di memoria flash per consecutiva cancellazione in settore o banco.
US7162549B2 (en) * 2001-10-29 2007-01-09 Onspec Electronics, Inc. Multimode controller for intelligent and “dumb” flash cards
JP3840994B2 (ja) * 2002-03-18 2006-11-01 セイコーエプソン株式会社 不揮発性半導体記憶装置
US7047381B2 (en) * 2002-07-19 2006-05-16 Broadcom Corporation System and method for providing one-time programmable memory with fault tolerance
KR20040023843A (ko) * 2002-09-12 2004-03-20 삼성전기주식회사 메모리의 결함 처리 장치 및 그 방법
US7203874B2 (en) * 2003-05-08 2007-04-10 Micron Technology, Inc. Error detection, documentation, and correction in a flash memory device
US7509543B2 (en) * 2003-06-17 2009-03-24 Micron Technology, Inc. Circuit and method for error test, recordation, and repair
US7152138B2 (en) * 2004-01-30 2006-12-19 Hewlett-Packard Development Company, L.P. System on a chip having a non-volatile imperfect memory
JP4135680B2 (ja) * 2004-05-31 2008-08-20 ソニー株式会社 半導体記憶装置および信号処理システム
US7275190B2 (en) 2004-11-08 2007-09-25 Micron Technology, Inc. Memory block quality identification in a memory device
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7397700B2 (en) 2005-04-11 2008-07-08 Stmicroelectronics S.R.L. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US7580291B2 (en) * 2006-06-08 2009-08-25 Atmel Corporation Data register with efficient erase, program verify, and direct bit-line memory access features
US20080172517A1 (en) * 2007-01-11 2008-07-17 Guobiao Zhang Mask-Programmable Memory with Reserved Space
TWI381390B (zh) * 2008-04-10 2013-01-01 Phison Electronics Corp 快閃記憶體的損壞區塊辨識方法、儲存系統及其控制器
JP5218228B2 (ja) * 2008-04-23 2013-06-26 新東工業株式会社 搬送装置及びブラスト加工装置
US8264891B2 (en) * 2008-08-06 2012-09-11 Samsung Electronics Co., Ltd. Erase method and non-volatile semiconductor memory
US7996736B2 (en) * 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
US8458562B1 (en) * 2008-12-30 2013-06-04 Micron Technology, Inc. Secondary memory element for non-volatile memory
WO2010076601A1 (en) * 2008-12-30 2010-07-08 Giulio Albini Memory device and method of fabricating thereof
US8922236B2 (en) * 2010-09-10 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for inspecting the same
JP5269020B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体集積回路装置およびメモリの管理方法
TWI512952B (zh) * 2013-05-06 2015-12-11 Macronix Int Co Ltd 記憶元件及其製造方法
US9811413B2 (en) * 2014-07-30 2017-11-07 Apple Inc. Orphan block management in non-volatile memory devices
KR20200055267A (ko) * 2018-11-13 2020-05-21 에스케이하이닉스 주식회사 메모리 시스템 및 테스트 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPH0793017B2 (ja) * 1987-04-24 1995-10-09 株式会社東芝 不揮発性半導体メモリ
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
JPH023182A (ja) * 1988-05-20 1990-01-08 Hitachi Ltd 半導体記憶回路装置
US5268870A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
DE69033438T2 (de) * 1989-04-13 2000-07-06 Sandisk Corp Austausch von fehlerhaften Speicherzellen einer EEprommatritze
US5200959A (en) * 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
US5185718A (en) * 1991-02-19 1993-02-09 Catalyst Semiconductor Corporation Memory array architecture for flash memory
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
US5270980A (en) * 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
JPH05174588A (ja) * 1991-12-19 1993-07-13 Nec Corp 不揮発性半導体記憶装置のデータ消去方法
US5278793A (en) * 1992-02-25 1994-01-11 Yeh Tsuei Chi Memory defect masking device

Also Published As

Publication number Publication date
US5509018A (en) 1996-04-16
US5844910A (en) 1998-12-01
EP0590809A2 (en) 1994-04-06
JPH06111589A (ja) 1994-04-22
US5546402A (en) 1996-08-13

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