JP2008084485A - 不揮発性半導体記憶装置及びデータ読出方法 - Google Patents
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Abstract
【解決手段】読出電圧レベル制御部3011は、隣接メモリセルMCn+1にデータが書き込まれる前における選択メモリセルMCnのデータを読み出す時における読出電圧レベルとしての4値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第1、第2及び第3の読出電圧レベルを規定し、かつ、隣接メモリセルMCn+1のデータ状態を示す隣接メモリセル状態情報に基づいて選択メモリセルMCnのデータを読み出す第1及び第2の読出電圧ベリファイレベルを規定する。
【選択図】図26
Description
図1は、本発明の不揮発性半導体記憶装置の実施の形態1に係るNAND型フラッシュメモリ装置の概略ブロック図である。
クロックトインバータ401a、401bの制御端子は、読出制御回路51の出力端子に接続されている。読出制御回路51は、クロックトインバータ401a、401bの制御端子に制御信号LAT1、SEN1を与える。
次に、本発明の実施の形態2について、図面を参照して説明する。図20は、本発明の実施の形態2に係るNAND型フラッシュメモリ装置の複数のメモリセルブロックBLK0、BLK1、…、BLKm−1のうちの一つ(例えばBLK0)のより詳細な構成の例を示すブロック図である。なお、本発明の実施の形態2においては、本発明の実施の形態1と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態3)
次に、本発明の実施の形態3について、図面を参照して説明する。図25は、本発明の実施の形態3に係るNAND型フラッシュメモリ装置の複数のメモリセルブロックBLK0、BLK1、…、BLKm−1のうちの一つ(例えばBLK0)の詳細な構成の例を示すブロック図である。なお、本発明の実施の形態3においては、本発明の実施の形態1、2と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
次に、本発明の実施の形態4について、図面を参照して説明する。図27は、本発明の実施の形態4に係るNAND型フラッシュメモリ装置300の読出制御部301の構成を示すブロック図である。なお、本発明の実施の形態4においては、本発明の実施の形態3と同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
データ判定部3013は、データ読出部3012により読み出されるデータに基づいて選択メモリセルMCnのデータが4値のいずれかを判定する。
2 メモリセルアレイ
3 ローデコーダ
4 読出書込回路部
5 周辺回路部
6 パッド部
401 ラッチ回路
BLK0〜m−1 メモリ装置ブロック
MU0〜MUi−1 メモリセルユニット
MC0〜j−1 メモリセル
S1 選択トランジスタ
S2 選択トランジスタ
SGS、SGD ゲート線
SA0〜SAi−1 センスアンプ回路
BL0〜BLi−1 ビット線
CELSRC セルソース線
WL0〜WLj−1 ワード線
FG フローティングゲート
51、101、201、301 読出制御回路
2011 隣接メモリセルデータ読出部
2012 隣接メモリセルデータ記憶部
2013、3011 読出電圧レベル制御部
2014、3012 データ読出部
2015、3013 データ判定部
Claims (5)
- 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し4値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記データ読出書込制御部は、
前記第1のメモリセルに隣接している第2のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第2のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
前記隣接メモリセル状態情報に基づいて前記第1のメモリセルのデータを読み出す所定の複数の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
前記所定の複数の読出電圧ベリファイレベルの複数の読出電圧で前記第1のメモリセルのデータを読み出すデータ読出部と、
前記データ読出部により読み出される前記データに基づいて前記第1のメモリセルのデータが4値のいずれかを判定するデータ判定部と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し4値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記データ読出書込制御部は、
前記第1のメモリセルに隣接している第2のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第2のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
前記第2のメモリセルにデータが書き込まれる前における前記第1のメモリセルのデータを読み出す時における読出電圧レベルとしての4値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第1、第2及び第3の読出電圧レベルを規定し、かつ、前記隣接メモリセル状態情報に基づいて前記第1のメモリセルのデータを読み出す前記第2及び第3の読出電圧レベルより所定値だけ大きい第1及び第2の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
前記第1の読出電圧レベル並びに前記第1及び第2の読出電圧ベリファイレベルの複数の読出電圧で前記第1のメモリセルのデータを読み出すデータ読出部と、
前記データ読出部により読み出される前記データに基づいて前記第1のメモリセルのデータが4値のいずれかを判定するデータ判定部と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し4値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備し、
前記データ読出書込制御部は、
前記第1のメモリセルに隣接している第2のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第2のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出部と、
前記隣接メモリセルデータ読出部からの前記隣接メモリセル状態情報を記憶する隣接メモリセルデータ記憶部と、
前記第2のメモリセルにデータが書き込まれる前における前記第1のメモリセルのデータを読み出す時における読出電圧レベルとしての4値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第1、第2及び第3の読出電圧レベルを規定し、前記隣接メモリセル状態情報に基づいて前記第1のメモリセルのデータを読み出す前記第2及び第3の読出電圧レベルより所定値だけ大きい第1及び第2の読出電圧ベリファイレベルを規定する読出電圧レベル制御部と、
前記第1、第2及び第3の読出電圧レベル並びに前記第1及び第2の読出電圧ベリファイレベルの複数の読出電圧で前記第1のメモリセルのデータを読み出すデータ読出部と、
前記データ読出部により読み出される前記データに基づいて前記第1のメモリセルのデータが4値のいずれかを判定するデータ判定部と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し4値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備する不揮発性半導体記憶装置におけるデータ読出方法であって、
前記第1のメモリセルに隣接している第2のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第2のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出ステップと、
前記隣接メモリセルデータ読出ステップにおける前記隣接メモリセル状態情報を隣接メモリセルデータ記憶部が記憶する隣接メモリセルデータ記憶ステップと、
前記隣接メモリセルデータ記憶部が記憶している前記隣接メモリセル状態情報に基づいて前記第1のメモリセルのデータを読み出す所定の複数の読出電圧ベリファイレベルを規定する読出電圧レベル制御ステップと、
前記所定の複数の読出電圧ベリファイレベルの複数の読出電圧で前記第1のメモリセルのデータを読み出すデータ読出ステップと、
前記データ読出ステップにおいて読み出される前記データに基づいて前記第1のメモリセルのデータが4値のいずれかを判定するデータ判定ステップと、
を具備することを特徴とするデータ読出方法。 - 電気的に書き換え可能な複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対し4値のデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ読出書込制御部と、を具備する不揮発性半導体記憶装置におけるデータ読出方法であって、
前記第1のメモリセルに隣接している第2のメモリセルにデータの下位ページが書き込まれているかを所定の読出電圧レベルの読出電圧で読み出して前記第2のメモリセルのデータ状態を示す隣接メモリセル状態情報を生成する隣接メモリセルデータ読出ステップと、
前記隣接メモリセルデータ読出ステップにおける前記隣接メモリセル状態情報を隣接メモリセルデータ記憶部が記憶する隣接メモリセルデータ記憶ステップと、
前記第2のメモリセルにデータが書き込まれる前における前記第1のメモリセルのデータを読み出す時における読出電圧レベルとしての4値のデータの閾値分布の間の値である読出電圧レベルを下位から順次に第1、第2及び第3の読出電圧レベルを規定し、かつ、前記隣接メモリセル状態情報に基づいて前記第1のメモリセルのデータを読み出す前記第2及び第3の読出電圧レベルより所定値だけ大きい第1及び第2の読出電圧ベリファイレベルを規定する読出電圧レベル制御ステップと、
前記第1の読出電圧レベル並びに前記第1及び第2の読出電圧ベリファイレベルの複数の読出電圧で前記第1のメモリセルのデータを読み出すデータ読出ステップと、
前記データ読出ステップにおいて読み出される前記データに基づいて前記第1のメモリセルのデータが4値のいずれかを判定するデータ判定ステップと、
を具備することを特徴とするデータ読出方法。
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KR1020070097565A KR100919736B1 (ko) | 2006-09-28 | 2007-09-27 | 불휘발성 반도체 기억 장치 및 데이터 판독 방법 |
US11/863,915 US7843724B2 (en) | 2006-09-28 | 2007-09-28 | Nonvolatile semiconductor memory and data reading method |
US12/916,856 US8189395B2 (en) | 2006-09-28 | 2010-11-01 | Nonvolatile semiconductor memory and data reading method |
Applications Claiming Priority (1)
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---|---|---|---|
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011040124A (ja) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | 半導体記憶装置のデータ読み出し方法 |
JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8284603B2 (en) | 2009-06-12 | 2012-10-09 | Samsung Electronics Co., Ltd. | Memory devices and operations thereof using program state determination based on data value distribution |
JP2012198953A (ja) * | 2011-03-18 | 2012-10-18 | Toshiba Corp | 不揮発性半導体メモリ |
US8422307B2 (en) | 2009-07-07 | 2013-04-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method using dynamically determined read voltages |
US8503230B2 (en) | 2008-12-12 | 2013-08-06 | Samsung Electronics Co., Ltd. | Access method of non-volatile memory device |
US8811094B2 (en) | 2011-09-09 | 2014-08-19 | Samsung Electronics Co., Ltd. | Non-volatile multi-level memory device and data read method |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3976839B2 (ja) * | 1996-07-09 | 2007-09-19 | 株式会社ルネサステクノロジ | 不揮発性メモリシステムおよび不揮発性半導体メモリ |
US8056952B2 (en) * | 2008-06-04 | 2011-11-15 | International Truck Intellectual Property Company, Llc | Nested seating unit |
KR101497548B1 (ko) | 2009-02-02 | 2015-03-03 | 삼성전자주식회사 | 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법 |
KR101635504B1 (ko) | 2009-06-19 | 2016-07-04 | 삼성전자주식회사 | 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법 |
KR101512199B1 (ko) * | 2009-06-29 | 2015-04-14 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 동작 방법 |
JP2013012267A (ja) * | 2011-06-29 | 2013-01-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR102030330B1 (ko) | 2012-12-11 | 2019-10-10 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 |
SG11201600931UA (en) * | 2013-07-08 | 2016-03-30 | Toshiba Kk | Semiconductor memory device and stored data read method |
KR102238579B1 (ko) | 2014-08-06 | 2021-04-09 | 삼성전자주식회사 | 메모리 장치의 프로그램 방법 |
US9208859B1 (en) | 2014-08-22 | 2015-12-08 | Globalfoundries Inc. | Low power static random access memory (SRAM) read data path |
KR102233074B1 (ko) | 2014-10-08 | 2021-03-30 | 삼성전자주식회사 | 저장 장치 및 그것의 신뢰성 검증 방법 |
KR102320955B1 (ko) | 2015-02-02 | 2021-11-05 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 읽기 방법 |
TWI550612B (zh) * | 2015-03-23 | 2016-09-21 | 群聯電子股份有限公司 | 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元 |
JP6239078B1 (ja) * | 2016-11-04 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
JP2019153366A (ja) * | 2018-03-06 | 2019-09-12 | 東芝メモリ株式会社 | メモリシステム、読み出し方法、プログラム、およびメモリコントローラ |
US11342033B1 (en) * | 2020-12-28 | 2022-05-24 | Sandisk Technologies Llc | Look neighbor ahead for data recovery |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004326866A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
WO2006011811A2 (en) * | 2004-07-30 | 2006-02-02 | Ge Healthcare As | Radicals and their use as paramagnetic agents in a dynamic nuclear polarisation process |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100192476B1 (ko) * | 1996-06-26 | 1999-06-15 | 구본준 | 다중 비트 메모리 셀의 데이타 센싱장치 및 방법 |
US6975539B2 (en) * | 1999-01-14 | 2005-12-13 | Silicon Storage Technology, Inc. | Digital multilevel non-volatile memory system |
US6657891B1 (en) * | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
JP3935139B2 (ja) | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
US7196946B2 (en) | 2005-04-05 | 2007-03-27 | Sandisk Corporation | Compensating for coupling in non-volatile storage |
US7187585B2 (en) * | 2005-04-05 | 2007-03-06 | Sandisk Corporation | Read operation for non-volatile storage that includes compensation for coupling |
JP4874566B2 (ja) * | 2005-04-11 | 2012-02-15 | 株式会社東芝 | 半導体記憶装置 |
KR100705220B1 (ko) * | 2005-09-15 | 2007-04-06 | 주식회사 하이닉스반도체 | 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법 |
JP2008010046A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7619920B2 (en) * | 2007-07-05 | 2009-11-17 | Kabushiki Kaisha Toshiba | NAND type flash memory and write method of the same |
-
2006
- 2006-09-28 JP JP2006265744A patent/JP2008084485A/ja active Pending
-
2007
- 2007-09-27 KR KR1020070097565A patent/KR100919736B1/ko not_active IP Right Cessation
- 2007-09-28 US US11/863,915 patent/US7843724B2/en not_active Expired - Fee Related
-
2010
- 2010-11-01 US US12/916,856 patent/US8189395B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004326866A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
WO2006011811A2 (en) * | 2004-07-30 | 2006-02-02 | Ge Healthcare As | Radicals and their use as paramagnetic agents in a dynamic nuclear polarisation process |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8503230B2 (en) | 2008-12-12 | 2013-08-06 | Samsung Electronics Co., Ltd. | Access method of non-volatile memory device |
US8284603B2 (en) | 2009-06-12 | 2012-10-09 | Samsung Electronics Co., Ltd. | Memory devices and operations thereof using program state determination based on data value distribution |
US8422307B2 (en) | 2009-07-07 | 2013-04-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method using dynamically determined read voltages |
JP2011040124A (ja) * | 2009-08-07 | 2011-02-24 | Toshiba Corp | 半導体記憶装置のデータ読み出し方法 |
JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012198953A (ja) * | 2011-03-18 | 2012-10-18 | Toshiba Corp | 不揮発性半導体メモリ |
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