KR100466980B1 - 낸드 플래시 메모리 장치 - Google Patents
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Abstract
Description
Claims (8)
- 데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치에 있어서:M-비트 데이터 (M은 자연수)를 입력/출력하기 위한 M개의 입출력 핀들과;외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생하는 제어 로직과;상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최하위 비트들 (N은 자연수)을 받아들이는 제 1 입력 버퍼 회로와;상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최상위 비트들을 받아들이는 제 2 입력 버퍼 회로와;상기 어드레스 로드 신호들에 응답하여 상기 제 1 입력 버퍼 회로의 출력을 어드레스로서 받아들이는 어드레스 레지스터와;상기 어드레스 로드 신호들은 순차적으로 활성화되며;상기 커맨드 로드 신호에 응답하여 상기 제 1 어드레스 버퍼 회로의 출력을 커맨드로서 받아들이는 커맨드 레지스터와;상기 데이터 로드 신호에 응답하여 상기 제 1 및 제 2 입력 버퍼 회로들의 출력들을, 프로그램될 데이터로서, 동시에 받아들이는 데이터 입력 레지스터와;상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 및 스위치 회로와;상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택하는 열 디코더 및 스위치 회로와;상기 데이터 입력 레지스터로부터 출력되는 M-비트 데이터를 전달하는 제 1 데이터 버스와;읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 1 데이터 버스 상의 M-비트 데이터를 래치하는 감지 및 래치 회로와;상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 M-비트 데이터를 전달하는 제 2 데이터 버스와; 그리고상기 제 2 데이터 버스를 통해 전달된 M-비트 데이터를 상기 M개의 입출력 핀들로 출력하는 데이터 출력 버퍼 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 1 항에 있어서,커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 M개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스는 각각 N개의 최하위 비트 입출력 핀들을 통해 입력되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 2 항에 있어서,상기 커맨드와 상기 어드레스가 각각 입력될 때, N개의 최상위 비트 입출력 핀들 상의 신호들은 무효한 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 3 항에 있어서,상기 M은 16이고 상기 N은 8인 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치에 있어서:16-비트 데이터를 입력/출력하기 위한 16개의 입출력 핀들과;외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생하는 제어 로직과;상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최하위 비트들을 받아들이는 제 1 입력 버퍼 회로와;상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최상위 비트들을 받아들이는 제 2 입력 버퍼 회로와;상기 어드레스 로드 신호들에 응답하여 동작하며, 제 1 내부 버스를 통해 상기 제 1 내부 버퍼 회로의 출력을, 어드레스로서, 받아들이는 어드레스 레지스터와;상기 어드레스 로드 신호들은 순차적으로 활성화되며;상기 커맨드 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 어드레스 버퍼 회로의 출력을, 커맨드로서, 받아들이는 커맨드 레지스터와;상기 데이터 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 입력 버퍼 회로의 출력을 그리고 제 2 내부 버스를 통해 상기 제 2 입력 버퍼 회로의 출력을, 프로그램될 데이터로서, 동시에 받아들이는 데이터 입력 레지스터와;상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 및 스위치 회로와;상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택하는 열 디코더 및 스위치 회로와;상기 데이터 입력 레지스터로부터 출력되는 16-비트 데이터를 전달하는 제 3 내부 버스와;읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 3 내부 버스 상의 16-비트 데이터를 래치하는 감지 및 래치 회로와;상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 16-비트 데이터를 전달하는 제 4 내부 버스와; 그리고상기 제 4 내부 버스를 통해 전달된 16-비트 데이터를 상기 16개의 입출력 핀들로 출력하는 데이터 출력 버퍼 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 5 항에 있어서,커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 16개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스는 각각 8개의 최하위 비트 입출력 핀들을 통해 입력되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 6 항에 있어서,상기 커맨드와 상기 어드레스가 각각 입력될 때, 8개의 최상위 비트 입출력 핀들 상의 신호들은 무효한 것을 특징으로 하는 낸드 플래시 메모리 장치.
- 제 5 항에 있어서,상기 제 1 및 제 2 내부 버스들은 동일한 버스 폭을 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0002309A KR100466980B1 (ko) | 2002-01-15 | 2002-01-15 | 낸드 플래시 메모리 장치 |
US10/340,359 US6965964B2 (en) | 2002-01-15 | 2003-01-09 | Nand flash memory device |
DE10301431A DE10301431B4 (de) | 2002-01-15 | 2003-01-14 | Speicherbaustein und zugehöriges Betriebsverfahren |
JP2003007590A JP4287158B2 (ja) | 2002-01-15 | 2003-01-15 | Nandフラッシュメモリ装置 |
CNB03105448XA CN1324480C (zh) | 2002-01-15 | 2003-01-15 | Nand闪存装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0002309A KR100466980B1 (ko) | 2002-01-15 | 2002-01-15 | 낸드 플래시 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030061646A KR20030061646A (ko) | 2003-07-22 |
KR100466980B1 true KR100466980B1 (ko) | 2005-01-24 |
Family
ID=19718485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0002309A KR100466980B1 (ko) | 2002-01-15 | 2002-01-15 | 낸드 플래시 메모리 장치 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6965964B2 (ko) |
JP (1) | JP4287158B2 (ko) |
KR (1) | KR100466980B1 (ko) |
CN (1) | CN1324480C (ko) |
DE (1) | DE10301431B4 (ko) |
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DE10301431A1 (de) | 2003-08-14 |
DE10301431B4 (de) | 2007-10-04 |
CN1324480C (zh) | 2007-07-04 |
JP4287158B2 (ja) | 2009-07-01 |
JP2003233998A (ja) | 2003-08-22 |
KR20030061646A (ko) | 2003-07-22 |
US20030135690A1 (en) | 2003-07-17 |
US6965964B2 (en) | 2005-11-15 |
CN1432920A (zh) | 2003-07-30 |
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
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