JP2001319486A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セクタ毎の消去特性にばらつきがあっても、
ブロック消去を正常に実現し、かつディスターブの影響
をできるだけ小さくすることが可能な不揮発性半導体記
憶装置を提供する。 【解決手段】 電源発生部１５０は、メモリセルに記憶
された対する消去動作のための消去電位を生成し、読出
動作において選択されたメモリセルに与える第１の電位
および非選択のメモリセルに与える第２の電位を可変に
生成する。チップコントロール部２００は、選択的に消
去電位を、消去ブロックごとに与える。このときチップ
コントロール部２００は、消去ブロック内のいずれかの
セクタに第１の電位を与え、かつ、消去ブロックに属す
るメモリセルにおいて導通状態となるものがなくなるよ
うに更新した第２の電位を、消去ブロック内の残りのセ
クタに与えて、消去ベリファイを行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的データの
書込・消去が可能で、かつ電源をオフ状態とした場合も
情報を記憶することが可能な不揮発性半導体記憶装置の
構成に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置、たとえばフラ
ッシュメモリは、フローティングゲートを有するメモリ
セルトランジスタを配列したメモリセルアレイを有す
る。フラッシュメモリは、このメモリセルに保持される
データを電気的に書込・消去可能である。このようなフ
ラッシュメモリは、近年デジタルスチールカメラやデジ
タルオーディオ、フラッシュカードなどシステムにおい
て、データを不揮発的に、かつ一時的に格納するための
データストレージ用途に多く利用されるようになってい
る。

【０００３】フラッシュメモリにおける書込／消去動作
は、メモリセルトランジスタにおいて周囲と絶縁膜によ
って絶縁されたフローティングゲートに高電解をかけて
電子を注入または放出し、メモリセルトランジスタのし
きい値電圧を変化させることにより行なわれる。データ
ストレージ用途に用いられるフラッシュメモリでは、た
とえば従来システムを動作させるためのプログラムを保
持するような用途に用いられていた場合と異なり、書換
動作自体を頻繁に行なうことが必要であるために、書込
に対してだけでなく、消去に対するデータ単位（一括し
て処理されるメモリセルの数）も小さいことが望まし
い。

【０００４】図２２は、ＡＮＤ型フラッシュメモリのメ
モリセルアレイの構成を示す概略ブロック図である。

【０００５】メモリセルＭＣ００１は、ゲート、ドレイ
ン、ソースを有するフローティングゲート型トランジス
タである。メモリセルＭＣ００１のゲートはワード線Ｗ
Ｌ（０）に接続され、ドレインはサブビット線ＳＢＬお
よび選択トランジスタＳＴＲ１を介してグローバルビッ
ト線ＧＢＬ１に接続され、ソースは選択トランジスタＳ
ＴＲ２を介してソース線ＳＬに接続されている。サブビ
ット線ＳＢＬには、１２８個のメモリセルが接続されて
おり、１２８本のワード線により１つの物理的な単位を
構成している。これを「物理ブロック」と呼ぶ。

【０００６】メモリセルへの書込／消去は、通常１ワー
ド線単位（以下、「１セクタ」と呼ぶ）で行なわれる。
書込はワード線に正の高電圧（たとえば、１８Ｖ）をか
け、メモリセルのしきい値を上げることにより行なわれ
る。

【０００７】但し、データを書込みたくないメモリセル
に対しては、ドレインに正の書込阻止電圧（たとえば、
６Ｖ）を印加することにより、しきい値の上昇を抑制す
る。

【０００８】消去は、ワード線に負の高電圧（たとえ
ば、−１７Ｖ）をかけ、メモリセルを構成するフローテ
ィングゲートトランジスタのしきい値を低下させる。

【０００９】書込／消去動作は、フラッシュメモリ内部
の制御回路により自動的に行なわれる。自動消去では、
対象となるセクタに対して消去パルス印加動作等、メモ
リセルが所望の範囲内のしきい値となったか否かを判定
するための動作（以下、「ベリファイ動作」と呼ぶ）を
繰返し、すべてのメモリセルのしきい値が所望の範囲内
になった時点で終了し、外部のシステムに消去が完了し
たことが知らされる。

【００１０】１セクタよりも大きなデータ単位での書換
をシステム側から要求された場合には、複数セクタに同
時に自動消去を行なうことにより、書換時間の短縮を図
ることができる。１セクタ毎に行なう自動消去を「セク
タ消去」、複数セクタ同時に行なう自動消去を「ブロッ
ク消去」と呼ぶ。

【００１１】図２３は、ブロック消去時において、消去
されるブロック（複数セクタ）内のメモリセルトランジ
スタのしきい値分布と、ベリファイ電圧との関係を示す
図である。

【００１２】また、図２４は、ブロック消去の動作手順
の一例（１ブロックが８セクタの場合）を示すフローチ
ャートである。

【００１３】以下、図２３および図２４を参照して、ま
ず、ブロック消去動作が開始されると（ステップＳ１０
００）、セクタアドレスがリセットされて、ＡＸ＝０と
される（ステップＳ１００２）。

【００１４】続いて、８セクタ一括して消去パルスが印
加され（ステップＳ１００４）、続いて、１番目のセク
タについてメモリセルのしきい値電圧がたとえば、１．
６Ｖ（以下ＶＦ１と呼ぶ）以下になったかの判定が行な
われる（以下、「消去ベリファイ」と呼ぶ）（ステップ
Ｓ１００６）。

【００１５】消去ベリファイの結果、しきい値電圧が電
位ＶＦ１以下となっていないと判断されると、再び、処
理はステップＳ１００４に復帰する。このようなパルス
印加と消去ベリファイを繰返し、１番目のセクタのすべ
てのメモリセルのしきい値電圧が電位ＶＦ１（１．６
Ｖ）以下になったと判断されると（ステップＳ１００
６）、続いて、８セクタ分の消去動作が完了したかの判
定が行なわれる（ステップＳ１００８）。

【００１６】８セクタ分の処理が終了していないと判断
された場合、セクタアドレスがインクリメントされて
（ステップＳ１０１０）、２番目のセクタについてステ
ップＳ１００６の処理が行なわれることで、１番目のセ
クタと同様にベリファイ動作が行なわれる。

【００１７】ステップＳ１００８において、８セクタす
べてについて消去ベリファイが終了したと判断される
と、再び、セクタアドレスがリセットされる（ステップ
Ｓ１０１２）。

【００１８】続いて、しきい値電圧が低くなりすぎたメ
モリセルがないかのチェック動作、以下、「過消去ベリ
ファイ」と呼ぶ）が行なわれる（ステップＳ１０１
４）。

【００１９】過消去ベリファイ動作を行なった結果、し
きい値電圧が低くなりすぎたと判断された場合（ステッ
プＳ１０１４）、過消去ベリファイでフェイルとなった
メモリセル、すなわちしきい値電圧が０．９Ｖ（以下、
ＶＦ２と呼ぶ）以下になったメモリセルについては、選
択的に書込動作が行なわれる（ステップＳ１０２０）。

【００２０】このような選択的な書込動作により、しき
い値電圧が電位ＶＦ２以上まで高くなったか否かの判定
が行なわれ（ステップＳ１０２２）、しきい値が電位Ｖ
Ｆ２以上となっていない場合は、再び選択書込処理（ス
テップＳ１０２０）が行なわれる。一方、しきい値電圧
が電位ＶＦ２以上となっていると判断されると（ステッ
プＳ１０２２）、ここで改めて、しきい値が１．９Ｖ
（以下、ＶＦ３と呼ぶ）以上に高くなりすぎたセルがな
いかの確認が行なわれる（以下、「過書込ベリファイ」
と呼ぶ）（ステップＳ１０２４）。

【００２１】過書込ベリファイの結果、しきい値が電位
ＶＦ２以上であって、かつ電位ＶＦ３以下となったと判
断されれば、処理はステップＳ１０１６に移行する。

【００２２】一方、ステップＳ１０１４において、過消
去ベリファイの結果、しきい値電圧が、電位ＶＦ２以下
ではないと判断された場合も、処理はステップＳ１０１
６に移行する。

【００２３】ステップＳ１０１６においては、８セクタ
分の過消去ベリファイ動作が終了したか否かの判定が行
なわれ、８セクタ分の処理が終了していない場合は、セ
クタアドレスがインクリメントされて（ステップＳ１０
１８）、処理は再び過消去ベリファイ動作（ステップＳ
１０１４）に復帰する。

【００２４】一方、８セクタ分の処理が終了したと判断
されれば（ステップＳ１０１６）、消去動作は正常終了
する（ステップＳ１０３０）。

【００２５】一方、ステップＳ１０２４において、過書
込ベリファイの結果、しきい値が電位ＶＦ２以上となる
ように書込ベリファイを行なうと、結果的に過書込が行
なわれてしまい、しきい値が電位ＶＦ３以上となってし
まう場合は、消去動作は異常終了する（ステップＳ１０
２６）。

【００２６】

【発明が解決しようとする課題】消去ベリファイ動作時
において、図２２に示すように、消去ベリファイの対象
となるセクタの選択ワード線の電圧は、ＶＦ１＝１．６
Ｖに、対象セクタ以外の非選択ワード線電圧はＶＦ０＝
−２Ｖに設定される。

【００２７】そして、グローバルビット線は１Ｖ程度に
プリチャージされており、選択トランジスタＳＴＲ１お
よびＳＴＲ２がオン状態となると、対象セクタのメモリ
セルのしきい値が電位ＶＦ１以下ならば、ビット線から
電荷が引抜かれることになる。

【００２８】しかしながら、複数セクタ同時に消去パル
スを印加することにより、ベリファイ対象セクタ以外に
しきい値電圧が電位ＶＦ０以下のメモリセルが存在する
ときは、そのセルはワード線電圧がＶＦ０＝−２Ｖであ
っても、常にオン状態となっている（以下、「デプリー
ト状態」と呼ぶ）。したがって、消去ベリファイの対象
となるセクタのメモリセルのしきい値電圧がＶＦ１以上
であっても、消去ベリファイの結果は、外見上正常であ
るとして、消去ベリファイをパスしてしまうことにな
る。

【００２９】図２５は、１セクタに消去電圧を印加した
ときのしきい値電圧の分布であり、分布幅としては、た
とえば平均的に２Ｖであるものとする。

【００３０】図２６は、複数のセクタについてブロック
消去を行なった後のブロック毎のしきい値分布を示す図
である。

【００３１】ブロック消去において、各セクタ毎に消去
特性にばらつきが大きく、図２６に示すように、しきい
値分布のばらつきが１．６Ｖ以上ある場合は、デプリー
ト状態のメモリセルが発生し、上述したように消去ベリ
ファイが正常に行なえなくなることになる。

【００３２】図２７は、上述したようなデプリート状態
のメモリセルが存在することにより、消去ベリファイ時
にグローバルビット線から電流がリークする経路を説明
するための図である。

【００３３】図２７においては、メモリセルＭＣ００２
がデプリート状態であるために、対象セクタに対応する
ワード線ＷＬ（０）が電位ＶＦ１とされ、非対象セクタ
に対応するワード線ＷＬ（１）が電位レベルＶＦ０（−
２Ｖ）であっても、メモリセルＭＣ００２が導通状態と
なってしまう。

【００３４】したがって、仮にメモリセルＭＣ００１の
しきい値レベルがＶＦ１よりも高いとしても、グローバ
ルビット線ＢＬからの電荷が放電され、見かけ上メモリ
セルＭＣ００１のしきい値レベルがＶＦ１よりも小さい
ものと判定されてしまう。

【００３５】上述のとおり、消去ベリファイ時の非選択
ワード線電圧ＶＦ０は、たとえば−２Ｖとしているが、
この非選択ワード線電圧ＶＦ０をさらに下げると、消去
時にメモリセルに印加される電圧に近い電圧ストレス
（以下、「ディスターブ」と呼ぶ）が非選択のメモリセ
ルトランジスタにかかるため、電位ＶＦ０はできるだけ
下げないことが望ましい。

【００３６】また、物理ブロックのうち消去ブロック内
のセクタに対してのみ非選択ワード線電圧ＶＦ０を下げ
る方法も考えられる。しかしながら、同一物理ブロック
内で２種類の電位ＶＦ０を設定することは、回路構成お
よび動作を複雑にするという問題がある。

【００３７】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、セクタ毎の
消去特性にばらつきがあっても、ブロック消去を正常に
実現し、かつディスターブの影響をできるだけ小さくす
ることが可能な不揮発性半導体記憶装置を提供すること
である。

【００３８】

【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、複数のメモリセルが行列状に配列さ
れたメモリセルアレイを備え、各メモリセルは、与えら
れる制御電位に応じてしきい値を変化させることが可能
なメモリセルトランジスタを含み、メモリセルアレイの
列に対応して設けられ、メモリセルトランジスタに記憶
されたデータを伝達するための複数のビット線と、メモ
リセルアレイの行に対応して設けられ、メモリセルトラ
ンジスタに制御電位および読出電位を伝達するための複
数のワード線と、ビット線を介して読み出された記憶デ
ータを検知するためのデータ検知回路と、メモリセルの
記憶データに対する消去動作のための制御電位を生成
し、読出動作において選択されたメモリセルに与える第
１の電位および非選択のメモリセルに与える第２の電位
を可変に生成することが可能な内部電源回路と、内部電
源回路で生成された電位をメモリセルに選択的に供給す
るための選択回路と、不揮発性半導体記憶装置の動作を
制御し、かつ、選択回路を制御して、選択的に制御電位
を、消去ブロックごとに与えることが可能な内部制御回
路とを備え、消去ブロックは、複数のワード線のうち所
定数のワード線に結合する複数のメモリセルを含み、内
部制御回路は、消去ブロック内のいずれかのワード線に
第１の電位を与え、かつ、少なくとも消去ブロックに属
する複数のメモリセルにおいて導通状態となるメモリセ
ルがなくなるように更新した第２の電位を、消去ブロッ
ク内の残りのワード線に与えて、データ検知回路の検知
結果に基づいて消去の確認を行なう。

【００３９】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、ｉ）消去ブロックに対して一括
して制御電位を与え、ｉｉ）第２の電位を少なくとも消
去ブロックに属する複数のメモリセルにおいて導通状態
となるメモリセルがなくなるように更新し、ｉｉｉ）第
１の電位および更新された第２の電位を消去ブロック内
のメモリセルに与えて消去の確認を行ない、ｉｖ）消去
ブロック内のメモリセルに対する消去が完了するまで、
消去ブロックに対する一括した制御電位の印加と第２の
電位の更新とを繰り返す。

【００４０】請求項３記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、ｉ）消去ブロックに対して一括
して制御電位を与え、ｉｉ）第２の電位を少なくとも消
去ブロックに属する複数のメモリセルにおいて導通状態
となるメモリセルがなくなるように更新し、ｉｉｉ）第
１の電位および更新された第２の電位を消去ブロック内
のメモリセルに与えて消去の確認を行ない、消去が完了
していない場合は、さらに第２の電位を所定量だけ更新
し、ｉｖ）消去ブロック内のメモリセルに対する消去が
完了するまで、消去ブロックに対する一括した制御電位
の印加と第２の電位の更新とを繰り返す。

【００４１】請求項４記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、ｉ）消去ブロックに対して一括
して制御電位を与え、ｉｉ）第１の電位および第２の電
位を消去ブロック内のメモリセルに与えて消去の確認を
行ない、ｉｉｉ）消去ブロック内のメモリセルに対する
消去が完了するまで、消去ブロックに対する一括した制
御電位の印加を繰り返し、ｉｖ）第２の電位を少なくと
も消去ブロックに属する複数のメモリセルにおいて導通
状態となるメモリセルがなくなるように更新し、ｖ）消
去ブロック内のメモリセルに対する消去が完了するま
で、消去ブロックに対する一括した制御電位の印加と、
消去の確認と第２の電位の更新とを繰り返す。

【００４２】請求項５記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、消去ブロック内の各ワード線に結合する複数のメ
モリセルトランジスタごとに予め測定した消去特性を格
納するための記憶回路をさらに備え、内部制御回路は、
消去ブロックごとに与える制御電位を、記憶回路に格納
されたデータに基づいて、消去ブロック内の各ワード線
ごとに制御する。

【００４３】請求項６記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成に加
えて、記憶回路は、メモリセルアレイ内の所定数のメモ
リセルである。

【００４４】請求項７記載の不揮発性半導体記憶装置
は、請求項６記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、消去ブロックごとに与える制御
電位を印加する時間を、記憶回路に格納されたデータに
基づいて、消去ブロック内の各ワード線ごとに制御す
る。

【００４５】請求項８記載の不揮発性半導体記憶装置
は、請求項６記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、消去ブロックごとに与える制御
電位の電位レベルを、記憶回路に格納されたデータに基
づいて、消去ブロック内の各ワード線ごとに制御する。

【００４６】請求項９記載の不揮発性半導体記憶装置
は、請求項５記載の不揮発性半導体記憶装置の構成に加
えて、各メモリセルトランジスタは、多値を記憶するこ
とが可能であり、記憶回路は、メモリセルアレイ内の所
定数のメモリセルである。

【００４７】請求項１０記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、消去ブロックごとに与える制御
電位を印加する時間を、記憶回路に格納されたデータに
基づいて、消去ブロック内の各ワード線ごとに制御す
る。

【００４８】請求項１１記載の不揮発性半導体記憶装置
は、請求項９記載の不揮発性半導体記憶装置の構成に加
えて、内部制御回路は、消去ブロックごとに与える制御
電位の電位レベルを、記憶回路に格納されたデータに基
づいて、消去ブロック内の各ワード線ごとに制御する。

【００４９】請求項１２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、さらに、メモリセルに対する書
込みに必要な書込電位を生成することが可能であり、内
部制御回路は、選択回路を制御して、選択的に制御電位
を、消去ブロック内のメモリセルにおいて導通状態とな
るものが存在するようになるまで消去ブロックごとに与
え、さらに制御電位を消去ブロックごとに追加で与えた
後、書込電位を消去ブロック内のメモリセルトランジス
タに与えて、消去時のしきい値とする。

【００５０】請求項１３記載の不揮発性半導体記憶装置
は、請求項１２記載の不揮発性半導体記憶装置の構成に
加えて、内部制御回路は、選択回路を制御して、選択的
に制御電位を、消去ブロック内のメモリセルにおいて導
通状態となるものが存在するようになるまで消去ブロッ
クごとに与え、さらに制御電位を消去ブロックごとに追
加で与えた後、書込電位を消去ブロックごとに内のメモ
リセルトランジスタに与え、さらに、消去ブロック内の
ワード線ごとに書込電位を与えて、消去時のしきい値と
する。

【００５１】

【発明の実施の形態】［実施の形態１］図１は、本発明
のＡＮＤ型フラッシュメモリ１０００の全体的な構成を
示す概略ブロック図である。

【００５２】メモリセルアレイ１００は、フローティン
グゲートとコントロールゲートを備えた多数のメモリセ
ルを有する。図１においては、メモリセルアレイ１００
は、２つのメモリセルブロック１００Ｒと１００Ｌとに
分割されている。

【００５３】メモリセルのコントロールゲートはワード
線ＷＬに接続され、メモリセルのドレインはサブビット
線ＳＢＬ（図示せず）を介してグローバルビット線ＧＢ
Ｌに、メモリセルのソースは図示しないソース線ＳＬに
それぞれ接続可能である。

【００５４】ワード線ＷＬおよびグローバルビット線Ｇ
ＢＬは代表的に、それぞれ１本ずつ示されている。ロウ
デコータ１１０は、外部から与えられるアドレス信号に
基づいてワード線を選択的に駆動する。ビット線ＢＬの
一端側には、センスラッチ回路１２０が設けられる。ま
た、ビット線ＢＬはカラムデコーダ１３０から出力され
る選択信号に基づいて選択され、選択されたビット線と
の間で読出データ、書込データの授受が行なわれる。

【００５５】図１において、図示しないが、センスラッ
チ回路１２０は、カラムデコーダ１３０からの選択信号
に基づいて、ビット線を選択するためのカラムスイッチ
回路を含んでいる。

【００５６】カラムデコーダ１３０およびロウデコーダ
１１０には、アドレスバッファ１４０からアドレス信号
が供給される。

【００５７】チップコントロール部２００は、図示しな
いアクセス制御信号やクロック信号を外部から受け、こ
れに従ってメモリセルの書込制御や読出制御のために、
フラッシュメモリの内部回路を全体的に制御する。消
去、書込、読出などの動作モードに応じて、ワード線の
電位を駆動するワードドライバ（図示せず）等の動作電
圧の切換は、チップコントロール部２００が電源発生部
１５０を制御することにより行なわれる。

【００５８】データラッチ回路ＤＬ−ＬおよびＤＬ−Ｒ
は、データの書込、読出動作において、授受されるデー
タを一時保持するデータバッファである。

【００５９】フラッシュメモリの動作モードは、特に制
限されないが、外部からチップコントロール部２００に
供給されるアクセス制御信号、またはデータバスなどを
介して供給されるコマンドデータによって支持され、デ
ータの書換（消去および書込）やデータの読出モードを
有する。

【００６０】電源発生部１５０は、外部電源電圧Ｖｃｃ
および接地電位Ｖｓｓを受け、書込動作においてはワー
ド線に印加される正の高電圧を生成する昇圧回路２２０
と、消去動作においてワード線に印加される負の高電圧
を生成する負電圧発生回路２３０と、ベリファイ時にワ
ード線に与えられる電位を発生するベリファイ電圧発生
回路２４０と、電源発生部１５０で発生された電位をロ
ウデコーダ１１０、コラムデコーダ１３０等に選択的に
供給するためのデストリビュター２８０とを含む。

【００６１】なお、昇圧回路２２０は、図示しないチャ
ージポンプ回路からの出力に基づいて、書込動作時にワ
ード線に印加される正の高電圧（たとえば１８Ｖ）や書
込阻止電圧（たとえば６Ｖ）を生成する構成とすること
ができる。

【００６２】また、ベリファイ電圧発生回路２４０は、
チップコントロール部２００の制御に従って、出力する
電位を変化させる。

【００６３】さらに、フラッシュメモリ１０００は、チ
ップコントロール部２００の制御により、セクタ消去と
ブロック消去とのいずれをも選択的に実行可能であるも
のとする。

【００６４】図２は、図１に示したフラッシュメモリ１
０００のブロック消去の動作を説明するためのフローチ
ャートである。

【００６５】以下に説明するように、フラッシュメモリ
１０００においては、チップコントロール部２００によ
り制御されて、電源発生部１５０から出力される消去ベ
リファイ時における非選択ワード線の電圧を適切な値に
設定することを可能とする。

【００６６】なお、以下の説明では、消去ブロックを８
セクタとして説明するが、本発明はこのような場合に限
定されることなく、より多くの、あるいはより少ない数
のセクタを消去ブロックとして動作させることも可能で
ある。

【００６７】図２を参照して、ブロック消去動作が開始
されると（ステップＳ１００）、セクタアドレスがリセ
ットされる（ステップＳ１０２）。

【００６８】続いて、チップコントロール部２００の制
御により、８セクタに対してそのワード線に電源発生部
１５０から生成された消去パルスが印加される（ステッ
プＳ１０４）。

【００６９】続いて、物理ブロック内において、しきい
値が消去ベリファイ時の非選択ワード線電圧である電位
ＶＦ０以下となったメモリセル、すなわちデプリート状
態となったメモリセルがないかのチェックが行なわれる
（以下、「デプリートチェック」と呼ぶ）。

【００７０】すなわち、チップコントロール部２００に
より制御されて、電源発生部１５０からの電位ＶＦ０
が、物理ブロック内のすべてのワード線に印加される。
図３は、このようなデプリートチェック時において、物
理ブロック内のワード線に印加されるワード線電圧を説
明するための概念図である。

【００７１】すなわち、図３を参照して、すべてのワー
ド線の電位レベルが−２Ｖに設定され、プリチャージし
たすべてのグローバルビット線ＧＢＬから電荷が引抜か
れることがなく、電位変化がないことがセンスラッチ部
１２０に含まれるセンスアンプにより検出された場合
は、この消去セクタについてはデプリートチェックをパ
スする。

【００７２】したがって、再び図２に戻って、処理は図
２４において説明したのと同様な消去ベリファイ動作
（ステップＳ１１２）に移行する。

【００７３】一方、８セクタの消去ブロック内にデプリ
ートしたメモリセルがある場合は、デプリートチェック
は「フェイル」となり、電位ＶＦ０が、デプリートチェ
ックにおいて非選択ワード線に印加され得る最低電位で
あるＶＦ０Ｌ以下となっているかの判定が行なわれる
（ステップＳ１０８）。

【００７４】ステップＳ１０８において、電位ＶＦ０
が、最低電位であるＶＦ０Ｌ以下となっていない場合
は、チップコントロール部２００は、電源発生部１５０
に含まれるベリファイ電位生成回路を制御して、電位Ｖ
Ｆ０の設定値を−２Ｖから所定値、たとえば、−０．５
Ｖだけ下げて再度デプリートチェックを行なう（ステッ
プＳ１０６）。

【００７５】一方、ステップＳ１０８において、非選択
ワード線に印加される電圧の最低電位ＶＦ０Ｌ以下に電
位ＶＦ０が再設定されている場合は、最低値ＶＦ０Ｌで
もデプリートしたセルがあるものとして、異常終了する
（ステップＳ１０２６）。

【００７６】ここで非選択ワード線電位ＶＦ０を変更す
るのは、消去パルスを印加した８セクタと同一物理ブロ
ック内（以下、選択物理ブロックと呼ぶ）にある非選択
ワード線のみとし、それ以外の物理ブロックのワード線
は−２Ｖのままとする。

【００７７】図４は、上述したようなデプリートチェッ
クにおいて消去ブロック内にデプリート状態となったメ
モリセルがないと判断された場合において、消去ベリフ
ァ動作（ステップＳ１１２）において物理ブロック内の
各ワード線に印加される電位レベルを説明するための概
念図である。

【００７８】図４においては、非選択ワード線電圧ＶＦ
０は再設定されていないため、ワード線ＷＬ（０）に対
して消去ベリファイ動作を行なう場合、このワード線Ｗ
Ｌ（０）の電位レベルのみが消去ベリファイ電圧ＶＦ１
（１．６Ｖ）とされ、その他のワード線ＷＬ（１）〜Ｗ
Ｌ（Ｘ）については非選択ワード線電圧の初期値である
ＶＦ０＝−２Ｖが印加されている。

【００７９】これに対して、図５は、デプリートチェッ
ク（Ｓ１０６）において、デプリートしたメモリセルが
消去ブロック内に発見されたため、非選択ワード線電圧
ＶＦ０が初期設定値よりも０．５Ｖだけ低下した状態に
おいて、ワード線ＷＬ（０）に対して消去ベリファイを
行なう際の物理ブロック内のワード線に印加される電位
を説明するための概念図である。

【００８０】図５に示すとおり、物理ブロック内の消去
ベリファイの対象となっているワード線ＷＬ（０）には
消去ベリファイ電圧ＶＦ１（＝１．６Ｖ）が印加され、
その他のワード線ＷＬ（１）〜（Ｘ）については、更新
された非選択ワード線電圧ＶＦ０（＝−２．５Ｖ）が印
加されている。

【００８１】再び図２に戻って、消去ベリファイ動作が
行なわれ（ステップＳ１１２）、消去が終了していない
と判断された場合は、処理は再びＳ１０４に復帰する。

【００８２】一方、１つのセクタについて消去ベリファ
イがパスとなった場合は（ステップＳ１１２）、続い
て、８セクタ分の消去ベリファイが終了したか否かの判
定が行なわれ（ステップＳ１１４）、８セクタ分の処理
が終了したと判定された場合は、セクタアドレスが再び
リセットされる（ステップＳ１０１２）。

【００８３】一方、８セクタ分の処理が終了していない
と判断された場合は、セクタアドレスがインクリメント
されて、処理はステップＳ１１２に復帰する。

【００８４】セクタアドレスがリセットされるステップ
Ｓ１０１２移行の処理は、図２４に示した従来例と同様
であるので、その説明は繰返さない。

【００８５】以上のような動作を行なうことで、予めデ
プリートチェックを行なって、消去ベリファイ時におい
て非選択ワード線に印加される電圧レベルを適切な値に
設定しておくので、デプリート状態となったメモリセル
の存在により、消去ベリファイが誤った結果となること
を防止することが可能である。

【００８６】［実施の形態１の変形例］図２に示した実
施の形態１の消去動作においては、消去ベリファイ(Ｓ
１１２）において、しきい値がＶＦ１（たとえば、１．
６Ｖ）以上であるメモリセルが存在した場合、消去ベリ
ファイは「フェイル」となり、処理はステップＳ１０４
に復帰して８セクタにさらに消去パルスが印加されると
いう構成であった。

【００８７】そして、再度デプリートチェックを行なう
際、非選択ワード線への印加電位は、前回のデプリート
チェックにおいてパスしたときの電圧値がそのまま使用
されることになる。

【００８８】図６は、本発明の実施の形態１の変形例の
動作を説明するためのフローチャートである。

【００８９】図６に示した処理においては、ステップＳ
１０４において消去パルスが印加された後にデプリート
チェック（ステップＳ１０６）が行なわれることになる
ので、消去ベリファイ（ステップＳ１１２）において
「フェイル」となった場合には、ステップＳ１１３にお
いて、さらに非選択ワード線に印加する電圧を１段階、
たとえば０．５Ｖだけ下げた値を非選択ワード線電圧Ｖ
Ｆ０とすることが可能である。

【００９０】このように、消去ベリファイ（ステップＳ
１１２）においてフェイルとなった場合にデプリートチ
ェック時に非選択ワード線に印加される電位ＶＦ０を予
め更新しておくことで、再びデプリートチェックにおい
てその判定結果がフェイルとなる可能性を小さくするこ
とができる。

【００９１】このような処理を行なうことで、そのしき
い値が−２Ｖ以下にデプリートしたセルが存在した場合
でも、正常に消去ベリファイを行なうことが可能とな
る。

【００９２】また、デプリートしたセルが存在したとき
のみ選択物理ブロック内の非選択ワード線電圧を低下さ
せるので、消去ベリファイ時に非選択ワード線を最初か
ら低い電圧に設定するよりも、ディスターブを受ける時
間を短くすることが可能となる。

【００９３】［実施の形態２］図７は、本発明の実施の
形態２のブロック消去の動作手順を示すためのフローチ
ャートである。

【００９４】なお、実施の形態２においても消去ブロッ
クは８セクタとして説明を行なうが、消去ブロックに含
まれるセクタ数はこの値に限定されず、それより多いセ
クタまたは少ないセクタ数でも可能である。

【００９５】実施の形態１においては、消去ベリファイ
の前にデプリートチェック動作を行なう構成としてい
た。

【００９６】図７に示す実施の形態２においては、セク
タの消去ベリファイがパスする毎にデプリートチェック
を行なう構成となっている。

【００９７】すなわち、ブロック消去動作が開始される
と（ステップＳ１００）、セクタアドレスリセットが行
なわれ（ステップＳ１０２）、８セクタ同時に消去パル
スが印加される（ステップＳ１０４）。

【００９８】続いて、１セクタについて消去ベリファイ
動作（ステップＳ１１２）が行なわれる。

【００９９】消去ベリファイ動作において、１セクタ分
の消去ベリファイでフェイルビットが検出された場合
は、再び処理はステップＳ１０４に復帰する。

【０１００】一方、消去ベリファイにおいて選択ワード
線に接続するメモリセルのしきい値が電位ＶＦ１以下と
なっていると判定された場合は、続いてデプリートチェ
ックステップＳ１２６が行なわれる。

【０１０１】デプリートチェック（ステップＳ１２６）
の結果、デプリート状態となっているメモリセルが物理
ブロック内に存在していると判定された場合は、続い
て、非選択ワード線電圧ＶＦ０が最低値ＶＦ０Ｌ以下と
なっているかが判定される（ステップＳ１２８）。電位
ＶＦ０が最低値以下になっていない場合は、電圧ＶＦ０
を１段階下げた後（たとえば−１Ｖだけ下げる）（ステ
ップＳ１３０）、セクタアドレスがリセットされ（ステ
ップＳ１３２）、処理はステップＳ１１２に復帰する。

【０１０２】一方、ステップＳ１２６においてデプリー
トチェックをパスした場合は、続いて、８セクタ分の処
理が終了したか否かの判定が行なわれ（ステップＳ１３
４）８セクタ分の処理が終了していない場合は、セクタ
アドレスが１だけインクリメントされて、処理はステッ
プＳ１１２に復帰する。

【０１０３】一方、８セクタ分の処理が終了したと判定
されると（ステップＳ１３４）、セクタアドレスがリセ
ットされる（ステップＳ１０１２）。

【０１０４】以下、過消去ベリファイの動作について
は、図２４に示した従来の消去動作と同様であるので、
その説明は繰返さない。

【０１０５】このような処理とすることで、消去ベリフ
ァイがパスした場合にのみデプリートチェックを行なう
構成となっているので、消去ベリファイの前に行なう実
施の形態１の場合よりも、デプリートチェックの回数を
減少させることができ、消去動作に要する時間を短縮す
ることができる。

【０１０６】［実施の形態２の変形例］図８は、実施の
形態２の変形例の処理を説明するためのフローチャート
である。

【０１０７】実施の形態２においては、１セクタの消去
ベリファイがパスする毎にデプリートチェックを行なう
こととしていた。これに対して、図８に示した実施の形
態２の変形例では、８セクタすべての消去ベリファイが
パスした後に、デプリートチェック（ステップＳ１４
０）を行なう構成となっている。すなわち、消去ベリフ
ァイ（ステップＳ１１２）をパスし、かつ、８セクタ分
の処理が完了したと判定された後（ステップＳ１３４）
に、デプリートチェック（ステップＳ１４０）を行な
い、電位ＶＦ０の再設定（ステップＳ１４２、Ｓ１４
４、Ｓ１４６）を行なう構成となっている。

【０１０８】以上のような方法によっても、消去ベリフ
ァイがパスしたときのみデプリートチェックを行なうこ
とになるので、実施の形態１のように消去ベリファイの
前にデプリートチェックを行なう場合よりも、デプリー
トチェックの回数を減少させることができて、消去動作
の時間を短縮することが可能となる。

【０１０９】［実施の形態３］図９は、実施の形態３の
フラッシュメモリ１２００の構成を説明するための概略
ブロック図である。

【０１１０】図１に示した実施の形態１のフラッシュメ
モリ１０００の構成に比較すると、管理セクタ３００
と、Ｘレジスタ３１０が設けられる構成となっている。
その他の点は、図１に示したフラッシュメモリ１０００
の構成と同様であるので、同一部分には同一符号を付し
てその説明は繰返さない。

【０１１１】ここで、管理セクタ３００とは、一部のセ
クタ領域を特定の情報を格納するために確保し、外部シ
ステムからは書換ができないようにしたものである。

【０１１２】後に詳しく説明するように、フラッシュメ
モリ１２００のチップコントロール部２００は、メモリ
アレイ部内の管理セクタ３００の情報をセンスラッチ１
２０で読取り、消去対象のブロックに対応するコラムア
ドレスの情報をＸレジスタ３１０内に格納して、その情
報に基づいて各セクタに消去電圧を印加するか否かを決
定する。

【０１１３】図１０は、本発明の実施の形態３のブロッ
ク消去における消去電圧印加の制御方法を説明するため
のフローチャートである。

【０１１４】図１０に示した実施の形態３の動作におい
ては、各セクタ毎の消去特性を考慮して、セクタ毎に適
切な時間だけ消去電圧を印加する。

【０１１５】すなわち、予め各セクタ毎の消去特性を全
セクタについて測定しておく。その消去特性に関する情
報をメモリアレイ内の管理セクタに書込んでおくことと
する。

【０１１６】以下、より詳しく説明すると、図１０を参
照して、ブロック消去が開始されると（ステップＳ１０
０）、チップコントロール部２００内の管理セクタアド
レスがリセットされる（ステップＳ２０２）。

【０１１７】続いて、管理セクタの内容が読出され、セ
ンスラッチＳＬに格納される（ステップＳ２０４）。

【０１１８】続いて、センスラッチＳＬのデータが出力
され（ステップＳ２０６）、指定コラムアドレス（消去
対象のブロックに対応させたコラムアドレス）であるか
否かの判定が行なわれる（ステップＳ２０８）。

【０１１９】指定コラムアドレスでない場合は、コラム
アドレスがインクリメントされ（ステップＳ２１０）、
再び処理はステップＳ２０８に復帰する。

【０１２０】一方、指定コラムアドレスである場合は
（ステップＳ２０８）、その値がＸレジスタに格納され
る（ステップＳ２１２）。

【０１２１】続いて、指定ブロック（ブロック消去をお
こなうブロック）内のセクタであるか否かの判定が行な
われ（ステップＳ２１８）、指定ブロック内のセクタで
ない場合は非選択電圧が印加される（ステップＳ２
２）。

【０１２２】一方、指定ブロック内のセクタである場合
は、対応Ｘレジスタ内の情報が読出され、対応Ｘレジス
タ内の情報が消去しないとなっている場合は、対応する
ワード線には非選択電圧が印加され（ステップＳ２２
２）、一方、対応Ｘレジスタ内の情報が消去するとなっ
ている場合は、消去電圧が印加される（ステップＳ２２
４）。

【０１２３】続いて、管理セクタアドレスが最終アドレ
スとなっているか否かの判定が行なわれ（ステップＳ２
２６）、最終アドレスでない場合は管理セクタアドレス
をインクリメントして（ステップＳ２２８）、処理はス
テップＳ２０４に復帰する。

【０１２４】一方、管理セクタが最終アドレスになって
いる場合は、消去電圧印加が終了して、引き続いて、実
施の形態１または実施の形態２で説明したようなデプリ
ートチェックや消去ベリファイを行なうことになる。

【０１２５】図１１は、管理セクタへの情報を記憶する
方法の一例を示す概念図である。消去ブロックを８セク
タとした場合、消去ブロックアドレス０，１，…を管理
セクタのコラムアドレスの０，１，…に１対１で対応さ
せ、消去ブロック内の８セクタの情報を管理セクタの１
バイトに記憶させる。

【０１２６】これにより、１セクタ毎の情報を１ビット
で記憶することが可能である。たとえば、消去ブロック
が１６セクタならば、１つの消去ブロックアドレスに対
して管理セクタの２バイトに記録すればよく、消去ブロ
ックのセクタ数にはよらず、このような情報の格納が可
能である。

【０１２７】管理セクタに記憶する情報としては、たと
えばある一定の消去パルスを印加したときのメモリセル
のしきい値をセクタ毎に測定し、全セクタをＮ通りに分
類しておく。最も消去が遅い、すなわちしきい値が高い
方から順にグループ１，２，…，Ｎとすると、図１１に
示したような「管理セクタ１」にはグループ１に属する
セクタに対応するビットのみ“１”を格納し、それ以外
のグループに属するセクタに対応するビットには“０”
と格納する。

【０１２８】「管理セクタ２」は、グループ１，２に対
応するビットを“１”とし、グループ１，２以外に対応
するビットを“０”とする。

【０１２９】そして、同様にして「管理セクタＮ」で
は、グループ１，２，…，Ｎのすべてのビットに“１”
を格納することとする。

【０１３０】図１２は、管理セクタ３００内に格納され
ているデータと、消去ブロック内の各セクタに印加され
る電圧の関係を示す図である。

【０１３１】ブロック消去において、管理セクタ内のビ
ットが“１”であれば、それに対応させたセクタには消
去電圧を印加し、“０”であれば消去電圧を印加しない
ものとすると、「管理セクタ１」の読出を行なったとき
は、最も消去の遅いグループ１に属するセクタ（セクタ
６とセクタ７）にのみ消去電圧が印加される。

【０１３２】次に、「管理セクタ２」の読出を行なった
ときには、グループ１，２に属するセクタ（セクタ０、
２、４、６、７）に消去電圧が印加される。このように
して、消去が遅いセクタほど消去時間が長い時間印加さ
れることになる。

【０１３３】以上のような方法によれば、セクタ毎の消
去特性にばらつきがある場合でも、消去電圧を印加する
時間を制御することにより、ブロック消去時の消去分布
の広がりを抑えることができ、そのためデプリートなど
による不具合を減少させることが可能となる。

【０１３４】［実施の形態３の変形例］図１３は、実施
の形態３の変形例のブロック消去における消去電圧印加
の制御方法を説明するためのフローチャートである。

【０１３５】つまり、図１３に示した処理では、図１０
に示した処理に加えて、消去電圧印加よりも前に消去ベ
リファイを行ない、最初から消去状態にあるセクタにつ
いては、対応するＸレジスタ３１０の情報を“１”から
“０”に変更することにより、強制的に消去電圧が印加
されないようにしている。

【０１３６】すなわち、Ｘレジスタへのデータの格納が
終了した後（ステップＳ２１２）、消去ベリファイ動作
が行なわれ（ステップＳ２１４）、消去ベリファイがパ
スした場合は、消去ベリファイがパスしたセクタに対応
するＸレジスタの情報を「消去しない」に変更する（ス
テップＳ２１６）。

【０１３７】一方、消去ベリファイがパスしない場合
は、処理はステップＳ２１８に移行する。

【０１３８】以上のような方法によっても、セクタ毎の
消去特性にばらつきがある場合に、消去電圧を印加する
時間を制御することにより、ブロック消去時の消去分布
の広がりを抑えることができ、そのためデプリートなど
による不具合を減少させることが可能となる。

【０１３９】［実施の形態４］図１４〜図１６は、１つ
のメモリセルに複数のしきい値レベルを持つ多値メモリ
において、ブロック消去時の消去電圧に関する情報を記
憶する方法の一例を示す概念図である。

【０１４０】実施の形態３においては、１セクタの消去
電圧印加に関する情報を管理セクタの１ビットに対応さ
せていたが、本実施の形態においては、多値メモリにお
ける管理セクタの１つのメモリセルに対応させる。

【０１４１】図１４〜図１６は、多値数が４の場合のし
きい値分布を表わしている。まず、図１４を参照して、
判定電圧１で読出を行ない、しきい値が分布Ａ内にある
メモリセルは“１”と読出され、それ以外の分布にある
セルについては“０”が読出されるものとする。そし
て、読出結果が“１”であるメモリセルに対応させたセ
クタにのみ消去電圧が印加される。

【０１４２】続いて、図１５を参照して、同様にして判
定電圧２で読出を行ない、しきい値が分布ＡおよびＢ内
にあるメモリセルに対応させたセクタに消去電圧が印加
される。さらに、図１６を参照して、同様にして判定電
圧３で読出を行ない、しきい値が分布Ａ、ＢおよびＣ内
にあるメモリセルに対応させたセクタに消去電圧が印加
される。

【０１４３】つまり、図１０において管理セクタアドレ
スをインクリメントする代わりに、多値メモリの判定電
圧を変えていくことにより、Ｘレジスタ３１０に格納す
る情報を更新する。

【０１４４】この方法は、すべてのメモリ領域を多値で
制御するフラッシュメモリだけでなく、管理セクタに関
してのみしきい値分布を多値制御できれば実現可能であ
る。

【０１４５】［実施の形態５］図１７は、本発明の実施
の形態５における消去電圧印加の制御方法を説明するた
めの概念図である。

【０１４６】実施の形態３および４では、消去ブロック
内の各セクタに消去電圧を印加する時間を制御していた
が、本発明は消去電圧の値そのものを各セクタ毎に制御
する。

【０１４７】図１７に示した例においては、消去ブロッ
クが８セクタの場合について、管理セクタの１ビットを
消去電圧を印加する１セクタに対応させて情報を記憶さ
せるものとしている。なお、実施の形態４と同様に多値
メモリの１つのメモリセルに対応させてもよい。

【０１４８】図１７を参照して、予め各セクタ毎の消去
特性を全セクタについて測定しておく。たとえば、Ｎ通
りの消去電圧について一定時間パルス印加を行ない、デ
プリートするかどうかを判定して全セクタをＮ通りに分
類する。

【０１４９】最も消去が遅い、すなわち最も絶対値とし
て高い消去電圧（たとえば−１８Ｖ）を印加してもデプ
リートしないセクタから順にグループ１，２，…，Ｎと
する。この場合、図１７に示した「管理セクタ１」には
グループ１に属するセクタに対応するビットのみ“１”
を格納する。

【０１５０】同様にして、「管理セクタ２」には、グル
ープ１，２に対応するビットに“１”を格納する。

【０１５１】管理セクタ内のビットが“１”であれば、
それに対応したセクタには消去電圧を印加し、“０”で
あれば消去電圧を印加しないものとすると、「管理セク
タ１」の読出を行なったときはグループ１に属するセク
タにのみ消去電圧１が印加され、次に「管理セクタ２」
の読出を行なったときはグループ１，２に属するセクタ
に消去電圧２が印加される。

【０１５２】たとえば、消去電圧１，２，…，Ｎを−１
８Ｖ，−１７．５Ｖ，…，（−１８＋０．５（Ｎ−
１））Ｖのように設定することにより、消去が遅いセク
タには絶対値として高い消去電圧を印加し、消去が早く
デプリートしやすいセクタには過剰な高電圧が印加され
ないようにすることができる。

【０１５３】この方法によれば、消去ブロック内の各セ
クタに適切な消去電圧を印加することにより、実施の形
態３および４で説明したのよりもブロック消去に要する
時間を短縮することができる。

【０１５４】［実施の形態６］図１８〜図２０は、本発
明におけるしきい値電圧の制御方法の一例を示す概念図
である。

【０１５５】実施の形態６においては、ブロック消去の
消去電圧印加時には１セクタ消去時よりも深くまでメモ
リセルのしきい値を下げてから、書込動作により所望の
しきい値までメモリセルのしきい値を上げていくという
ものである。

【０１５６】図２１は、実施の形態６の動作手順を説明
するためのフローチャートである。ここでは、消去ブロ
ックが８セクタの場合について説明することにする。

【０１５７】図１８〜図２１を参照して、まず、ブロッ
ク消去動作が開始されると（ステップＳ３００）、セク
タアドレスがリセットされる（ステップＳ３０２）。つ
づいて、８セクタ同時に消去パルスが印加される（ステ
ップＳ３０４）。たとえば、消去電圧印加後に実施の形
態１で説明したデプリートチェック（全ワード線電圧Ｖ
Ｆ０：たとえば−２Ｖ）を行ない、フェイルすなわちし
きい値がＶＦ０以下のメモリセルが現れたら、さらにそ
れまでに印加した時間と同じだけ追加で消去電圧を加え
る。このときのしきい値分布は図１８に示すようにな
る。

【０１５８】次に、８セクタ同時に書込電圧を印加し
（ステップ３０６）、デプリートチェックを行なう（ス
テップＳ３０８）。

【０１５９】すべてのメモリセルのしきい値がＶＦ０以
上になり、デプリートチェックがパスするまで８セクタ
同時書込を繰返す。この状態でのしきい値分布は、図１
９に示すようになる。

【０１６０】消去が遅いセクタは書込も遅いという特性
を持っているとき、消去電圧印加時のしきい値分布より
も書込電圧印加時の方が分布幅は狭くなることになる。

【０１６１】デプリートチェックがパスしたら（ステッ
プＳ３０８）、１セクタ毎に選択書込（ステップ３１
０）と書込ベリファイ（ステップＳ３１２）を繰返す。
これにより、選択されたセクタ内のすべてのメモリセル
のしきい値をＶＦ２以上に上昇させる。このときのセル
のしきい値分布は、図２０に示すようになる。

【０１６２】最後に過書込ベリファイ（ステップ３１
４）により、しきい値がＶＦ３以上になったメモリセル
はないかを判定し、過書込ベリファイをパスすれば、８
セクタ分の処理が終了したかの判定が行なわれる（ステ
ップＳ３１６）。過書込ベリファイをフェイルした場合
は、異常終了する（ステップＳ３３２）。

【０１６３】過書込ベリファイをパスした場合に、８セ
クタ分の処理が終了していないときは、セクタアドレス
がインクリメントされ、処理はステップＳ３１０に復帰
する。

【０１６４】一方、８セクタ分の処理が終了したと判断
された場合は（ステップＳ３１６）、動作を終了する
（ステップＳ３３０）。

【０１６５】以上説明したような方法によれば、消去電
圧印加によりメモリセルがデプリート状態になっても正
常にブロック消去を行なうことが可能である。また、複
数セクタ同時書込により、１セクタ毎に選択書込と書込
ベリファイを繰返すよりも高速化を図ることが可能であ
る。

【０１６６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１６７】

【発明の効果】請求項１〜４記載の不揮発性半導体記憶
装置は、デプリートしたメモリセルトランジスタのしき
い値以下の電位を非選択ワード線に印加するので、デプ
リートしたセルが存在した場合でも、正常に消去ベリフ
ァイを行なうことが可能となる。また、デプリートした
セルが存在したときのみ非選択ワード線電圧を低下させ
るので、消去ベリファイ時に非選択ワード線を最初から
低い電圧に設定するよりも、ディスターブを受ける時間
を短くすることが可能となる。

【０１６８】請求項５〜１１記載の不揮発性半導体記憶
装置は、消去ブロック内の１つのワード線に接続するメ
モリセル毎の消去特性にばらつきがある場合でも、消去
電圧を印加する条件を制御することにより、ブロック消
去時の消去分布の広がりを抑えることができ、そのため
デプリートなどによる不具合を減少させることが可能と
なる。

【０１６９】請求項１２〜１３記載の不揮発性半導体記
憶装置は、消去電圧印加によりメモリセルがデプリート
状態になっても正常にブロック消去を行なうことが可能
である。

【図面の簡単な説明】

【図１】 本発明のＡＮＤ型フラッシュメモリ１０００
の全体的な構成を示す概略ブロック図である。

【図２】 フラッシュメモリ１０００のブロック消去の
動作を説明するためのフローチャートである。

【図３】 デプリートチェック時において、物理ブロッ
ク内のワード線に印加されるワード線電圧を説明するた
めの概念図である。

【図４】 デプリート状態となったメモリセルがないと
判断された場合において、消去ベリファ動作に物理ブロ
ック内の各ワード線に印加される電位レベルを説明する
ための概念図である。

【図５】 デプリート状態となったメモリセルがあると
判断された場合において、消去ベリファ動作に物理ブロ
ック内の各ワード線に印加される電位レベルを説明する
ための概念図である。

【図６】 本発明の実施の形態１の変形例の動作を説明
するためのフローチャートである。

【図７】 本発明の実施の形態２のブロック消去の動作
手順を示すためのフローチャートである。

【図８】 実施の形態２の変形例の処理を説明するため
のフローチャートである。

【図９】 実施の形態３のフラッシュメモリ１２００の
構成を説明するための概略ブロック図である。

【図１０】 本発明の実施の形態３のブロック消去にお
ける消去電圧印加の制御方法を説明するためのフローチ
ャートである。

【図１１】 管理セクタへの情報を記憶する方法の一例
を示す概念図である。

【図１２】 管理セクタ３００内に格納されているデー
タと、消去ブロック内の各セクタに印加される電圧の関
係を示す図である。

【図１３】 実施の形態３の変形例のブロック消去にお
ける消去電圧印加の制御方法を説明するためのフローチ
ャートである。

【図１４】 １つのメモリセルに複数のしきい値レベル
を持つ多値メモリにおいて、ブロック消去時の消去電圧
に関する情報を記憶する方法を示す第１の概念図であ
る。

【図１５】 １つのメモリセルに複数のしきい値レベル
を持つ多値メモリにおいて、ブロック消去時の消去電圧
に関する情報を記憶する方法を示す第２の概念図であ
る。

【図１６】 １つのメモリセルに複数のしきい値レベル
を持つ多値メモリにおいて、ブロック消去時の消去電圧
に関する情報を記憶する方法を示す第３の概念図であ
る。

【図１７】 本発明の実施の形態５における消去電圧印
加の制御方法を説明するための概念図である。

【図１８】 本発明におけるしきい値電圧の制御方法を
示す第１の概念図である。

【図１９】 本発明におけるしきい値電圧の制御方法を
示す第２の概念図である。

【図２０】 本発明におけるしきい値電圧の制御方法を
示す第３の概念図である。

【図２１】 実施の形態６の動作手順を説明するための
フローチャートである。

【図２２】 ＡＮＤ型フラッシュメモリのメモリセルア
レイの構成を示す概略ブロック図である。

【図２３】 ブロック消去時において、消去されるブロ
ック内のメモリセルトランジスタのしきい値分布と、ベ
リファイ電圧との関係を示す図である。

【図２４】 ブロック消去の動作手順の一例（１ブロッ
クが８セクタの場合）を示すフローチャートである。

【図２５】 １セクタに消去電圧を印加したときのしき
い値電圧の分布である。

【図２６】 複数のセクタについてブロック消去を行な
った後のブロック毎のしきい値分布を示す図である。

【図２７】 消去ベリファイ時にグローバルビット線か
ら電流がリークする経路を説明するための図である。

【符号の説明】

１０ データ入出力端子、１２ アドレス信号入力端
子、１４ コマンド信号入力端子、１８，２０ 信号
線、１００ メモリセルアレイ、１１０ ロウデコー
ダ、１２０ センスラッチ回路、１３０ コラムデコー
ダ、１４２ データ入出力バッファ、１４４ コマンド
信号入力バッファ、１４６ アドレス信号入力バッフ
ァ、１５０ 電源発生部、２００ チップコントロール
部、２２０ 昇圧回路、２３０ 負電圧発生回路、２４
０ ベリファイ電圧発生回路、３００ 管理セクタ、３
１０ Ｘレジスタ、１０００ 不揮発性半導体記憶装
置。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 不揮発性半導体装置であって、 複数のメモリセルが行列状に配列されたメモリセルアレ
   イを備え、 各前記メモリセルは、与えられる制御電位に応じてしき
   い値を変化させることが可能なメモリセルトランジスタ
   を含み、 前記メモリセルアレイの列に対応して設けられ、前記メ
   モリセルトランジスタに記憶されたデータを伝達するた
   めの複数のビット線と、 前記メモリセルアレイの行に対応して設けられ、前記メ
   モリセルトランジスタに前記制御電位および読出電位を
   伝達するための複数のワード線と、 前記ビット線を介して読み出された前記記憶データを検
   知するためのデータ検知回路と、 前記メモリセルの記憶データに対する消去動作のための
   前記制御電位を生成し、読出動作において選択されたメ
   モリセルに与える第１の電位および非選択のメモリセル
   に与える第２の電位を可変に生成することが可能な内部
   電源回路と、 前記内部電源回路で生成された電位を前記メモリセルに
   選択的に供給するための選択回路と、 前記不揮発性半導体記憶装置の動作を制御し、かつ、前
   記選択回路を制御して、選択的に前記制御電位を、消去
   ブロックごとに与えることが可能な内部制御回路とを備
   え、 前記消去ブロックは、前記複数のワード線のうち所定数
   のワード線に結合する複数の前記メモリセルを含み、 前記内部制御回路は、 前記消去ブロック内のいずれかのワード線に前記第１の
   電位を与え、かつ、少なくとも前記消去ブロックに属す
   る複数の前記メモリセルにおいて導通状態となる前記メ
   モリセルがなくなるように更新した前記第２の電位を、
   前記消去ブロック内の残りのワード線に与えて、前記デ
   ータ検知回路の検知結果に基づいて消去の確認を行な
   う、不揮発性半導体記憶装置。
2. 【請求項２】 前記内部制御回路は、 ｉ）前記消去ブロックに対して一括して前記制御電位を
   与え、 ｉｉ）前記第２の電位を少なくとも前記消去ブロックに
   属する複数の前記メモリセルにおいて導通状態となる前
   記メモリセルがなくなるように更新し、 ｉｉｉ）前記第１の電位および更新された前記第２の電
   位を前記消去ブロック内のメモリセルに与えて消去の確
   認を行ない、 ｉｖ）前記消去ブロック内のメモリセルに対する消去が
   完了するまで、前記消去ブロックに対する一括した前記
   制御電位の印加と前記第２の電位の更新とを繰り返す、
   請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記内部制御回路は、 ｉ）前記消去ブロックに対して一括して前記制御電位を
   与え、 ｉｉ）前記第２の電位を少なくとも前記消去ブロックに
   属する複数の前記メモリセルにおいて導通状態となる前
   記メモリセルがなくなるように更新し、 ｉｉｉ）前記第１の電位および更新された前記第２の電
   位を前記消去ブロック内のメモリセルに与えて消去の確
   認を行ない、消去が完了していない場合は、さらに前記
   第２の電位を所定量だけ更新し、 ｉｖ）前記消去ブロック内のメモリセルに対する消去が
   完了するまで、前記消去ブロックに対する一括した前記
   制御電位の印加と前記第２の電位の更新とを繰り返す、
   請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記内部制御回路は、 ｉ）前記消去ブロックに対して一括して前記制御電位を
   与え、 ｉｉ）前記第１の電位および前記第２の電位を前記消去
   ブロック内のメモリセルに与えて消去の確認を行ない、 ｉｉｉ）前記消去ブロック内のメモリセルに対する消去
   が完了するまで、前記消去ブロックに対する一括した前
   記制御電位の印加を繰り返し、 ｉｖ）前記第２の電位を少なくとも前記消去ブロックに
   属する複数の前記メモリセルにおいて導通状態となる前
   記メモリセルがなくなるように更新し、 ｖ）前記消去ブロック内のメモリセルに対する消去が完
   了するまで、前記消去ブロックに対する一括した前記制
   御電位の印加と、前記消去の確認と前記第２の電位の更
   新とを繰り返す、請求項１記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記消去ブロック内の各ワード線に結合
   する複数のメモリセルトランジスタごとに予め測定した
   消去特性を格納するための記憶回路をさらに備え、 前記内部制御回路は、前記消去ブロックごとに与える前
   記制御電位を、前記記憶回路に格納されたデータに基づ
   いて、前記消去ブロック内の各ワード線ごとに制御す
   る、請求項１記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記記憶回路は、前記メモリセルアレイ
   内の所定数のメモリセルである、請求項５記載の不揮発
   性半導体記憶装置。
7. 【請求項７】 前記内部制御回路は、前記消去ブロック
   ごとに与える前記制御電位を印加する時間を、前記記憶
   回路に格納されたデータに基づいて、前記消去ブロック
   内の各ワード線ごとに制御する、請求項６記載の不揮発
   性半導体記憶装置。
8. 【請求項８】 前記内部制御回路は、前記消去ブロック
   ごとに与える前記制御電位の電位レベルを、前記記憶回
   路に格納されたデータに基づいて、前記消去ブロック内
   の各ワード線ごとに制御する、請求項６記載の不揮発性
   半導体記憶装置。
9. 【請求項９】 各前記メモリセルトランジスタは、多値
   を記憶することが可能であり、 前記記憶回路は、前記メモリセルアレイ内の所定数のメ
   モリセルである、請求項５記載の不揮発性半導体記憶装
   置。
10. 【請求項１０】 前記内部制御回路は、前記消去ブロッ
    クごとに与える前記制御電位を印加する時間を、前記記
    憶回路に格納されたデータに基づいて、前記消去ブロッ
    ク内の各ワード線ごとに制御する、請求項９記載の不揮
    発性半導体記憶装置。
11. 【請求項１１】 前記内部制御回路は、前記消去ブロッ
    クごとに与える前記制御電位の電位レベルを、前記記憶
    回路に格納されたデータに基づいて、前記消去ブロック
    内の各ワード線ごとに制御する、請求項９記載の不揮発
    性半導体記憶装置。
12. 【請求項１２】 前記内部電源回路は、さらに、前記メ
    モリセルに対する書込みに必要な書込電位を生成するこ
    とが可能であり、 前記内部制御回路は、前記選択回路を制御して、選択的
    に前記制御電位を、前記消去ブロック内の前記メモリセ
    ルにおいて導通状態となるものが存在するようになるま
    で消去ブロックごとに与え、さらに前記制御電位を消去
    ブロックごとに追加で与えた後、前記書込電位を前記消
    去ブロック内のメモリセルトランジスタに与えて、消去
    時のしきい値とする、請求項１記載の不揮発性半導体記
    憶装置。
13. 【請求項１３】 前記内部制御回路は、前記選択回路を
    制御して、選択的に前記制御電位を、前記消去ブロック
    内の前記メモリセルにおいて導通状態となるものが存在
    するようになるまで消去ブロックごとに与え、さらに前
    記制御電位を消去ブロックごとに追加で与えた後、前記
    書込電位を前記消去ブロックごとに内のメモリセルトラ
    ンジスタに与え、さらに、前記消去ブロック内の前記ワ
    ード線ごとに前記書込電位を与えて、消去時のしきい値
    とする、請求項１２記載の不揮発性半導体記憶装置。