JP3012589B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3012589B2 JP3012589B2 JP7554698A JP7554698A JP3012589B2 JP 3012589 B2 JP3012589 B2 JP 3012589B2 JP 7554698 A JP7554698 A JP 7554698A JP 7554698 A JP7554698 A JP 7554698A JP 3012589 B2 JP3012589 B2 JP 3012589B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- write
- latch circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
き込み可能な不揮発性半導体記憶装置(EEPROM)
に関し、特に複数番地のメモリセルに対して同時に書き
換えを行うことにより、書き換え処理の高速化を図った
不揮発性半導体記憶装置に関するものである。
コンピュータでは、EEPROMの任意の番地のデータ
を書き換える場合には、1番地ごとに消去と書き込みを
行っていた。図5は本発明のEEPROMの書込動作を
説明するタイミングチャート図であるが、この図5を用
いて従来のEEPROMの動作を説明すると、EEPR
OMの複数番地、例えば0番地と1番地のデータを書き
換える場合には、図5(d)、図5(e)、図5(f)
に示すように、時刻t4以降の0番地書き換えと時刻t
5以降の1番地書き換えの2回の書き換え(消去と書き
込みの1組で1回)が必要であった。
を搭載するマイクロコンピュータでは、EEPROMの
書き換え回数が多いので、一度にかかる書き換え時間を
極力抑えることが要求される。ところが、EEPROM
の書き換え時間はマイクロコンピュータの通常のマシン
サイクルと比べて非常に長いため、従来のEEPROM
を搭載したマイクロコンピュータでは、EEPROMの
書き換え時間が非常に長いという問題点があった。
れたもので、複数の番地の書き換えを同時に行うことに
より、書き換え時間を大幅に短縮することができる不揮
発性半導体記憶装置を提供することを目的とする。
記憶装置は、請求項1に記載のように、複数のビット、
ページ及び番地に対応した複数のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、対応ページが同
一のメモリセルに共通に接続された複数のワード線と、
対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、消去モードのときは複数
ビットの入力データ「0」または「1」を反転し、書き
込みモードのときは上記入力データ「1」または「0」
をそのまま出力することによりそれぞれデジット線選択
情報「1」または非選択情報「0」を出力するデータ設
定手段と、ビット及び番地に対応した複数のラッチ回路
を備え、データ設定手段から出力されたデジット線選択
情報「1」または非選択情報「0」をアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、開始信号が入力されたときに、複
数のワード線のうちのアドレス信号によって指定された
ページに対応するワード線を選択する行選択手段と、開
始信号が入力されたときに、データラッチ手段の各ラッ
チ回路から出力されるデジット線選択情報「1」に対応
するデジット線のみを選択する書込手段と、複数番地へ
の入力データに応じたデジット線選択情報「1」または
非選択情報「0」がデータラッチ手段に順次取り込まれ
た後に、上記開始信号を出力する制御手段とを有し、デ
ジット線選択情報「1」に対応するデジット線につなが
る複数番地のメモリセルに対してのみ同時に書き換えを
行うようにしたものである。このように、データ設定手
段(4)は、消去のときは入力データを反転し、書き込
みのときは入力データをそのまま出力する。データラッ
チ手段(5)は、データ設定手段から出力されたデータ
をアドレス信号によって指定されたビット及び番地のラ
ッチ回路に取り込む。そして、複数番地への入力データ
に応じたデータ(反転データあるいは入力データと同じ
データ)がデータラッチ手段に順次取り込まれた後に、
制御手段(12)が開始信号を出力し、行選択手段
(7)が複数のワード線のうちのアドレス信号によって
指定されたページに対応するワード線を選択し、書込手
段(6)がデータラッチ手段の各ラッチ回路の出力に応
じてデジット線を選択することにより、複数番地のメモ
リセルに対して同時に書き換えが行われる。
手段は、複数のデジット線のうち、デジット線選択情報
「1」を保持したラッチ回路が示すビット及び番地に対
応するデジット線を選択するものである。このように、
データラッチ手段の各ラッチ回路の中で、所定値(例え
ば「1」)が書き込まれたラッチ回路に対応するビット
及び番地のメモリセルのみを選択して、消去/書き込み
を行い、所定値でない値(例えば「0」)が書き込まれ
たラッチ回路に対応するビット及び番地のメモリセルに
対しては消去/書き込みを行わない。これにより、メモ
リセルの書き換え回数を削減することができ、メモリセ
ルの耐久性を向上させることができる。また、本発明の
不揮発性半導体記憶装置は、請求項3に記載のように、
「1」から「0」へのデータ書き換えの場合には、消去
のみの実施を前記制御手段に指示する手段を有するもの
である。このように、データの書き換えが「1」から
「0」への場合は、消去のみで済むので、書き換え時間
を更に短縮することができる。また、本発明の不揮発性
半導体記憶装置は、請求項4に記載のように、「0」か
ら「1」へのデータ書き換えの場合には、書き込みのみ
の実施を上記制御手段に指示する手段を有するものであ
る。このように、データの書き換えが「0」から「1」
への場合は、書き込みのみで済むので、書き換え時間を
更に短縮することができる。
の実施の形態について図面を参照して詳細に説明する。
図1は本発明の第1の実施の形態を示すEEPROMの
ブロック図である。本実施の形態のEEPROMは、複
数のメモリセルがマトリクス状に配置されたメモリセル
アレイ1と、アドレスバスABに入力された8ビットの
アドレス信号のうちの下位4ビットに従って、番地0〜
F(16進表記)のうちの1つの番地を指定する番地選
択信号SEL0〜SELFを出力するアドレスデコーダ
2と、アドレスバスABに入力された8ビットのアドレ
ス信号のうちの上位4ビットをラッチするアドレスデー
タラッチ回路3と、消去モードのときはデータバスDB
に入力された8ビットのデータを反転してローカルデー
タバスLDBに出力し、書き込みモードのときは該8ビ
ットのデータをローカルデータバスLDBにそのまま出
力するデータ設定回路4と、データ設定回路4からロー
カルデータバスLDBに出力されたデータを番地選択信
号SELによって指定された番地のラッチ回路に取り込
む書込データラッチ回路5とを有する。
ト線WBのうち、書込データラッチ回路5中でデータ
「1」が書き込まれた番地に対応する書込デジット線を
選択レベルとする書込回路6と、複数の書込ワード線W
Wあるいは複数の読出ワード線RWのうち、アドレスデ
ータラッチ回路3から出力された4ビットのアドレス信
号で指定されるページに対応する書込ワード線あるいは
読出ワード線を選択レベルにするXデコーダ7と、8ビ
ット分のメモリセルの記憶情報を検出・増幅するセンス
アンプ8と、番地選択信号SEL0〜SELFに従って
複数の読出デジット線RBのうちの1本を選択し、この
選択読出デジット線をセンスアンプ8に接続するYセレ
クタ9と、センスアンプ8から出力された8ビットのデ
ータを外部に出力するための出力バッファ10と、消去
及び書き込み終了と同時に書込データラッチ回路5の全
データをクリアするデータラッチ消去回路11と、外部
から入力される命令に応じて各種の制御信号を生成する
タイミング制御回路12とを有する。
ク図である。本実施の形態のEEPROMは、一度に処
理できる入出力データが8ビットのメモリであり、メモ
リセルアレイ1は、ビット0〜7の各ビットに対応した
8つのメモリブロック20−0〜20−7に区分され
る。各メモリブロックの構成は同一である。
(a)に示すように、ページ0〜F(16進表記)に対
応した縦16個×番地0〜F(16進表記)に対応した
横16個のメモリセル21が配置されている。
レイ1の容量は256×8ビットとなる。メモリセル2
1の回路図を図2(b)に示す。ここでは、図2(a)
のメモリセルアレイ1における、2ページ(縦)×2番
地(横)分について示している。各メモリセル21は、
1つのメモリセルトランジスタ22と1つのNチャネル
MOSトランジスタ22とから構成されている。
応した各行のメモリセルトランジスタ22のコントロー
ルゲートは各行ごとに設けられた書込ワード線WWに接
続され、各行のNチャネルトランジスタ23のゲートは
各行ごとに設けられた読出ワード線RWに接続されてい
る。なお、書込ワード線WWと読出ワード線RWはペー
ジ0〜Fに対応して設けられたものであるから、その数
はそれぞれ16本である。
した各列のメモリセルトランジスタ22のドレインは各
列ごとに設けられた書込デジット線WBに接続され、ソ
ースは同列のNチャネルトランジスタ23のドレインに
接続されている。また、各列のNチャネルトランジスタ
23のソースは各列ごとに設けられた読出デジット線R
Bに接続されている。なお、書込デジット線WBと読出
デジット線RBはビット0〜7及び番地0〜Fに対応し
て設けられたものであるから、その数はそれぞれ8×1
6=128本である。
出しモードにおける書込ワード線WW、読出ワード線R
W、書込デジット線WB、読出デジット線RBの動作電
圧を表1に示す。なお、表1では、「/」の左側が選択
時の電圧レベルを示し、「/」の右側が非選択時の電圧
レベルを示している。また、VCCは例えば5V程度の電
源電圧、VPPは例えば10V程度の高電圧、V1は1/
2VPP、V2は例えば1V程度の電圧である。
線WWのうち、選択書込ワード線に0Vが印加され、非
選択書込ワード線に1/2VPPが印加され、全ての読出
ワード線RWに1/2VPPが印加される。同時に、複数
の書込デジット線WBのうち、選択書込デジット線に高
電圧VPPが印加され、非選択書込デジット線に1/2V
PPが印加される。また、全ての読出デジット線RBはフ
ローティング(オープン)状態となる。
リセルトランジスタ22のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに0Vが印加され、ドレイン
に高電圧VPPが印加される。その結果、この選択メモリ
セルトランジスタのドレインとフローティングゲート間
に高電界が生じて、フローティングゲート中の電子がト
ンネル現象によってドレインに放出され、このトランジ
スタのしきい値電圧が低くなる。こうして、データ
「1」が消去される(データ「0」が書き込まれる)。
ード線WWのうち、選択書込ワード線に高電圧VPPが印
加され、非選択書込ワード線に1/2VPPが印加され、
全ての読出ワード線RWに0Vが印加される。同時に、
複数の書込デジット線WBのうち、選択書込デジット線
に0Vが印加され、非選択書込デジット線に1/2VPP
が印加される。また、全ての読出デジット線RBはフロ
ーティング(オープン)状態となる。
リセルトランジスタ22のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに高電圧VPPが印加され、ド
レインに0Vが印加される。その結果、この選択メモリ
セルトランジスタのフローティングゲートとドレイン間
に高電界が生じて、フローティングゲートにトンネル現
象によって電子が注入され、このトランジスタのしきい
値電圧が高くなる。こうして、データ「1」が書き込ま
れる。
ード線RWのうち、選択読出ワード線に電源電圧VCCが
印加され、非選択読出ワード線に0Vが印加される。こ
れにより、選択読出ワード線で選択されるNチャネルト
ランジスタ23がオン状態となる。その結果、選択メモ
リセルトランジスタのフローティングゲート中の電子の
量に応じて読出デジット線RBの電位が変化するので、
メモリセル21の記憶情報の読み出しが行われる。
M外部からアドレスバスABに入力された8ビットのア
ドレス信号のうちの下位4ビットに従って、番地0〜F
(16進表記)のうちの1つの番地を指定する番地選択
信号SEL(SEL0〜SELF)を出力する。アドレ
スデータラッチ回路3は、外部からアドレスバスABに
入力された8ビットのアドレス信号のうちの上位4ビッ
トをラッチして出力する。
「1」を設定するためのデータ設定回路4は、書込/消
去モード選択信号EWS0,EWS1に従って、消去モ
ードのときは外部からデータバスDBに入力された8ビ
ットのデータを反転してローカルデータバスLDBに出
力し、書き込みモードのときは該8ビットのデータをロ
ーカルデータバスLDBにそのまま出力する。
4及びローカルデータバスLDBの詳細を示すブロック
図である。ビット0〜7の各ビットごとに設けられたデ
ータ設定回路4は、入力がデータバスDBに接続され、
出力がローカルデータバスLDBに接続され、制御入力
に書込/消去モード選択信号EWS0が与えられたイン
バータ41と、入力がデータバスDBに接続され、出力
がローカルデータバスLDBに接続され、制御入力に書
込/消去モード選択信号EWS1が与えられたバッファ
42とから構成されている。このように、各データ設定
回路4内部の構成は同一である。
ンバータ41及びバッファ42の入力は、データバスD
Bのビット0に接続され、このインバータ41及びバッ
ファ42の出力は、ローカルデータバスLDBのビット
0に接続されている。また、ビット1に対応して設けら
れたインバータ41及びバッファ42の入力は、データ
バスDBのビット1に接続され、このインバータ41及
びバッファ42の出力は、ローカルデータバスLDBの
ビット1に接続されている。
7に対応して設けられたインバータ41及びバッファ4
2の入力は、データバスDBのビット2,3,4,5,
6,7にそれぞれ接続され、これらインバータ41及び
バッファ42の出力は、ローカルデータバスLDBのビ
ット2,3,4,5,6,7にそれぞれ接続されてい
る。
択信号EWS0がアクティブ(「H」レベル)のときイ
ネーブル状態となり、「L」レベルのときディセーブル
状態となる。また、バッファ42は、書込/消去モード
選択信号EWS1がアクティブ(「H」レベル)のとき
イネーブル状態となり、「L」レベルのときディセーブ
ル状態となる。
消去モード選択信号EWS0がアクティブとなり消去モ
ードが指定されたときは、データバスDBに入力された
8ビットのデータを反転してローカルデータバスLDB
に出力し、書込/消去モード選択信号EWS1がアクテ
ィブとなり書き込みモードが指定されたときは、データ
バスDBに入力された8ビットのデータをローカルデー
タバスLDBにそのまま出力する。
4に示す。図4では、ビット0〜7のうちのビット0の
分についてのみ示している。書込データラッチ回路5
は、ビット0〜7の各ビットごとに設けられ、1ビット
分の各書込データラッチ回路5は、図4に示すように、
番地0〜F(16進表記)にそれぞれ対応した16個の
ラッチ回路51から構成されている。
ルデータバスLDBの対応ビットに接続されている。よ
って、ビット0に対応して設けられた書込データラッチ
回路5内の各ラッチ回路51のデータ入力は、図4のよ
うに、ローカルデータバスLDBのビット0に接続され
ている。
データラッチ回路5内の各ラッチ回路51のデータ入力
は、ローカルデータバスLDBのビット1に接続されて
いる。以下同様に、ビット2,3,4,5,6,7に対
応して設けられた書込データラッチ回路5内のラッチ回
路51のデータ入力は、ローカルデータバスLDBのビ
ット2,3,4,5,6,7にそれぞれ接続されてい
る。
は、対応番地を指定する番地選択信号SEL(SEL0
〜SELF)に接続されている。よって、0番地に対応
して設けられたラッチ回路51のクロック入力は、図4
に示すように、番地選択信号SEL0に接続され、1番
地に対応して設けられたラッチ回路51のクロック入力
は、番地選択信号SEL1に接続されている。
9,A,B,C,D,E,F番地に対応して設けられた
ラッチ回路51のクロック入力は、番地選択信号SEL
2,SEL3,SEL4,SEL5,SEL6,SEL
7,SEL8,SEL9,SELA,SELB,SEL
C,SELD,SELE,SELFにそれぞれ接続され
ている。
力がアクティブ(「H」レベル)となったとき、データ
入力に入力された値をラッチして出力する。このとき、
各ラッチ回路51は、消去あるいは書き込みが終了する
まで、データをラッチし続ける。
ットごとに設けられ、1ビット分の各書込回路6は、図
4に示すように、番地0〜F(16進表記)にそれぞれ
対応した16個のレベルシフタ(電圧発生回路)61か
ら構成されている。ここで、各レベルシフタ61の入力
は、対応ビット及び対応番地のラッチ回路51の出力に
接続されている。例えば、ビット0、0番地に対応した
レベルシフタ61の入力は、ビット0、0番地に対応し
たラッチ回路51の出力に接続されている。
ビット及び対応番地の書込デジット線WB、読出デジッ
ト線RBに接続されている。例えば、ビット0、0番地
に対応したレベルシフタ61の入力は、ビット0、0番
地に対応した書込デジット線WB、読出デジット線RB
に接続されている。
許可信号EME及び一括書込開始信号RUNMがアクテ
ィブで、自身に接続されたラッチ回路51の出力が
「1」であるとき、自身に接続された書込デジット線W
Bを選択レベルとする。なお、選択レベルの値は、書込
/消去モード選択信号EWS0,EWS1に従って決定
される。
路3から出力された4ビットのアドレス信号に従って、
ページ0〜F(16進表記)にそれぞれ対応した16本
の書込ワード線WWのうちの1本、あるいはページ0〜
Fにそれぞれ対応した16本の読出ワード線RWのうち
の1本を選択レベルとする。書込回路6と同様に、選択
レベルの値は、書込/消去モード選択信号EWS0,E
WS1に従って決定される。
センスアンプ8は、メモリセル21の記憶情報を検出・
増幅する。ビット0〜7の各ビットごとに設けられたY
セレクタ9は、番地選択信号SEL0〜SELFに従っ
て、番地0〜Fにそれぞれ対応した16本の読出デジッ
ト線RBのうちの1本を選択し、この選択読出デジット
線を対応するセンスアンプ8に接続する。例えば、ビッ
ト0に対応して設けられたYセレクタ9は、選択読出デ
ジット線をビット0に対応して設けられたセンスアンプ
8に接続し、ビット1に対応して設けられたYセレクタ
9は、選択読出デジット線をビット1に対応して設けら
れたセンスアンプ8に接続する。
出力された8ビットのデータをEEPROM外部に出力
する。データラッチ消去回路11は、消去及び書き込み
終了と同時に書込データラッチ回路5の全データをクリ
アする(つまり、「0」にする)。
外部のCPU等から入力される命令に応じて、一括書込
を許可するか否かを示す一括書込許可信号EME、消去
モードであるか書き込みモードであるかを示す書込/消
去モード選択信号EWS0,EWS1、一括書込を開始
することを示す一括書込開始信号RUNM等の制御信号
を生成する。
て、2ページの0,1番地に書き込みを行う場合の動作
を説明する。図5は本実施の形態のEEPROMにおけ
る書込動作を説明するためのタイミングチャート図であ
る。
のCPU(不図示)等から一括消去を指示する命令が入
力されると、書込/消去モード選択信号EWS0をアク
ティブ(「H」レベル)にして、消去モードを指定し、
同時に一括書込許可信号EMEをアクティブ(「H」レ
ベル)にして、一括書込を指定する(図5(a)の時刻
t1)。このとき、書込/消去モード選択信号EWS1
は「L」レベルのままである。
の0番地を指定するアドレス信号がEEPROM外部か
ら入力され、データバスDBのビット0〜7には、全て
「0」のデータが入力される(図5(b))。書込/消
去モード選択信号EWS0がアクティブになったことに
より、ビット0〜7に対応する各データ設定回路4で
は、インバータ41がイネーブル状態となり、バッファ
42がディセーブル状態となる。
スDBの各ビットのデータを反転してローカルデータバ
スLDBの各対応ビットに出力する。ここでは、データ
バスDBのビット0〜7には全て「0」のデータが入力
されているので、ローカルデータバスLDBのビット0
〜7には全て「1」のデータが出力される。
タ設定回路4からローカルデータバスLDBに出力され
たデータを番地選択信号SELによって指定された番地
のラッチ回路51に取り込む。今、アドレスバスABに
は、2ページの0番地を指定するアドレス信号が入力さ
れている。これにより、アドレスデコーダ2は、0番地
を指定する番地選択信号SEL0のみをアクティブ
(「H」)とし、その他の番地選択信号SEL1〜SE
LFを「L」レベルとする。
ータラッチ回路5において、0番地に対応したラッチ回
路51がローカルデータバスLDBの対応ビットに出力
されたデータ「1」をラッチする。
の1番地を指定するアドレス信号が外部から入力され、
データバスDBのビット0〜7には、上記と同様に全て
「0」のデータが入力される(図5(b))。書込/消
去モード選択信号EWS0がアクティブなので、ビット
0〜7に対応する各データ設定回路4は、データバスD
Bの各ビットのデータを反転してローカルデータバスL
DBの各対応ビットに出力する。これにより、ローカル
データバスLDBのビット0〜7には全て「1」のデー
タが出力される。
ス信号がアドレスバスABに入力されたことにより、ア
ドレスデコーダ2は、1番地を指定する番地選択信号S
EL1のみをアクティブ(「H」)とし、その他の番地
選択信号SEL0,SEL2〜SELFを「L」レベル
とする。
ータラッチ回路5において、1番地に対応したラッチ回
路51がローカルデータバスLDBの対応ビットに出力
されたデータ「1」をラッチする。こうして、ビット0
〜7の各ビットに対応した各書込データラッチ回路5に
おいて、0,1番地に対応したラッチ回路51がデータ
「1」をラッチして出力する。なお、その他のラッチ回
路51は、データ「1」をラッチしないので、その出力
は「0」である。
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路12は、一括書込開始信号
RUNMをアクティブ(「H」レベル)にして、一括書
込開始を指定する(図5(a))。
一括書込許可信号EME及び書込/消去モード選択信号
EWS0がアクティブの状態で、一括書込開始信号RU
NMがアクティブになると、番地0〜Fに対応した16
本の書込デジット線WBのうち、ラッチ回路5の出力が
「1」である番地に対応した書込デジット線を選択レベ
ル(高電圧VPP)とし、ラッチ回路5の出力が「0」で
ある番地に対応した書込デジット線を非選択レベル(1
/2VPP)とする。
1番地に対応したラッチ回路51がデータ「1」をラッ
チしているので、0〜7の各ビットにおいて、0,1番
地に対応した書込デジット線WBが選択レベルとなる。
なお、読出デジット線RBは全てフローティング状態で
ある。
EME及び書込/消去モード選択信号EWS0がアクテ
ィブの状態で、一括書込開始信号RUNMがアクティブ
になると、ページ0〜Fに対応した16本の書込ワード
線WWのうち、アドレスデータラッチ回路3からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル(0V)とし、その他の書込ワード線を非選
択レベル(1/2VPP)とし、全ての読出ワード線RW
を1/2VPPレベルとする。
るアドレス信号が入力されたので、2ページに対応した
書込ワード線WWが選択レベルとなる。これで、メモリ
セルアレイ1内のメモリセル21のうち、ビット0〜
7、2ページ、0,1番地に対応したメモリセル21の
メモリセルトランジスタ22のコントロールゲートに0
Vが印加され、ドレインに高電圧VPPが印加される。こ
うして、2ページ、0,1番地の同時消去が実施され
る。
制御回路12の制御に従って、消去終了と同時に書込デ
ータラッチ回路5の全データを「0」にする。次に、タ
イミング制御回路12には、EEPROM外部のCPU
から一括書き込みを指示する命令が入力される。この命
令に応じて、タイミング制御回路12は、書込/消去モ
ード選択信号EWS1をアクティブ(「H」レベル)に
して、書き込みモードを指定し、同時に一括書込許可信
号EMEをアクティブ(「H」レベル)にして、一括書
込を指定する(図5(a)の時刻t2)。なお、タイミ
ング制御回路12は、書込/消去モード選択信号EWS
0については「L」レベルとする。
の0番地を指定するアドレス信号がEEPROM外部か
ら入力され、データバスDBには、2ページの0番地に
書き込むべき8ビットのデータが入力される(図5
(b))。書込/消去モード選択信号EWS1がアクテ
ィブになったことにより、ビット0〜7に対応する各デ
ータ設定回路4では、バッファ42がイネーブル状態と
なり、インバータ41がディセーブル状態となる。
スDBの各ビットのデータをローカルデータバスLDB
の各対応ビットにそのまま出力する。次いで、各書込デ
ータラッチ回路5は、データ設定回路4からローカルデ
ータバスLDBに出力されたデータを番地選択信号SE
Lによって指定された番地のラッチ回路51に取り込
む。
番地を指定するアドレス信号が入力されている。これに
より、アドレスデコーダ2は、0番地を指定する番地選
択信号SEL0のみをアクティブ(「H」)とし、その
他の番地選択信号SEL1〜SELFを「L」レベルと
する。
ータラッチ回路5において、0番地に対応したラッチ回
路51がローカルデータバスLDBの対応ビットに出力
されたデータをラッチする。
の1番地を指定するアドレス信号が外部から入力され、
データバスDBには、2ページの1番地に書き込むべき
8ビットのデータが入力される(図5(b))。書込/
消去モード選択信号EWS1がアクティブなので、ビッ
ト0〜7に対応する各データ設定回路4は、データバス
DBの各ビットのデータをローカルデータバスLDBの
各対応ビットにそのまま出力する。
ス信号がアドレスバスABに入力されたことにより、ア
ドレスデコーダ2は、1番地を指定する番地選択信号S
EL1のみをアクティブ(「H」)とし、その他の番地
選択信号SEL0,SEL2〜SELFを「L」レベル
とする。
ータラッチ回路5において、1番地に対応したラッチ回
路51がローカルデータバスLDBの対応ビットに出力
されたデータをラッチする。こうして、ビット0〜7の
各ビットに対応した各書込データラッチ回路5におい
て、0番地に対応したラッチ回路51が0番地への書込
データをラッチし、1番地に対応したラッチ回路51が
1番地への書込データをラッチする。
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路12は、一括書込開始信号
RUNMをアクティブ(「H」レベル)にして、一括書
込開始を指定する(図5(a))。
一括書込許可信号EME及び書込/消去モード選択信号
EWS1がアクティブの状態で、一括書込開始信号RU
NMがアクティブになると、番地0〜Fに対応した16
本の書込デジット線WBのうち、ラッチ回路5の出力が
「1」である番地に対応した書込デジット線を選択レベ
ル(0V)とし、ラッチ回路5の出力が「0」である番
地に対応した書込デジット線を非選択レベル(1/2V
PP)とする。
1番地への書込データをラッチしているので、該書込デ
ータの「1」をラッチしたラッチ回路51の出力が
「1」となり、該書込データの「0」をラッチしたラッ
チ回路51の出力が「0」となっている。よって、0,
1番地に対応した書込デジット線WBのうち、書込デー
タの値が「1」のビットに対応した書込デジット線が選
択レベルとなる。なお、読出デジット線RBは全てフロ
ーティング状態である。
EME及び書込/消去モード選択信号EWS1がアクテ
ィブの状態で、一括書込開始信号RUNMがアクティブ
になると、ページ0〜Fに対応した16本の書込ワード
線WWのうち、アドレスデータラッチ回路3からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル(高電圧VPP)とし、その他の書込ワード線
を非選択レベル(1/2VPP)とし、全ての読出ワード
線RWを0Vとする。
るアドレス信号が入力されたので、2ページに対応した
書込ワード線WWが選択レベルとなる。これで、メモリ
セルアレイ1内のメモリセル21のうち、2ページ、0
番地に対応し、かつ0番地への書込データの値が「1」
のビットに対応したメモリセル21のメモリセルトラン
ジスタ22のコントロールゲートに高電圧VPPが印加さ
れ、ドレインに0Vが印加される。同時に、2ページ、
1番地に対応し、かつ1番地への書込データの値が
「1」のビットに対応したメモリセル21のメモリセル
トランジスタ22のコントロールゲートに高電圧VPPが
印加され、ドレインに0Vが印加される。
き込みが実施される。データラッチ消去回路11は、タ
イミング制御回路12の制御に従って、書き込み終了と
同時に書込データラッチ回路5の全データを「0」にす
る。以上のように、本実施の形態では、複数の番地のメ
モリセル21に対して同時に書き換えを行う。
いては、従来の書き換え時間(t4−t5間)に比べて
複数番地への入力データに応じたデータを書込データラ
ッチ回路5に順次転送する分だけ長くなるが、この転送
時間はメモリセル21への実際の消去/書込時間(一括
書込開始信号RUNMがアクティブになってから消去/
書き込みが終了するまでの時間)に比べて極めて短い。
き換え時間とほぼ同じ時間で複数番地のデータ書き換え
を実現することができ、大幅な書き換え時間の短縮を実
現することができる。
「1」が書き込まれたラッチ回路51に対応する番地の
メモリセル21のみを選択して、消去/書き込みを行
い、データ「0」が書き込まれたラッチ回路51に対応
する番地のメモリセル21に対しては消去/書き込みを
行わない。これにより、メモリセル21の書き換え回数
を削減することができ、メモリセル21の耐久性を向上
させることができる。
1番地に同時に書き換えを行う場合について説明した
が、2つの番地以上でも同時に書き換えを行うことがで
きる。この場合には、アドレスバスABへのアドレス信
号の入力とデータバスDBへのデータ入力とを繰り返し
行うことによって、書込データラッチ回路5へのデータ
書き込みを繰り返し行い、所望の番地分だけ書込データ
ラッチ回路5にデータ転送した後に、一括書込開始信号
RUNMをアクティブにすればよい。
時に書き換えを行う一括書込の場合について説明した
が、従来のように、1つの番地ごとにバイト書き換えを
行うこともできる。以下、このバイト書き換えの場合の
動作について説明する。
CPUからバイト消去を指示する命令が入力されると、
書込/消去モード選択信号EWS0をアクティブにして
消去モードを指定する(図5(d)の時刻t4)。この
とき、一括書込許可信号EMEは「L」レベルである。
を指定するアドレス信号がEEPROM外部から入力さ
れ、データバスDBのビット0〜7には、全て「0」の
データが入力される(図5(e))。書込/消去モード
選択信号EWS0がアクティブになったことにより、各
データ設定回路4は、データバスDBの各ビットのデー
タを反転してローカルデータバスLDBの各対応ビット
に出力する。
チ回路5においては、0番地に対応したラッチ回路51
がローカルデータバスLDBの対応ビットに出力された
データ「1」をラッチする。
号EMEが「L」レベルである場合、選択信号EWS0
がアクティブとなってから所定時間後に、ラッチ回路5
の出力が「1」である番地に対応した書込デジット線を
選択レベル(高電圧VPP)とし、ラッチ回路5の出力が
「0」である番地に対応した書込デジット線を非選択レ
ベル(1/2VPP)とする。ここでは、0〜7の各ビッ
トにおいて、0番地に対応した書込デジット線WBが選
択レベルとなる。
EMEが「L」レベルである場合、選択信号EWS0が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路3からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル(0V)とし、その
他の書込ワード線を非選択レベル(1/2VPP)とし、
全ての読出ワード線RWを1/2VPPレベルとする。こ
こでは、2ページに対応した書込ワード線WWが選択レ
ベルとなる。
セル21のうち、ビット0〜7、2ページ、0番地に対
応したメモリセル21のメモリセルトランジスタ22の
コントロールゲートに0Vが印加され、ドレインに高電
圧VPPが印加され、2ページ、0番地の消去が実施され
る。
制御回路12の制御に従って、消去終了と同時に書込デ
ータラッチ回路5の全データを「0」にする。次に、タ
イミング制御回路12には、EEPROM外部のCPU
からバイト書き込みを指示する命令が入力される。この
命令に応じて、タイミング制御回路12は、書込/消去
モード選択信号EWS1をアクティブにして、書き込み
モードを指定する(図5(d))。このとき、一括書込
許可信号EMEは「L」レベルである。
を指定するアドレス信号がEEPROM外部から入力さ
れ、データバスDBには、2ページの0番地に書き込む
べき8ビットのデータが入力される(図5(b))。書
込/消去モード選択信号EWS1がアクティブになった
ことにより、各データ設定回路4は、データバスDBの
各ビットのデータをローカルデータバスLDBの各対応
ビットにそのまま出力する。
チ回路5においては、0番地に対応したラッチ回路51
がローカルデータバスLDBの対応ビットに出力された
データをラッチする。
号EMEが「L」レベルである場合、選択信号EWS1
がアクティブとなってから所定時間後に、ラッチ回路5
の出力が「1」である番地に対応した書込デジット線を
選択レベル(0V)とし、ラッチ回路5の出力が「0」
である番地に対応した書込デジット線を非選択レベル
(1/2VPP)とする。ここでは、0〜7の各ビットに
おいて、0番地に対応した書込デジット線WBが選択レ
ベルとなる。
EMEが「L」レベルである場合、選択信号EWS1が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路3からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル(高電圧VPP)と
し、その他の書込ワード線を非選択レベル(1/2VP
P)とし、全ての読出ワード線RWを0Vとする。ここ
では、2ページに対応した書込ワード線WWが選択レベ
ルとなる。
セル21のうち、2ページ、0番地に対応し、かつ0番
地への書込データの値が「1」のビットに対応したメモ
リセル21のメモリセルトランジスタ22のコントロー
ルゲートに高電圧VPPが印加され、ドレインに0Vが印
加され、2ページ、0番地の書き込みが実施される。デ
ータラッチ消去回路11は、タイミング制御回路12の
制御に従って、書き込み終了と同時に書込データラッチ
回路5の全データを「0」にする。以上のようにして、
バイト書き換えを実施することができる。
は、消去と書き込みを順次実施することによってEEP
ROMの書き換えを行っているが、消去あるいは書き込
みのどちらか一方のみによってEEPROMの書き換え
を実現することもできる。本実施の形態では、まずCP
U(不図示)が読み出しを指示する命令をEEPROM
に与える。
み出しを指示する命令が入力されると、読出モード選択
信号REをアクティブにして、読み出しモードを指定す
る。アドレスバスABには、2ページの0番地を指定す
るアドレス信号がCPUから入力される。これにより、
アドレスデコーダ2は、0番地を指定する番地選択信号
SEL0のみをアクティブ(「H」)とし、その他の番
地選択信号SEL1〜SELFを「L」レベルとする。
がアクティブになると、全ての書込デジット線WBを0
Vとする。また、読出デジット線RBに電圧V2を与え
てプリチャージを行う。
号REがアクティブになると、ページ0〜Fに対応した
16本の読出ワード線RWのうち、アドレスデータラッ
チ回路3からのアドレス信号で指定されるページに対応
した読出ワード線を選択レベル(電源電圧VCC)とし、
その他の読出ワード線を非選択レベル(0V)とし、全
ての書込ワード線WWを0Vとする。
記憶情報が読出デジット線RBに出力される。ビット0
〜7の各ビットごとに設けられたYセレクタ9は、番地
選択信号SEL0〜SELFに従って、0番地に対応し
た読出デジット線RBをセンスアンプ8に接続する。こ
うして、出力バッファ10を介して2ページ、0番地の
データが外部に出力される。
するアドレス信号と読み出しを指示する命令をEEPR
OMに与えることにより、2ページ、1番地のデータを
上記と同様に読み出す。続いて、CPUは、2ページ、
0番地から読み出した読出データと次に2ページ、0番
地へ書き込むべき書込データとを比較すると共に、2ペ
ージ、1番地から読み出した読出データと次に2ペー
ジ、1番地へ書き込むべき書込データとを比較する。
へ書き込む書込データが現在2ページ、0番地に記憶さ
れているデータ(2ページ、0番地の読出データと同
一)に対して、「1」から「0」への書き換えのみを示
し、かつ次に2ページ、1番地へ書き込む書込データが
現在2ページ、1番地に記憶されているデータ(読出デ
ータ)に対して、「1」から「0」への書き換えのみを
示している場合は、「0」への書き換えだけを行えばよ
いので、実施の形態の1で説明した0,1番地の同時消
去のみを実施する。
書き込む書込データが現在2ページ、0番地に記憶され
ているデータに対して、「0」から「1」への書き換え
のみを示し、かつ次に2ページ、1番地へ書き込む書込
データが現在2ページ、1番地に記憶されているデータ
に対して、「0」から「1」への書き換えのみを示して
いる場合は、「1」への書き換えだけを行えばよいの
で、上述した0,1番地の同時書き込みのみを実施す
る。
から「0」、あるいは「0」から「1」の場合は、消去
あるいは書き込みのどちらか一方で済むので、書き換え
時間を更に短縮することができる。なお、1つの番地に
対するバイト消去あるいはバイト書き込みを行ってもよ
いことは言うまでもない。
7の各ビットごとにメモリセルアレイ1や書込データラ
ッチ回路5等の各回路を配置し、これら各ビット対応の
回路内に番地0〜Fに対応する構成を設けているが、こ
のような配置を採用したのは配線の容易性を考慮したた
めである。したがって、番地0〜Fごとに各回路を配置
してもよい。
に、データ設定手段が、消去のときは入力データを反転
し書き込みのときは入力データをそのまま出力し、複数
番地への入力データに応じたデータがデータラッチ手段
に順次取り込まれた後に、制御手段が開始信号を出力す
ることにより、行選択手段ワード線を選択し、書込手段
がデジット線を選択するので、複数番地のメモリセルに
対して同時に書き換えを行うことができる。その結果、
従来の1つの番地のデータ書き換え時間とほぼ同じ時間
で複数番地のデータ書き換えを実現することができ、大
幅な書き換え時間の短縮を実現することができる。
ッチ手段の各ラッチ回路の中で、所定値(例えば
「1」)が書き込まれたラッチ回路に対応するビット及
び番地のメモリセルのみを選択して、消去/書き込みを
行い、所定値でない値(例えば「0」)が書き込まれた
ラッチ回路に対応するビット及び番地のメモリセルに対
しては消去/書き込みを行わないことにより、メモリセ
ルの書き換え回数を削減することができ、メモリセルの
耐久性を向上させることができる。
ら「0」へのデータ書き換えの場合には、消去のみを実
施するので、データ書き換え時間を更に短縮することが
できる。
ら「1」へのデータ書き換えの場合には、書き込みのみ
を実施するので、データ書き換え時間を更に短縮するこ
とができる。
Mのブロック図である。
モリセルの回路図である。
カルデータバスの詳細を示すブロック図である。
ッチ回路の詳細を示すブロック図である。
における書込動作を説明するためのタイミングチャート
図である。
ドレスデータラッチ回路、4…データ設定回路、5…書
込データラッチ回路、6…書込回路、7…Xデコーダ、
8…センスアンプ、9…Yセレクタ、10…出力バッフ
ァ、11…データラッチ消去回路、12…タイミング制
御回路、20−0〜20−7…メモリブロック、21…
メモリセル、WW…書込ワード線、RW…読出ワード
線、WB…書込デジット線、RB…読出デジット線。
Claims (4)
- 【請求項1】 複数のビット、ページ及び番地に対応し
た複数のメモリセルがマトリクス状に配置されたメモリ
セルアレイと、 対応ページが同一のメモリセルに共通に接続された複数
のワード線と、 対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、 消去モードのときは複数ビットの入力データ「0」また
は「1」を反転し、書き込みモードのときは前記入力デ
ータ「1」または「0」をそのまま出力することにより
それぞれデジット線選択情報「1」または非選択情報
「0」を出力するデータ設定手段と、 ビット及び番地に対応した複数のラッチ回路を備え、デ
ータ設定手段から出力されたデジット線選択情報「1」
または非選択情報「0」をアドレス信号によって指定さ
れたビット及び番地のラッチ回路に取り込むデータラッ
チ手段と、 開始信号が入力されたときに、複数のワード線のうちの
アドレス信号によって指定されたページに対応するワー
ド線を選択する行選択手段と、 開始信号が入力されたときに、データラッチ手段の各ラ
ッチ回路から出力されるデジット線選択情報「1」に対
応するデジット線のみを選択する書込手段と、 複数番地への入力データに応じたデジット線選択情報
「1」または非選択情報「0」がデータラッチ手段に順
次取り込まれた後に、前記開始信号を出力する制御手段
とを有し、デジット線選択情報「1」に対応するデジット線につな
がる 複数番地のメモリセルに対してのみ同時に書き換え
を行うことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1記載の不揮発性半導体記憶装置
において、 前記書込手段は、複数のデジット線のうち、デジット線
選択情報「1」を保持したラッチ回路が示すビット及び
番地に対応するデジット線を選択するものであることを
特徴とする不揮発性半導体記憶装置。 - 【請求項3】 請求項1記載の不揮発性半導体記憶装置
において、 「1」から「0」へのデータ書き換えの場合には、消去
のみの実施を前記制御手段に指示する手段を有すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項4】 請求項1記載の不揮発性半導体記憶装置
において、 「0」から「1」へのデータ書き換えの場合には、書き
込みのみの実施を前記制御手段に指示する手段を有する
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7554698A JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
MYPI99001012A MY117042A (en) | 1998-03-24 | 1999-03-18 | Nonvolatile semiconductor memory device |
US09/271,508 US6026022A (en) | 1998-03-24 | 1999-03-18 | Nonvolatile semiconductor memory device |
EP99105870A EP0945874B1 (en) | 1998-03-24 | 1999-03-23 | Nonvolatile semiconductor memory device |
KR1019990009921A KR100291633B1 (ko) | 1998-03-24 | 1999-03-23 | 불휘발성 반도체 메모리 장치 |
DE69927199T DE69927199T2 (de) | 1998-03-24 | 1999-03-23 | Nichtflüchtige Halbleiterspeicheranordnung |
CN99105594A CN1109348C (zh) | 1998-03-24 | 1999-03-24 | 非易失性半导体存储器装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7554698A JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11273383A JPH11273383A (ja) | 1999-10-08 |
JP3012589B2 true JP3012589B2 (ja) | 2000-02-21 |
Family
ID=13579315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7554698A Expired - Fee Related JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6026022A (ja) |
EP (1) | EP0945874B1 (ja) |
JP (1) | JP3012589B2 (ja) |
KR (1) | KR100291633B1 (ja) |
CN (1) | CN1109348C (ja) |
DE (1) | DE69927199T2 (ja) |
MY (1) | MY117042A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JP3851865B2 (ja) | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
JP3816907B2 (ja) | 2003-07-04 | 2006-08-30 | Necエレクトロニクス株式会社 | 表示データの記憶装置 |
US7092288B2 (en) * | 2004-02-04 | 2006-08-15 | Atmel Corporation | Non-volatile memory array with simultaneous write and erase feature |
CN100368990C (zh) * | 2005-12-02 | 2008-02-13 | 浙江大学 | 利用定时器控制异步计算的指令的方法 |
CN101350222B (zh) * | 2007-07-16 | 2010-10-13 | 盛群半导体股份有限公司 | 可擦洗可编程只读存储器之分页烧录装置及其控制方法 |
US10395752B2 (en) * | 2017-10-11 | 2019-08-27 | Globalfoundries Inc. | Margin test for multiple-time programmable memory (MTPM) with split wordlines |
CN112037833B (zh) * | 2019-06-04 | 2023-06-06 | 华邦电子股份有限公司 | 电阻式存储器及其数据写入方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61276200A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | プログラマブルromの書き込み方式 |
JPH0736274B2 (ja) * | 1985-10-08 | 1995-04-19 | 日本電気株式会社 | 読出し専用メモリ |
US4763305A (en) * | 1985-11-27 | 1988-08-09 | Motorola, Inc. | Intelligent write in an EEPROM with data and erase check |
JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02146192A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去及び書込可能な不揮発性メモリー |
JP3010632B2 (ja) * | 1989-02-27 | 2000-02-21 | 日本電気株式会社 | 電気的に消去及び書込み可能な不揮発性メモリー |
US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
US5517453A (en) * | 1994-09-15 | 1996-05-14 | National Semiconductor Corporation | Memory with multiple erase modes |
KR0169418B1 (ko) * | 1995-10-30 | 1999-02-01 | 김광호 | 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 |
US5777923A (en) * | 1996-06-17 | 1998-07-07 | Aplus Integrated Circuits, Inc. | Flash memory read/write controller |
JP3789977B2 (ja) * | 1996-05-10 | 2006-06-28 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
-
1998
- 1998-03-24 JP JP7554698A patent/JP3012589B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-18 US US09/271,508 patent/US6026022A/en not_active Expired - Lifetime
- 1999-03-18 MY MYPI99001012A patent/MY117042A/en unknown
- 1999-03-23 EP EP99105870A patent/EP0945874B1/en not_active Expired - Lifetime
- 1999-03-23 KR KR1019990009921A patent/KR100291633B1/ko not_active IP Right Cessation
- 1999-03-23 DE DE69927199T patent/DE69927199T2/de not_active Expired - Fee Related
- 1999-03-24 CN CN99105594A patent/CN1109348C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1109348C (zh) | 2003-05-21 |
KR19990078171A (ko) | 1999-10-25 |
EP0945874A3 (en) | 2000-07-12 |
CN1229995A (zh) | 1999-09-29 |
KR100291633B1 (ko) | 2001-05-15 |
MY117042A (en) | 2004-04-30 |
DE69927199D1 (de) | 2005-10-20 |
EP0945874B1 (en) | 2005-09-14 |
DE69927199T2 (de) | 2006-06-22 |
EP0945874A2 (en) | 1999-09-29 |
US6026022A (en) | 2000-02-15 |
JPH11273383A (ja) | 1999-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6717857B2 (en) | Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof | |
US5867428A (en) | Nonvolatile memory system semiconductor memory and writing method | |
US6009016A (en) | Nonvolatile memory system semiconductor memory and writing method | |
US7180778B2 (en) | Semiconductor storage device having page copying function | |
KR100322824B1 (ko) | 반도체불휘발성기억장치 | |
US7203791B2 (en) | Flash memory device with partial copy-back mode | |
JPH05128878A (ja) | 不揮発性半導体記憶装置 | |
JPH06119230A (ja) | 半導体記憶装置 | |
US6826081B2 (en) | Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method | |
JPH1092186A (ja) | 半導体記憶装置 | |
JP3012589B2 (ja) | 不揮発性半導体記憶装置 | |
JPH05282882A (ja) | 不揮発性半導体メモリ | |
JP3519542B2 (ja) | 半導体記憶装置 | |
JP4530562B2 (ja) | 不揮発性メモリ | |
JP2007250175A (ja) | 不揮発性メモリ装置 | |
JP2656280B2 (ja) | 不揮発性半導体記憶装置 | |
JPH06215585A (ja) | 半導体記憶装置 | |
JP2002149486A (ja) | メモリシステム | |
JP2002093179A (ja) | 不揮発性半導体メモリ | |
JP2000276889A (ja) | 不揮発性半導体メモリ | |
JP2002093183A (ja) | 不揮発性半導体メモリ | |
JP2001160298A (ja) | 半導体記憶装置 | |
JP2005222693A (ja) | 不揮発性メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121210 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 14 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |