JPH10276044A - デジタル信号の位相比較方法、位相比較回路、位相比較器における位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 - Google Patents
デジタル信号の位相比較方法、位相比較回路、位相比較器における位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置Info
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- JPH10276044A JPH10276044A JP9077666A JP7766697A JPH10276044A JP H10276044 A JPH10276044 A JP H10276044A JP 9077666 A JP9077666 A JP 9077666A JP 7766697 A JP7766697 A JP 7766697A JP H10276044 A JPH10276044 A JP H10276044A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】基準信号の立上がり及び立下がりに対して位相
比較ができ、しかも、ロック状態を安定に保持すること
ができる位相比較器を提供する。 【解決手段】同期回路２８は基準信号ＲＩＮが一方に変
化したことをクロックＸＣＬＫで検出し反転出力信号Ｘ
ＳＧ１１を出力するとともに、後続のクロックＣＬＫ，
ＸＣＬＫに基づいて出力信号ＳＧ１２，ＳＧ１３を出力
する。位相差検出回路２９は基準信号ＲＩＮと反転出力
信号ＳＧ１１とで第１位相差検出信号を出力するととも
に、出力信号ＳＧ１２，ＳＧ１３にて第２位相差信号を
出力する。位相差演算回路３０は第１及び第２位相差検
出信号、基準信号及び帰還信号ＦＩＮに基づいてクロッ
クの検出タイミングに対する基準信号の立上がり又は立
下がりに対する位相比較を行い、揃っている場合にはア
ップ信号及びダウン信号を出力しない。
比較ができ、しかも、ロック状態を安定に保持すること
ができる位相比較器を提供する。 【解決手段】同期回路２８は基準信号ＲＩＮが一方に変
化したことをクロックＸＣＬＫで検出し反転出力信号Ｘ
ＳＧ１１を出力するとともに、後続のクロックＣＬＫ，
ＸＣＬＫに基づいて出力信号ＳＧ１２，ＳＧ１３を出力
する。位相差検出回路２９は基準信号ＲＩＮと反転出力
信号ＳＧ１１とで第１位相差検出信号を出力するととも
に、出力信号ＳＧ１２，ＳＧ１３にて第２位相差信号を
出力する。位相差演算回路３０は第１及び第２位相差検
出信号、基準信号及び帰還信号ＦＩＮに基づいてクロッ
クの検出タイミングに対する基準信号の立上がり又は立
下がりに対する位相比較を行い、揃っている場合にはア
ップ信号及びダウン信号を出力しない。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号の位
相比較方法、位相比較回路、位相比較器における位相比
較方法、位相比較器、ＰＬＬ回路、データ復調回路、及
び、データ読み出し装置に関するものである。
相比較方法、位相比較回路、位相比較器における位相比
較方法、位相比較器、ＰＬＬ回路、データ復調回路、及
び、データ読み出し装置に関するものである。
【０００２】近年、マルチメディア化に伴いデータ量が
増大の一途をたどっている。増大するデータ量を保存す
る記録媒体として大容量の光ディスクが注目され、Ｌ
Ｄ、ＣＤ−ＲＯＭ、ＭＤ、ＰＤ等が開発されている。そ
して、現在ではＣＤ−ＲＯＭと同じ大きさで約７．５倍
の容量が実現できるＤＶＤ（Degital Video Disk）が開
発されている。このように大量のデータを記録媒体に記
録することが可能になる一方で、記録媒体に記録された
大量のデータの再生処理がより高速度に行えるデータ読
み出し装置が望まれている。
増大の一途をたどっている。増大するデータ量を保存す
る記録媒体として大容量の光ディスクが注目され、Ｌ
Ｄ、ＣＤ−ＲＯＭ、ＭＤ、ＰＤ等が開発されている。そ
して、現在ではＣＤ−ＲＯＭと同じ大きさで約７．５倍
の容量が実現できるＤＶＤ（Degital Video Disk）が開
発されている。このように大量のデータを記録媒体に記
録することが可能になる一方で、記録媒体に記録された
大量のデータの再生処理がより高速度に行えるデータ読
み出し装置が望まれている。
【０００３】
【従来の技術】従来、データ読み出し装置において、Ｃ
Ｄ−ＲＯＭ等の記録媒体に記録したデータの読み出しに
は、ＣＬＶ方式（Constant Linear Velocity；線速度一
定方式）が採用されている。このＣＬＶ方式は、記録媒
体に対するピックアップ装置の読み取り位置に相対して
該記録媒体の回転速度を変更して、ピックアップ装置の
各読み取り位置での線速度を一定にして該記録媒体に記
録された格納データを読み取る方式である。
Ｄ−ＲＯＭ等の記録媒体に記録したデータの読み出しに
は、ＣＬＶ方式（Constant Linear Velocity；線速度一
定方式）が採用されている。このＣＬＶ方式は、記録媒
体に対するピックアップ装置の読み取り位置に相対して
該記録媒体の回転速度を変更して、ピックアップ装置の
各読み取り位置での線速度を一定にして該記録媒体に記
録された格納データを読み取る方式である。
【０００４】このＣＬＶ方式の特徴は、線速度が一定で
あることから記録媒体上の各トラックに記録される各セ
クタの長さは記録媒体の外周部及び内周部に関係なくど
のセクタとも一定に設定される。又、ピックアップ装置
から単位時間当たりに読み出されるデータ量は記録媒体
の内周部及び外周部に関係なくどの位置においても一定
となるように設定されている。さらに、記録媒体上の各
セクタ中でデータを記録している記録ピット（ｐｉｔ）
長は、同様に記録媒体の外周部及び内周部に関係なくど
のセクタとも一定に設定されている。
あることから記録媒体上の各トラックに記録される各セ
クタの長さは記録媒体の外周部及び内周部に関係なくど
のセクタとも一定に設定される。又、ピックアップ装置
から単位時間当たりに読み出されるデータ量は記録媒体
の内周部及び外周部に関係なくどの位置においても一定
となるように設定されている。さらに、記録媒体上の各
セクタ中でデータを記録している記録ピット（ｐｉｔ）
長は、同様に記録媒体の外周部及び内周部に関係なくど
のセクタとも一定に設定されている。
【０００５】このＣＬＶ方式において、データの再生処
理速度を上げる方法として、記録媒体の回転数を全体に
上げることによって実現している。しかしながら、ＣＬ
Ｖ方式では、記録媒体上のセクタの直線方向の長さが、
内周部でも外周部でも一定になるように、半径方向毎に
セクタの角度を変えている。従って、再生周波数（読み
取り速度）が一定となるように、記録媒体の外周部と内
周部とで回転数を変える必要があった。従って、データ
再生の高速化を図るためには、短時間に回転数を調節す
ることのできる大きなトルクを持った大規模で高価なモ
ータが使用されている。その結果、ディスク装置におい
ては、規模が大型化するとともに消費電力が増大すると
いう問題を含んでいた。
理速度を上げる方法として、記録媒体の回転数を全体に
上げることによって実現している。しかしながら、ＣＬ
Ｖ方式では、記録媒体上のセクタの直線方向の長さが、
内周部でも外周部でも一定になるように、半径方向毎に
セクタの角度を変えている。従って、再生周波数（読み
取り速度）が一定となるように、記録媒体の外周部と内
周部とで回転数を変える必要があった。従って、データ
再生の高速化を図るためには、短時間に回転数を調節す
ることのできる大きなトルクを持った大規模で高価なモ
ータが使用されている。その結果、ディスク装置におい
ては、規模が大型化するとともに消費電力が増大すると
いう問題を含んでいた。
【０００６】そこで、記録媒体からの格納データの読み
出し方法として、データ再生の高速化を維持しつつモー
タの小型化か且つ低消費電力化を可能するためＣＡＶ方
式（Constant Angular Velocity ；角速度一定方式）が
注目されている。ＣＡＶ方式は、モータの回転数を一
定、即ち記録媒体をその角速度が一定となるように回転
させて該記録媒体に記録された格納データを読み取る方
式である。
出し方法として、データ再生の高速化を維持しつつモー
タの小型化か且つ低消費電力化を可能するためＣＡＶ方
式（Constant Angular Velocity ；角速度一定方式）が
注目されている。ＣＡＶ方式は、モータの回転数を一
定、即ち記録媒体をその角速度が一定となるように回転
させて該記録媒体に記録された格納データを読み取る方
式である。
【０００７】ＣＡＶ方式の特徴は、記録媒体上の各トラ
ックに記録される各セクタの長さは、記録媒体の外周に
位置するほど長く設定される。そして、ピックアップ装
置から単位時間当たりに読み出されるデータ量は記録媒
体の径方向のどの位置においても一定となるように設定
されている。そのため、記録媒体に記録される記録ピッ
ト（ｐｉｔ）長が外周部に行くほど長く設定される。こ
れは、ＣＬＶ方式において記録媒体のどの位置において
もセクタの長さ及びそのセクタ中に記録される記録ピッ
ト長が一定であるのと相違する。
ックに記録される各セクタの長さは、記録媒体の外周に
位置するほど長く設定される。そして、ピックアップ装
置から単位時間当たりに読み出されるデータ量は記録媒
体の径方向のどの位置においても一定となるように設定
されている。そのため、記録媒体に記録される記録ピッ
ト（ｐｉｔ）長が外周部に行くほど長く設定される。こ
れは、ＣＬＶ方式において記録媒体のどの位置において
もセクタの長さ及びそのセクタ中に記録される記録ピッ
ト長が一定であるのと相違する。
【０００８】ところで、ＣＬＶ方式に対応した例えばＣ
Ｄ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方
式のディスク装置で読み出したい場合が生じる。しかし
ながら、このＣＡＶ方式のディスク装置では、各セクタ
からデータを読み出す場合、外周部と内周部ではその線
速度が相違する。従って、ＣＬＶ方式対応の記録媒体に
記録された格納データをピックアップ装置にて読み出さ
れ出力されるアナログ・リード信号の周波数Ｆは、図１
４に示すように記録媒体の内周から外周に向かって上昇
する。
Ｄ−ＲＯＭ等の記録媒体に記録されたデータをＣＡＶ方
式のディスク装置で読み出したい場合が生じる。しかし
ながら、このＣＡＶ方式のディスク装置では、各セクタ
からデータを読み出す場合、外周部と内周部ではその線
速度が相違する。従って、ＣＬＶ方式対応の記録媒体に
記録された格納データをピックアップ装置にて読み出さ
れ出力されるアナログ・リード信号の周波数Ｆは、図１
４に示すように記録媒体の内周から外周に向かって上昇
する。
【０００９】つまり、ＣＬＶ方式対応の記録媒体はどの
位置においてもセクタの長さ及びそのセクタ中に記録さ
れる記録ピット長が一定であって、外周部に行くほど線
速度はより速くなり読み取り速度が速くなるからであ
る。ちなみに、周波数Ｆの変化は２．５倍となる。ＣＬ
Ｖ方式に対応した記録媒体に記録された格納データをＣ
ＡＶ方式のディスク装置で読み出したい場合、そのアナ
ログ・リード信号の周波数Ｆはピックアップ装置（光学
ヘッド）の位置に相対して変化することになる。
位置においてもセクタの長さ及びそのセクタ中に記録さ
れる記録ピット長が一定であって、外周部に行くほど線
速度はより速くなり読み取り速度が速くなるからであ
る。ちなみに、周波数Ｆの変化は２．５倍となる。ＣＬ
Ｖ方式に対応した記録媒体に記録された格納データをＣ
ＡＶ方式のディスク装置で読み出したい場合、そのアナ
ログ・リード信号の周波数Ｆはピックアップ装置（光学
ヘッド）の位置に相対して変化することになる。
【００１０】又、ピックアップ装置にて読み出され増幅
器から出力されるアナログ・リード信号は、信号処理回
路にてデジタル変換される。この信号処理を行う際、該
アナログ・リード信号の周波数Ｆと同期した周期の再生
クロックが用いられる。この再生クロックは一般にＰＬ
Ｌ回路にて生成される。そのため、このアナログ・リー
ド信号の周波数Ｆの変化に対応した再生クロックを生成
することができるＰＬＬ回路の必要が生じる。
器から出力されるアナログ・リード信号は、信号処理回
路にてデジタル変換される。この信号処理を行う際、該
アナログ・リード信号の周波数Ｆと同期した周期の再生
クロックが用いられる。この再生クロックは一般にＰＬ
Ｌ回路にて生成される。そのため、このアナログ・リー
ド信号の周波数Ｆの変化に対応した再生クロックを生成
することができるＰＬＬ回路の必要が生じる。
【００１１】図１６は、一般的なＰＬＬ回路に設けられ
たデジタル形式の位相比較器を説明するための原理図を
示す。この位相比較器６０は、ＲＩＮ入力端子には分周
器６１を介して水晶発振モジュール６２からデューティ
・サイクルが５０％の一定周波数信号が基準信号ＲＩＮ
として入力され、ＦＩＮ入力端子には同じく分周器６３
を介して図示しないＶＣＯ（電圧制御発振器）からの出
力信号が帰還信号ＦＩＮとして入力されている。そし
て、位相比較器６０は、この両入力信号ＲＩＮ，ＦＩＮ
の位相を比較する。位相比較器は、その比較結果をアッ
プ信号ＵＰ、又は、ダウン信号ＤＮとして図示しないチ
ャージポンプに出力する。
たデジタル形式の位相比較器を説明するための原理図を
示す。この位相比較器６０は、ＲＩＮ入力端子には分周
器６１を介して水晶発振モジュール６２からデューティ
・サイクルが５０％の一定周波数信号が基準信号ＲＩＮ
として入力され、ＦＩＮ入力端子には同じく分周器６３
を介して図示しないＶＣＯ（電圧制御発振器）からの出
力信号が帰還信号ＦＩＮとして入力されている。そし
て、位相比較器６０は、この両入力信号ＲＩＮ，ＦＩＮ
の位相を比較する。位相比較器は、その比較結果をアッ
プ信号ＵＰ、又は、ダウン信号ＤＮとして図示しないチ
ャージポンプに出力する。
【００１２】図１７は、このデジタル形式の位相比較器
６０のブロック回路を示す。この位相比較器６０は、９
個の第１〜第９ナンド回路６０ａ〜６０ｉを備えてい
る。第２及び第３ナンド回路６０ｂ，６０ｃとで、第１
フリップフロップ６４を、第４及び第５ナンド回路６０
ｄ，６０ｅとで第２フリップフロップ６５を構成してい
る。第１ナンド回路６０ａは水晶発振モジュール６２か
らの基準信号ＲＩＮが入力され、第６ナンド回路６０ｆ
はＶＣＯ（電圧制御発振器）からの帰還信号ＦＩＮを入
力する。又、第８ナンド回路６０ｈは、第１ナンド回路
６０ａ、第１フリップフロップ６４及び第７ナンド回路
６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰
還信号ＦＩＮの位相が遅れていることを示すアップ信号
ＵＰを生成し出力する。第９ナンド回路６０ｉは、第６
ナンド回路６０ｆ、第２フリップフロップ６５及び第７
ナンド回路６０ｇからの出力信号を入力し、基準信号Ｒ
ＩＮより帰還信号ＦＩＮの位相が進んでいることを示す
ダウン信号ＤＮを生成し出力する。
６０のブロック回路を示す。この位相比較器６０は、９
個の第１〜第９ナンド回路６０ａ〜６０ｉを備えてい
る。第２及び第３ナンド回路６０ｂ，６０ｃとで、第１
フリップフロップ６４を、第４及び第５ナンド回路６０
ｄ，６０ｅとで第２フリップフロップ６５を構成してい
る。第１ナンド回路６０ａは水晶発振モジュール６２か
らの基準信号ＲＩＮが入力され、第６ナンド回路６０ｆ
はＶＣＯ（電圧制御発振器）からの帰還信号ＦＩＮを入
力する。又、第８ナンド回路６０ｈは、第１ナンド回路
６０ａ、第１フリップフロップ６４及び第７ナンド回路
６０ｇからの出力信号を入力し、基準信号ＲＩＮより帰
還信号ＦＩＮの位相が遅れていることを示すアップ信号
ＵＰを生成し出力する。第９ナンド回路６０ｉは、第６
ナンド回路６０ｆ、第２フリップフロップ６５及び第７
ナンド回路６０ｇからの出力信号を入力し、基準信号Ｒ
ＩＮより帰還信号ＦＩＮの位相が進んでいることを示す
ダウン信号ＤＮを生成し出力する。
【００１３】図１８は、位相比較器６０の動作を説明す
るためのタイミングチャートを示す。図１８から明らか
なように、基準信号ＲＩＮの立下がりより帰還信号ＦＩ
Ｎの立下がりの位相が遅れている場合には、位相比較器
６０はその位相差分だけ低電位（Ｌレベル）となるアッ
プ信号ＵＰを第８ナンド回路６０ｈから出力する。この
時、位相比較器６０は第９ナンド回路６０ｉから出力さ
れるダウン信号ＤＮを高電位（Ｈレベル）の状態のまま
保持している。一方、基準信号ＲＩＮの立下がりより帰
還信号ＦＩＮの立下がりの位相が進んでいる場合には、
位相比較器６０はその位相差分だけＬレベルとなるダウ
ン信号ＤＮを第９ナンド回路６０ｉから出力する。この
時、位相比較器６０は第８ナンド回路６０ｈから出力さ
れるアップ信号ＵＰをＨレベルの状態のまま保持してい
る。又、両信号ＲＩＮ，ＦＩＮの位相が揃った場合に
は、位相比較器６０はアップ信号ＵＰ及びダウン信号Ｄ
Ｎを共にＨレベルに保持している。
るためのタイミングチャートを示す。図１８から明らか
なように、基準信号ＲＩＮの立下がりより帰還信号ＦＩ
Ｎの立下がりの位相が遅れている場合には、位相比較器
６０はその位相差分だけ低電位（Ｌレベル）となるアッ
プ信号ＵＰを第８ナンド回路６０ｈから出力する。この
時、位相比較器６０は第９ナンド回路６０ｉから出力さ
れるダウン信号ＤＮを高電位（Ｈレベル）の状態のまま
保持している。一方、基準信号ＲＩＮの立下がりより帰
還信号ＦＩＮの立下がりの位相が進んでいる場合には、
位相比較器６０はその位相差分だけＬレベルとなるダウ
ン信号ＤＮを第９ナンド回路６０ｉから出力する。この
時、位相比較器６０は第８ナンド回路６０ｈから出力さ
れるアップ信号ＵＰをＨレベルの状態のまま保持してい
る。又、両信号ＲＩＮ，ＦＩＮの位相が揃った場合に
は、位相比較器６０はアップ信号ＵＰ及びダウン信号Ｄ
Ｎを共にＨレベルに保持している。
【００１４】従って、この位相比較器６０では、位相が
揃った場合にはアップ信号ＵＰ及びダウン信号ＤＮのレ
ベルがＨレベルのまま保持されている。その結果、アッ
プ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルに安
定していることから、後に続くチャージポンプ、ＶＣＯ
（電圧制御発振器）等は動作が安定するといった利点を
この位相比較器は有している。
揃った場合にはアップ信号ＵＰ及びダウン信号ＤＮのレ
ベルがＨレベルのまま保持されている。その結果、アッ
プ信号ＵＰ及びダウン信号ＤＮのレベルがＨレベルに安
定していることから、後に続くチャージポンプ、ＶＣＯ
（電圧制御発振器）等は動作が安定するといった利点を
この位相比較器は有している。
【００１５】又、図１８から明らかなように、この位相
比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＬレベ
ルからＨレベルの立上がりをとらえてアップ信号ＵＰ又
はダウン信号ＤＮを生成するものではない。つまり、こ
の位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮの
ＨレベルからＬレベルの立下がりをとらえ、その立下が
りタイミングの差をＬレベルのアップ信号ＵＰ又はダウ
ン信号ＤＮとして出力している。従って、基準信号ＲＩ
Ｎが必ずしもデューティ・サイクルが５０％でなくても
よいという特徴を備えている。
比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮのＬレベ
ルからＨレベルの立上がりをとらえてアップ信号ＵＰ又
はダウン信号ＤＮを生成するものではない。つまり、こ
の位相比較器６０は基準信号ＲＩＮと帰還信号ＦＩＮの
ＨレベルからＬレベルの立下がりをとらえ、その立下が
りタイミングの差をＬレベルのアップ信号ＵＰ又はダウ
ン信号ＤＮとして出力している。従って、基準信号ＲＩ
Ｎが必ずしもデューティ・サイクルが５０％でなくても
よいという特徴を備えている。
【００１６】しかしながら、例えばＣＤ−ＲＯＭ等の記
録媒体に記録されたデータをＣＡＶ方式で読み出す場合
の再生クロックを生成するためのＰＬＬ回路に上記位相
比較器６０を採用すると以下の問題が生ずる。
録媒体に記録されたデータをＣＡＶ方式で読み出す場合
の再生クロックを生成するためのＰＬＬ回路に上記位相
比較器６０を採用すると以下の問題が生ずる。
【００１７】つまり、前記位相比較器６０のＲＩＮ入力
端子には、ＣＤ−ＲＯＭから増幅器を通過し、２値化さ
れたパルス（ＥＦＭ；Eight Fourteen Modulation 、以
下、ＥＦＭ信号という）が基準信号ＲＩＮとして入力さ
れ、他方のＦＩＮ入力端子にはＶＣＯの出力信号が帰還
信号ＦＩＮとして入力される。このＥＦＭ信号は、図１
５に示すように、規則性のない（即ち３Ｔ周期〜１１Ｔ
周期という範囲の信号の組み合わせが並んで出力され
る）信号である。ＥＦＭ信号は、高電位（Ｈレベル）に
ある間隔と低電位（Ｌレベル）にある間隔の長短に意味
を持たせていて、その両間隔の長短はそれぞれ３Ｔ〜１
１Ｔ周期の９種類がある。従って、ＥＦＭ信号は、Ｈレ
ベルとＬレベルと交互に出力される波形がこの９種類の
周期の中で組み合わさった波形となるため、周波数が安
定しない信号である。
端子には、ＣＤ−ＲＯＭから増幅器を通過し、２値化さ
れたパルス（ＥＦＭ；Eight Fourteen Modulation 、以
下、ＥＦＭ信号という）が基準信号ＲＩＮとして入力さ
れ、他方のＦＩＮ入力端子にはＶＣＯの出力信号が帰還
信号ＦＩＮとして入力される。このＥＦＭ信号は、図１
５に示すように、規則性のない（即ち３Ｔ周期〜１１Ｔ
周期という範囲の信号の組み合わせが並んで出力され
る）信号である。ＥＦＭ信号は、高電位（Ｈレベル）に
ある間隔と低電位（Ｌレベル）にある間隔の長短に意味
を持たせていて、その両間隔の長短はそれぞれ３Ｔ〜１
１Ｔ周期の９種類がある。従って、ＥＦＭ信号は、Ｈレ
ベルとＬレベルと交互に出力される波形がこの９種類の
周期の中で組み合わさった波形となるため、周波数が安
定しない信号である。
【００１８】しかも、ＣＬＶ方式に対応したＣＤ−ＲＯ
Ｍ等の記録媒体に記録されたデータをＣＡＶ方式のディ
スク装置で読み出したい場合には、そのアナログ・リー
ド信号の周波数Ｆはピックアップ装置（光学ヘッド）の
位置に相対して変化することになる。
Ｍ等の記録媒体に記録されたデータをＣＡＶ方式のディ
スク装置で読み出したい場合には、そのアナログ・リー
ド信号の周波数Ｆはピックアップ装置（光学ヘッド）の
位置に相対して変化することになる。
【００１９】従って、該ＥＦＭ信号を基準信号ＲＩＮと
すると、毎回基準（基準信号ＥＦＭ）の周波数が変化す
ることから、いつまで経ってもＰＬＬ回路はロックしな
い。前記位相比較器６０は、基準信号ＲＩＮの立下がり
に対する帰還信号ＦＩＮの位相比較をすることができる
けれど、基準信号ＲＩＮの立ち上がりに対する帰還信号
ＦＩＮの位相比較をすることができないからである。
すると、毎回基準（基準信号ＥＦＭ）の周波数が変化す
ることから、いつまで経ってもＰＬＬ回路はロックしな
い。前記位相比較器６０は、基準信号ＲＩＮの立下がり
に対する帰還信号ＦＩＮの位相比較をすることができる
けれど、基準信号ＲＩＮの立ち上がりに対する帰還信号
ＦＩＮの位相比較をすることができないからである。
【００２０】図１９は、周波数が変化するＥＦＭ信号を
基準信号ＲＩＮとして入力してもロックさせることがで
きる位相比較器の電気ブロック回路を示す。この位相比
較器７０は、４個の第１〜第４Ｄ型フリップフロップ
（第１〜第４ＤＦという）７１〜７４、排他的論理和回
路７５、否定排他的論理和回路７６を備えている。そし
て、基準信号ＲＩＮは直列に接続した第１〜第３ＤＦ７
１〜７３の初段の第１ＤＦ７１のデータ入力端子Ｄに入
力される。又、基準信号ＲＩＮは排他的論理和回路７５
に入力される。
基準信号ＲＩＮとして入力してもロックさせることがで
きる位相比較器の電気ブロック回路を示す。この位相比
較器７０は、４個の第１〜第４Ｄ型フリップフロップ
（第１〜第４ＤＦという）７１〜７４、排他的論理和回
路７５、否定排他的論理和回路７６を備えている。そし
て、基準信号ＲＩＮは直列に接続した第１〜第３ＤＦ７
１〜７３の初段の第１ＤＦ７１のデータ入力端子Ｄに入
力される。又、基準信号ＲＩＮは排他的論理和回路７５
に入力される。
【００２１】一方、帰還信号ＦＩＮは、第４ＤＦ７４の
クロック入力端子ＣＫに入力されて１／２に分周されて
クロックＣＬＫと該クロックＣＬＫに対して反転した反
転クロックＸＣＬＫとなる。そして、クロック信号ＣＬ
Ｋは第２ＤＦ７２のクロック入力端子ＣＫに入力され
る。又、反転クロック信号ＸＣＬＫは第１及び第３ＤＦ
７１，７３のクロック入力端子ＣＫに入力される。
クロック入力端子ＣＫに入力されて１／２に分周されて
クロックＣＬＫと該クロックＣＬＫに対して反転した反
転クロックＸＣＬＫとなる。そして、クロック信号ＣＬ
Ｋは第２ＤＦ７２のクロック入力端子ＣＫに入力され
る。又、反転クロック信号ＸＣＬＫは第１及び第３ＤＦ
７１，７３のクロック入力端子ＣＫに入力される。
【００２２】従って、第１ＤＦ７１は反転クロックＸＣ
ＬＫの立上がりに応答してその時の基準信号ＲＩＮの状
態を出力端子Ｑから第２ＤＦ７２のデータ入力端子Ｄに
出力する。第２ＤＦ７２はクロックＣＬＫの立上がりに
応答してその時の第１ＤＦ７１の出力端子Ｑの状態を取
り込み自身の出力端子Ｑから第３ＤＦ７３のデータ入力
端子Ｄに出力するするとともに否定排他的論理和回路７
６に出力する。又、第３ＤＦ７３は反転クロックＸＣＬ
Ｋの立上がりに応答してその時の第２ＤＦ７２の出力端
子Ｑの状態を取り込み自身の出力端子Ｑから否定排他的
論理和回路７６に出力する。
ＬＫの立上がりに応答してその時の基準信号ＲＩＮの状
態を出力端子Ｑから第２ＤＦ７２のデータ入力端子Ｄに
出力する。第２ＤＦ７２はクロックＣＬＫの立上がりに
応答してその時の第１ＤＦ７１の出力端子Ｑの状態を取
り込み自身の出力端子Ｑから第３ＤＦ７３のデータ入力
端子Ｄに出力するするとともに否定排他的論理和回路７
６に出力する。又、第３ＤＦ７３は反転クロックＸＣＬ
Ｋの立上がりに応答してその時の第２ＤＦ７２の出力端
子Ｑの状態を取り込み自身の出力端子Ｑから否定排他的
論理和回路７６に出力する。
【００２３】否定排他的論理和回路７６は、第２及び第
３ＤＦ７２，７３の出力端子Ｑからの出力信号に基づい
てダウン信号ＤＮを図示しないチャージポンプに出力す
る。又、排他的論理和回路７５は前記基準信号ＲＩＮと
第１ＤＦ７１の反転出力端子バーＱからの出力信号を入
力し、両信号に基づいてアップ信号ＵＰを出力する。
３ＤＦ７２，７３の出力端子Ｑからの出力信号に基づい
てダウン信号ＤＮを図示しないチャージポンプに出力す
る。又、排他的論理和回路７５は前記基準信号ＲＩＮと
第１ＤＦ７１の反転出力端子バーＱからの出力信号を入
力し、両信号に基づいてアップ信号ＵＰを出力する。
【００２４】図２０〜図２３は、この位相比較器７０の
動作を説明するためのタイミングチャートである。 １．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立
上がりが揃う時」 図２０に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、帰還信号Ｆ
ＩＮの１周期分（クロックＣＬＫの半周期分）が経過す
ると同時にＨレベルとなる。一方、ダウン信号ＤＮは、
基準信号ＲＩＮと立上がりが揃ったクロックＣＬＫの次
に出力されるクロックＣＬＫの立上がりと同時にＬレベ
ルに立下がり、帰還信号ＦＩＮの１周期分が経過すると
同時にＨレベルとなる。
動作を説明するためのタイミングチャートである。 １．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立
上がりが揃う時」 図２０に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、帰還信号Ｆ
ＩＮの１周期分（クロックＣＬＫの半周期分）が経過す
ると同時にＨレベルとなる。一方、ダウン信号ＤＮは、
基準信号ＲＩＮと立上がりが揃ったクロックＣＬＫの次
に出力されるクロックＣＬＫの立上がりと同時にＬレベ
ルに立下がり、帰還信号ＦＩＮの１周期分が経過すると
同時にＨレベルとなる。
【００２５】従って、揃っている時には、Ｌレベルのア
ップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣ
ＬＫの半周期分）だけ出力される。 ２．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立
下がりが揃う時」 図２０に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立下がり、帰還信号Ｆ
ＩＮの１周期分が経過すると同時にＨレベルとなる。一
方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃
ったクロックＣＬＫの次に出力されるクロックＣＬＫの
立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮ
の１周期分が経過すると同時にＨレベルとなる。
ップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣ
ＬＫの半周期分）だけ出力される。 ２．「クロックＣＬＫの立上がりと基準信号ＲＩＮの立
下がりが揃う時」 図２０に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立下がり、帰還信号Ｆ
ＩＮの１周期分が経過すると同時にＨレベルとなる。一
方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃
ったクロックＣＬＫの次に出力されるクロックＣＬＫの
立上がりと同時にＬレベルに立下がり、帰還信号ＦＩＮ
の１周期分が経過すると同時にＨレベルとなる。
【００２６】従って、揃っている時には、Ｌレベルのア
ップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣ
ＬＫの半周期分）だけ出力される。 ３．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がりより帰還信号ＦＩＮの半周期分早い時」 図２１に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの半周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の最初
のクロックＣＬＫの立上がりと同時にＬレベルに立下が
り、そのクロックＣＬＫの立下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベル
となる。
ップ信号ＵＰとダウン信号ＤＮが同じ時間（クロックＣ
ＬＫの半周期分）だけ出力される。 ３．「クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がりより帰還信号ＦＩＮの半周期分早い時」 図２１に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの半周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の最初
のクロックＣＬＫの立上がりと同時にＬレベルに立下が
り、そのクロックＣＬＫの立下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベル
となる。
【００２７】従って、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早
い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫ
の４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮ
がクロックＣＬＫの半周期分だけ出力される。
信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分早
い時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫ
の４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮ
がクロックＣＬＫの半周期分だけ出力される。
【００２８】４．「クロックＣＬＫの立上がりが基準信
号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い
時」 図２１に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの半周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃った
クロックＣＬＫの次に出力されるクロックＣＬＫの立上
がりと同時にＬレベルに立下がり、そのクロックＣＬＫ
の立下がりと同時に（この場合、帰還信号ＦＩＮの１周
期分の経過すると）Ｈレベルとなる。
号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い
時」 図２１に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの半周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立下がりが揃った
クロックＣＬＫの次に出力されるクロックＣＬＫの立上
がりと同時にＬレベルに立下がり、そのクロックＣＬＫ
の立下がりと同時に（この場合、帰還信号ＦＩＮの１周
期分の経過すると）Ｈレベルとなる。
【００２９】従って、ロックＣＬＫの立上がりが基準信
号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い
時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの
４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮが
クロックＣＬＫの半周期分だけ出力される。
号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分早い
時には、Ｌレベルのアップ信号ＵＰがクロックＣＬＫの
４半周期分だけ出力され、Ｌレベルのダウン信号ＤＮが
クロックＣＬＫの半周期分だけ出力される。
【００３０】５．「クロックＣＬＫの立上がりが基準信
号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れ
ている時」 図２２に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、次のクロッ
クＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩ
Ｎの２周期分が経過すると）Ｈレベルとなる。一方、ダ
ウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目
のクロックＣＬＫの立上がりと同時にＬレベルに立下が
り、そのクロックＣＬＫの立ち下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベル
となる。
号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅れ
ている時」 図２２に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、次のクロッ
クＣＬＫの立下がりと同時に（この場合。帰還信号ＦＩ
Ｎの２周期分が経過すると）Ｈレベルとなる。一方、ダ
ウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番目
のクロックＣＬＫの立上がりと同時にＬレベルに立下が
り、そのクロックＣＬＫの立ち下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベル
となる。
【００３１】従って、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅
れている時には、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期分遅
れている時には、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３２】６．「クロックＣＬＫの立上がりが基準信
号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れ
ている時」 図２２に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立ち下がり、次のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの２周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番
目のクロックＣＬＫの立上がりと同時にＬレベルに立下
がり、そのクロックＣＬＫの立下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベル
となる。
号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅れ
ている時」 図２２に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立ち下がり、次のクロ
ックＣＬＫの立下がりと同時に（この場合、帰還信号Ｆ
ＩＮの２周期分が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の２番
目のクロックＣＬＫの立上がりと同時にＬレベルに立下
がり、そのクロックＣＬＫの立下がりと同時に（この場
合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレベル
となる。
【００３３】従って、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅
れている時には、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期分遅
れている時には、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３４】７．「クロックＣＬＫの立ち上がりが基準
信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅
れている時」 図２３に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合。帰還信号Ｆ
ＩＮの１周期半が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番
目のクロックＣＬＫの立上がりと同時にＬレベルに立下
がり、そのクロックＣＬＫの立ち下がりと同時に（この
場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベ
ルとなる。
信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分遅
れている時」 図２３に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立上がりと同時にＬレベルに立下がり、最初のクロ
ックＣＬＫの立下がりと同時に（この場合。帰還信号Ｆ
ＩＮの１周期半が経過すると）Ｈレベルとなる。一方、
ダウン信号ＤＮは、基準信号ＲＩＮと立上がり後の２番
目のクロックＣＬＫの立上がりと同時にＬレベルに立下
がり、そのクロックＣＬＫの立ち下がりと同時に（この
場合、帰還信号ＦＩＮの１周期分が経過すると）Ｈレベ
ルとなる。
【００３５】従って、クロックＣＬＫの立ち上がりが基
準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分
遅れている時には、Ｌレベルのアップ信号ＵＰがクロッ
クＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウ
ン信号ＤＮがクロックＣＬＫの半周期分だけ出力され
る。
準信号ＲＩＮの立上がりより帰還信号ＦＩＮの半周期分
遅れている時には、Ｌレベルのアップ信号ＵＰがクロッ
クＣＬＫの３／４周期分だけ出力され、Ｌレベルのダウ
ン信号ＤＮがクロックＣＬＫの半周期分だけ出力され
る。
【００３６】８．「クロックＣＬＫの立ち上がりが基準
信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅
れている時」 図２３に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立ち下がり、最初のク
ロックＣＬＫの立下がりと同時に（この場合、帰還信号
ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一
方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の
２番目のクロックＣＬＫの立上がりと同時にＬレベルに
立下がり、そのクロックＣＬＫの立下がりと同時に（こ
の場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレ
ベルとなる。
信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分遅
れている時」 図２３に示すように、アップ信号ＵＰは、基準信号ＲＩ
Ｎの立下がりと同時にＬレベルに立ち下がり、最初のク
ロックＣＬＫの立下がりと同時に（この場合、帰還信号
ＦＩＮの１周期半が経過すると）Ｈレベルとなる。一
方、ダウン信号ＤＮは、基準信号ＲＩＮと立下がり後の
２番目のクロックＣＬＫの立上がりと同時にＬレベルに
立下がり、そのクロックＣＬＫの立下がりと同時に（こ
の場合、帰還信号ＦＩＮの１周期分の経過すると）Ｈレ
ベルとなる。
【００３７】従って、クロックＣＬＫの立ち上がりが基
準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分
遅れている時Ｌレベルのアップ信号ＵＰがクロックＣＬ
Ｋの３／４周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
準信号ＲＩＮの立下がりより帰還信号ＦＩＮの半周期分
遅れている時Ｌレベルのアップ信号ＵＰがクロックＣＬ
Ｋの３／４周期分だけ出力され、Ｌレベルのダウン信号
ＤＮがクロックＣＬＫの半周期分だけ出力される。
【００３８】このように、この位相比較器７０は、図２
０〜図２３に示すように、その位相に応じて時間のＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを生成すると
ともに、必ずアップ信号ＵＰ、ダウン信号ＤＮが互いに
重ならないように間隔を開けて出力する。
０〜図２３に示すように、その位相に応じて時間のＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを生成すると
ともに、必ずアップ信号ＵＰ、ダウン信号ＤＮが互いに
重ならないように間隔を開けて出力する。
【００３９】そして、図２０に示すように基準信号ＲＩ
Ｎの立上がり及び立下がり対してクロックＣＬＫの位相
が揃った状態になると、その時の該クロックＣＬＫの１
周期をＴとすると、基準信号ＲＩＮ（ＥＦＭ信号）の最
初のＨレベルの間隔はクロックＣＬＫの３Ｔ周期分、次
のＬレベルの間隔は４Ｔ周期分、次のＨレベルの間隔は
クロックＣＬＫの５Ｔ周期分、次のＬレベルの間隔は３
Ｔ周期分であることが検出することが可能になる。
Ｎの立上がり及び立下がり対してクロックＣＬＫの位相
が揃った状態になると、その時の該クロックＣＬＫの１
周期をＴとすると、基準信号ＲＩＮ（ＥＦＭ信号）の最
初のＨレベルの間隔はクロックＣＬＫの３Ｔ周期分、次
のＬレベルの間隔は４Ｔ周期分、次のＨレベルの間隔は
クロックＣＬＫの５Ｔ周期分、次のＬレベルの間隔は３
Ｔ周期分であることが検出することが可能になる。
【００４０】
【発明が解決しようとする課題】しかしながら、上記位
相比較器７０は、どんな場合でもアップ信号ＵＰ，ダウ
ン信号ＤＮが出力される。従って、位相が一致した時、
後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等
は常に動作することになり、一時的にＰＬＬ回路は周波
数のロックが外れ安定性に問題があった。
相比較器７０は、どんな場合でもアップ信号ＵＰ，ダウ
ン信号ＤＮが出力される。従って、位相が一致した時、
後に続くチャージポンプ、ＶＣＯ（電圧制御発振器）等
は常に動作することになり、一時的にＰＬＬ回路は周波
数のロックが外れ安定性に問題があった。
【００４１】本発明の第１の目的は、周波数が変化する
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が遅れているか早いかを判定す
ることができるデジタル信号の位相比較方法を提供する
ことにある。
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が遅れているか早いかを判定す
ることができるデジタル信号の位相比較方法を提供する
ことにある。
【００４２】本発明の第２の目的は、周波数が変化する
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が遅れているか早いかを判定す
ることができる位相比較回路を提供することにある。
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が遅れているか早いかを判定す
ることができる位相比較回路を提供することにある。
【００４３】本発明の第３の目的は、周波数が変化する
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が揃っている場合には、チャー
ジポンプ等のＰＬＬ回路に含まれる各回路を安定な状態
に保持することができる信号を生成することができる位
相比較器における位相比較方法を提供することにある。
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号の位相が揃っている場合には、チャー
ジポンプ等のＰＬＬ回路に含まれる各回路を安定な状態
に保持することができる信号を生成することができる位
相比較器における位相比較方法を提供することにある。
【００４４】本発明の第４の目的は、周波数が変化する
第１のデジタル信号の立上がり及び立下がりに対して位
相比較を行うことができるとともに、位相が揃っている
場合にはチャージポンプ等のＰＬＬ回路に含まれる各構
成回路を安定な状態に保持し安定したロック状態を保持
することができる位相比較器を提供することにある。
第１のデジタル信号の立上がり及び立下がりに対して位
相比較を行うことができるとともに、位相が揃っている
場合にはチャージポンプ等のＰＬＬ回路に含まれる各構
成回路を安定な状態に保持し安定したロック状態を保持
することができる位相比較器を提供することにある。
【００４５】本発明の第５の目的は、周波数が変化する
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号を位相を揃えることができるととも
に、位相が揃っている場合には、各構成回路を安定な状
態に保持し安定したロック状態を保持することができる
ＰＬＬ回路を提供することにある。
第１のデジタル信号の立上がり及び立下がりに対して第
２のデジタル信号を位相を揃えることができるととも
に、位相が揃っている場合には、各構成回路を安定な状
態に保持し安定したロック状態を保持することができる
ＰＬＬ回路を提供することにある。
【００４６】本発明の第６の目的は、周波数が変化する
２値化されたデジタル読み出し信号の立上がり及び立下
がりに対して再生クロックの位相を揃えることができ、
そのデジタル読み出し信号を確実に復調することができ
るデータ復調回路を提供することにある。
２値化されたデジタル読み出し信号の立上がり及び立下
がりに対して再生クロックの位相を揃えることができ、
そのデジタル読み出し信号を確実に復調することができ
るデータ復調回路を提供することにある。
【００４７】本発明の第７の目的は、ピックアップ装置
にて読み出され出力される周波数が変化する２値化され
たデジタル読み出し信号を復調することができるデータ
読み出し装置を提供することにある。
にて読み出され出力される周波数が変化する２値化され
たデジタル読み出し信号を復調することができるデータ
読み出し装置を提供することにある。
【００４８】本発明の第８の目的は、記録媒体の駆動方
式が相違する方式に対応して該記録媒体に記録された格
納データを復調することができるデータ読み出し装置を
提供することにある。
式が相違する方式に対応して該記録媒体に記録された格
納データを復調することができるデータ読み出し装置を
提供することにある。
【００４９】
【課題を解決するための手段】請求項１に記載の発明
は、周波数が変化する第１のデジタル信号の立上がり又
は立下がりがあったかを、前記第１のデジタル信号の周
波数よりも高い周波数の第２のデジタル信号の立上がり
又は立下がりのいずれかの検出タイミングにて検出し、
前記第１のデジタル信号の立上がり又は立下がりがあっ
た時、その旨の同期信号を生成し、前記第１のデジタル
信号の立上がり又は立下がりから前記同期信号の発生ま
での時間を、第１のデジタル信号と第２のデジタル信号
との位相差とする位相差検出信号を生成し、前記位相差
検出信号と第２のデジタル信号とで、第２のデジタル信
号の検出タイミングが第１のデジタル信号の立上がり又
は立下がりより遅れているか否か判定し、前記位相差検
出信号と前記第２のデジタル信号の周波数より高い周波
数の第３のデジタル信号とで、第２のデジタル信号の検
出タイミングが第１のデジタル信号の立上がり又は立下
がりより早いか否か判定するようにしたデジタル信号の
位相比較方法をその要旨とする。
は、周波数が変化する第１のデジタル信号の立上がり又
は立下がりがあったかを、前記第１のデジタル信号の周
波数よりも高い周波数の第２のデジタル信号の立上がり
又は立下がりのいずれかの検出タイミングにて検出し、
前記第１のデジタル信号の立上がり又は立下がりがあっ
た時、その旨の同期信号を生成し、前記第１のデジタル
信号の立上がり又は立下がりから前記同期信号の発生ま
での時間を、第１のデジタル信号と第２のデジタル信号
との位相差とする位相差検出信号を生成し、前記位相差
検出信号と第２のデジタル信号とで、第２のデジタル信
号の検出タイミングが第１のデジタル信号の立上がり又
は立下がりより遅れているか否か判定し、前記位相差検
出信号と前記第２のデジタル信号の周波数より高い周波
数の第３のデジタル信号とで、第２のデジタル信号の検
出タイミングが第１のデジタル信号の立上がり又は立下
がりより早いか否か判定するようにしたデジタル信号の
位相比較方法をその要旨とする。
【００５０】請求項２に記載の発明は、周波数が変化す
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり又は立下がりがあった時、その旨の同期信号を
出力する同期回路と、前記第１のデジタル信号と前記同
期信号を入力し、第１のデジタル信号の立上がり又は立
下がりから同期信号の発生までの時間を、第１のデジタ
ル信号と第２のデジタル信号との位相差として位相差検
出信号を出力する位相差検出回路と、前記位相差検出信
号と第２のデジタル信号を入力し、両信号にて第２のデ
ジタル信号の検出タイミングが第１のデジタル信号の立
上がり又は立下がりより遅れているか否か判定する第１
判定回路と、前記位相差検出信号と前記第２のデジタル
信号の周波数より高い周波数の第３のデジタル信号を入
力し、両信号にて第２のデジタル信号の検出タイミング
が第１のデジタル信号の立上がり又は立下がりより早い
か否か判定する第２判定回路とからなるデジタル信号の
位相比較回路をその要旨とする。
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり又は立下がりがあった時、その旨の同期信号を
出力する同期回路と、前記第１のデジタル信号と前記同
期信号を入力し、第１のデジタル信号の立上がり又は立
下がりから同期信号の発生までの時間を、第１のデジタ
ル信号と第２のデジタル信号との位相差として位相差検
出信号を出力する位相差検出回路と、前記位相差検出信
号と第２のデジタル信号を入力し、両信号にて第２のデ
ジタル信号の検出タイミングが第１のデジタル信号の立
上がり又は立下がりより遅れているか否か判定する第１
判定回路と、前記位相差検出信号と前記第２のデジタル
信号の周波数より高い周波数の第３のデジタル信号を入
力し、両信号にて第２のデジタル信号の検出タイミング
が第１のデジタル信号の立上がり又は立下がりより早い
か否か判定する第２判定回路とからなるデジタル信号の
位相比較回路をその要旨とする。
【００５１】請求項３に記載の発明は、周波数が変化す
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり又は立下がりがあった時、その旨の第１同期信
号を生成するとともに、その第１同期信号に対して順次
遅れて出力される第２及び第３同期信号を生成し、前記
第１のデジタル信号の立上がり又は立下がりから前記第
１同期信号の発生までの時間を、第１のデジタル信号と
第２のデジタル信号との位相差とする第１位相差検出信
号を生成するとともに、前記第２同期信号の発生から第
３同期信号の発生までの間だけ出力される前記第２のデ
ジタル信号の周波数を下げるための第２位相差検出信号
を生成し、前記第１位相差検出信号と第２のデジタル信
号とで第２のデジタル信号の検出タイミングが第１のデ
ジタル信号の立上がり又は立下がりより遅れているか否
か判定し、遅れている場合には第２のデジタル信号の周
波数を上げるためのアップ信号を生成し、前記第１位相
差検出信号と前記第２のデジタル信号の周波数より高い
周波数の第３のデジタル信号とで第２のデジタル信号の
検出タイミングが第１のデジタル信号の立上がり又は立
下がりより早いか否か判定し、早い場合には前記第２位
相差検出信号に基づいて第２のデジタル信号の周波数を
下げるためのダウン信号を生成するようにした位相比較
器における位相比較方法をその要旨とする。
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり又は立下がりがあった時、その旨の第１同期信
号を生成するとともに、その第１同期信号に対して順次
遅れて出力される第２及び第３同期信号を生成し、前記
第１のデジタル信号の立上がり又は立下がりから前記第
１同期信号の発生までの時間を、第１のデジタル信号と
第２のデジタル信号との位相差とする第１位相差検出信
号を生成するとともに、前記第２同期信号の発生から第
３同期信号の発生までの間だけ出力される前記第２のデ
ジタル信号の周波数を下げるための第２位相差検出信号
を生成し、前記第１位相差検出信号と第２のデジタル信
号とで第２のデジタル信号の検出タイミングが第１のデ
ジタル信号の立上がり又は立下がりより遅れているか否
か判定し、遅れている場合には第２のデジタル信号の周
波数を上げるためのアップ信号を生成し、前記第１位相
差検出信号と前記第２のデジタル信号の周波数より高い
周波数の第３のデジタル信号とで第２のデジタル信号の
検出タイミングが第１のデジタル信号の立上がり又は立
下がりより早いか否か判定し、早い場合には前記第２位
相差検出信号に基づいて第２のデジタル信号の周波数を
下げるためのダウン信号を生成するようにした位相比較
器における位相比較方法をその要旨とする。
【００５２】請求項４に記載の発明は、周波数が変化す
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり、又は、立下がりがあった時、その旨の第１同
期信号を出力するとともに、その第１同期信号に対して
順次遅れて出力される第２及び第３同期信号を出力する
ための同期回路と、前記第１のデジタル信号と前記第１
同期信号を入力し、第１のデジタル信号の立上がり又は
立下がりから第１同期信号の発生までの時間を、第１の
デジタル信号と第２のデジタル信号との位相差とする第
１位相差検出信号を出力するとともに、前記第２同期信
号の発生から第３同期信号の発生の間だけ前記第２のデ
ジタル信号の周波数を下げるための第２位相差検出信号
を出力するための位相差検出回路と、前記第１及び第２
位相差検出信号、前記第２のデジタル信号及び第２のデ
ジタル信号の周波数より高い第３のデジタル信号を入力
し、それら各信号に基づいて、第２のデジタル信号の検
出タイミングが前記第１のデジタル信号の立上がり又は
立下がりより遅れているか又は早いか演算し、遅れてい
る場合には第２のデジタル信号の周波数を上げるための
アップ信号を出力し、早い場合には第２のデジタル信号
の周波数を下げるためのダウン信号を出力するための位
相差演算回路とからなる位相比較器をその要旨とする。
る第１のデジタル信号と前記第１のデジタル信号より周
波数の高い第２のデジタル信号を入力し、前記第２のデ
ジタル信号の立上がり又は立下がりのいずれかの検出タ
イミングにて、前記第１のデジタル信号の立上がり又は
立下がりがあったかを検出して該第１のデジタル信号の
立上がり、又は、立下がりがあった時、その旨の第１同
期信号を出力するとともに、その第１同期信号に対して
順次遅れて出力される第２及び第３同期信号を出力する
ための同期回路と、前記第１のデジタル信号と前記第１
同期信号を入力し、第１のデジタル信号の立上がり又は
立下がりから第１同期信号の発生までの時間を、第１の
デジタル信号と第２のデジタル信号との位相差とする第
１位相差検出信号を出力するとともに、前記第２同期信
号の発生から第３同期信号の発生の間だけ前記第２のデ
ジタル信号の周波数を下げるための第２位相差検出信号
を出力するための位相差検出回路と、前記第１及び第２
位相差検出信号、前記第２のデジタル信号及び第２のデ
ジタル信号の周波数より高い第３のデジタル信号を入力
し、それら各信号に基づいて、第２のデジタル信号の検
出タイミングが前記第１のデジタル信号の立上がり又は
立下がりより遅れているか又は早いか演算し、遅れてい
る場合には第２のデジタル信号の周波数を上げるための
アップ信号を出力し、早い場合には第２のデジタル信号
の周波数を下げるためのダウン信号を出力するための位
相差演算回路とからなる位相比較器をその要旨とする。
【００５３】請求項５に記載の発明は、請求項４に記載
の位相比較器において、前記位相差演算回路は、前記第
１位相差検出信号と第２のデジタル信号を入力し、両信
号にて第２のデジタル信号の検出タイミングが第１のデ
ジタル信号の立上がり又は立下がりより遅れているか否
か判定し、遅れている場合には第２のデジタル信号の周
波数を上げるためのアップ信号を出力するための第１判
定回路と、前記第１位相差検出信号と前記第２のデジタ
ル信号の周波数より高い周波数の第３のデジタル信号を
入力し、両信号にて第２のデジタル信号の検出タイミン
グが第１のデジタル信号の立上がり又は立下がりより早
いか否か判定し、早い場合には前記第２位相差検出信号
を第２のデジタル信号の周波数を下げるためのダウン信
号として出力させ、早くない場合には第２位相差検出信
号を無効化するための第２判定回路とを備えた。
の位相比較器において、前記位相差演算回路は、前記第
１位相差検出信号と第２のデジタル信号を入力し、両信
号にて第２のデジタル信号の検出タイミングが第１のデ
ジタル信号の立上がり又は立下がりより遅れているか否
か判定し、遅れている場合には第２のデジタル信号の周
波数を上げるためのアップ信号を出力するための第１判
定回路と、前記第１位相差検出信号と前記第２のデジタ
ル信号の周波数より高い周波数の第３のデジタル信号を
入力し、両信号にて第２のデジタル信号の検出タイミン
グが第１のデジタル信号の立上がり又は立下がりより早
いか否か判定し、早い場合には前記第２位相差検出信号
を第２のデジタル信号の周波数を下げるためのダウン信
号として出力させ、早くない場合には第２位相差検出信
号を無効化するための第２判定回路とを備えた。
【００５４】請求項６に記載の発明は、請求項５に記載
の位相比較器において、前記第１判定回路は、第１位相
差検出信号と第２のデジタル信号を入力しアップ信号を
生成するナンド回路であり、第２の判定回路は、前記第
１位相差検出信号を第３のデジタル信号に同期して取り
込むことにより第２のデジタル信号の検出タイミングが
第１のデジタル信号の立上がり又は立下がりより早いか
否か判定し判定信号を出力するＤ型フリップフロップ
と、第２位相差検出信号及び判定信号を第３のデジタル
信号に同期して取り込むことにより、早い場合には有効
にするための制御信号を、遅い場合には無効にするため
の制御信号を出力するＪＫ型フリップフロップと、前記
制御信号と前記第２位相差検出信号を入力し、有効にす
る制御信号の場合のみダウン信号を出力するナンド回路
とからなる。
の位相比較器において、前記第１判定回路は、第１位相
差検出信号と第２のデジタル信号を入力しアップ信号を
生成するナンド回路であり、第２の判定回路は、前記第
１位相差検出信号を第３のデジタル信号に同期して取り
込むことにより第２のデジタル信号の検出タイミングが
第１のデジタル信号の立上がり又は立下がりより早いか
否か判定し判定信号を出力するＤ型フリップフロップ
と、第２位相差検出信号及び判定信号を第３のデジタル
信号に同期して取り込むことにより、早い場合には有効
にするための制御信号を、遅い場合には無効にするため
の制御信号を出力するＪＫ型フリップフロップと、前記
制御信号と前記第２位相差検出信号を入力し、有効にす
る制御信号の場合のみダウン信号を出力するナンド回路
とからなる。
【００５５】請求項７に記載の発明は、請求項４乃至６
のいずれか１に記載の位相比較器を備えたＰＬＬ回路。
請求項８に記載の発明は、請求項７に記載のＰＬＬ回路
を備えたデータ復調回路。
のいずれか１に記載の位相比較器を備えたＰＬＬ回路。
請求項８に記載の発明は、請求項７に記載のＰＬＬ回路
を備えたデータ復調回路。
【００５６】請求項９に記載の発明は、請求項８に記載
のデータ復調回路を備えたデータ読み出し装置。請求項
１０に記載の発明は、請求項９に記載のデータ読み出し
装置において、データ読み出し装置は記録媒体を一定の
回転速度で回転駆動させてピックアップ装置にて該記録
媒体の格納データを読み出すものである。
のデータ復調回路を備えたデータ読み出し装置。請求項
１０に記載の発明は、請求項９に記載のデータ読み出し
装置において、データ読み出し装置は記録媒体を一定の
回転速度で回転駆動させてピックアップ装置にて該記録
媒体の格納データを読み出すものである。
【００５７】（作用）請求項１に記載の発明によれば、
同期信号は第２のデジタル信号の立上がり又は立下がり
のいずれかの検出タイミングの時に第１のデジタル信号
の立上がり又は立下がりがあった時に発生する。従っ
て、同期信号の発生タイミングは、前記検出タイミング
と第１のデジタル信号の立上がり又は立下がりの位相に
対応して相違する。その発生タイミングの相違する同期
信号と、第１のデジタル信号の立上がり又は立下がりか
らその同期信号が発生するまでの時間は、第１のデジタ
ル信号と第２のデジタル信号との位相差となる。そし
て、第１のデジタル信号の立上がり又は立下がりからそ
の同期信号が発生するまでの間だけ出力する位相差検出
信号を生成する。
同期信号は第２のデジタル信号の立上がり又は立下がり
のいずれかの検出タイミングの時に第１のデジタル信号
の立上がり又は立下がりがあった時に発生する。従っ
て、同期信号の発生タイミングは、前記検出タイミング
と第１のデジタル信号の立上がり又は立下がりの位相に
対応して相違する。その発生タイミングの相違する同期
信号と、第１のデジタル信号の立上がり又は立下がりか
らその同期信号が発生するまでの時間は、第１のデジタ
ル信号と第２のデジタル信号との位相差となる。そし
て、第１のデジタル信号の立上がり又は立下がりからそ
の同期信号が発生するまでの間だけ出力する位相差検出
信号を生成する。
【００５８】前記位相差検出信号の出力時間を第２のデ
ジタル信号の検出タイミングにて計測することにより、
第２のデジタル信号の検出タイミングが第１のデジタル
信号の立上がり又は立下がりよりどのくらい遅れている
かが判定される。又、前記位相差検出信号の出力時間を
前記第２のデジタル信号の周波数より高い周波数の第３
のデジタル信号の立上がり又は立下がりのいずれか一方
のタイミングにて計測することにより、第２のデジタル
信号の検出タイミングが第１のデジタル信号の立上がり
又は立下がりより早いことが判定される。
ジタル信号の検出タイミングにて計測することにより、
第２のデジタル信号の検出タイミングが第１のデジタル
信号の立上がり又は立下がりよりどのくらい遅れている
かが判定される。又、前記位相差検出信号の出力時間を
前記第２のデジタル信号の周波数より高い周波数の第３
のデジタル信号の立上がり又は立下がりのいずれか一方
のタイミングにて計測することにより、第２のデジタル
信号の検出タイミングが第１のデジタル信号の立上がり
又は立下がりより早いことが判定される。
【００５９】請求項２に記載の発明によれば、同期回路
は、第２のデジタル信号の立上がり又は立下がりのいず
れかの検出タイミングの時に、前記第１のデジタル信号
が立上がり又は立下がっていると、同期信号を出力す
る。この同期信号の発生タイミングは、前記検出タイミ
ングと第１のデジタル信号の立上がり又は立下がりの位
相に対応して相違する。位相差検出回路は、第１のデジ
タル信号の立上がり又は立下がりからその同期信号が発
生するまでの間だけ出力する位相差検出信号を生成す
る。
は、第２のデジタル信号の立上がり又は立下がりのいず
れかの検出タイミングの時に、前記第１のデジタル信号
が立上がり又は立下がっていると、同期信号を出力す
る。この同期信号の発生タイミングは、前記検出タイミ
ングと第１のデジタル信号の立上がり又は立下がりの位
相に対応して相違する。位相差検出回路は、第１のデジ
タル信号の立上がり又は立下がりからその同期信号が発
生するまでの間だけ出力する位相差検出信号を生成す
る。
【００６０】第１判定回路は、前記位相差検出信号と第
２のデジタル信号とで第２のデジタル信号の検出タイミ
ングが第１のデジタル信号の立上がり又は立下がりより
遅れているどうか判定する。第２判定回路は、前記位相
差検出信号と前記第２のデジタル信号の周波数より高い
周波数の第３のデジタル信号とで第２のデジタル信号の
検出タイミングが第１のデジタル信号の立上がり又は立
下がりより早いどうか判定する。
２のデジタル信号とで第２のデジタル信号の検出タイミ
ングが第１のデジタル信号の立上がり又は立下がりより
遅れているどうか判定する。第２判定回路は、前記位相
差検出信号と前記第２のデジタル信号の周波数より高い
周波数の第３のデジタル信号とで第２のデジタル信号の
検出タイミングが第１のデジタル信号の立上がり又は立
下がりより早いどうか判定する。
【００６１】請求項３に記載の発明によれば、第１同期
信号は請求項１に記載の同期信号と同様な第２のデジタ
ル信号の立上がり又は立下がりのいずれかの検出タイミ
ングの時に第１のデジタル信号の立上がり又は立下がり
があった時に発生する。又、第２同期信号は第１同期信
号に対して遅れて出力される。第３同期信号は第２同期
信号に対して遅れて出力される。
信号は請求項１に記載の同期信号と同様な第２のデジタ
ル信号の立上がり又は立下がりのいずれかの検出タイミ
ングの時に第１のデジタル信号の立上がり又は立下がり
があった時に発生する。又、第２同期信号は第１同期信
号に対して遅れて出力される。第３同期信号は第２同期
信号に対して遅れて出力される。
【００６２】第１位相差検出信号は第１のデジタル信号
の立上がり又は立下がりからその第１同期信号が発生す
るまでの間だけ出力される。又、第２位相差検出信号は
前記第２同期信号の発生から第３同期信号の発生の間だ
け出力される。
の立上がり又は立下がりからその第１同期信号が発生す
るまでの間だけ出力される。又、第２位相差検出信号は
前記第２同期信号の発生から第３同期信号の発生の間だ
け出力される。
【００６３】この第１位相差検出信号と第２のデジタル
信号とで第２のデジタル信号の検出タイミングが第１の
デジタル信号の立上がり又は立下がりより遅れているか
否か判定される。遅れている場合には第２のデジタル信
号の周波数を上げるためのアップ信号が生成される。
信号とで第２のデジタル信号の検出タイミングが第１の
デジタル信号の立上がり又は立下がりより遅れているか
否か判定される。遅れている場合には第２のデジタル信
号の周波数を上げるためのアップ信号が生成される。
【００６４】前記第１位相差検出信号と前記高い周波数
の第３のデジタル信号とで第２のデジタル信号の検出タ
イミングが第１のデジタル信号の立上がり又は立下がり
より早いか否かが判定される。早い場合には前記第２位
相差検出信号に基づいて第２のデジタル信号の周波数を
下げるためのダウン信号が生成される。
の第３のデジタル信号とで第２のデジタル信号の検出タ
イミングが第１のデジタル信号の立上がり又は立下がり
より早いか否かが判定される。早い場合には前記第２位
相差検出信号に基づいて第２のデジタル信号の周波数を
下げるためのダウン信号が生成される。
【００６５】請求項４に記載の発明によれば、同期回路
は、第２のデジタル信号の検出タイミングにて、前記第
１のデジタル信号の立上がり又は立下がりがあったかを
検出して該第１のデジタル信号の立上がり、又、立下が
りがあった旨の第１同期信号を出力する。又、同期回路
は、その第１同期信号に対して遅れた第２同期信号を出
力するとともにその第２同期信号に対して遅れた第３同
期信号を出力する。
は、第２のデジタル信号の検出タイミングにて、前記第
１のデジタル信号の立上がり又は立下がりがあったかを
検出して該第１のデジタル信号の立上がり、又、立下が
りがあった旨の第１同期信号を出力する。又、同期回路
は、その第１同期信号に対して遅れた第２同期信号を出
力するとともにその第２同期信号に対して遅れた第３同
期信号を出力する。
【００６６】位相差検出回路は、第１のデジタル信号の
立上がり又は立下がりから前記第１同期信号の発生まで
の時間を、第１のデジタル信号と第２のデジタル信号と
の位相差とする第１位相差検出信号を出力する。又、位
相差検出回路は、前記第２同期信号の発生から第３同期
信号の発生の間だけ前記第２のデジタル信号の周波数を
下げるための第２位相差検出信号を出力する。
立上がり又は立下がりから前記第１同期信号の発生まで
の時間を、第１のデジタル信号と第２のデジタル信号と
の位相差とする第１位相差検出信号を出力する。又、位
相差検出回路は、前記第２同期信号の発生から第３同期
信号の発生の間だけ前記第２のデジタル信号の周波数を
下げるための第２位相差検出信号を出力する。
【００６７】位相差演算回路は、前記第１及び第２位相
差検出信号、前記第２のデジタル信号及び第２のデジタ
ル信号の周波数より高い第３のデジタル信号に基づい
て、第２のデジタル信号の検出タイミングが前記第１の
デジタル信号の立上がり又は立下がりより遅れているか
又は早いか演算する。そして、位相差演算回路は、遅れ
ている場合には第２のデジタル信号の周波数を上げるた
めのアップ信号を出力し、早い場合には第２のデジタル
信号の周波数を下げるためのダウン信号を出力する。さ
らに、位相差演算回路は、揃っている場合にはアップ信
号及びダウン信号を出力しない。
差検出信号、前記第２のデジタル信号及び第２のデジタ
ル信号の周波数より高い第３のデジタル信号に基づい
て、第２のデジタル信号の検出タイミングが前記第１の
デジタル信号の立上がり又は立下がりより遅れているか
又は早いか演算する。そして、位相差演算回路は、遅れ
ている場合には第２のデジタル信号の周波数を上げるた
めのアップ信号を出力し、早い場合には第２のデジタル
信号の周波数を下げるためのダウン信号を出力する。さ
らに、位相差演算回路は、揃っている場合にはアップ信
号及びダウン信号を出力しない。
【００６８】請求項５に記載の発明によれば、請求項４
乃至６のいずれか１に記載の位相比較器において、位相
差演算回路は第１判定回路と第２判定回路を備えてい
る。第１判定回路は前記第１位相差検出信号と第２のデ
ジタル信号とで第２のデジタル信号の検出タイミングが
第１のデジタル信号の立上がり又は立下がりより遅れて
いるか否か判定する。第１判定回路は、遅れている場合
には第２のデジタル信号の周波数を上げるためのアップ
信号を出力する。第２判定回路は、前記第１位相差検出
信号と前記第２のデジタル信号の周波数より高い周波数
の第３のデジタル信号とで第２のデジタル信号の検出タ
イミングが第１のデジタル信号の立上がり又は立下がり
より早いか否か判定する。第２判定回路は、早い場合に
は前記第２位相差検出信号を第２のデジタル信号の周波
数を下げるためのダウン信号として出力させ、早くない
場合には第２位相差検出信号を無効化する。
乃至６のいずれか１に記載の位相比較器において、位相
差演算回路は第１判定回路と第２判定回路を備えてい
る。第１判定回路は前記第１位相差検出信号と第２のデ
ジタル信号とで第２のデジタル信号の検出タイミングが
第１のデジタル信号の立上がり又は立下がりより遅れて
いるか否か判定する。第１判定回路は、遅れている場合
には第２のデジタル信号の周波数を上げるためのアップ
信号を出力する。第２判定回路は、前記第１位相差検出
信号と前記第２のデジタル信号の周波数より高い周波数
の第３のデジタル信号とで第２のデジタル信号の検出タ
イミングが第１のデジタル信号の立上がり又は立下がり
より早いか否か判定する。第２判定回路は、早い場合に
は前記第２位相差検出信号を第２のデジタル信号の周波
数を下げるためのダウン信号として出力させ、早くない
場合には第２位相差検出信号を無効化する。
【００６９】請求項６に記載の発明によれば、請求項５
に記載の位相比較器において、前記第１判定回路のナン
ド回路は、第１位相差検出信号の出力時間が第２のデシ
タル信号の１／２周期より長い時アップ信号を出力す
る。
に記載の位相比較器において、前記第１判定回路のナン
ド回路は、第１位相差検出信号の出力時間が第２のデシ
タル信号の１／２周期より長い時アップ信号を出力す
る。
【００７０】第２判定回路のＤ型フリップフロップは、
前記第１位相差検出信号の出力時間が短く第３のデジタ
ル信号に同期して前記第１位相差検出信号を取り込めな
かったとき、第２のデジタル信号の検出タイミングが第
１のデジタル信号の立上がり又は立下がりより早いと判
定し判定信号を出力する。第２判定回路のＪＫ型フリッ
プフロップは、第２位相差検出信号及び判定信号を第３
のデジタル信号に同期して取り込み、早い場合には有効
にするための制御信号を、遅い場合には無効にするため
の制御信号を出力する。第２判定回路のナンド回路は、
前記制御信号と前記第２位相差検出信号を入力し、有効
にする制御信号の場合のみダウン信号を出力する。
前記第１位相差検出信号の出力時間が短く第３のデジタ
ル信号に同期して前記第１位相差検出信号を取り込めな
かったとき、第２のデジタル信号の検出タイミングが第
１のデジタル信号の立上がり又は立下がりより早いと判
定し判定信号を出力する。第２判定回路のＪＫ型フリッ
プフロップは、第２位相差検出信号及び判定信号を第３
のデジタル信号に同期して取り込み、早い場合には有効
にするための制御信号を、遅い場合には無効にするため
の制御信号を出力する。第２判定回路のナンド回路は、
前記制御信号と前記第２位相差検出信号を入力し、有効
にする制御信号の場合のみダウン信号を出力する。
【００７１】請求項７に記載の発明によれば、ＰＬＬ回
路は、周波数が変化する第１のデジタル信号の立上がり
及び立下がりに対して第２のデジタル信号を位相を揃え
ることができるとともに、位相が揃っている場合には、
各構成回路を安定な状態に保持し安定したロック状態を
保持することができる位相比較器に基づいて動作され
る。
路は、周波数が変化する第１のデジタル信号の立上がり
及び立下がりに対して第２のデジタル信号を位相を揃え
ることができるとともに、位相が揃っている場合には、
各構成回路を安定な状態に保持し安定したロック状態を
保持することができる位相比較器に基づいて動作され
る。
【００７２】請求項８に記載の発明によれば、データ復
調回路は周波数が変化する２値化されたデジタル読み出
し信号の立上がり及び立下がりに対して再生クロックの
位相を揃えることができるＰＬＬ回路の該再生クロック
により、そのデジタル読み出し信号を確実に復調するこ
とができる。
調回路は周波数が変化する２値化されたデジタル読み出
し信号の立上がり及び立下がりに対して再生クロックの
位相を揃えることができるＰＬＬ回路の該再生クロック
により、そのデジタル読み出し信号を確実に復調するこ
とができる。
【００７３】請求項９に記載の発明によれば、データ読
み出し装置は、ピックアップ装置にて読み出され出力さ
れる２値化されたデジタル読み出し信号の周波数が変化
しても、その周波数の変化に対応した再生クロックを生
成してデータ復調回路がそのデジタル読み出し信号を復
調する。
み出し装置は、ピックアップ装置にて読み出され出力さ
れる２値化されたデジタル読み出し信号の周波数が変化
しても、その周波数の変化に対応した再生クロックを生
成してデータ復調回路がそのデジタル読み出し信号を復
調する。
【００７４】請求項１０に記載の発明によれば、データ
読み出し装置は記録媒体の駆動方式が相違する方式に対
応して該記録媒体に記録された格納データを、周波数の
変化に対応した再生クロックを生成するデータ復調回路
にて復調することができる。
読み出し装置は記録媒体の駆動方式が相違する方式に対
応して該記録媒体に記録された格納データを、周波数の
変化に対応した再生クロックを生成するデータ復調回路
にて復調することができる。
【００７５】
（第一実施形態）図１はデータ読み出し装置を示す。デ
ータ読み出し装置は、スピンドルモータ１１と、ＣＬＶ
方式で記録された記録媒体としての光ディスク１２、該
光ディスク１２からデータを読み出すピックアップ装置
１３と、該ピックアップ装置１３が読み出したデータを
復調するデータ復調回路としてのデータ復調装置１４を
備えている。光ディスク１２は、ＣＡＶ方式に基づい
て、スピンドルモータ１１により一定の回転数で回転駆
動される。そして、光ディスク１２に記録された格納デ
ータはピックアップ装置１３にて光学的に読み取られ、
出力信号として出力されるピックアップ装置１３のアナ
ログ信号ＳＧ１はデータ復調装置１４に出力される。
ータ読み出し装置は、スピンドルモータ１１と、ＣＬＶ
方式で記録された記録媒体としての光ディスク１２、該
光ディスク１２からデータを読み出すピックアップ装置
１３と、該ピックアップ装置１３が読み出したデータを
復調するデータ復調回路としてのデータ復調装置１４を
備えている。光ディスク１２は、ＣＡＶ方式に基づい
て、スピンドルモータ１１により一定の回転数で回転駆
動される。そして、光ディスク１２に記録された格納デ
ータはピックアップ装置１３にて光学的に読み取られ、
出力信号として出力されるピックアップ装置１３のアナ
ログ信号ＳＧ１はデータ復調装置１４に出力される。
【００７６】この場合、格納データがＣＬＶ方式で記録
された光ディスク１２は、その格納データがＣＡＶ方式
で読み出されることになる。その結果、アナログ信号Ｓ
Ｇ１は、ＣＬＶ方式で記録された光ディスク１２の格納
データがＣＡＶ方式で読み取られるため、ピックアップ
装置１３の読み取り位置の変化により、そのアナログ信
号ＳＧ１の周波数及び振幅が変化することになる。
された光ディスク１２は、その格納データがＣＡＶ方式
で読み出されることになる。その結果、アナログ信号Ｓ
Ｇ１は、ＣＬＶ方式で記録された光ディスク１２の格納
データがＣＡＶ方式で読み取られるため、ピックアップ
装置１３の読み取り位置の変化により、そのアナログ信
号ＳＧ１の周波数及び振幅が変化することになる。
【００７７】データ復調装置１４は、可変利得増幅器
（以下、ＶＧＡという）１５、フィルタ１６、コンパレ
ータ１７、ＥＦＭ復調回路１８、ＰＬＬ回路１９、デコ
ーダ回路２０及びホスト・インタフェース２１を備えて
いる。
（以下、ＶＧＡという）１５、フィルタ１６、コンパレ
ータ１７、ＥＦＭ復調回路１８、ＰＬＬ回路１９、デコ
ーダ回路２０及びホスト・インタフェース２１を備えて
いる。
【００７８】ＶＧＡ１５はピックアップ装置１３からの
アナログ信号ＳＧ１を入力する。ＶＧＡ１５は、ピック
アップ装置１３の読み取り位置の変化により振幅が変化
するアナログ信号ＳＧ１を増幅して一定の振幅の出力信
号ＳＧ２にしてフィルタ１６に出力する。フィルタ１６
は、ＶＧＡ１５からの出力信号ＳＧ２の中から必要な周
波数成分を抽出して、コンパレータ１７に出力信号ＳＧ
３として出力する。
アナログ信号ＳＧ１を入力する。ＶＧＡ１５は、ピック
アップ装置１３の読み取り位置の変化により振幅が変化
するアナログ信号ＳＧ１を増幅して一定の振幅の出力信
号ＳＧ２にしてフィルタ１６に出力する。フィルタ１６
は、ＶＧＡ１５からの出力信号ＳＧ２の中から必要な周
波数成分を抽出して、コンパレータ１７に出力信号ＳＧ
３として出力する。
【００７９】コンパレータ１７は、フィルタ１６から出
力される出力信号（アナログ信号）ＳＧ３の振幅としき
い値とを比較して２値化してデジタルパルス信号とした
出力信号、即ち第１のデジタル信号としてのＥＦＭ信号
ＳＧ４をＥＦＭ復調回路１８及びＰＬＬ回路１９に出力
する。
力される出力信号（アナログ信号）ＳＧ３の振幅としき
い値とを比較して２値化してデジタルパルス信号とした
出力信号、即ち第１のデジタル信号としてのＥＦＭ信号
ＳＧ４をＥＦＭ復調回路１８及びＰＬＬ回路１９に出力
する。
【００８０】ＰＬＬ回路１９は、ＥＦＭ信号ＳＧ４の周
波数に応じた再生のための再生クロックＣＬＫ１を生成
しＥＦＭ復調回路１８に出力する。ＥＦＭ復調回路１８
は、前記コンパレータ１７のＥＦＭ信号ＳＧ４に対し
て、前記ＰＬＬ回路１９からのクロックＣＬＫ１に基づ
いてＥＦＭ復調処理を施し、その復調したデジタル信号
ＳＧ５をデコーダ回路２０に出力する。デコーダ回路２
０は、ＥＦＭ復調回路１８にて復調されたデジタル信号
ＳＧ５をデコードし、そのデコード信号ＳＧ６がリード
・データＲＤとしてホスト・インタフェース２１から出
力される。
波数に応じた再生のための再生クロックＣＬＫ１を生成
しＥＦＭ復調回路１８に出力する。ＥＦＭ復調回路１８
は、前記コンパレータ１７のＥＦＭ信号ＳＧ４に対し
て、前記ＰＬＬ回路１９からのクロックＣＬＫ１に基づ
いてＥＦＭ復調処理を施し、その復調したデジタル信号
ＳＧ５をデコーダ回路２０に出力する。デコーダ回路２
０は、ＥＦＭ復調回路１８にて復調されたデジタル信号
ＳＧ５をデコードし、そのデコード信号ＳＧ６がリード
・データＲＤとしてホスト・インタフェース２１から出
力される。
【００８１】図２は、前記ＰＬＬ回路１９を示す。ＰＬ
Ｌ回路１９は、位相比較器２２、チャージポンプ２３、
ローパスフィルタ（ＬＰＦ）２４、ＶＣＯ（電圧制御発
振器）２５及び分周回路２６を備えている。
Ｌ回路１９は、位相比較器２２、チャージポンプ２３、
ローパスフィルタ（ＬＰＦ）２４、ＶＣＯ（電圧制御発
振器）２５及び分周回路２６を備えている。
【００８２】位相比較器２２は、前記コンパレータ１７
からのＥＦＭ信号ＳＧ４を基準信号ＲＩＮとして入力す
るとともに、分周回路２６からの分周信号を入力する。
位相比較器２２は、ＥＦＭ信号ＳＧ４と分周信号との位
相差に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチ
ャージポンプ２３に出力する。チャージポンプ２３は、
Ｌレベルのアップ信号ＵＰ又はダウン信号ＤＮが出力さ
れている時間に相対した電圧値の電圧信号Ｐ０をＬＰＦ
２４に出力する。ＬＰＦ２４は、チャージポンプ２３の
電圧信号Ｐ０を平滑化することにより高周波成分を除去
した制御電圧ＶT をＶＣＯ２５に出力する。ＶＣＯ２５
は、前記制御電圧ＶT の電圧値に応じた周波数の再生ク
ロックＣＬＫ１を出力する。この再生クロックＣＬＫ１
は、前記ＥＦＭ復調回路１８に出力される。又、再生ク
ロックＣＬＫ１は、第３のデジタル信号としての帰還信
号ＦＩＮとして分周回路２６に出力される。分周回路２
６は、この帰還信号ＦＩＮを分周し生成した分周信号を
位相比較器２２に出力する。
からのＥＦＭ信号ＳＧ４を基準信号ＲＩＮとして入力す
るとともに、分周回路２６からの分周信号を入力する。
位相比較器２２は、ＥＦＭ信号ＳＧ４と分周信号との位
相差に基づいてアップ信号ＵＰ又はダウン信号ＤＮをチ
ャージポンプ２３に出力する。チャージポンプ２３は、
Ｌレベルのアップ信号ＵＰ又はダウン信号ＤＮが出力さ
れている時間に相対した電圧値の電圧信号Ｐ０をＬＰＦ
２４に出力する。ＬＰＦ２４は、チャージポンプ２３の
電圧信号Ｐ０を平滑化することにより高周波成分を除去
した制御電圧ＶT をＶＣＯ２５に出力する。ＶＣＯ２５
は、前記制御電圧ＶT の電圧値に応じた周波数の再生ク
ロックＣＬＫ１を出力する。この再生クロックＣＬＫ１
は、前記ＥＦＭ復調回路１８に出力される。又、再生ク
ロックＣＬＫ１は、第３のデジタル信号としての帰還信
号ＦＩＮとして分周回路２６に出力される。分周回路２
６は、この帰還信号ＦＩＮを分周し生成した分周信号を
位相比較器２２に出力する。
【００８３】尚、本実施形態では、アップ信号ＵＰは帰
還信号ＦＩＮ（再生クロックＣＬＫ１）の周波数を上げ
るための信号である。又、ダウン信号ＤＮは帰還信号
（再生クロックＣＬＫ１）の周波数を下げるための信号
である。
還信号ＦＩＮ（再生クロックＣＬＫ１）の周波数を上げ
るための信号である。又、ダウン信号ＤＮは帰還信号
（再生クロックＣＬＫ１）の周波数を下げるための信号
である。
【００８４】図３は、位相比較器２２を示す。位相比較
器２２は、前記分周回路２６から帰還信号ＦＩＮ（クロ
ックＣＬＫ１）を分周した分周信号を入力する。分周回
路２６は、図４に示すようにＤ型フリップフロップ（Ｄ
Ｆ）２７にて構成されている。ＤＦ２７は、クロック入
力端子ＣＫに帰還信号ＦＩＮ（クロックＣＬＫ１）が入
力される。又、ＤＦ２７は、データ入力端子Ｄと反転出
力端子バーＱが互いに接続されている。
器２２は、前記分周回路２６から帰還信号ＦＩＮ（クロ
ックＣＬＫ１）を分周した分周信号を入力する。分周回
路２６は、図４に示すようにＤ型フリップフロップ（Ｄ
Ｆ）２７にて構成されている。ＤＦ２７は、クロック入
力端子ＣＫに帰還信号ＦＩＮ（クロックＣＬＫ１）が入
力される。又、ＤＦ２７は、データ入力端子Ｄと反転出
力端子バーＱが互いに接続されている。
【００８５】従って、ＤＦ２７は、図５〜図８に示すよ
うに、帰還信号ＦＩＮを１／２に分周し、その分周した
分周信号を出力端子ＱからクロックＣＬＫとして位相比
較器２２に出力する。又、ＤＦ２７は、反転出力端子バ
ーＱから前記クロックＣＬＫに対して反転した第２のデ
ジタル信号としての反転クロックＸＣＬＫを位相比較器
２２に出力する。
うに、帰還信号ＦＩＮを１／２に分周し、その分周した
分周信号を出力端子ＱからクロックＣＬＫとして位相比
較器２２に出力する。又、ＤＦ２７は、反転出力端子バ
ーＱから前記クロックＣＬＫに対して反転した第２のデ
ジタル信号としての反転クロックＸＣＬＫを位相比較器
２２に出力する。
【００８６】位相比較器２２は、同期回路２８、位相差
検出回路２９及び位相差演算回路３０を備えている。同
期回路２８は、３個の第１〜第３Ｄ型フリップフロップ
（ＤＦ）３１〜３３を備えている。第１ＤＦ３１は、デ
ータ入力端子Ｄに基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）
を入力するとともに、クロック入力端子ＣＫに前記分周
回路２６から反転クロックＸＣＬＫを入力する。従っ
て、第１ＤＦ３１は、その時々の反転クロックＸＣＬＫ
の立上がりに応答してその時の基準信号ＲＩＮの状態
（Ｈレベル又はＬレベル）を出力信号ＳＧ１１として出
力端子Ｑから出力し保持する。又、第１ＤＦ３１の反転
出力端子バーＱからは出力信号ＳＧ１１に対して反転し
た同期信号（第１同期信号）としての反転出力信号ＸＳ
Ｇ１１が出力される。
検出回路２９及び位相差演算回路３０を備えている。同
期回路２８は、３個の第１〜第３Ｄ型フリップフロップ
（ＤＦ）３１〜３３を備えている。第１ＤＦ３１は、デ
ータ入力端子Ｄに基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）
を入力するとともに、クロック入力端子ＣＫに前記分周
回路２６から反転クロックＸＣＬＫを入力する。従っ
て、第１ＤＦ３１は、その時々の反転クロックＸＣＬＫ
の立上がりに応答してその時の基準信号ＲＩＮの状態
（Ｈレベル又はＬレベル）を出力信号ＳＧ１１として出
力端子Ｑから出力し保持する。又、第１ＤＦ３１の反転
出力端子バーＱからは出力信号ＳＧ１１に対して反転し
た同期信号（第１同期信号）としての反転出力信号ＸＳ
Ｇ１１が出力される。
【００８７】第２ＤＦ３２は、データ入力端子Ｄに第１
ＤＦ３１の出力信号ＳＧ１１を入力するとともに、クロ
ック入力端子ＣＫに前記分周回路２６からクロックＣＬ
Ｋを入力する。従って、第２ＤＦ３２は、その時々のク
ロックＣＬＫの立上がりに応答してその時の出力信号Ｓ
Ｇ１１の状態（Ｈレベル又はＬレベル）を第２同期信号
としての出力信号ＳＧ１２として出力端子Ｑから出力し
保持する。第２ＤＦ３２の出力端子Ｑから出力される出
力信号ＳＧ１２は、第１ＤＦ３１の出力端子Ｑから出力
される出力信号ＳＧ１１に対してクロックＣＬＫの１／
２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形
になる。
ＤＦ３１の出力信号ＳＧ１１を入力するとともに、クロ
ック入力端子ＣＫに前記分周回路２６からクロックＣＬ
Ｋを入力する。従って、第２ＤＦ３２は、その時々のク
ロックＣＬＫの立上がりに応答してその時の出力信号Ｓ
Ｇ１１の状態（Ｈレベル又はＬレベル）を第２同期信号
としての出力信号ＳＧ１２として出力端子Ｑから出力し
保持する。第２ＤＦ３２の出力端子Ｑから出力される出
力信号ＳＧ１２は、第１ＤＦ３１の出力端子Ｑから出力
される出力信号ＳＧ１１に対してクロックＣＬＫの１／
２周期分（帰還信号ＦＩＮの１周期分）だけ遅れる波形
になる。
【００８８】第３ＤＦ３３は、データ入力端子Ｄに第２
ＤＦ３２の出力信号ＳＧ１２を入力するとともに、クロ
ック入力端子ＣＫに前記分周回路２６から反転クロック
ＸＣＬＫを入力する。従って、第３ＤＦ３３は、その時
々の反転クロックＸＣＬＫの立上がりに応答してその時
の出力信号ＳＧ１２の状態（Ｈレベル又はＬレベル）を
第３同期信号としての出力信号ＳＧ１３として出力端子
Ｑから出力し保持する。第３ＤＦ３３の出力端子Ｑから
出力される出力信号ＳＧ１３は、第２ＤＦ３２の出力端
子Ｑから出力される出力信号ＳＧ１２に対してクロック
ＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だ
け遅れる波形になる。
ＤＦ３２の出力信号ＳＧ１２を入力するとともに、クロ
ック入力端子ＣＫに前記分周回路２６から反転クロック
ＸＣＬＫを入力する。従って、第３ＤＦ３３は、その時
々の反転クロックＸＣＬＫの立上がりに応答してその時
の出力信号ＳＧ１２の状態（Ｈレベル又はＬレベル）を
第３同期信号としての出力信号ＳＧ１３として出力端子
Ｑから出力し保持する。第３ＤＦ３３の出力端子Ｑから
出力される出力信号ＳＧ１３は、第２ＤＦ３２の出力端
子Ｑから出力される出力信号ＳＧ１２に対してクロック
ＣＬＫの１／２周期分（帰還信号ＦＩＮの１周期分）だ
け遅れる波形になる。
【００８９】同期回路２８の各出力信号ＸＳＧ１１、Ｓ
Ｇ１１〜ＳＧ１３は位相差検出回路２９に出力される。
図４に示すように、位相差検出回路２９は、否定排他的
論理和回路３５及び排他的論理和回路３６を備えてい
る。
Ｇ１１〜ＳＧ１３は位相差検出回路２９に出力される。
図４に示すように、位相差検出回路２９は、否定排他的
論理和回路３５及び排他的論理和回路３６を備えてい
る。
【００９０】否定排他的論理和回路３５は、前記第１Ｄ
Ｆ３１の反転出力信号ＸＳＧ１１と前記基準信号ＲＩＮ
（ＥＦＭ信号ＳＧ４）とを入力する。否定排他的論理和
回路３５は反転出力信号ＸＳＧ１１と基準信号ＲＩＮが
同じレベルになった時のみＨレベルの第１位相差検出信
号ＳＧ２１を出力する。そして、否定排他的論理和回路
３５は、反転出力信号ＸＳＧ１１と基準信号ＲＩＮの状
態を比較し、前記クロックＣＬＫの立上がりと基準信号
ＲＩＮの立上がり、及び、クロックＣＬＫの立上がりと
基準信号ＲＩＮの立下がりの位相差に相対したＨレベル
の第１位相差検出信号ＳＧ２１を出力する。
Ｆ３１の反転出力信号ＸＳＧ１１と前記基準信号ＲＩＮ
（ＥＦＭ信号ＳＧ４）とを入力する。否定排他的論理和
回路３５は反転出力信号ＸＳＧ１１と基準信号ＲＩＮが
同じレベルになった時のみＨレベルの第１位相差検出信
号ＳＧ２１を出力する。そして、否定排他的論理和回路
３５は、反転出力信号ＸＳＧ１１と基準信号ＲＩＮの状
態を比較し、前記クロックＣＬＫの立上がりと基準信号
ＲＩＮの立上がり、及び、クロックＣＬＫの立上がりと
基準信号ＲＩＮの立下がりの位相差に相対したＨレベル
の第１位相差検出信号ＳＧ２１を出力する。
【００９１】詳述すると、反転出力信号ＸＳＧ１１を出
力する前記第１ＤＦ３１は反転クロックＸＣＬＫの立上
がりに応答して、その時の基準信号ＲＩＮの状態を保持
し出力端子Ｑから出力信号ＳＧ１１として出力する。
又、前記第１ＤＦ３１は出力信号ＳＧ１１を反転させた
状態の反転出力信号ＸＳＧ１１を反転出力端子バーＱか
ら出力している。従って、第１ＤＦ３１の反転動作は、
基準信号ＲＩＮがＬレベルからＨレベルへの立上がった
ことと、ＨレベルからＬレベルへの立下がったことを検
知したことを意味する。そして、第１ＤＦ３１は、これ
ら立上がり及び立下がりを最大クロックＣＬＫの１周期
以下の時間で検知している。
力する前記第１ＤＦ３１は反転クロックＸＣＬＫの立上
がりに応答して、その時の基準信号ＲＩＮの状態を保持
し出力端子Ｑから出力信号ＳＧ１１として出力する。
又、前記第１ＤＦ３１は出力信号ＳＧ１１を反転させた
状態の反転出力信号ＸＳＧ１１を反転出力端子バーＱか
ら出力している。従って、第１ＤＦ３１の反転動作は、
基準信号ＲＩＮがＬレベルからＨレベルへの立上がった
ことと、ＨレベルからＬレベルへの立下がったことを検
知したことを意味する。そして、第１ＤＦ３１は、これ
ら立上がり及び立下がりを最大クロックＣＬＫの１周期
以下の時間で検知している。
【００９２】詳述すると、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立上がり（又は立下がり）と揃ってい
る場合には、基準信号ＲＩＮの立上がり（又は立下が
り）が生じた時点からクロックＣＬＫの１／２周期で、
即ち反転クロックＸＣＬＫの立上がり、第１ＤＦ３１は
前記揃った時より早く反転動作を行う。
基準信号ＲＩＮの立上がり（又は立下がり）と揃ってい
る場合には、基準信号ＲＩＮの立上がり（又は立下が
り）が生じた時点からクロックＣＬＫの１／２周期で、
即ち反転クロックＸＣＬＫの立上がり、第１ＤＦ３１は
前記揃った時より早く反転動作を行う。
【００９３】従って、基準信号ＲＩＮの立上がり（立下
がり）が生じた時点からクロックＣＬＫの１／２周期が
経過するまでの間、反転出力信号ＸＳＧ１１は基準信号
ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。そ
の結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの
立上がり（又は立下がり）と揃っている場合には、否定
排他的論理和回路３５は基準信号ＲＩＮの立上がり（又
は立下がり）が生じた時点からクロックＣＬＫの１／２
周期分のＨレベルの第１位相差検出信号ＳＧ２１を出力
する。
がり）が生じた時点からクロックＣＬＫの１／２周期が
経過するまでの間、反転出力信号ＸＳＧ１１は基準信号
ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。そ
の結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの
立上がり（又は立下がり）と揃っている場合には、否定
排他的論理和回路３５は基準信号ＲＩＮの立上がり（又
は立下がり）が生じた時点からクロックＣＬＫの１／２
周期分のＨレベルの第１位相差検出信号ＳＧ２１を出力
する。
【００９４】又、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立上がり（又は立下がり）より早い場合には、
基準信号ＲＩＮの立上がり（又は立下がり）が生じた時
点からクロックＣＬＫの１／２周期より短い時間で反転
クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記
揃った時より早く反転動作を行う。
ＲＩＮの立上がり（又は立下がり）より早い場合には、
基準信号ＲＩＮの立上がり（又は立下がり）が生じた時
点からクロックＣＬＫの１／２周期より短い時間で反転
クロックＸＣＬＫが立上がるため、第１ＤＦ３１は前記
揃った時より早く反転動作を行う。
【００９５】従って、基準信号ＲＩＮの立上がり（又は
立下がり）が生じた時点からクロックＣＬＫの１／２周
期より短い時間の間だけ、反転出力信号ＸＳＧ１１は基
準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）とな
る。その結果、クロックＣＬＫの立上がりが基準信号Ｒ
ＩＮの立上がり（又は立下がり）より早い場合には、否
定排他的論理和回路３５は基準信号ＲＩＮの立上がり
（又は立下がり）が生じた時点からクロックＣＬＫの１
／２周期より短い時間の間だけＨレベルの第１位相差検
出信号ＳＧ２１を出力する。
立下がり）が生じた時点からクロックＣＬＫの１／２周
期より短い時間の間だけ、反転出力信号ＸＳＧ１１は基
準信号ＲＩＮと同じ状態（Ｈレベル又はＬレベル）とな
る。その結果、クロックＣＬＫの立上がりが基準信号Ｒ
ＩＮの立上がり（又は立下がり）より早い場合には、否
定排他的論理和回路３５は基準信号ＲＩＮの立上がり
（又は立下がり）が生じた時点からクロックＣＬＫの１
／２周期より短い時間の間だけＨレベルの第１位相差検
出信号ＳＧ２１を出力する。
【００９６】又、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立上がり（又は立下がり）より遅い場合には、
基準信号ＲＩＮの立上がり（又は立下がり）が生じた時
点からクロックＣＬＫの１／２周期より長い時間経過し
て反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１
は前記揃った時より遅く反転動作を行う。
ＲＩＮの立上がり（又は立下がり）より遅い場合には、
基準信号ＲＩＮの立上がり（又は立下がり）が生じた時
点からクロックＣＬＫの１／２周期より長い時間経過し
て反転クロックＸＣＬＫが立上がるため、第１ＤＦ３１
は前記揃った時より遅く反転動作を行う。
【００９７】従って、基準信号ＲＩＮの立上がり（又は
立下がり）が生じた時点からクロックＣＬＫの１／２周
期よりも長い時間、反転出力信号ＸＳＧ１１は基準信号
ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。そ
の結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの
立上がり（又は立下がり）より遅い場合には、否定排他
的論理和回路３５は基準信号ＲＩＮの立上がり（又は立
下がり）が生じた時点からクロックＣＬＫの１／２周期
よりも長い時間、Ｈレベルの第１位相差検出信号ＳＧ２
１を出力することになる。
立下がり）が生じた時点からクロックＣＬＫの１／２周
期よりも長い時間、反転出力信号ＸＳＧ１１は基準信号
ＲＩＮと同じ状態（Ｈレベル又はＬレベル）となる。そ
の結果、クロックＣＬＫの立上がりが基準信号ＲＩＮの
立上がり（又は立下がり）より遅い場合には、否定排他
的論理和回路３５は基準信号ＲＩＮの立上がり（又は立
下がり）が生じた時点からクロックＣＬＫの１／２周期
よりも長い時間、Ｈレベルの第１位相差検出信号ＳＧ２
１を出力することになる。
【００９８】このように、この否定排他的論理和回路３
５は、クロックＣＬＫの立上がりと基準信号ＲＩＮの立
上がり（又は立下がり）との位相差を第１位相差検出信
号ＳＧ２１がＨレベルを出力している時間で検出してい
ることになる。さらに、言い換えるならば、否定排他的
論理和回路３５は、帰還信号ＦＩＮの立上がりと基準信
号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり（又は立下が
り）との位相差を第１位相差検出信号ＳＧ２１がＨレベ
ルを出力している時間で検出していることになる。
５は、クロックＣＬＫの立上がりと基準信号ＲＩＮの立
上がり（又は立下がり）との位相差を第１位相差検出信
号ＳＧ２１がＨレベルを出力している時間で検出してい
ることになる。さらに、言い換えるならば、否定排他的
論理和回路３５は、帰還信号ＦＩＮの立上がりと基準信
号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がり（又は立下が
り）との位相差を第１位相差検出信号ＳＧ２１がＨレベ
ルを出力している時間で検出していることになる。
【００９９】そして、第１位相差検出信号ＳＧ２１がＨ
レベルになっている時間がクロックＣＬＫの１／２周期
より短い場合には、クロックＣＬＫの立上がりが基準信
号ＲＩＮの立上がり（又は立下がり）より早いことがわ
かり、その時間の長さによりその早さの割合がわかる。
又、Ｈレベルになっている時間がクロックＣＬＫの１／
２周期より長い場合には、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立上がり（又は立下がり）より遅いこ
とがわかり、その時間の長さによりその遅さの割合がわ
かる。
レベルになっている時間がクロックＣＬＫの１／２周期
より短い場合には、クロックＣＬＫの立上がりが基準信
号ＲＩＮの立上がり（又は立下がり）より早いことがわ
かり、その時間の長さによりその早さの割合がわかる。
又、Ｈレベルになっている時間がクロックＣＬＫの１／
２周期より長い場合には、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立上がり（又は立下がり）より遅いこ
とがわかり、その時間の長さによりその遅さの割合がわ
かる。
【０１００】排他的論理和回路３６は、前記第２ＤＦ３
２の出力信号ＳＧ１２と前記第３ＤＦ３３の出力信号Ｓ
Ｇ１３とを入力する。排他的論理和回路３６は両出力信
号ＳＧ１２，ＳＧ１３が同じレベルになった時のみＬレ
ベルの第２位相差検出信号ＳＧ２２を出力する。即ち、
排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３
が互いに異なるレベルになった時のみＨレベルの第２位
相差検出信号ＳＧ２２を出力する。そして、この第２位
相差検出信号ＳＧ２２は、Ｌレベルのダウン信号ＤＮを
生成するための信号として使用される。
２の出力信号ＳＧ１２と前記第３ＤＦ３３の出力信号Ｓ
Ｇ１３とを入力する。排他的論理和回路３６は両出力信
号ＳＧ１２，ＳＧ１３が同じレベルになった時のみＬレ
ベルの第２位相差検出信号ＳＧ２２を出力する。即ち、
排他的論理和回路３６は両出力信号ＳＧ１２，ＳＧ１３
が互いに異なるレベルになった時のみＨレベルの第２位
相差検出信号ＳＧ２２を出力する。そして、この第２位
相差検出信号ＳＧ２２は、Ｌレベルのダウン信号ＤＮを
生成するための信号として使用される。
【０１０１】そして、位相差検出回路２９が生成した第
１及び第２位相差検出信号ＳＧ２１、ＳＧ２２は位相差
演算回路３０に出力される。図４に示すように、位相差
演算回路３０は、Ｄ型フリップフロップ（ＤＦ）３７、
ＪＫ型フリップフロップ（ＪＫＦ）３８、２個のナンド
回路３９，４０及びインバータ４１を備えている。
１及び第２位相差検出信号ＳＧ２１、ＳＧ２２は位相差
演算回路３０に出力される。図４に示すように、位相差
演算回路３０は、Ｄ型フリップフロップ（ＤＦ）３７、
ＪＫ型フリップフロップ（ＪＫＦ）３８、２個のナンド
回路３９，４０及びインバータ４１を備えている。
【０１０２】第１判定回路としてのナンド回路３９は、
前記否定排他的論理和回路３６の第１位相差検出信号Ｓ
Ｇ２１と前記分周回路２６の反転クロックＸＣＬＫを入
力する。ナンド回路３９は、第１位相差検出信号ＳＧ２
１と前記反転クロックＸＣＬＫが共にＨレベルの時、Ｌ
レベルのアップ信号ＵＰを出力する。ナンド回路３９
は、第１位相差検出信号ＳＧ２１と反転クロックＸＣＬ
Ｋとを比較して、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立上がり（又は立下がり）よりどのくらい遅れ
ている演算し遅れている時間に相対した時間だけＬレベ
ルのアップ信号ＵＰを出力する。
前記否定排他的論理和回路３６の第１位相差検出信号Ｓ
Ｇ２１と前記分周回路２６の反転クロックＸＣＬＫを入
力する。ナンド回路３９は、第１位相差検出信号ＳＧ２
１と前記反転クロックＸＣＬＫが共にＨレベルの時、Ｌ
レベルのアップ信号ＵＰを出力する。ナンド回路３９
は、第１位相差検出信号ＳＧ２１と反転クロックＸＣＬ
Ｋとを比較して、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立上がり（又は立下がり）よりどのくらい遅れ
ている演算し遅れている時間に相対した時間だけＬレベ
ルのアップ信号ＵＰを出力する。
【０１０３】詳述すると、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立上がり（又は立下がり）より遅い場
合には、第１位相差検出信号ＳＧ２１がその遅い分だけ
早くＨレベルになるため、その遅れた分に相対して第１
位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが
共にＨレベルなる。その結果、そのＨレベルになってい
る時間だけＬレベルのアップ信号ＵＰを出力する。
基準信号ＲＩＮの立上がり（又は立下がり）より遅い場
合には、第１位相差検出信号ＳＧ２１がその遅い分だけ
早くＨレベルになるため、その遅れた分に相対して第１
位相差検出信号ＳＧ２１と前記反転クロックＸＣＬＫが
共にＨレベルなる。その結果、そのＨレベルになってい
る時間だけＬレベルのアップ信号ＵＰを出力する。
【０１０４】又、クロックＣＬＫの立上がりと基準信号
ＲＩＮの立上がり（又は立下がり）が揃っている場合に
は、第１位相差検出信号ＳＧ２１と前記反転クロックＸ
ＣＬＫが共にＨレベルになることはない。その結果、ア
ップ信号ＵＰはＨレベルに保持されたままとなる。
ＲＩＮの立上がり（又は立下がり）が揃っている場合に
は、第１位相差検出信号ＳＧ２１と前記反転クロックＸ
ＣＬＫが共にＨレベルになることはない。その結果、ア
ップ信号ＵＰはＨレベルに保持されたままとなる。
【０１０５】さらに、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より早い場合に
は、第１位相差検出信号ＳＧ２１がその早い分だけ早く
Ｌレベルになる。その結果、第１位相差検出信号ＳＧ２
１と前記反転クロックＸＣＬＫが共にＨレベルになるこ
とはない。その結果、アップ信号ＵＰはＨレベルに保持
されたままとなる。
信号ＲＩＮの立上がり（又は立下がり）より早い場合に
は、第１位相差検出信号ＳＧ２１がその早い分だけ早く
Ｌレベルになる。その結果、第１位相差検出信号ＳＧ２
１と前記反転クロックＸＣＬＫが共にＨレベルになるこ
とはない。その結果、アップ信号ＵＰはＨレベルに保持
されたままとなる。
【０１０６】第２判定回路を構成するＤＦ３７は、デー
タ入力端子Ｄに前記第１位相差検出信号ＳＧ２１を入力
するとともに、クロック入力端子ＣＫにインバータ４１
により前記帰還信号ＦＩＮが反転した反転信号である第
３のデジタル信号としての反転帰還信号ＸＦＩＮを入力
する。従って、ＤＦ３７は、その時々の反転帰還信号Ｘ
ＦＩＮの立上がりに応答してその時の第１位相差検出信
号ＳＧ２１の状態（Ｈレベル又はＬレベル）を判定信号
としての出力信号ＳＧ３１として出力端子Ｑから出力し
保持することになる。
タ入力端子Ｄに前記第１位相差検出信号ＳＧ２１を入力
するとともに、クロック入力端子ＣＫにインバータ４１
により前記帰還信号ＦＩＮが反転した反転信号である第
３のデジタル信号としての反転帰還信号ＸＦＩＮを入力
する。従って、ＤＦ３７は、その時々の反転帰還信号Ｘ
ＦＩＮの立上がりに応答してその時の第１位相差検出信
号ＳＧ２１の状態（Ｈレベル又はＬレベル）を判定信号
としての出力信号ＳＧ３１として出力端子Ｑから出力し
保持することになる。
【０１０７】この時、ＤＦ３７は、第１位相差検出信号
ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮ
の１周期より短い第１位相差検出信号ＳＧ２１の場合に
は、該検出信号ＳＧ２１に対する出力信号ＳＧ３１を出
力することはできない。その理由は、ＤＦ３７が帰還信
号ＦＩＮの立上がりに基づいて第１位相差検出信号ＳＧ
２１を取り込む時には、該第１位相差検出信号ＳＧ２１
が既にＬレベルになっているからである。
ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮ
の１周期より短い第１位相差検出信号ＳＧ２１の場合に
は、該検出信号ＳＧ２１に対する出力信号ＳＧ３１を出
力することはできない。その理由は、ＤＦ３７が帰還信
号ＦＩＮの立上がりに基づいて第１位相差検出信号ＳＧ
２１を取り込む時には、該第１位相差検出信号ＳＧ２１
が既にＬレベルになっているからである。
【０１０８】反対に、ＤＦ３７は、第１位相差検出信号
ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮ
の１周期分以上長い第１位相差検出信号ＳＧ２１の場合
には、該位相差検出信号ＳＧ２１に対するＨレベルの出
力信号ＳＧ３１を出力する。
ＳＧ２１がＨレベルになっている時間が帰還信号ＦＩＮ
の１周期分以上長い第１位相差検出信号ＳＧ２１の場合
には、該位相差検出信号ＳＧ２１に対するＨレベルの出
力信号ＳＧ３１を出力する。
【０１０９】従って、このＤＦ３７は、第１位相差検出
信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基
準信号ＲＩＮの立上がり（又は立下がり）より早い場合
には、Ｈレベルの出力信号ＳＧ３１を出力しない。その
ため、このＤＦ３７はクロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より早いか否か
を判別し、遅い場合のみＨレベルの出力信号ＳＧ３１を
出力する。
信号ＳＧ２１に基づいてクロックＣＬＫの立上がりが基
準信号ＲＩＮの立上がり（又は立下がり）より早い場合
には、Ｈレベルの出力信号ＳＧ３１を出力しない。その
ため、このＤＦ３７はクロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より早いか否か
を判別し、遅い場合のみＨレベルの出力信号ＳＧ３１を
出力する。
【０１１０】第２判定回路を構成するＪＫＦ３８は、入
力端子Ｊに前記ＤＦ３７の出力信号ＳＧ３１（帰還信号
ＦＩＮの半周期分だけ遅れた第１位相差検出信号ＳＧ２
１）をするとともに、入力端子Ｋに前記排他的論理和回
路３６の第２位相差検出信号ＳＧ２２を入力する。又、
ＪＫＦ３８は、クロック入力端子ＣＫに帰還信号ＦＩＮ
を入力する。ＪＫＦ３８の反転出力端子バーＱは第２判
定回路を構成するナンド回路４０の入力端子に接続さ
れ、制御信号としてのその反転出力信号ＸＳＧ３２をナ
ンド回路４０に出力する。
力端子Ｊに前記ＤＦ３７の出力信号ＳＧ３１（帰還信号
ＦＩＮの半周期分だけ遅れた第１位相差検出信号ＳＧ２
１）をするとともに、入力端子Ｋに前記排他的論理和回
路３６の第２位相差検出信号ＳＧ２２を入力する。又、
ＪＫＦ３８は、クロック入力端子ＣＫに帰還信号ＦＩＮ
を入力する。ＪＫＦ３８の反転出力端子バーＱは第２判
定回路を構成するナンド回路４０の入力端子に接続さ
れ、制御信号としてのその反転出力信号ＸＳＧ３２をナ
ンド回路４０に出力する。
【０１１１】そして、ＪＫＦ３８は、帰還信号ＦＩＮの
立上がりに応答してその時の入力端子Ｊに入力されてい
る出力信号ＳＧ３１と入力端子Ｋに入力されている第２
位相差検出信号ＳＧ２２の両状態に基づいて動作するこ
とになる。
立上がりに応答してその時の入力端子Ｊに入力されてい
る出力信号ＳＧ３１と入力端子Ｋに入力されている第２
位相差検出信号ＳＧ２２の両状態に基づいて動作するこ
とになる。
【０１１２】因みに、出力信号ＳＧ３１と第２位相差検
出信号ＳＧ２２が共にＬレベルの時には、反転出力信号
ＸＳＧ３２は変化しない。出力信号ＳＧ３１がＬレベ
ル、第２位相差検出信号ＳＧ２２がＨレベルの時には、
反転出力信号ＸＳＧ３２はＨレベルになる。出力信号Ｓ
Ｇ３１がＨレベル、第２位相差検出信号ＳＧ２２がＬレ
ベルの時には、反転出力信号ＸＳＧ３２はＬレベルにな
る。出力信号ＳＧ３１がＨレベル、第２位相差検出信号
ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２
は反転する。
出信号ＳＧ２２が共にＬレベルの時には、反転出力信号
ＸＳＧ３２は変化しない。出力信号ＳＧ３１がＬレベ
ル、第２位相差検出信号ＳＧ２２がＨレベルの時には、
反転出力信号ＸＳＧ３２はＨレベルになる。出力信号Ｓ
Ｇ３１がＨレベル、第２位相差検出信号ＳＧ２２がＬレ
ベルの時には、反転出力信号ＸＳＧ３２はＬレベルにな
る。出力信号ＳＧ３１がＨレベル、第２位相差検出信号
ＳＧ２２がＨレベルの時には、反転出力信号ＸＳＧ３２
は反転する。
【０１１３】そして、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より早い場合に
は、ＪＫＦ３８が反転動作されることはなく反転出力信
号ＸＳＧ３２はＨレベルの状態が維持される。従って、
ＪＫＦ３８は、Ｈレベルの第２位相差検出信号ＳＧ２２
が出力されている間でも、Ｈレベルの反転出力信号ＸＳ
Ｇ３２を出力する。
信号ＲＩＮの立上がり（又は立下がり）より早い場合に
は、ＪＫＦ３８が反転動作されることはなく反転出力信
号ＸＳＧ３２はＨレベルの状態が維持される。従って、
ＪＫＦ３８は、Ｈレベルの第２位相差検出信号ＳＧ２２
が出力されている間でも、Ｈレベルの反転出力信号ＸＳ
Ｇ３２を出力する。
【０１１４】反対に、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より遅い場合、
又は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）と揃っている場合には、ＪＫＦ
３８が反転動作される。反転出力信号ＸＳＧ３２は、出
力信号ＳＧ３１がＨレベルになって最初の帰還信号ＦＩ
Ｎの立上がりに応答してＬレベルに立下がり、前記第２
位相差検出信号ＳＧ２２がＬレベルに立下がるとともに
Ｈレベルに立上がる波形となる。従って、ＪＫＦ３８
は、少なくともＨレベルの第２位相差検出信号ＳＧ２２
が出力されている間、Ｌレベルの反転出力信号ＸＳＧ３
２をナンド回路４０に出力する。
信号ＲＩＮの立上がり（又は立下がり）より遅い場合、
又は、クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）と揃っている場合には、ＪＫＦ
３８が反転動作される。反転出力信号ＸＳＧ３２は、出
力信号ＳＧ３１がＨレベルになって最初の帰還信号ＦＩ
Ｎの立上がりに応答してＬレベルに立下がり、前記第２
位相差検出信号ＳＧ２２がＬレベルに立下がるとともに
Ｈレベルに立上がる波形となる。従って、ＪＫＦ３８
は、少なくともＨレベルの第２位相差検出信号ＳＧ２２
が出力されている間、Ｌレベルの反転出力信号ＸＳＧ３
２をナンド回路４０に出力する。
【０１１５】ナンド回路４０は、反転出力信号ＸＳＧ３
２と前記排他的論理和回路３６の第２位相差検出信号Ｓ
Ｇ２２を入力する。ナンド回路４０は、反転出力信号Ｘ
ＳＧ３２と第２位相差検出信号ＳＧ２２が共にＨレベル
の時、Ｌレベルのダウン信号ＤＮを出力する。
２と前記排他的論理和回路３６の第２位相差検出信号Ｓ
Ｇ２２を入力する。ナンド回路４０は、反転出力信号Ｘ
ＳＧ３２と第２位相差検出信号ＳＧ２２が共にＨレベル
の時、Ｌレベルのダウン信号ＤＮを出力する。
【０１１６】詳述すると、ナンド回路４０は、反転出力
信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２とを比較
して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）より早いと判断したときのみ第
２位相差検出信号ＳＧ２２がＨレベルになっている時間
（クロックＣＬＫの１／２周期分）だけＬレベルのダウ
ン信号ＤＮを出力する。
信号ＸＳＧ３２と第２位相差検出信号ＳＧ２２とを比較
して、クロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）より早いと判断したときのみ第
２位相差検出信号ＳＧ２２がＨレベルになっている時間
（クロックＣＬＫの１／２周期分）だけＬレベルのダウ
ン信号ＤＮを出力する。
【０１１７】これは、クロックＣＬＫの立上がりが基準
信号ＲＩＮの立上がり（又は立下がり）より遅い場合
と、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上
がり（又は立下がりより）と揃っている場合には、ＪＫ
Ｆ３８が、前記第２位相差検出信号ＳＧ２２がＨレベル
になっている間、Ｌレベルの反転出力信号ＸＳＧ３２を
出力しているからである。
信号ＲＩＮの立上がり（又は立下がり）より遅い場合
と、クロックＣＬＫの立上がりが基準信号ＲＩＮの立上
がり（又は立下がりより）と揃っている場合には、ＪＫ
Ｆ３８が、前記第２位相差検出信号ＳＧ２２がＨレベル
になっている間、Ｌレベルの反転出力信号ＸＳＧ３２を
出力しているからである。
【０１１８】このように、位相差演算回路３０は、位相
差検出回路２９の第１及び第２位相差検出信号ＳＧ２
１，ＳＧ２２に基づいてクロックＣＬＫの立上がりに対
する基準信号ＲＩＮの立上がり（又は立下がり）の位相
差を演算する。そして、位相差検出回路２９は、クロッ
クＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は
立下がり）より遅い場合、その位相差の大きさに応じた
時間のＬレベルのアップ信号ＵＰを生成して前記チャー
ジポンプ２３に出力する。又、位相差検出回路２９は、
クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり
（又は立下がり）より早い場合、そのクロックＣＬＫの
１／２周期分のＬレベルのダウン信号ＤＮを生成して前
記チャージポンプ２３に出力する。さらに、クロックＣ
ＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下
がり）と揃っている場合、位相差演算回路３０は、Ｌレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれも出
力しない。
差検出回路２９の第１及び第２位相差検出信号ＳＧ２
１，ＳＧ２２に基づいてクロックＣＬＫの立上がりに対
する基準信号ＲＩＮの立上がり（又は立下がり）の位相
差を演算する。そして、位相差検出回路２９は、クロッ
クＣＬＫの立上がりが基準信号ＲＩＮの立上がり（又は
立下がり）より遅い場合、その位相差の大きさに応じた
時間のＬレベルのアップ信号ＵＰを生成して前記チャー
ジポンプ２３に出力する。又、位相差検出回路２９は、
クロックＣＬＫの立上がりが基準信号ＲＩＮの立上がり
（又は立下がり）より早い場合、そのクロックＣＬＫの
１／２周期分のＬレベルのダウン信号ＤＮを生成して前
記チャージポンプ２３に出力する。さらに、クロックＣ
ＬＫの立上がりが基準信号ＲＩＮの立上がり（又は立下
がり）と揃っている場合、位相差演算回路３０は、Ｌレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮのいずれも出
力しない。
【０１１９】次に、上記のように構成した位相比較器２
２の作用について説明する。 （Ａ）クロックＣＬＫと基準信号ＲＩＮの立上がりが揃
っている時（図５参照） 第１ＤＦ３１は、基準信号ＲＩＮの立上がり（反転クロ
ックＸＣＬＫの立下がり）からクロックＣＬＫの１／２
周期経過して該反転クロックＸＣＬＫが立上がった時反
転動作する。その結果、反転出力信号ＸＳＧ１１はＨレ
ベルからＬレベルに立下がる。
２の作用について説明する。 （Ａ）クロックＣＬＫと基準信号ＲＩＮの立上がりが揃
っている時（図５参照） 第１ＤＦ３１は、基準信号ＲＩＮの立上がり（反転クロ
ックＸＣＬＫの立下がり）からクロックＣＬＫの１／２
周期経過して該反転クロックＸＣＬＫが立上がった時反
転動作する。その結果、反転出力信号ＸＳＧ１１はＨレ
ベルからＬレベルに立下がる。
【０１２０】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
【０１２１】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
【０１２２】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分
遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力す
る。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基
づいて反転出力信号ＸＳＧ３２をＬレベルにする。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分
遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力す
る。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基
づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２３】やがて、基準信号ＲＩＮが立上がった時に
同時に立上がったクロックＣＬＫから数えて２個目のク
ロックＣＬＫの立上がりに応答して、排他的論理和回路
３６からＨレベルの第２位相差検出信号ＳＧ２２がクロ
ックＣＬＫの１／２周期分の時間だけ出力される。しか
しながら、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２
をＬレベルに保持している。従って、ナンド回路４０は
Ｌレベルのダウン信号ＤＮを出力することはない。
同時に立上がったクロックＣＬＫから数えて２個目のク
ロックＣＬＫの立上がりに応答して、排他的論理和回路
３６からＨレベルの第２位相差検出信号ＳＧ２２がクロ
ックＣＬＫの１／２周期分の時間だけ出力される。しか
しながら、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２
をＬレベルに保持している。従って、ナンド回路４０は
Ｌレベルのダウン信号ＤＮを出力することはない。
【０１２４】このように、クロックＣＬＫと基準信号Ｒ
ＩＮの立上がりが揃っている時、位相比較器２２はＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しな
い。 （Ｂ）クロックＣＬＫの立上がりと基準信号ＲＩＮの立
下がりが揃っている時（図５参照） 第１ＤＦ３１は、基準信号ＲＩＮの立下がり（反転クロ
ックＸＣＬＫの立下がり）からクロックＣＬＫの１／２
周期経過して該反転クロックＸＣＬＫが立上がった時反
転動作する。その結果、反転出力信号ＸＳＧ１１はＬレ
ベルからＨレベルに立上がる。
ＩＮの立上がりが揃っている時、位相比較器２２はＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しな
い。 （Ｂ）クロックＣＬＫの立上がりと基準信号ＲＩＮの立
下がりが揃っている時（図５参照） 第１ＤＦ３１は、基準信号ＲＩＮの立下がり（反転クロ
ックＸＣＬＫの立下がり）からクロックＣＬＫの１／２
周期経過して該反転クロックＸＣＬＫが立上がった時反
転動作する。その結果、反転出力信号ＸＳＧ１１はＬレ
ベルからＨレベルに立上がる。
【０１２５】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
【０１２６】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
【０１２７】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分
遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力す
る。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基
づいて反転出力信号ＸＳＧ３２をＬレベルにする。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１を帰還信号ＦＩＮの１／２周期分
遅らせて出力信号ＳＧ３１としてＪＫＦ３８に出力す
る。ＪＫＦ３８はこのＨレベルの出力信号ＳＧ３１に基
づいて反転出力信号ＸＳＧ３２をＬレベルにする。
【０１２８】やがて、基準信号ＲＩＮが立下がった時に
同時に立上がったクロックＣＬＫから数えて２個目のク
ロックＣＬＫの立上がりに応答して、排他的論理和回路
３６からＨレベルの第２位相差検出信号ＳＧ２２がクロ
ックＣＬＫの１／２周期分の時間だけ出力される。しか
しながら、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２
をＬレベルに保持している。従って、ナンド回路４０は
Ｌレベルのダウン信号ＤＮを出力することはない。
同時に立上がったクロックＣＬＫから数えて２個目のク
ロックＣＬＫの立上がりに応答して、排他的論理和回路
３６からＨレベルの第２位相差検出信号ＳＧ２２がクロ
ックＣＬＫの１／２周期分の時間だけ出力される。しか
しながら、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されている間、反転出力信号ＸＳＧ３２
をＬレベルに保持している。従って、ナンド回路４０は
Ｌレベルのダウン信号ＤＮを出力することはない。
【０１２９】このように、クロックＣＬＫの立上がりと
基準信号ＲＩＮの立下がりが揃っている時、位相比較器
２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを
出力しない。
基準信号ＲＩＮの立下がりが揃っている時、位相比較器
２２はＬレベルのアップ信号ＵＰ及びダウン信号ＤＮを
出力しない。
【０１３０】（Ｃ）クロックＣＬＫの立上がりが基準信
号ＲＩＮの立上がりより早い時（図６参照） 図６に示すように、帰還信号ＦＩＮの１／２周期分だけ
早い場合について説明する。
号ＲＩＮの立上がりより早い時（図６参照） 図６に示すように、帰還信号ＦＩＮの１／２周期分だけ
早い場合について説明する。
【０１３１】第１ＤＦ３１は、基準信号ＲＩＮの立上が
り（この時反転クロックＸＣＬＫは既に立下がってい
る）から該反転クロックＸＣＬＫが立上がった時反転動
作する。その結果、反転出力信号ＸＳＧ１１は、基準信
号ＲＩＮが立上がった時から帰還信号ＦＩＮの１／２周
期分経過した時にＨレベルからＬレベルに立下がる。
り（この時反転クロックＸＣＬＫは既に立下がってい
る）から該反転クロックＸＣＬＫが立上がった時反転動
作する。その結果、反転出力信号ＸＳＧ１１は、基準信
号ＲＩＮが立上がった時から帰還信号ＦＩＮの１／２周
期分経過した時にＨレベルからＬレベルに立下がる。
【０１３２】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの１／２周期分の時間である。こ
のＨレベルの第１位相差検出信号ＳＧ２１はナンド回路
３９に出力される。
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの１／２周期分の時間である。こ
のＨレベルの第１位相差検出信号ＳＧ２１はナンド回路
３９に出力される。
【０１３３】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
【０１３４】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分
の時間Ｈレベルになっているだけなので、ＪＫＦ３８に
出力される出力信号ＳＧ３１はＬレベルのままとなる。
その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベ
ルのままなので、反転出力信号ＸＳＧ３２をＨレベルの
状態に保持しナンド回路４０に出力している。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分
の時間Ｈレベルになっているだけなので、ＪＫＦ３８に
出力される出力信号ＳＧ３１はＬレベルのままとなる。
その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベ
ルのままなので、反転出力信号ＸＳＧ３２をＨレベルの
状態に保持しナンド回路４０に出力している。
【０１３５】やがて、基準信号ＲＩＮが立上がった時か
ら数えて最初に立上がるクロックＣＬＫのその立上がり
に応答して、排他的論理和回路３６からＨレベルの第２
位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期
分の時間だけ出力される。
ら数えて最初に立上がるクロックＣＬＫのその立上がり
に応答して、排他的論理和回路３６からＨレベルの第２
位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期
分の時間だけ出力される。
【０１３６】従って、ナンド回路４０はこの第２位相差
検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮ
を帰還信号ＦＩＮの１周期分出力する。このように、ク
ロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりよ
り早い時、位相比較器２２はＬレベルのダウン信号ＤＮ
を出力する。
検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮ
を帰還信号ＦＩＮの１周期分出力する。このように、ク
ロックＣＬＫの立上がりが基準信号ＲＩＮの立上がりよ
り早い時、位相比較器２２はＬレベルのダウン信号ＤＮ
を出力する。
【０１３７】（Ｄ）クロックＣＬＫの立上がりが基準信
号ＲＩＮの立下がりより早い時（図６参照） 図６に示すように、帰還信号ＦＩＮの１／２周期分だけ
早い場合について説明する。
号ＲＩＮの立下がりより早い時（図６参照） 図６に示すように、帰還信号ＦＩＮの１／２周期分だけ
早い場合について説明する。
【０１３８】第１ＤＦ３１は、基準信号ＲＩＮの立下が
り（この時反転クロックＸＣＬＫは既に立下がってい
る）から該反転クロックＸＣＬＫが立上がった時反転動
作する。その結果、反転出力信号ＸＳＧ１１は、基準信
号ＲＩＮが立下がった時から帰還信号ＦＩＮの１／２周
期分経過した時にＬレベルからＨレベルに立上がる。
り（この時反転クロックＸＣＬＫは既に立下がってい
る）から該反転クロックＸＣＬＫが立上がった時反転動
作する。その結果、反転出力信号ＸＳＧ１１は、基準信
号ＲＩＮが立下がった時から帰還信号ＦＩＮの１／２周
期分経過した時にＬレベルからＨレベルに立上がる。
【０１３９】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの１／２周期分の時間である。こ
のＨレベルの第１位相差検出信号ＳＧ２１はナンド回路
３９に出力される。
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの１／２周期分の時間である。こ
のＨレベルの第１位相差検出信号ＳＧ２１はナンド回路
３９に出力される。
【０１４０】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
Ｌレベルである。従って、ナンド回路３９はＬレベルの
アップ信号ＵＰを出力することはない。
【０１４１】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分
の時間Ｈレベルになっているだけなので、ＪＫＦ３８に
出力される出力信号ＳＧ３１はＬレベルのままとなる。
その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベ
ルのままなので、反転出力信号ＸＳＧ３２をＨレベルの
状態に保持しナンド回路４０に出力している。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの１／２周期分
の時間Ｈレベルになっているだけなので、ＪＫＦ３８に
出力される出力信号ＳＧ３１はＬレベルのままとなる。
その結果、ＪＫＦ３８はＨレベルの第２位相差検出信号
ＳＧ２２が出力されていても出力信号ＳＧ３１がＬレベ
ルのままなので、反転出力信号ＸＳＧ３２をＨレベルの
状態に保持しナンド回路４０に出力している。
【０１４２】やがて、基準信号ＲＩＮが立下がった時か
ら数えて最初に立上がるクロックＣＬＫのその立上がり
に応答して、排他的論理和回路３６からＨレベルの第２
位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期
分の時間だけ出力される。
ら数えて最初に立上がるクロックＣＬＫのその立上がり
に応答して、排他的論理和回路３６からＨレベルの第２
位相差検出信号ＳＧ２２がクロックＣＬＫの１／２周期
分の時間だけ出力される。
【０１４３】従って、ナンド回路４０はこの第２位相差
検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮ
を帰還信号ＦＩＮの１周期分出力する。このように、ク
ロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりよ
り早い時、位相比較器２２はＬレベルのダウン信号ＤＮ
を出力する。
検出信号ＳＧ２２に応答してＬレベルのダウン信号ＤＮ
を帰還信号ＦＩＮの１周期分出力する。このように、ク
ロックＣＬＫの立上がりが基準信号ＲＩＮの立下がりよ
り早い時、位相比較器２２はＬレベルのダウン信号ＤＮ
を出力する。
【０１４４】（Ｅ）クロックＣＬＫの立上がりが基準信
号ＲＩＮの立上がりより遅い時（図７参照） 図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い
場合について説明する。
号ＲＩＮの立上がりより遅い時（図７参照） 図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い
場合について説明する。
【０１４５】第１ＤＦ３１は、基準信号ＲＩＮの立上が
り（この時反転クロックＸＣＬＫは立上がる）から次の
反転クロックＸＣＬＫが立上がった時反転動作する。そ
の結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが
立上がった時から帰還信号ＦＩＮの２周期分経過した時
にＨレベルからＬレベルに立下がる。
り（この時反転クロックＸＣＬＫは立上がる）から次の
反転クロックＸＣＬＫが立上がった時反転動作する。そ
の結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが
立上がった時から帰還信号ＦＩＮの２周期分経過した時
にＨレベルからＬレベルに立下がる。
【０１４６】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの２周期分の時間である。このＨ
レベルの第１位相差検出信号ＳＧ２１はナンド回路３９
に出力される。
信号ＲＩＮの立上がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＨレベルから
Ｌレベルの立下がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの２周期分の時間である。このＨ
レベルの第１位相差検出信号ＳＧ２１はナンド回路３９
に出力される。
【０１４７】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
前記基準信号ＲＩＮの立上がりから帰還信号ＦＩＮの１
周期に相当する時間Ｈレベルである。従って、その反転
クロックＸＣＬＫがＨレベルになっている間、ナンド回
路３９はＬレベルのアップ信号ＵＰを出力する。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
前記基準信号ＲＩＮの立上がりから帰還信号ＦＩＮの１
周期に相当する時間Ｈレベルである。従って、その反転
クロックＸＣＬＫがＨレベルになっている間、ナンド回
路３９はＬレベルのアップ信号ＵＰを出力する。
【０１４８】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時
間Ｈレベルになっているため、ＪＫＦ３８に出力される
出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこの
Ｈレベルの出力信号ＳＧ３１に基づいて反転出力信号Ｘ
ＳＧ３２をＬレベルにする。やがて、基準信号ＲＩＮが
立上がった後から数えて２個目のクロックＣＬＫの立上
がりに応答して、排他的論理和回路３６からＨレベルの
第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２
周期分の時間だけ出力される。しかしながら、ＪＫＦ３
８はＨレベルの第２位相差検出信号ＳＧ２２が出力され
ている間、反転出力信号ＸＳＧ３２をＬレベルに保持し
ている。従って、ナンド回路４０はＬレベルのダウン信
号ＤＮを出力することはない。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時
間Ｈレベルになっているため、ＪＫＦ３８に出力される
出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこの
Ｈレベルの出力信号ＳＧ３１に基づいて反転出力信号Ｘ
ＳＧ３２をＬレベルにする。やがて、基準信号ＲＩＮが
立上がった後から数えて２個目のクロックＣＬＫの立上
がりに応答して、排他的論理和回路３６からＨレベルの
第２位相差検出信号ＳＧ２２がクロックＣＬＫの１／２
周期分の時間だけ出力される。しかしながら、ＪＫＦ３
８はＨレベルの第２位相差検出信号ＳＧ２２が出力され
ている間、反転出力信号ＸＳＧ３２をＬレベルに保持し
ている。従って、ナンド回路４０はＬレベルのダウン信
号ＤＮを出力することはない。
【０１４９】このように、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期
分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰ
を帰還信号ＦＩＮの１周期分出力する。
基準信号ＲＩＮの立上がりより帰還信号ＦＩＮの１周期
分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰ
を帰還信号ＦＩＮの１周期分出力する。
【０１５０】尚、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立上がりより帰還信号ＦＩＮの１／２周期分遅
い時には、上記と同様な動作を行い、図８に示すように
位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号
ＦＩＮの１／２周期分出力する。同様に、位相比較器２
２はＬレベルのダウン信号ＤＮを出力しない。
ＲＩＮの立上がりより帰還信号ＦＩＮの１／２周期分遅
い時には、上記と同様な動作を行い、図８に示すように
位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号
ＦＩＮの１／２周期分出力する。同様に、位相比較器２
２はＬレベルのダウン信号ＤＮを出力しない。
【０１５１】（Ｆ）クロックＣＬＫの立上がりが基準信
号ＲＩＮの立下がりより遅い時（図７参照） 図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い
場合について説明する。
号ＲＩＮの立下がりより遅い時（図７参照） 図７に示すように、帰還信号ＦＩＮの１周期分だけ遅い
場合について説明する。
【０１５２】第１ＤＦ３１は、基準信号ＲＩＮの立下が
り（この時反転クロックＸＣＬＫは立上がる）から次の
反転クロックＸＣＬＫが立上がった時反転動作する。そ
の結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが
立下がった時から帰還信号ＦＩＮの２周期分経過した時
にＬレベルからＨレベルに立上がる。
り（この時反転クロックＸＣＬＫは立上がる）から次の
反転クロックＸＣＬＫが立上がった時反転動作する。そ
の結果、反転出力信号ＸＳＧ１１は、基準信号ＲＩＮが
立下がった時から帰還信号ＦＩＮの２周期分経過した時
にＬレベルからＨレベルに立上がる。
【０１５３】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの２周期分の時間である。このＨ
レベルの第１位相差検出信号ＳＧ２１はナンド回路３９
に出力される。
信号ＲＩＮの立下がりに応答してＨレベルの第１位相差
検出信号ＳＧ２１を出力する。そして、否定排他的論理
和回路３５は、反転出力信号ＸＳＧ１１のＬレベルから
Ｈレベルの立上がりに応答して前記第１位相差検出信号
ＳＧ２１をＨレベルからＬレベルにする。従って、この
第１位相差検出信号ＳＧ２１がＨレベルになっている時
間は、帰還信号ＦＩＮの２周期分の時間である。このＨ
レベルの第１位相差検出信号ＳＧ２１はナンド回路３９
に出力される。
【０１５４】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
前記基準信号ＲＩＮの立下がりから帰還信号ＦＩＮの１
周期に相当する時間Ｈレベルである。従って、その反転
クロックＸＣＬＫがＨレベルになっている間、ナンド回
路３９はＬレベルのアップ信号ＵＰを出力する。
Ｇ２１が出力されている間は、反転クロックＸＣＬＫは
前記基準信号ＲＩＮの立下がりから帰還信号ＦＩＮの１
周期に相当する時間Ｈレベルである。従って、その反転
クロックＸＣＬＫがＨレベルになっている間、ナンド回
路３９はＬレベルのアップ信号ＵＰを出力する。
【０１５５】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時
間Ｈレベルになっているため、ＪＫＦ３８に出力される
出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこの
Ｈレベルの出力信号ＳＧ３１に基づいて反転出力信号Ｘ
ＳＧ３２をＬレベルにする。
１は、ＤＦ３７に出力される。ＤＦ３７は、その第１位
相差検出信号ＳＧ２１が帰還信号ＦＩＮの２周期分の時
間Ｈレベルになっているため、ＪＫＦ３８に出力される
出力信号ＳＧ３１はＨレベルとなる。ＪＫＦ３８はこの
Ｈレベルの出力信号ＳＧ３１に基づいて反転出力信号Ｘ
ＳＧ３２をＬレベルにする。
【０１５６】やがて、基準信号ＲＩＮが立下がった後か
ら数えて２個目のクロックＣＬＫの立上がりに応答し
て、排他的論理和回路３６からＨレベルの第２位相差検
出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間
だけ出力される。しかしながら、ＪＫＦ３８はＨレベル
の第２位相差検出信号ＳＧ２２が出力されている間、反
転出力信号ＸＳＧ３２をＬレベルに保持している。従っ
て、ナンド回路４０はＬレベルのダウン信号ＤＮを出力
することはない。
ら数えて２個目のクロックＣＬＫの立上がりに応答し
て、排他的論理和回路３６からＨレベルの第２位相差検
出信号ＳＧ２２がクロックＣＬＫの１／２周期分の時間
だけ出力される。しかしながら、ＪＫＦ３８はＨレベル
の第２位相差検出信号ＳＧ２２が出力されている間、反
転出力信号ＸＳＧ３２をＬレベルに保持している。従っ
て、ナンド回路４０はＬレベルのダウン信号ＤＮを出力
することはない。
【０１５７】このように、クロックＣＬＫの立上がりが
基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期
分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰ
を帰還信号ＦＩＮの１周期分出力する。
基準信号ＲＩＮの立下がりより帰還信号ＦＩＮの１周期
分遅い時、位相比較器２２はＬレベルのアップ信号ＵＰ
を帰還信号ＦＩＮの１周期分出力する。
【０１５８】尚、クロックＣＬＫの立上がりが基準信号
ＲＩＮの立下がりより帰還信号ＦＩＮの１／２周期分遅
い時には、上記と同様な動作を行い、図８に示すように
位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号
ＦＩＮの１／２周期分出力する。同様に、位相比較器２
２はＬレベルのダウン信号ＤＮを出力しない。
ＲＩＮの立下がりより帰還信号ＦＩＮの１／２周期分遅
い時には、上記と同様な動作を行い、図８に示すように
位相比較器２２はＬレベルのアップ信号ＵＰを帰還信号
ＦＩＮの１／２周期分出力する。同様に、位相比較器２
２はＬレベルのダウン信号ＤＮを出力しない。
【０１５９】次に、上記ように構成した第一実施形態の
特徴を以下に記載する。 （１）上記実施形態において、位相比較器２２は、基準
信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりと立下がり
に対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の
立上がりとの位相比較を行うことができる。その結果、
ＰＬＬ回路１９は、周波数が変動する基準信号ＲＩＮ
（ＥＦＭ信号ＳＧ４）に対して確実にロックさせること
ができる。
特徴を以下に記載する。 （１）上記実施形態において、位相比較器２２は、基準
信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりと立下がり
に対してそれぞれクロックＣＬＫ（帰還信号ＦＩＮ）の
立上がりとの位相比較を行うことができる。その結果、
ＰＬＬ回路１９は、周波数が変動する基準信号ＲＩＮ
（ＥＦＭ信号ＳＧ４）に対して確実にロックさせること
ができる。
【０１６０】（２）上記実施形態において、位相比較器
２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上が
り及び立下がりに対してそれぞれクロックＣＬＫ（帰還
信号ＦＩＮ）の立上がりが揃っている時（ロックがかか
っている時）、位相比較器２２はＬレベルのアップ信号
ＵＰ及びダウン信号ＤＮのいずれの信号も出力しない。
２２は、基準信号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上が
り及び立下がりに対してそれぞれクロックＣＬＫ（帰還
信号ＦＩＮ）の立上がりが揃っている時（ロックがかか
っている時）、位相比較器２２はＬレベルのアップ信号
ＵＰ及びダウン信号ＤＮのいずれの信号も出力しない。
【０１６１】従って、ロックがかかっている状態では、
後に続くチャージポンプ２３、ＶＣＯ（電圧制御発振
器）２５等の動作はその時の状態を維持した状態にあ
る。その結果、本実施形態のＰＬＬ回路１９は、ロック
がかかっている状態で交互にアップ信号とダウン信号を
出力する従来のＰＬＬ回路のように、一時的に周波数の
ロックが外れることはなく非常に安定性がある。
後に続くチャージポンプ２３、ＶＣＯ（電圧制御発振
器）２５等の動作はその時の状態を維持した状態にあ
る。その結果、本実施形態のＰＬＬ回路１９は、ロック
がかかっている状態で交互にアップ信号とダウン信号を
出力する従来のＰＬＬ回路のように、一時的に周波数の
ロックが外れることはなく非常に安定性がある。
【０１６２】（３）上記本実施形態において、ＰＬＬ回
路１９は周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号
ＳＧ４）に対して確実にロックさせることができるとと
も、ロックがかかっている状態では一時的に周波数のロ
ックが外れることはなく非常に安定性がある。従って、
該ＰＬＬ回路１９を備えたＣＡＶ方式のデータ読み出し
装置は、ＣＬＶ方式で格納データが記録された光ディス
ク１２の該格納データをデータ復調装置１４のＥＦＭ復
調回路１８にて確実に復調させることができる。その結
果、該読み出し装置は、ＣＡＶ方式のみならずＣＬＶ方
式で格納データを記録した光ディスクに対するデータ読
み出しにも対応することができる。
路１９は周波数が変動する基準信号ＲＩＮ（ＥＦＭ信号
ＳＧ４）に対して確実にロックさせることができるとと
も、ロックがかかっている状態では一時的に周波数のロ
ックが外れることはなく非常に安定性がある。従って、
該ＰＬＬ回路１９を備えたＣＡＶ方式のデータ読み出し
装置は、ＣＬＶ方式で格納データが記録された光ディス
ク１２の該格納データをデータ復調装置１４のＥＦＭ復
調回路１８にて確実に復調させることができる。その結
果、該読み出し装置は、ＣＡＶ方式のみならずＣＬＶ方
式で格納データを記録した光ディスクに対するデータ読
み出しにも対応することができる。
【０１６３】（４）上記実施形態において、同期回路２
８の第１ＤＦ３１にて反転クロックＸＣＬＫの立上がり
に応答してその時の基準信号ＲＩＮの状態を保持させる
ようにして、基準信号ＲＩＮがＬレベルからＨレベルへ
の立上がったことと、ＨレベルからＬレベルへの立下が
ったことを検知させようにした。又、この時、第１ＤＦ
３１に対して、基準信号ＲＩＮが一方に変化したことを
検知した時、その変化した基準信号ＲＩＮの状態に対し
て反転した状態の反転出力信号ＸＳＧ１１を生成し出力
させるようにした。
８の第１ＤＦ３１にて反転クロックＸＣＬＫの立上がり
に応答してその時の基準信号ＲＩＮの状態を保持させる
ようにして、基準信号ＲＩＮがＬレベルからＨレベルへ
の立上がったことと、ＨレベルからＬレベルへの立下が
ったことを検知させようにした。又、この時、第１ＤＦ
３１に対して、基準信号ＲＩＮが一方に変化したことを
検知した時、その変化した基準信号ＲＩＮの状態に対し
て反転した状態の反転出力信号ＸＳＧ１１を生成し出力
させるようにした。
【０１６４】又、この反転出力信号ＸＳＧ１１と基準信
号ＲＩＮとの位相差を位相差検出回路２９の否定排他的
論理和回路３５にて検出させるようにした。従って、第
１ＤＦ３１という１つのフリップフロップにて、基準信
号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロ
ックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相比較
と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫ
の立上がりの位相比較のための反転出差力信号ＸＳＧ１
１を生成することができる。
号ＲＩＮとの位相差を位相差検出回路２９の否定排他的
論理和回路３５にて検出させるようにした。従って、第
１ＤＦ３１という１つのフリップフロップにて、基準信
号ＲＩＮ（ＥＦＭ信号ＳＧ４）の立上がりに対するクロ
ックＣＬＫ（帰還信号ＦＩＮ）の立上がりの位相比較
と、基準信号ＲＩＮの立下がりに対するクロックＣＬＫ
の立上がりの位相比較のための反転出差力信号ＸＳＧ１
１を生成することができる。
【０１６５】その結果、本実施形態の位相比較器２２は
非常に簡単な回路構成で基準信号ＲＩＮ（ＥＦＭ信号Ｓ
Ｇ４）の立上がりに対するクロックＣＬＫ（帰還信号Ｆ
ＩＮ）の立上がりの位相差と、基準信号ＲＩＮの立下が
りに対するクロックＣＬＫの立上がりの位相差の検出を
行うことができる。
非常に簡単な回路構成で基準信号ＲＩＮ（ＥＦＭ信号Ｓ
Ｇ４）の立上がりに対するクロックＣＬＫ（帰還信号Ｆ
ＩＮ）の立上がりの位相差と、基準信号ＲＩＮの立下が
りに対するクロックＣＬＫの立上がりの位相差の検出を
行うことができる。
【０１６６】（５）上記実施形態では、位相差演算回路
３０のＤＦ３７にて、第１位相差検出信号ＳＧ２１に基
づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）より早いか否かを判別させ、遅
い場合のみＨレベルの出力信号ＳＧ３１を出力させるよ
うにした。又、位相差演算回路３０のＪＫＦ３８にて、
ＤＦ３７が遅いと判別したとき第２位相差検出信号ＳＧ
２２がＨレベルになっいる間、該第２位相差検出信号Ｓ
Ｇ２２をダウン信号ＤＮとしてナンド回路４０から出力
させないＬレベルの反転出力信号ＸＳＧ３２を出力させ
るようにした。
３０のＤＦ３７にて、第１位相差検出信号ＳＧ２１に基
づいてクロックＣＬＫの立上がりが基準信号ＲＩＮの立
上がり（又は立下がり）より早いか否かを判別させ、遅
い場合のみＨレベルの出力信号ＳＧ３１を出力させるよ
うにした。又、位相差演算回路３０のＪＫＦ３８にて、
ＤＦ３７が遅いと判別したとき第２位相差検出信号ＳＧ
２２がＨレベルになっいる間、該第２位相差検出信号Ｓ
Ｇ２２をダウン信号ＤＮとしてナンド回路４０から出力
させないＬレベルの反転出力信号ＸＳＧ３２を出力させ
るようにした。
【０１６７】従って、本実施形態の位相比較器２２は非
常に簡単な回路構成で、ロックがかかっている時にアッ
プ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力さ
せないようにすることができる。又、クロックＣＬＫの
立上がりが基準信号ＲＩＮの立上がり（又は立下がり）
より遅い場合にもダウン信号ＤＮを出力させないように
することができる。
常に簡単な回路構成で、ロックがかかっている時にアッ
プ信号ＵＰ及びダウン信号ＤＮのいずれの信号も出力さ
せないようにすることができる。又、クロックＣＬＫの
立上がりが基準信号ＲＩＮの立上がり（又は立下がり）
より遅い場合にもダウン信号ＤＮを出力させないように
することができる。
【０１６８】（第二実施形態）次に、本発明の第二実施
形態について図９〜図１３に従って説明する。本実施形
態は、ＰＬＬ回路に構成された位相比較器に特徴を有す
る。特に、データ読み出し速度の高速化に対応した位相
比較器である。
形態について図９〜図１３に従って説明する。本実施形
態は、ＰＬＬ回路に構成された位相比較器に特徴を有す
る。特に、データ読み出し速度の高速化に対応した位相
比較器である。
【０１６９】図９は、本実施形態の位相比較器を示す。
尚、本実施形態も、第一実施形態と基本的に同様なデー
タ読み出し装置に用いられる。第一実施形態と相違する
点は、光ディスクをより高速にＣＡＶ方式にて回転させ
ピックアップ装置でその光ディスクにＣＬＶ方式で記録
された格納されたデータを読み出す点が相違する。その
ため、ＥＦＭ信号ＳＧ４も相対して周波数が高くなり、
再生クロックＣＬＫ１（帰還信号ＦＩＮ）も高くなる。
そして、本実施形態では、説明の便宜上、帰還信号ＦＩ
Ｎの周波数が第一実施形態の帰還信号ＦＩＮの周波数よ
り２倍高い周波数とする。例えば、第一実施形態の帰還
信号ＦＩＮの周波数が１０メガＨz とすると、本実施形
態の帰還信号ＦＩＮの周波数は２０メガＨz となる。
尚、本実施形態も、第一実施形態と基本的に同様なデー
タ読み出し装置に用いられる。第一実施形態と相違する
点は、光ディスクをより高速にＣＡＶ方式にて回転させ
ピックアップ装置でその光ディスクにＣＬＶ方式で記録
された格納されたデータを読み出す点が相違する。その
ため、ＥＦＭ信号ＳＧ４も相対して周波数が高くなり、
再生クロックＣＬＫ１（帰還信号ＦＩＮ）も高くなる。
そして、本実施形態では、説明の便宜上、帰還信号ＦＩ
Ｎの周波数が第一実施形態の帰還信号ＦＩＮの周波数よ
り２倍高い周波数とする。例えば、第一実施形態の帰還
信号ＦＩＮの周波数が１０メガＨz とすると、本実施形
態の帰還信号ＦＩＮの周波数は２０メガＨz となる。
【０１７０】本実施形態の分周回路２６は２個のＤ型フ
リップフロップ（ＤＦ）２７ａ、２７ｂを備えている。
初段のＤＦ２７ａにて、帰還信号ＦＩＮを１／２に分周
して第３のデジタル信号としてのクロックＣＬＫと反転
クロックＸＣＬＫを生成する。従って、このクロックＣ
ＬＫの周期は、帰還信号ＦＩＮの周期の２倍である。こ
のクロックＣＬＫは、位相比較器２２の位相差演算回路
３０のＪＫＦ３８のクロック入力端子ＣＫに入力され
る。又、反転クロックＸＣＬＫは、位相差演算回路３０
のＤＦ３７のクロック入力端子ＣＫに入力される。
リップフロップ（ＤＦ）２７ａ、２７ｂを備えている。
初段のＤＦ２７ａにて、帰還信号ＦＩＮを１／２に分周
して第３のデジタル信号としてのクロックＣＬＫと反転
クロックＸＣＬＫを生成する。従って、このクロックＣ
ＬＫの周期は、帰還信号ＦＩＮの周期の２倍である。こ
のクロックＣＬＫは、位相比較器２２の位相差演算回路
３０のＪＫＦ３８のクロック入力端子ＣＫに入力され
る。又、反転クロックＸＣＬＫは、位相差演算回路３０
のＤＦ３７のクロック入力端子ＣＫに入力される。
【０１７１】後段のＤＦ２７ｂは、初段のＤＦ２７ａの
クロックＣＬＫを１／２に分周して、第２のデジタル信
号としての第２クロックＣＬＫ２と第２反転クロックＸ
ＣＬＫ２を生成する。従って、この第２クロックＣＬＫ
２の周期は、帰還信号ＦＩＮの周期の４倍となる。この
第２クロックＣＬＫ２は、位相比較器２２の同期回路２
８の第２ＤＦ３２のクロック入力端子ＣＫに入力され
る。又、第２反転クロックＸＣＬＫ２は、基準信号２８
の第１及び第３ＤＦ３１，３３のクロック入力端子ＣＫ
に入力される。
クロックＣＬＫを１／２に分周して、第２のデジタル信
号としての第２クロックＣＬＫ２と第２反転クロックＸ
ＣＬＫ２を生成する。従って、この第２クロックＣＬＫ
２の周期は、帰還信号ＦＩＮの周期の４倍となる。この
第２クロックＣＬＫ２は、位相比較器２２の同期回路２
８の第２ＤＦ３２のクロック入力端子ＣＫに入力され
る。又、第２反転クロックＸＣＬＫ２は、基準信号２８
の第１及び第３ＤＦ３１，３３のクロック入力端子ＣＫ
に入力される。
【０１７２】次に、上記のように構成した第二実施形態
の位相比較器２２の作用について説明する。 （Ａ）第２クロックＣＬＫ２と基準信号ＲＩＮの立上が
りが揃っている時（図１０参照） 基準信号ＲＩＮの立上がり（第２反転クロックＸＣＬＫ
２の立下がり）から第２クロックＣＬＫ２の１／２周期
経過して該第２反転クロックＸＣＬＫ２が立上がると、
第１ＤＦ３１の反転出力信号ＸＳＧ１１はＨレベルから
Ｌレベルに立下がる。
の位相比較器２２の作用について説明する。 （Ａ）第２クロックＣＬＫ２と基準信号ＲＩＮの立上が
りが揃っている時（図１０参照） 基準信号ＲＩＮの立上がり（第２反転クロックＸＣＬＫ
２の立下がり）から第２クロックＣＬＫ２の１／２周期
経過して該第２反転クロックＸＣＬＫ２が立上がると、
第１ＤＦ３１の反転出力信号ＸＳＧ１１はＨレベルから
Ｌレベルに立下がる。
【０１７３】一方、基準信号ＲＩＮの立上がりに応答し
て、否定排他的論理和回路３５の第１位相差検出信号Ｓ
Ｇ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ
１１のＨレベルからＬレベルの立下がりに応答して、第
１位相差検出信号ＳＧ２１はＨレベルからＬレベルにな
る。このＨレベルの第１位相差検出信号ＳＧ２１はナン
ド回路３９に出力される。
て、否定排他的論理和回路３５の第１位相差検出信号Ｓ
Ｇ２１はＨレベルとなる。そして、反転出力信号ＸＳＧ
１１のＨレベルからＬレベルの立下がりに応答して、第
１位相差検出信号ＳＧ２１はＨレベルからＬレベルにな
る。このＨレベルの第１位相差検出信号ＳＧ２１はナン
ド回路３９に出力される。
【０１７４】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、ナンド回路３９のアッ
プ信号ＵＰはＨレベルのままである。
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、ナンド回路３９のアッ
プ信号ＵＰはＨレベルのままである。
【０１７５】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ
３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８
に出力される。ＪＫＦ３８の反転出力信号ＸＳＧ３２
は、このＨレベルの出力信号ＳＧ３１に基づいてＬレベ
ルとなる。
１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ
３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８
に出力される。ＪＫＦ３８の反転出力信号ＸＳＧ３２
は、このＨレベルの出力信号ＳＧ３１に基づいてＬレベ
ルとなる。
【０１７６】やがて、基準信号ＲＩＮが立上がった時に
同時に立上がった第２クロックＣＬＫ２から数えて２個
目の第２クロックＣＬＫ２の立上がりに応答して、排他
的論理和回路３６の第２位相差検出信号ＳＧ２２が第２
クロックＣＬＫ２の１／２周期分の時間だけＨレベルと
なる。しかしながら、ＪＫＦ３８はＨレベルの第２位相
差検出信号ＳＧ２２が出力されている間、反転出力信号
ＸＳＧ３２をＬレベルに保持している。従って、ナンド
回路４０のダウン信号ＤＮはＨレベルのままである。
同時に立上がった第２クロックＣＬＫ２から数えて２個
目の第２クロックＣＬＫ２の立上がりに応答して、排他
的論理和回路３６の第２位相差検出信号ＳＧ２２が第２
クロックＣＬＫ２の１／２周期分の時間だけＨレベルと
なる。しかしながら、ＪＫＦ３８はＨレベルの第２位相
差検出信号ＳＧ２２が出力されている間、反転出力信号
ＸＳＧ３２をＬレベルに保持している。従って、ナンド
回路４０のダウン信号ＤＮはＨレベルのままである。
【０１７７】このように、クロックＣＬＫと基準信号Ｒ
ＩＮの立上がりが揃っている時、位相比較器２２はＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しな
い。 （Ｂ）第２クロックＣＬＫ２の立上がりと基準信号ＲＩ
Ｎの立下がりが揃っている時（図１０参照） 基準信号ＲＩＮの立下がり（第２反転クロックＸＣＬＫ
２の立下がり）から第２クロックＣＬＫ２の１／２周期
経過して該第２反転クロックＸＣＬＫ２が立上がると、
第１ＤＦ３１の反転出力信号ＸＳＧ１１はＬレベルから
Ｈレベルに立上がる。
ＩＮの立上がりが揃っている時、位相比較器２２はＬレ
ベルのアップ信号ＵＰ及びダウン信号ＤＮを出力しな
い。 （Ｂ）第２クロックＣＬＫ２の立上がりと基準信号ＲＩ
Ｎの立下がりが揃っている時（図１０参照） 基準信号ＲＩＮの立下がり（第２反転クロックＸＣＬＫ
２の立下がり）から第２クロックＣＬＫ２の１／２周期
経過して該第２反転クロックＸＣＬＫ２が立上がると、
第１ＤＦ３１の反転出力信号ＸＳＧ１１はＬレベルから
Ｈレベルに立上がる。
【０１７８】一方、基準信号ＲＩＮの立下がりに応答し
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。このＨレベルの第１
位相差検出信号ＳＧ２１はナンド回路３９に出力され
る。
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。このＨレベルの第１
位相差検出信号ＳＧ２１はナンド回路３９に出力され
る。
【０１７９】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、ナンド回路３９のアッ
プ信号ＵＰはＨレベルのままである。
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、ナンド回路３９のアッ
プ信号ＵＰはＨレベルのままである。
【０１８０】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ
３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８
に出力する。ＪＫＦ３８の反転出力信号ＸＳＧ３２はこ
のＨレベルの出力信号ＳＧ３１に基づいてＬレベルとな
る。
１は、ＤＦ３７に出力される。ＤＦ３７の出力信号ＳＧ
３１は、クロックＣＬＫの１／２周期遅れてＪＫＦ３８
に出力する。ＪＫＦ３８の反転出力信号ＸＳＧ３２はこ
のＨレベルの出力信号ＳＧ３１に基づいてＬレベルとな
る。
【０１８１】やがて、基準信号ＲＩＮが立下がった時に
同時に立上がった第２クロックＣＬＫ２から数えて２個
目の第２クロックＣＬＫ２の立上がりに応答して、第２
位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／
２周期分の時間だけＨレベルとなる。しかしながら、Ｊ
ＫＦ３８の反転出力信号ＸＳＧ３２は第２位相差検出信
号ＳＧ２２がＨレベルの間、Ｌレベルである。従って、
ナンド回路４０のダウン信号ＤＮはＨレベルのままであ
る。
同時に立上がった第２クロックＣＬＫ２から数えて２個
目の第２クロックＣＬＫ２の立上がりに応答して、第２
位相差検出信号ＳＧ２２は第２クロックＣＬＫ２の１／
２周期分の時間だけＨレベルとなる。しかしながら、Ｊ
ＫＦ３８の反転出力信号ＸＳＧ３２は第２位相差検出信
号ＳＧ２２がＨレベルの間、Ｌレベルである。従って、
ナンド回路４０のダウン信号ＤＮはＨレベルのままであ
る。
【０１８２】このように、第２クロックＣＬＫ２の立上
がりと基準信号ＲＩＮの立下がりが揃っている時、位相
比較器２２のアップ信号ＵＰ及びダウン信号ＤＮはＨレ
ベルのままである。
がりと基準信号ＲＩＮの立下がりが揃っている時、位相
比較器２２のアップ信号ＵＰ及びダウン信号ＤＮはＨレ
ベルのままである。
【０１８３】（Ｃ）第２クロックＣＬＫ２の立上がりが
基準信号ＲＩＮの立上がりより早い時（図１１参照） 図１１に示すように、クロックＣＬＫの１／２周期分だ
け早い場合について説明する。
基準信号ＲＩＮの立上がりより早い時（図１１参照） 図１１に示すように、クロックＣＬＫの１／２周期分だ
け早い場合について説明する。
【０１８４】基準信号ＲＩＮの立上がり（この時第２反
転クロックＸＣＬＫ２は既に立下がっている）から該第
２反転クロックＸＣＬＫ２が立上がると、反転出力信号
ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロ
ックＣＬＫの１／２周期分経過した時にＨレベルからＬ
レベルに立下がる。
転クロックＸＣＬＫ２は既に立下がっている）から該第
２反転クロックＸＣＬＫ２が立上がると、反転出力信号
ＸＳＧ１１は、基準信号ＲＩＮが立上がった時からクロ
ックＣＬＫの１／２周期分経過した時にＨレベルからＬ
レベルに立下がる。
【０１８５】一方、否定排他的論理和回路３５は、基準
信号ＲＩＮの立上がりに応答して、第１位相差検出信号
ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳ
Ｇ１１のＨレベルからＬレベルの立下がりに応答して、
第１位相差検出信号ＳＧ２１はＨレベルからＬレベルと
なる。従って、この第１位相差検出信号ＳＧ２１がＨレ
ベルになっている時間は、クロックＣＬＫの１／２周期
分の時間である。このＨレベルの第１位相差検出信号Ｓ
Ｇ２１はナンド回路３９に出力される。
信号ＲＩＮの立上がりに応答して、第１位相差検出信号
ＳＧ２１はＨレベルとなる。そして、反転出力信号ＸＳ
Ｇ１１のＨレベルからＬレベルの立下がりに応答して、
第１位相差検出信号ＳＧ２１はＨレベルからＬレベルと
なる。従って、この第１位相差検出信号ＳＧ２１がＨレ
ベルになっている時間は、クロックＣＬＫの１／２周期
分の時間である。このＨレベルの第１位相差検出信号Ｓ
Ｇ２１はナンド回路３９に出力される。
【０１８６】この時、第１位相差検出信号ＳＧ２１がＨ
レベルの間は、第２反転クロックＸＣＬＫ２はＬレベル
である。従って、アップ信号ＵＰはＨレベルのままであ
る。又、Ｈレベルの第１位相差検出信号ＳＧ２１は、Ｄ
Ｆ３７に出力される。その第１位相差検出信号ＳＧ２１
がクロックＣＬＫの１／２周期分の時間Ｈレベルになっ
ているだけなので、ＪＫＦ３８に出力される出力信号Ｓ
Ｇ３１はＬレベルのままとなる。その結果、Ｈレベルの
第２位相差検出信号ＳＧ２２が出力されていても出力信
号ＳＧ３１がＬレベルのままなので、Ｈレベルの反転出
力信号ＸＳＧ３２がナンド回路４０に出力される。
レベルの間は、第２反転クロックＸＣＬＫ２はＬレベル
である。従って、アップ信号ＵＰはＨレベルのままであ
る。又、Ｈレベルの第１位相差検出信号ＳＧ２１は、Ｄ
Ｆ３７に出力される。その第１位相差検出信号ＳＧ２１
がクロックＣＬＫの１／２周期分の時間Ｈレベルになっ
ているだけなので、ＪＫＦ３８に出力される出力信号Ｓ
Ｇ３１はＬレベルのままとなる。その結果、Ｈレベルの
第２位相差検出信号ＳＧ２２が出力されていても出力信
号ＳＧ３１がＬレベルのままなので、Ｈレベルの反転出
力信号ＸＳＧ３２がナンド回路４０に出力される。
【０１８７】やがて、基準信号ＲＩＮが立上がった時か
ら数えて最初に立上がる第２クロックＣＬＫ２の立上が
りに応答して、第２位相差検出信号ＳＧ２２が第２クロ
ックＣＬＫ２の１／２周期分の時間だけＨレベルとな
る。
ら数えて最初に立上がる第２クロックＣＬＫ２の立上が
りに応答して、第２位相差検出信号ＳＧ２２が第２クロ
ックＣＬＫ２の１／２周期分の時間だけＨレベルとな
る。
【０１８８】従って、この第２位相差検出信号ＳＧ２２
に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期
分Ｌレベルとなる。このように、第２クロックＣＬＫ２
の立上がりが基準信号ＲＩＮの立上がりより早い時、Ｌ
レベルのダウン信号ＤＮが出力される。
に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期
分Ｌレベルとなる。このように、第２クロックＣＬＫ２
の立上がりが基準信号ＲＩＮの立上がりより早い時、Ｌ
レベルのダウン信号ＤＮが出力される。
【０１８９】（Ｄ）第２クロックＣＬＫ２の立上がりが
基準信号ＲＩＮの立下がりより早い時（図１１参照） 図１１に示すように、クロックＣＬＫの１／２周期分だ
け早い場合について説明する。
基準信号ＲＩＮの立下がりより早い時（図１１参照） 図１１に示すように、クロックＣＬＫの１／２周期分だ
け早い場合について説明する。
【０１９０】基準信号ＲＩＮの立下がり（この時第２反
転クロックＸＣＬＫ２は既に立下がっている）から該第
２反転クロックＸＣＬＫ２が立上がると、反転出力信号
ＸＳＧ１１は、その基準信号ＲＩＮが立下がった時から
クロックＣＬＫの１／２周期分経過した時にＬレベルか
らＨレベルに立上がる。
転クロックＸＣＬＫ２は既に立下がっている）から該第
２反転クロックＸＣＬＫ２が立上がると、反転出力信号
ＸＳＧ１１は、その基準信号ＲＩＮが立下がった時から
クロックＣＬＫの１／２周期分経過した時にＬレベルか
らＨレベルに立上がる。
【０１９１】一方、基準信号ＲＩＮの立下がりに応答し
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルになる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの１／２周期分の時間である。このＨレ
ベルの第１位相差検出信号ＳＧ２１はナンド回路３９に
出力される。
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルになる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの１／２周期分の時間である。このＨレ
ベルの第１位相差検出信号ＳＧ２１はナンド回路３９に
出力される。
【０１９２】この時、Ｈレベルの第１位相差検出信号Ｓ
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、アップ信号ＵＰはＨレ
ベルのままである。
Ｇ２１が出力されている間は、第２反転クロックＸＣＬ
Ｋ２はＬレベルである。従って、アップ信号ＵＰはＨレ
ベルのままである。
【０１９３】又、Ｈレベルの第１位相差検出信号ＳＧ２
１は、ＤＦ３７に出力される。その第１位相差検出信号
ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベ
ルになっているだけなので、ＪＫＦ３８に出力される出
力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈ
レベルの第２位相差検出信号ＳＧ２２が出力されていて
も出力信号ＳＧ３１がＬレベルのままなので、ナンド回
路４０に入力される反転出力信号ＸＳＧ３２はＨレベル
のままである。
１は、ＤＦ３７に出力される。その第１位相差検出信号
ＳＧ２１がクロックＣＬＫの１／２周期分の時間Ｈレベ
ルになっているだけなので、ＪＫＦ３８に出力される出
力信号ＳＧ３１はＬレベルのままとなる。その結果、Ｈ
レベルの第２位相差検出信号ＳＧ２２が出力されていて
も出力信号ＳＧ３１がＬレベルのままなので、ナンド回
路４０に入力される反転出力信号ＸＳＧ３２はＨレベル
のままである。
【０１９４】やがて、基準信号ＲＩＮが立下がった時か
ら数えて最初に立上がる第２クロックＣＬＫ２の立上が
りに応答して、第２位相差検出信号ＳＧ２２が第２クロ
ックＣＬＫ２の１／２周期分の時間だけＨレベルとな
る。
ら数えて最初に立上がる第２クロックＣＬＫ２の立上が
りに応答して、第２位相差検出信号ＳＧ２２が第２クロ
ックＣＬＫ２の１／２周期分の時間だけＨレベルとな
る。
【０１９５】従って、この第２位相差検出信号ＳＧ２２
に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期
分Ｌレベルとなる。このように、第２クロックＣＬＫ２
の立上がりが基準信号ＲＩＮの立下がりより早い時、Ｌ
レベルのダウン信号ＤＮが出力される。
に応答して、ダウン信号ＤＮはクロックＣＬＫの１周期
分Ｌレベルとなる。このように、第２クロックＣＬＫ２
の立上がりが基準信号ＲＩＮの立下がりより早い時、Ｌ
レベルのダウン信号ＤＮが出力される。
【０１９６】（Ｅ）第２クロックＣＬＫ２の立上がりが
基準信号ＲＩＮの立上がりより遅い時（図１２参照） 図１２に示すように、クロックＣＬＫの１周期分だけ遅
い場合について説明する。
基準信号ＲＩＮの立上がりより遅い時（図１２参照） 図１２に示すように、クロックＣＬＫの１周期分だけ遅
い場合について説明する。
【０１９７】基準信号ＲＩＮの立上がり（この時第２反
転クロックＸＣＬＫ２は立上がる）から次の第２反転ク
ロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１
１は、基準信号ＲＩＮが立上がった時からクロックＣＬ
Ｋの２周期分経過した時にＨレベルからＬレベルに立下
がる。
転クロックＸＣＬＫ２は立上がる）から次の第２反転ク
ロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１
１は、基準信号ＲＩＮが立上がった時からクロックＣＬ
Ｋの２周期分経過した時にＨレベルからＬレベルに立下
がる。
【０１９８】一方、基準信号ＲＩＮの立上がりに応答し
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＨレベルからＬレベル
の立下がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの２周期分の時間である。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＨレベルからＬレベル
の立下がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの２周期分の時間である。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
【０１９９】この時、第１位相差検出信号ＳＧ２１がＨ
レベルの間は、第２反転クロックＸＣＬＫ２は前記基準
信号ＲＩＮの立上がりからクロックＣＬＫの１周期に相
当する時間Ｈレベルである。従って、その第２反転クロ
ックＸＣＬＫ２がＨレベルになっている間、アップ信号
ＵＰはＬレベルとなる。
レベルの間は、第２反転クロックＸＣＬＫ２は前記基準
信号ＲＩＮの立上がりからクロックＣＬＫの１周期に相
当する時間Ｈレベルである。従って、その第２反転クロ
ックＸＣＬＫ２がＨレベルになっている間、アップ信号
ＵＰはＬレベルとなる。
【０２００】又、第１位相差検出信号ＳＧ２１がクロッ
クＣＬＫの２周期分の時間Ｈレベルになっているため、
ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルと
なる。このＨレベルの出力信号ＳＧ３１に基づいて反転
出力信号ＸＳＧ３２はＬレベルとなる。
クＣＬＫの２周期分の時間Ｈレベルになっているため、
ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベルと
なる。このＨレベルの出力信号ＳＧ３１に基づいて反転
出力信号ＸＳＧ３２はＬレベルとなる。
【０２０１】やがて、基準信号ＲＩＮが立上がった後か
ら数えて２個目の第２クロックＣＬＫ２の立上がりに応
答して、第２位相差検出信号ＳＧ２２は第２クロックＣ
ＬＫ２の１／２周期分の時間だけＨレベルとなる。しか
しながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出
力されている間、反転出力信号ＸＳＧ３２はＬレベルに
保持している。従って、ダウン信号ＤＮはＨレベルのま
まである。
ら数えて２個目の第２クロックＣＬＫ２の立上がりに応
答して、第２位相差検出信号ＳＧ２２は第２クロックＣ
ＬＫ２の１／２周期分の時間だけＨレベルとなる。しか
しながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出
力されている間、反転出力信号ＸＳＧ３２はＬレベルに
保持している。従って、ダウン信号ＤＮはＨレベルのま
まである。
【０２０２】このように、第２クロックＣＬＫ２の立上
がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの
１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分出力する。
がりが基準信号ＲＩＮの立上がりよりクロックＣＬＫの
１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分出力する。
【０２０３】尚、第２クロックＣＬＫ２の立上がりが基
準信号ＲＩＮの立上がりよりクロックＣＬＫの１／２周
期分遅い時には、上記と同様な動作を行い、図１３に示
すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの
１／２周期分出力される。同様に、Ｌレベルのダウン信
号ＤＮは出力されない。
準信号ＲＩＮの立上がりよりクロックＣＬＫの１／２周
期分遅い時には、上記と同様な動作を行い、図１３に示
すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの
１／２周期分出力される。同様に、Ｌレベルのダウン信
号ＤＮは出力されない。
【０２０４】（Ｆ）第２クロックＣＬＫ２の立上がりが
基準信号ＲＩＮの立下がりより遅い時（図１２参照） 図１２に示すように、クロックＣＬＫの１周期分だけ遅
い場合について説明する。
基準信号ＲＩＮの立下がりより遅い時（図１２参照） 図１２に示すように、クロックＣＬＫの１周期分だけ遅
い場合について説明する。
【０２０５】基準信号ＲＩＮの立下がり（この時第２反
転クロックＸＣＬＫ２は立上がる）から次の第２反転ク
ロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１
１は、基準信号ＲＩＮが立下がった時からクロックＣＬ
Ｋの２周期分経過した時にＬレベルからＨレベルに立上
がる。
転クロックＸＣＬＫ２は立上がる）から次の第２反転ク
ロックＸＣＬＫ２が立上がると、反転出力信号ＸＳＧ１
１は、基準信号ＲＩＮが立下がった時からクロックＣＬ
Ｋの２周期分経過した時にＬレベルからＨレベルに立上
がる。
【０２０６】一方、基準信号ＲＩＮの立下がりに応答し
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの２周期分の時間である。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
て、第１位相差検出信号ＳＧ２１はＨレベルとなる。そ
して、反転出力信号ＸＳＧ１１のＬレベルからＨレベル
の立上がりに応答して、前記第１位相差検出信号ＳＧ２
１はＨレベルからＬレベルとなる。従って、この第１位
相差検出信号ＳＧ２１がＨレベルになっている時間は、
クロックＣＬＫの２周期分の時間である。このＨレベル
の第１位相差検出信号ＳＧ２１はナンド回路３９に出力
される。
【０２０７】この時、この第１位相差検出信号ＳＧ２１
がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記
基準信号ＲＩＮの立下がりからクロックＣＬＫの１周期
に相当する時間Ｈレベルである。従って、その第２反転
クロックＸＣＬＫ２がＨレベルになっている間、アップ
信号ＵＰはＬレベルとなる。
がＨレベルの間は、第２反転クロックＸＣＬＫ２は前記
基準信号ＲＩＮの立下がりからクロックＣＬＫの１周期
に相当する時間Ｈレベルである。従って、その第２反転
クロックＸＣＬＫ２がＨレベルになっている間、アップ
信号ＵＰはＬレベルとなる。
【０２０８】又、その第１位相差検出信号ＳＧ２１がク
ロックＣＬＫの２周期分の時間Ｈレベルになっているた
め、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベ
ルとなる。このＨレベルの出力信号ＳＧ３１に基づいて
反転出力信号ＸＳＧ３２はＬレベルとなる。
ロックＣＬＫの２周期分の時間Ｈレベルになっているた
め、ＪＫＦ３８に出力される出力信号ＳＧ３１はＨレベ
ルとなる。このＨレベルの出力信号ＳＧ３１に基づいて
反転出力信号ＸＳＧ３２はＬレベルとなる。
【０２０９】やがて、基準信号ＲＩＮが立下がった後か
ら数えて２個目の第２クロックＣＬＫ２の立上がりに応
答して、第２位相差検出信号ＳＧ２２は第２クロックＣ
ＬＫ２の１／２周期分の時間だけＨレベルとなる。しか
しながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出
力されている間、ＪＫＦ３８の反転出力信号ＸＳＧ３２
はＬレベルのままである。従って、ダウン信号ＤＮはＨ
レベルのままである。
ら数えて２個目の第２クロックＣＬＫ２の立上がりに応
答して、第２位相差検出信号ＳＧ２２は第２クロックＣ
ＬＫ２の１／２周期分の時間だけＨレベルとなる。しか
しながら、Ｈレベルの第２位相差検出信号ＳＧ２２が出
力されている間、ＪＫＦ３８の反転出力信号ＸＳＧ３２
はＬレベルのままである。従って、ダウン信号ＤＮはＨ
レベルのままである。
【０２１０】このように、第２クロックＣＬＫ２の立上
がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの
１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分出力される。
がりが基準信号ＲＩＮの立下がりよりクロックＣＬＫの
１周期分遅い時、Ｌレベルのアップ信号ＵＰがクロック
ＣＬＫの１周期分出力される。
【０２１１】尚、第２クロックＣＬＫ２の立上がりが基
準信号ＲＩＮの立下がりよりクロックＣＬＫの１／２周
期分遅い時には、上記と同様な動作を行い、図１３に示
すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの
１／２周期分出力される。同様に、Ｌレベルのダウン信
号ＤＮは出力されない。
準信号ＲＩＮの立下がりよりクロックＣＬＫの１／２周
期分遅い時には、上記と同様な動作を行い、図１３に示
すようにＬレベルのアップ信号ＵＰがクロックＣＬＫの
１／２周期分出力される。同様に、Ｌレベルのダウン信
号ＤＮは出力されない。
【０２１２】このように、第二実施形態によれば、第一
実施形態で述べた（１）〜（５）の特徴に加えて、分周
器２６の分周比を変更しただけで、高速読み出しに対応
した位相比較器２２とすることができる。
実施形態で述べた（１）〜（５）の特徴に加えて、分周
器２６の分周比を変更しただけで、高速読み出しに対応
した位相比較器２２とすることができる。
【０２１３】尚、発明の実施の形態は上記実施形態に限
定されるものではなく、以下のように実施してもよい。 ○分周回路２６と位相比較器２２とを１チップの半導体
集積回路装置として実施してもよい。
定されるものではなく、以下のように実施してもよい。 ○分周回路２６と位相比較器２２とを１チップの半導体
集積回路装置として実施してもよい。
【０２１４】○位相比較器２２のみ１チップの半導体集
積回路装置として実施してもよい。 ○ＰＬＬ回路１９を１チップの半導体集積回路装置とし
て、その半導体集積回路装置に位相比較器２２を含ませ
るようにして実施してもよい。
積回路装置として実施してもよい。 ○ＰＬＬ回路１９を１チップの半導体集積回路装置とし
て、その半導体集積回路装置に位相比較器２２を含ませ
るようにして実施してもよい。
【０２１５】○データ復調装置１４を１チップの半導体
集積回路装置にして実施してもよい。 ○読み出し速度に応じて、分周器２６の分周比を適宜変
更して実施してもよい。
集積回路装置にして実施してもよい。 ○読み出し速度に応じて、分周器２６の分周比を適宜変
更して実施してもよい。
【０２１６】○ＺＣＬＶ（Zone Constant Linear Veloc
ity ）方式で記録された光ディスク１２をＣＡＶ方式で
読み出すデータ読み出し装置に実施してもよい。
ity ）方式で記録された光ディスク１２をＣＡＶ方式で
読み出すデータ読み出し装置に実施してもよい。
【０２１７】
【発明の効果】請求項１に記載の発明によれば、周波数
が変化する第１のデジタル信号の立上がり及び立下がり
に対して第２のデジタル信号の位相が遅れているか早い
かを判定することができる。
が変化する第１のデジタル信号の立上がり及び立下がり
に対して第２のデジタル信号の位相が遅れているか早い
かを判定することができる。
【０２１８】請求項２に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号の位相が遅れているか早いか
を判定することができる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号の位相が遅れているか早いか
を判定することができる。
【０２１９】請求項３に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号の位相が揃っている場合に
は、チャージポンプ等のＰＬＬ回路に含まれる各回路を
安定な状態に保持することができる信号を生成すること
ができる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号の位相が揃っている場合に
は、チャージポンプ等のＰＬＬ回路に含まれる各回路を
安定な状態に保持することができる信号を生成すること
ができる。
【０２２０】請求項４に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
【０２２１】請求項５に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
【０２２２】請求項６に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して位相比較を行うことができるとともに、位相が揃
っている場合にはチャージポンプ等のＰＬＬ回路に含ま
れる各構成回路を安定な状態に保持し安定したロック状
態を保持することができる。
【０２２３】請求項７に記載の発明によれば、周波数が
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号を位相を揃えることができる
とともに、位相が揃っている場合には、各構成回路を安
定な状態に保持し安定したロック状態を保持することが
できる。
変化する第１のデジタル信号の立上がり及び立下がりに
対して第２のデジタル信号を位相を揃えることができる
とともに、位相が揃っている場合には、各構成回路を安
定な状態に保持し安定したロック状態を保持することが
できる。
【０２２４】請求項８に記載の発明によれば、データ復
調回路は周波数が変化する２値化されたデジタル読み出
し信号の立上がり及び立下がりに対して再生クロックの
位相を揃えることができるＰＬＬ回路の該再生クロック
により、そのデジタル読み出し信号を確実に復調するこ
とができる。
調回路は周波数が変化する２値化されたデジタル読み出
し信号の立上がり及び立下がりに対して再生クロックの
位相を揃えることができるＰＬＬ回路の該再生クロック
により、そのデジタル読み出し信号を確実に復調するこ
とができる。
【０２２５】請求項９に記載の発明によれば、ピックア
ップ装置にて読み出され出力される２値化されたデジタ
ル読み出し信号の周波数が変化しても、その周波数の変
化に対応した再生クロックを生成してデータ復調回路が
そのデジタル読み出し信号を復調することができる。
ップ装置にて読み出され出力される２値化されたデジタ
ル読み出し信号の周波数が変化しても、その周波数の変
化に対応した再生クロックを生成してデータ復調回路が
そのデジタル読み出し信号を復調することができる。
【０２２６】請求項１０に記載の発明によれば、記録媒
体の駆動方式が相違する方式に対応して該記録媒体に記
録された格納データを、周波数の変化に対応した再生ク
ロックを生成するデータ復調回路にて復調することがで
きる。
体の駆動方式が相違する方式に対応して該記録媒体に記
録された格納データを、周波数の変化に対応した再生ク
ロックを生成するデータ復調回路にて復調することがで
きる。
【図１】データ読み出し装置を示すブロック図。
【図２】ＰＬＬ回路を示すブロック図。
【図３】位相比較器を示すブロック図。
【図４】位相比較器の各構成回路を示すブロック回路
図。
図。
【図５】クロックの立上がりと基準信号の立上がり（立
下がり）が揃っている時のタイミングチャート。
下がり）が揃っている時のタイミングチャート。
【図６】クロックの立上がりが基準信号の立上がり（立
下がり）より早い場合のタイミングチャート。
下がり）より早い場合のタイミングチャート。
【図７】クロックの立上がりが基準信号の立上がり（立
下がり）より遅い場合のタイミングチャート。
下がり）より遅い場合のタイミングチャート。
【図８】クロックの立上がりが基準信号の立上がり（立
下がり）より遅い場合のタイミングチャート。
下がり）より遅い場合のタイミングチャート。
【図９】第二実施形態の位相比較器の各構成回路を示す
ブロック回路図。
ブロック回路図。
【図１０】第２クロックの立上がりと基準信号の立上が
り（立下がり）が揃っている時のタイミングチャート。
り（立下がり）が揃っている時のタイミングチャート。
【図１１】第２クロックの立上がりが基準信号の立上が
り（立下がり）より早い場合のタイミングチャート。
り（立下がり）より早い場合のタイミングチャート。
【図１２】第２クロックの立上がりが基準信号の立上が
り（立下がり）より遅い場合のタイミングチャート。
り（立下がり）より遅い場合のタイミングチャート。
【図１３】第２クロックの立上がりが基準信号の立上が
り（立下がり）より遅い場合のタイミングチャート。
り（立下がり）より遅い場合のタイミングチャート。
【図１４】ＣＡＶ方式の読み出し信号の周波数の説明
図。
図。
【図１５】ＥＦＭ信号の波形図。
【図１６】従来の位相比較器を説明するためのブロック
図。
図。
【図１７】従来の位相比較器を示すブロック回路図。
【図１８】従来の位相比較器の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図１９】従来の位相比較器を示すブロック回路図。
【図２０】クロックの立上がりと基準信号の立上がり
（立下がり）が揃っている時のタイミングチャート。
（立下がり）が揃っている時のタイミングチャート。
【図２１】クロックの立上がりが基準信号の立上がり
（立下がり）より早い場合のタイミングチャート。
（立下がり）より早い場合のタイミングチャート。
【図２２】クロックの立上がりが基準信号の立上がり
（立下がり）より遅い場合のタイミングチャート。
（立下がり）より遅い場合のタイミングチャート。
【図２３】クロックの立上がりが基準信号の立上がり
（立下がり）より遅い場合のタイミングチャート。
（立下がり）より遅い場合のタイミングチャート。
１２ 記録媒体としての光ディスク １４ データ復調回路としてのデータ復調装置 １９ ＰＬＬ回路 ２２ 位相比較器 ２６ 分周回路 ２８ 同期回路 ２９ 位相差検出回路 ３０ 位相差演算回路 ３７ 第２判定回路を構成するＤ型フリップフロップ
（ＤＦ） ３８ 第２判定回路を構成するＪＫ型フリップフロップ
（ＪＫＦ） ３９ 第１判定回路を構成するナンド回路 ４０ 第２判定回路を構成するナンド回路 ＣＬＫ 第３のデジタル信号としてのクロック ＸＣＬＫ 第２のデジタル信号としての反転クロック ＣＬＫ１ 再生クロック ＣＬＫ２ 第２のデジタル信号としての第２クロック ＸＣＬＫ２ 第２反転クロック ＲＩＮ 基準信号 ＦＩＮ 第３のデジタル信号としての帰還信号 ＳＧ４ 第１のデジタル信号としてのＥＦＭ信号 ＸＳＧ１１ 同期信号（第１同期信号）としての反転出
力信号 ＳＧ１２ 第２同期信号としての出力信号 ＳＧ１３ 第３同期信号としての出力信号 ＳＧ２１ 第１位相差検出信号 ＳＧ２２ 第２位相差検出信号 ＳＧ３１ 判定信号としての出力信号 ＸＳＧ３２ 制御信号としての反転出力信号
（ＤＦ） ３８ 第２判定回路を構成するＪＫ型フリップフロップ
（ＪＫＦ） ３９ 第１判定回路を構成するナンド回路 ４０ 第２判定回路を構成するナンド回路 ＣＬＫ 第３のデジタル信号としてのクロック ＸＣＬＫ 第２のデジタル信号としての反転クロック ＣＬＫ１ 再生クロック ＣＬＫ２ 第２のデジタル信号としての第２クロック ＸＣＬＫ２ 第２反転クロック ＲＩＮ 基準信号 ＦＩＮ 第３のデジタル信号としての帰還信号 ＳＧ４ 第１のデジタル信号としてのＥＦＭ信号 ＸＳＧ１１ 同期信号（第１同期信号）としての反転出
力信号 ＳＧ１２ 第２同期信号としての出力信号 ＳＧ１３ 第３同期信号としての出力信号 ＳＧ２１ 第１位相差検出信号 ＳＧ２２ 第２位相差検出信号 ＳＧ３１ 判定信号としての出力信号 ＸＳＧ３２ 制御信号としての反転出力信号
Claims (10)
- 【請求項１】 周波数が変化する第１のデジタル信号の
立上がり又は立下がりがあったかを、前記第１のデジタ
ル信号の周波数よりも高い周波数の第２のデジタル信号
の立上がり又は立下がりのいずれかの検出タイミングに
て検出し、前記第１のデジタル信号の立上がり又は立下
がりがあった時、その旨の同期信号を生成し、 前記第１のデジタル信号の立上がり又は立下がりから前
記同期信号の発生までの時間を、第１のデジタル信号と
第２のデジタル信号との位相差とする位相差検出信号を
生成し、 前記位相差検出信号と第２のデジタル信号とで、第２の
デジタル信号の検出タイミングが第１のデジタル信号の
立上がり又は立下がりより遅れているか否か判定し、 前記位相差検出信号と前記第２のデジタル信号の周波数
より高い周波数の第３のデジタル信号とで、第２のデジ
タル信号の検出タイミングが第１のデジタル信号の立上
がり又は立下がりより早いか否か判定するようにしたデ
ジタル信号の位相比較方法。 - 【請求項２】 周波数が変化する第１のデジタル信号と
前記第１のデジタル信号より周波数の高い第２のデジタ
ル信号を入力し、前記第２のデジタル信号の立上がり又
は立下がりのいずかの検出タイミングにて、前記第１の
デジタル信号の立上がり又は立下がりがあったかを検出
して該第１のデジタル信号の立上がり又は立下がりがあ
った時、その旨の同期信号を出力する同期回路と、 前記第１デジタル信号と前記同期信号を入力し、第１の
デジタル信号の立上がり又は立下がりから同期信号の発
生までの時間を、第１のデジタル信号と第２のデジタル
信号との位相差として位相差検出信号を出力する位相差
検出回路と、 前記位相差検出信号と第２のデジタル信号を入力し、両
信号にて第２のデジタル信号の検出タイミングが第１の
デジタル信号の立上がり又は立下がりより遅れているか
否か判定する第１判定回路と、 前記位相差検出信号と前記第２のデジタル信号の周波数
より高い周波数の第３のデジタル信号を入力し、両信号
にて第２のデジタル信号の検出タイミングが第１のデジ
タル信号の立上がり又は立下がりより早いか否か判定す
る第２判定回路とからなるデジタル信号の位相比較回
路。 - 【請求項３】 周波数が変化する第１のデジタル信号と
前記第１のデジタル信号より周波数の高い第２のデジタ
ル信号を入力し、前記第２のデジタル信号の立上がり又
は立下がりのいずれかの検出タイミングにて、前記第１
のデジタル信号の立上がり又は立下がりがあったかを検
出して該第１のデジタル信号の立上がり、又は、立下が
りがあった時、その旨の第１同期信号を生成するととも
に、その第１同期信号に対して順次遅れて出力される第
２及び第３同期信号を生成し、 前記第１のデジタル信号の立上がり又は立下がりから前
記第１同期信号の発生までの時間を、第１のデジタル信
号と第２のデジタル信号との位相差とする第１位相差検
出信号を生成するとともに、前記第２同期信号の発生か
ら第３同期信号の発生までの間だけ前記第２のデジタル
信号の周波数を下げるための第２位相差検出信号を生成
し、 前記第１位相差検出信号と第２のデジタル信号とで第２
のデジタル信号の検出タイミングが第１のデジタル信号
の立上がり又は立下がりより遅れているか否か判定し、
遅れている場合には第２のデジタル信号の周波数を上げ
るためのアップ信号を生成し、 前記第１位相差検出信号と前記第２のデジタル信号の周
波数より高い周波数の第３のデジタル信号とで第２のデ
ジタル信号の検出タイミングが第１のデジタル信号の立
上がり又は立下がりより早いか否か判定し、早い場合に
は前記第２位相差検出信号に基づいて第２のデジタル信
号の周波数を下げるためのダウン信号を生成するように
した位相比較器における位相比較方法。 - 【請求項４】 周波数が変化する第１のデジタル信号と
前記第１のデジタル信号より周波数の高い第２のデジタ
ル信号を入力し、前記第２のデジタル信号の立上がり又
は立下がりのいずれかの検出タイミングにて、前記第１
のデジタル信号の立上がり又は立下がりがあったかを検
出して該第１のデジタル信号の立上がり又は立下がりが
あった時、その旨の第１同期信号を出力するとともに、
その第１同期信号に対して順次遅れて出力される第２及
び第３同期信号を出力するための同期回路と、 前記第１のデジタル信号と前記第１同期信号を入力し、
第１のデジタル信号の立上がり又は立下がりから第１同
期信号の発生までの時間を、第１のデジタル信号と第２
のデジタル信号との位相差とする第１位相差検出信号を
出力するとともに、前記第２同期信号の発生から第３同
期信号の発生までの間だけ前記第２のデジタル信号の周
波数を下げるための第２位相差検出信号を出力するため
の位相差検出回路と、 前記第１及び第２位相差検出信号、前記第２のデジタル
信号、及び、第２のデジタル信号の周波数より高い第３
のデジタル信号を入力し、これら各信号に基づいて第２
のデジタル信号の検出タイミングが前記第１のデジタル
信号の立上がり又は立下がりより遅れているか又は早い
か演算し、遅れている場合には第２のデジタル信号の周
波数を上げるためのアップ信号を出力し、早い場合には
第２のデジタル信号の周波数を下げるためのダウン信号
を出力するための位相差演算回路とからなる位相比較
器。 - 【請求項５】 請求項４に記載の位相比較器において、 前記位相差演算回路は、前記第１位相差検出信号と第２
のデジタル信号を入力し、両信号にて第２のデジタル信
号の検出タイミングが第１のデジタル信号の立上がり又
は立下がりより遅れているか否か判定し、遅れている場
合には第２のデジタル信号の周波数を上げるためのアッ
プ信号を出力するための第１判定回路と、 前記第１位相差検出信号と前記第２のデジタル信号の周
波数より高い周波数の第３のデジタル信号を入力し、両
信号にて第２のデジタル信号の検出タイミングが第１の
デジタル信号の立上がり又は立下がりより早いか否か判
定し、早い場合には前記第２位相差検出信号を第２のデ
ジタル信号の周波数を下げるためのダウン信号として出
力させ、早くない場合には第２位相差検出信号を無効化
するための第２判定回路とを備えた位相比較器。 - 【請求項６】 請求項５に記載の位相比較器において、 前記第１判定回路は、第１位相差検出信号と第２のデジ
タル信号を入力しアップ信号を生成するナンド回路であ
り、 第２の判定回路は、前記第１位相差検出信号を第３のデ
ジタル信号に同期して取り込むことにより第２のデジタ
ル信号の検出タイミングが第１のデジタル信号の立上が
り又は立下がりより早いか否か判定し判定信号を出力す
るＤ型フリップフロップと、第２位相差検出信号及び判
定信号を第３のデジタル信号に同期して取り込むことに
より、早い場合には有効にするための制御信号を、遅い
場合には無効にするための制御信号を出力するＪＫ型フ
リップフロップと、前記制御信号と前記第２位相差検出
信号を入力し、有効にする制御信号の場合のみダウン信
号を出力するナンド回路とからなる位相比較器。 - 【請求項７】 請求項４乃至６のいずれか１に記載の位
相比較器を備えたＰＬＬ回路。 - 【請求項８】 請求項７に記載のＰＬＬ回路を備えたデ
ータ復調回路。 - 【請求項９】 請求項８に記載のデータ復調回路を備え
たデータ読み出し装置。 - 【請求項１０】 請求項９に記載のデータ読み出し装置
において、データ読み出し装置は記録媒体を一定の回転
速度で回転駆動させてピックアップ装置にて該記録媒体
の格納データを読み出すものであるデータ読み出し装
置。
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