JP3408030B2 - 位相比較器 - Google Patents

位相比較器

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JP3408030B2
JP3408030B2 JP24323995A JP24323995A JP3408030B2 JP 3408030 B2 JP3408030 B2 JP 3408030B2 JP 24323995 A JP24323995 A JP 24323995A JP 24323995 A JP24323995 A JP 24323995A JP 3408030 B2 JP3408030 B2 JP 3408030B2
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  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は、ＰＬＬ等に用いる位相比
較器に関する。
【０００２】
【従来の技術】図５にＰＬＬにおいて従来より広く用い
られている位相比較器を、図６に図５の位相比較器の動
作を示すタイミングチャートを示す。端子ＦＯＳＣには
入力信号“ｂ”が入力され、端子ＦＶＣＯには入力信号
“ａ”が入力される。位相比較器では信号“ａ”および
“ｂ”の位相を比較し、信号ａの位相がｂの位相に対し
て遅れているときにはその位相差に対応した出力パルス
“ｃ”を端子ＰＵＮに出力し、信号ａの位相がｂの位相
に対して進んでいるときにはその位相差に対応した出力
パルス“ｄ”を端子ＰＤＮに出力する。端子ＰＵＮおよ
び端子ＰＤＮはチャージポンプに接続されている。
【０００３】
【発明が解決しようとする課題】上記従来の位相比較器
では、信号“ａ”と信号“ｂ”との位相が近接している
場合には比較動作が行なわれず、図２に示すように出力
パルスが生じない不感帯が存在する。このような不感帯
が存在すると、ＰＬＬのロック時にジッタが増加すると
いう問題点がある。
【０００４】本発明の目的は、入力信号の位相が近接し
ている場合においても不感帯の存在しない位相比較器を
提供することである。
【０００５】
【課題を解決するための手段】本発明に係わる位相比較
器は、第１入力信号と第２入力信号とをパルス毎に比較
し、上記第１入力信号の位相が上記第２入力信号の位相
よりも進んでいるときにはその進み期間に相当するパル
ス幅の第１出力パルスを第１出力端子に生じ、上記第１
入力信号の位相が上記第２入力信号の位相よりも遅れて
いるときにはその遅れ期間に相当するパルス幅の第２出
力パルスを第２出力端子に生じる第１比較回路と、第３
入力信号と第４入力信号とをパルス毎に比較し、上記第
３入力信号の位相が上記第４入力信号の位相よりも進ん
でいるときにはその進み期間に相当するパルス幅の第３
出力パルスを第３出力端子に生じ、上記第３入力信号の
位相が上記第４入力信号の位相よりも遅れているときに
はその遅れ期間に相当するパルス幅の第４出力パルスを
第４出力端子に生じる第２比較回路と、上記第１出力端
子から出力される上記第１出力パルスと上記第３出力端
子から出力される上記第３出力パルスとを合成して出力
する第１合成回路と、 上記第２出力端子から出力され
る上記第２出力パルスと上記第４出力端子から出力され
る上記第４出力パルスとを合成して出力する第２合成回
路と、上記第１入力信号を上記第３入力信号に対して相
対的に遅延させる第１遅延回路とを有し、第５入力信号
を上記第１遅延回路によって遅延して上記第１入力信号
とし、遅延のない上記第５入力信号を第３入力信号と
し、第６入力信号を上記第２及び第４入力信号とし、上
記第１合成回路からの出力パルスをもって第５入力信号
の位相が第６入力信号の位相よりも進んでいるときのそ
の進み期間に相当するパルス幅の出力パルスとし、上記
第２合成回路からの出力パルスをもって上記第５入力信
号の位相が上記第６入力信号の位相よりも遅れていると
きのその遅れ期間に相当するパルス幅の出力パルスとし
て、上記第５入力信号と上記第６入力信号との比較を行
う。
【０００６】上記第１遅延回路の代わりに、上記第４入
力信号を上記第２入力信号に対して相対的に遅延させる
第２遅延回路を設け、第５入力信号を上記第１及び第３
入力信号とし、第６入力信号を当該第２遅延回路によっ
て遅延して上記第４入力信号とし、遅延のない上記第６
入力信号を第２入力信号としてもよい。
【０００７】上記第１遅延回路および上記第２遅延回路
の両方を設けてもよい。
【０００８】さらに、上記の各構成において、上記第１
合成回路の出力および上記第２合成回路の出力のうち、
一方の出力を他方の出力に対して相対的に遅延させる第
３遅延回路を設けてもよい。
【０００９】
【発明の実施の形態】図１は、本発明に係わる第１の実
施の形態を示した電気回路図である。なお、特に断らな
い限り、図１に示した位相比較器を用いてＰＬＬを構成
する場合を想定して、以下説明する（図３に示した第２
の実施の形態および図４に示した第３の実施形態におい
ても同様）。
【００１０】比較回路ＣＰ１は、一方のＤ型フリップフ
ロップへの入力信号“ｂ”の位相が他方のＤ型フリップ
フロップへの入力信号“ｃ”の位相よりも進んでいると
きにはその位相の進みに対応した出力パルス“ｅ”を生
じ、一方のＤ型フリップフロップへの入力信号“ｂ”の
位相が他方のＤ型フリップフロップへの入力信号“ｃ”
の位相よりも遅れているときにはその位相の遅れに対応
した出力パルス“ｆ”を生じるものである。比較回路Ｃ
Ｐ２は、一方のＤ型フリップフロップへの入力信号
“ａ”の位相が他方のＤ型フリップフロップへの入力信
号“ｄ”の位相よりも進んでいるときにはその位相の進
みに対応した出力パルス“ｇ”を生じ、一方のＤ型フリ
ップフロップへの入力信号“ａ”の位相が他方のＤ型フ
リップフロップへの入力信号“ｄ”の位相よりも遅れて
いるときにはその位相の遅れに対応した出力パルス
“ｈ”を生じるものである。すなわち、比較回路ＣＰ１
およびＣＰ２の構成は全く同一のものとなっている。ま
た、比較回路ＣＰ１およびＣＰ２それぞれの入出力関係
（比較回路ＣＰ１では入力信号“ｂ”および“ｃ”と出
力パルス“ｅ”および“ｆ”との関係、比較回路ＣＰ２
では入力信号“ａ”および“ｄ”と出力パルス“ｇ”お
よび“ｈ”との関係）をそれぞれ単独で見た場合、一般
的な位相比較器（例えば従来の技術で示した図５の位相
比較器）の入出力関係と実質的に同様でとなっている。
すなわち、図１に示した比較回路ＣＰ１およびＣＰ２の
構成は単なる一例にすぎず、上記のような入出力関係を
示す比較回路であればよい。
【００１１】遅延回路ＤＬ１は入力端子ＦＯＳＣに入力
したオシレータ等からの基準となる信号“ａ”を一定時
間遅延するものであり、遅延回路ＤＬ２は入力端子ＦＶ
ＣＯに入力したＶＣＯ等からの信号“ｃ”を一定時間遅
延するものである。これを別の観点から見ると、遅延回
路ＤＬ１は比較回路ＣＰ２の一方のＤ型フリップフロッ
プへの入力信号“ａ”を一定時間遅延させて比較回路Ｃ
Ｐ１の一方のＤ型フリップフロップへの入力信号“ｂ”
とするものであり、遅延回路ＤＬ２は比較回路ＣＰ１の
他方のＤ型フリップフロップへの入力信号“ｃ”を一定
時間遅延させて比較回路ＣＰ２の他方のＤ型フリップフ
ロップへの入力信号“ｄ”とするものである。なお、こ
こでは遅延回路ＤＬ１およびＤＬ２における各遅延時間
は等しいものとする。
【００１２】ゲートＧ１は比較回路ＣＰ１の一方の出力
パルス“ｅ”と比較回路ＣＰ２の一方の出力パルス
“ｇ”とを合成するものであり、ゲートＧ２は比較回路
ＣＰ１の他方の出力パルス“ｆ”と比較回路ＣＰ２の他
方の出力パルス“ｈ”とを合成するものである。ゲート
Ｇ１の出力“ｉ”は、遅延回路ＤＬ３で一定時間遅延さ
れた後、インバータで反転されて出力端子ＰＵＮに送ら
れる。ゲートＧ２の出力“ｊ”は、直接出力端子ＰＤに
送られる。出力端子ＰＵＮからの信号“ｋ”はアップ信
号として、出力端子ＰＤからの信号“ｊ”はダウン信号
として、それぞれチャージポンプに接続されている。こ
こで遅延回路ＤＬ３を設けた理由は、ゲートＧ１の出力
“ｉ”とＧ２の出力“ｊ”を両者とも直接チャージポン
プに接続すると、チャージポンプにおけるアップ制御と
ダウン制御が同時に行なわれるおそれがあるため、これ
を回避するためである。
【００１３】リセット端子ＲＥＳは、比較回路ＣＰ１お
よびＣＰ２内のＤ型フリップフロップをリセットするた
めのリセット信号を入力するものである。
【００１４】つぎに、図２に示したタイミングチャート
を参照して、図１に示した位相比較器の動作を説明す
る。
【００１５】入力端子ＦＯＳＣにはオシレータ等から基
準となる信号“ａ”が入力され、比較回路ＣＰ２の一方
のＤ型フリップフロップには信号“ａ”が直接入力さ
れ、比較回路ＣＰ１の一方のＤ型フリップフロップには
信号“ａ”を遅延回路ＤＬ１で一定時間遅延した信号
“ｂ”が入力される。入力端子ＦＶＣＯにはＶＣＯ等か
らの信号“ｃ”が入力され、比較回路ＣＰ１の他方のＤ
型フリップフロップには信号“ｃ”が直接入力され、比
較回路ＣＰ２の他方のＤ型フリップフロップには信号
“ｃ”を遅延回路ＤＬ２で一定時間遅延した信号“ｄ”
が入力される。
【００１６】比較回路ＣＰ１においては、一方のＤ型フ
リップフロップへの入力信号“ｂ”の位相が他方のＤ型
フリップフロップへの入力信号“ｃ”の位相よりも進ん
でいるときにはその位相の進みに対応したパルス幅の出
力パルス“ｅ”が出力され、一方のＤ型フリップフロッ
プへの入力信号“ｂ”の位相が他方のＤ型フリップフロ
ップへの入力信号“ｃ”の位相よりも遅れているときに
はその位相の遅れに対応したパルス幅の出力パルス
“ｆ”が出力される。比較回路ＣＰ２においては、一方
のＤ型フリップフロップへの入力信号“ａ”の位相が他
方のＤ型フリップフロップへの入力信号“ｄ”の位相よ
りも進んでいるときにはその位相の進みに対応したパル
ス幅の出力パルス“ｇ”が出力され、一方のＤ型フリッ
プフロップへの入力信号“ａ”の位相が他方のＤ型フリ
ップフロップへの入力信号“ｄ”の位相よりも遅れてい
るときにはその位相の遅れに対応したパルス幅の出力パ
ルス“ｈ”が出力される。
【００１７】比較回路ＣＰ１の一方の出力パルス“ｅ”
および比較回路ＣＰ２の一方の出力パルス“ｇ”はゲー
トＧ１で合成され、合成されたパルス“ｉ”は遅延回路
ＤＬ３で一定時間遅延された後インバータに入力する。
インバータからの出力信号はアップ信号“ｋ”として出
力端子ＰＵＮからチャージポンプに送られる。比較回路
ＣＰ１の他方の出力パルス“ｆ”および比較回路ＣＰ２
の他方の出力パルス“ｈ”はゲートＧ２で合成され、合
成パルスされたパルスはダウン信号“ｊ”として出力端
子ＰＤからチャージポンプに送られる。アップ信号
“ｋ”はダウン信号“ｊ”に対して遅延回路ＤＬ３によ
り一定時間遅延されているため、図２に示すように、ア
ップ信号“ｋ”のパルスとダウン信号“ｊ”のパルスは
時間的に重なっていない。したがって、チャージポンプ
におけるアップ制御とダウン制御が同時に行なわれるこ
とが回避される。
【００１８】図３は、第２の実施の形態を示した電気回
路図である。図３に示した位相比較器は、図１に示した
位相比較器から遅延回路ＤＬ２を省略し、入力端子ＦＶ
ＣＯと比較回路ＣＰ２のＤ型フリップフロップの入力と
を直接接続したものである。その他の構成は図１に示し
た位相比較器と実質的に同様であり、動作についても図
１に示した位相比較器の動作から容易に類推できるた
め、説明は省略する。図３に示した位相比較器では、図
１に示した位相比較器に対して遅延回路ＤＬ２は省略さ
れているが、図１に示した位相比較器と同様に遅延回路
ＤＬ１があるため、図１に示した位相比較器と同様の効
果が得られる。
【００１９】図４は、第３の実施の形態を示した電気回
路図である。図４に示した位相比較器は、図１に示した
位相比較器から遅延回路ＤＬ１を省略し、入力端子ＦＯ
ＳＣと比較回路ＣＰ１のＤ型フリップフロップの入力と
を直接接続したものである。その他の構成は図１に示し
た位相比較器と実質的に同様であり、動作についても図
１に示した位相比較器の動作から容易に類推できるた
め、説明は省略する。図４に示した位相比較器では、図
１に示した位相比較器に対して遅延回路ＤＬ１は省略さ
れているが、図１に示した位相比較器と同様に遅延回路
ＤＬ２があるため、図１に示した位相比較器と同様の効
果が得られる。
【００２０】なお、上記第１、第２および第３の実施の
形態においてはゲートＧ１の出力に遅延回路ＤＬ３を接
続したが、ゲートＧ１の出力には遅延回路ＤＬ３を接続
せずにゲートＧ２の出力に遅延回路ＤＬ３を接続しても
よい。この場合においても、チャージポンプにおけるア
ップ制御とダウン制御が同時に行なわれることが回避さ
れる。
【００２１】
【発明の効果】請求項１〜３に係わる発明では、互いに
比較される入力信号（すなわち、第５及び第６入力信
号）の位相が近接している場合においても不感帯の存在
しない位相比較器を得ることが可能となる。
【００２２】請求項４に係わる発明では、第１合成回路
の出力および第２合成回路の出力のうち一方の出力を他
方の出力に対して相対的に遅延させるため、パルス同士
が重なることを防止することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態を示した電気回路図
【図２】図１の動作を説明するためのタイミングチャー
ト
【図３】第２の実施の形態を示した電気回路図
【図４】第３の実施の形態を示した電気回路図
【図５】従来の技術を示した電気回路図
【図６】図５の動作を説明するためのタイミングチャー
ト
【符号の説明】
ＣＰ１……第１比較回路 ＣＰ２……第２比較回路 Ｇ１……第１合成回路 Ｇ２……第２合成回路 ＤＬ１……第１遅延回路 ＤＬ２……第２遅延回路 ＤＬ３……第３遅延回路 ｂ……第１入力信号 ｃ……第２入力信号（第６入力信号） ａ……第３入力信号（第５入力信号） ｄ……第４入力信号 ｅ……第１出力パルス ｆ……第２出力パルス ｇ……第３出力パルス ｆ……第４出力パルス

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１入力信号と第２入力信号とをパルス
    毎に比較し、上記第１入力信号の位相が上記第２入力信
    号の位相よりも進んでいるときにはその進み期間に相当
    するパルス幅の第１出力パルスを第１出力端子に生じ、
    上記第１入力信号の位相が上記第２入力信号の位相より
    も遅れているときにはその遅れ期間に相当するパルス幅
    の第２出力パルスを第２出力端子に生じる第１比較回路
    と、第３入力信号と第４入力信号とをパルス毎に比較し、上
    記 第３入力信号の位相が上記第４入力信号の位相よりも
    進んでいるときにはその進み期間に相当するパルス幅の
    第３出力パルスを第３出力端子に生じ、上記第３入力信
    号の位相が上記第４入力信号の位相よりも遅れていると
    きにはその遅れ期間に相当するパルス幅の第４出力パル
    スを第４出力端子に生じる第２比較回路と、上記第１出力端子から出力される 上記第１出力パルスと
    上記第３出力端子から出力される上記第３出力パルスと
    を合成して出力する第１合成回路と、上記第２出力端子から出力される 上記第２出力パルスと
    上記第４出力端子から出力される上記第４出力パルスと
    を合成して出力する第２合成回路と、 上記第１入力信号を上記第３入力信号に対して相対的に
    遅延させる第１遅延回路とを有し、 第５入力信号を上記第１遅延回路によって遅延して上記
    第１入力信号とし、遅延のない上記第５入力信号を第３
    入力信号とし、第６入力信号を上記第２及び第４入力信
    号とし、上記第１合成回路からの出力パルスをもって第
    ５入力信号の位相が第６入力信号の位相よりも進んでい
    るときのその進み期間に相当するパルス幅の出力パルス
    とし、上記第２合成回路からの出力パルスをもって上記
    第５入力信号の位相が上記第６入力信号の位相よりも遅
    れているときのその遅れ期間に相当するパルス幅の出力
    パルスとして、上記第５入力信号と上記第６入力信号と
    の比較を行うことを特徴とする位相比較器。
  2. 【請求項２】 第１入力信号と第２入力信号とをパルス
    毎に比較し、上記第１入力信号の位相が上記第２入力信
    号の位相よりも進んでいるときにはその進み期間に相当
    するパルス幅の第１出力パルスを第１出力端子に生じ、
    上記第１入力信号の位相が上記第２入力信号の位相より
    も遅れているときにはその遅れ期間に相当するパルス幅
    の第２出力パルスを第２出力端子に生じる第１比較回路
    と、第３入力信号と第４入力信号とをパルス毎に比較し、上
    記 第３入力信号の位相が上記第４入力信号の位相よりも
    進んでいるときにはその進み期間に相当するパルス幅の
    第３出力パルスを第３出力端子に生じ、上記第３入力信
    号の位相が上記第４入力信号の位相よりも遅れていると
    きにはその遅れ期間に相当するパルス幅の第４出力パル
    スを第４出力端子に生じる第２比較回路と、上記第１出力端子から出力される 上記第１出力パルスと
    上記第３出力端子から出力される上記第３出力パルスと
    を合成して出力する第１合成回路と、上記第２出力端子から出力される 上記第２出力パルスと
    上記第４出力端子から出力される上記第４出力パルスと
    を合成して出力する第２合成回路と、 上記第４入力信号を上記第２入力信号に対して相対的に
    遅延させる第２遅延回路とを有し、 第５入力信号を上記第１及び第３入力信号とし、第６入
    力信号を上記第２遅延回路によって遅延して上記第４入
    力信号とし、遅延のない上記第６入力信号を第２入力信
    号とし、上記第１合成回路からの出力パルスをもって第
    ５入力信号の位相が第６入力信号の位相よりも進んでい
    るときのその進み期間に相当するパルス幅の出力パルス
    とし、上記第２合成回路からの出力パルスをもって上記
    第５入力信号の位相が上記第６入力信号の位相よりも遅
    れているときのその遅れ期間に相当するパルス幅の出力
    パルスとして、上記第５入力信号と上記第６入力信号と
    の比較を行うことを特徴とする位相比較器。
  3. 【請求項３】 第１入力信号と第２入力信号とをパルス
    毎に比較し、上記第１入力信号の位相が上記第２入力信
    号の位相よりも進んでいるときにはその進み期間に相当
    するパルス幅の第１出力パルスを第１出力端子に生じ、
    上記第１入力信号の位相が上記第２入力信号の位相より
    も遅れているときにはその遅れ期間に相当するパルス幅
    の第２出力パルスを第２出力端子に生じる第１比較回路
    と、第３入力信号と第４入力信号とをパルス毎に比較し、上
    記 第３入力信号の位相が上記第４入力信号の位相よりも
    進んでいるときにはその進み期間に相当するパ ルス幅の
    第３出力パルスを第３出力端子に生じ、上記第３入力信
    号の位相が上記第４入力信号の位相よりも遅れていると
    きにはその遅れ期間に相当するパルス幅の第４出力パル
    スを第４出力端子に生じる第２比較回路と、上記第１出力端子から出力される 上記第１出力パルスと
    上記第３出力端子から出力される上記第３出力パルスと
    を合成して出力する第１合成回路と、上記第２出力端子から出力される 上記第２出力パルスと
    上記第４出力端子から出力される上記第４出力パルスと
    を合成して出力する第２合成回路と、 上記第１入力信号を上記第３入力信号に対して相対的に
    遅延させる第１遅延回路と上記第４入力信号を上記第２
    入力信号に対して相対的に遅延させる第２遅延回路とを
    有し、 第５入力信号を上記第１遅延回路によって遅延して上記
    第１入力信号とし、遅延のない上記第５入力信号を第３
    入力信号とし、第６入力信号を上記第２遅延回路によっ
    て遅延して上記第４入力信号とし、遅延のない上記第６
    入力信号を上記第２入力信号とし、上記第１合成回路か
    らの出力パルスをもって第５入力信号の位相が第６入力
    信号の位相よりも進んでいるときのその進み期間に相当
    するパルス幅の出力パルスとし、上記第２合成回路から
    の出力パルスをもって上記第５入力信号の位相が上記第
    ６入力信号の位相よりも遅れているときのその遅れ期間
    に相当するパルス幅の出力パルスとして、上記第５入力
    信号と上記第６入力信号との比較を行うことを特徴とす
    る位相比較器。
  4. 【請求項４】 請求項１、２または３において、上記第
    １合成回路の出力および上記第２合成回路の出力のう
    ち、一方の出力を他方の出力に対して相対的に遅延させ
    る第３遅延回路をさらに設けたことを特徴とする位相比
    較器。
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