JP3421419B2 - 位相比較器及びpll回路 - Google Patents
位相比較器及びpll回路Info
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Description
L回路に関し、特に高速で安定に動作するPLL回路に
用いられる位相比較回路に関し、また特に装置の小型化
が容易なPLL回路に関するものである。
受信データと同期をとるために通信分野において広く用
いられてきたが、LSIの高速化が進むにつれて入力ク
ロックと同期をとるためLSIに内蔵されるようになっ
てきた。例えば、PLL回路は、ATM通信で使用され
るATMスイッチ等に用いられる。例えば、図49は、
「ATMスイッチ用LSI」,三菱電機技報,Vol.67,
No.3,P42〜P45,1993等に記載されているATMスイッ
チの構成を説明するための概念図である。図49におい
て、80は入出力セルの位相調整や入力セルのヘッダ抽
出や入力セルのパリティ生成や出力セルのパリティチェ
ックや各種エラー検出等の機能を有し1チップに入出力
とも2回線ずつ収容するA−LSI、81はセルのバッ
ファリング及びスイッチング機能を有しビットスライス
に8個とパリティ用に1個用いられているB−LSI、
82はバッファメモリの書き込み/読みだしアドレスと
空間スイッチの制御信号を生成する機能を有するC−L
SI、83は各B−LSI81に設けられ各B−LSI
81の入力クロックと内部クロックの同期をとるための
PLL回路(位相同期回路)である。ATMスイッチは
年々高速で動作することが要求されてきており、数百M
Hzの周波数に対応できる高速な動作への要求も増して
いる。
ブロック図である。位相比較器(以下PCともいう)1
01,チャージポンプ(以下CPともいう)102,ル
ープフィルタ(以下LFともいう)103,電圧制御発
振器(以下VCOともいう)104によりPLL回路1
05が構成される。通常、CPまで含めてPCと呼ぶ
が、ここでは説明上の都合により、CPをPCから切り
出して1個のブロックとした。
において、入力クロックCLKrefと内部クロックCLKintの
位相を比較し、内部クロックCLKintが入力クロックCLKr
efより遅れていれば出力UPとし「1」、進んでいれば出
力DOWNとして「1」を出力する。出力UPが「1」の場合
には、CP102がオンしてLF103のコンデンサに
電流を注入する。
がオンしてLF103のコンデンサから電流を引き抜
く。このように位相比較結果はLF103で積分されて
VCO104の制御電圧となり、この電圧に応じてVC
O104の発振周波数が変化する。VCO104の出力
クロックはクロックドライバ(以下DRVともいう)1
06を介して負荷107をもつ内部回路に分配される。
この内部クロックCLKintがPLL回路の入力としてフィ
ードバックされる。
示す回路図である。図50に示す位相比較回路は、4個
のフリップフロップ(以下FFともいう)を用いて構成
されたものである。この4個のFFはFF110のよう
に2個のNANDゲートNA50,NA51によって構
成されている。
クCLKrefがインバータIN50を介して与えられる。F
F113のセット入力として内部クロックCLKintがイン
バータIN51を介して与えられる。FF110の出力
eは4入力のNANDゲートNA60に入力され、FF
113の出力fはNANDゲートNA60に入力され
る。また、FF111,112の出力g,hもNAND
ゲートNA60に入力される。
11,112のリセット入力に与えられ、またNAND
ゲートNA60の出力は、ANDゲートAN50,AN
51の入力に与えられる。FF111,112の出力
g,hはそれぞれANDゲートAN50,AN51のも
う一方の入力に与えられる。ANDゲートAN50,5
1の出力は、それぞれFF110,113のリセット入
力に与えられる。そして、FF110,113の反転出
力が、それぞれ、出力バーUP及び出力バーDOWNとして出
力される。
グチャートに沿って説明する。時刻t100以前におい
て、初期状態として、入力クロックCLKref,内部クロッ
クCLKintが「0」、出力バーUP,出力バーDOWNが「1」
である、すなわちノードe,fは「0」,ノードg,
h,iは「1」であるとする。
が先に「1」になった場合、FF110がセットされて
ノードeが「1」,出力バーUPが「0」になる。その
後、時刻t101において、内部クロックCLKintが「1」
になると、FF113がセットされてノードfが
「1」、出力バーDOWNが「0」になると同時にノードi
が「0」になる。これによりすべてのFFがリセットさ
れて出力バーUP,バーDOWNが「1」に戻り、ノードg,
hが「0」になるため、ノードiは「1」に戻る。
LKrefが「0」に戻るとノードeが「0」に戻り、FF
111がセットされてノードgが「1」に戻る。同様
に、時刻t103において、内部クロックCLKintが「0」
に戻るとノードfが「0」、ノードhが「1」になり、
初期状態に戻る。
ックCLKintの位相差に相当する期間だけ出力バーUPが出
力され、出力バーDOWNはひげ状のパルスが一瞬発生する
だけである。一方、内部クロックCLKintが先に「1」に
なった場合には、上述とは逆に位相差に相当する期間だ
け出力バーDOWNが出力され、出力バーUPはひげ状のパル
スが一瞬発生するだけである。ここで、FF110(F
F113)のNANDゲートNA51を3入力にしてA
NDゲートAN50,AN51を省略すれば、ひげ状の
パルスは生じなくなる。この回路はクロックの立ち上が
りエッジで位相を比較しているため、クロックのデュー
ティが変動しても動作する。しかし、FFの出力を入力
にフィードバックしているので、すべてのFFの状態が
落ち着くまでに時間がかかる。そのため、従来のPLL
回路は、数百MHzよりも高い周波数のクロックに十分
対応できず、例えば500MHzを超える高速クロック
には適用できないという問題点があった。
を示す状態遷移図である。この状態遷移図において、例
えば、(↑,X)と記載された場合、↑は信号の信号の
立ち上がりを示しており、Xは任意の状態を示してい
る。また、括弧内の左側が入力クロックCLKrefの状態を
示しており、右側が内部クロックCLKintの状態を示して
いる。また、αは位相比較器で出力バーUP及び出力バー
DOWNが共に「1」になっている状態、βは位相比較器で
出力バーUPのみが「0」になっている状態、γは位相比
較器で出力バーDOWNのみが「0」になっている状態、δ
は位相比較器で出力バーUP及び出力バーDOWNが共に
「0」となっている状態を示している。また、*は状態
δが即座に状態αに遷移し、状態δで安定しないことを
示している。この状態遷移図からも分かるように、状態
β及び状態γから状態αに遷移するためには、一旦状態
δを経由しないとならないため、位相比較動作が遅くな
ることが分かる。
説明するための回路図である。図54はPLL回路の一
部を示しており、図50に示した位相比較器(PC)1
01からループフィルタ(LF)103までの構成を示
す。チャージポンプ(CP)102の一例としてはVD
DからLFに電流を注入するPチャネルトランジスタQ
70と、LFからGNDへ電流を引き抜くNチャネルト
ランジスタQ71から構成されたチャージポンプ121
を示し、LF103の一例としては抵抗Re2とコンデ
ンサC2からなるラグ型フィルタ122を示す。
量との積で与えられるLFの時定数はPLLのロック時
間,安定性,ジッタ等に深く関わっており、安定性とジ
ッタの面から大きな時定数が要求される。しかし、大容
量のコンデンサをチップに内蔵するためには、広大な面
積が必要になるという問題点があった。
相比較回路によれば、CLKintが先に「1」になった場合
には、上述とは逆に位相差に相当する期間だけDOWNが出
力され、UPはひげ状のパルスが一瞬発生するだけであ
る。ここで、FF110,113のNANDゲートNA
51等を3入力にしてANDゲートAN50,AN51
を省略すれば、ひげ状のパルスは生じなくなる。しか
し、この回路はクロックの立ち上がりエッジで位相を比
較しているため、クロックのデューティが変動しても動
作する。また、従来の位相比較器は、FFの出力を入力
にフィードバックしているので、すべてのFFの状態が
落ち着くまでに時間がかかる。そのため、従来のPLL
回路は、数百MHzよりも高い周波数のクロックに十分
対応できず、例えば500MHzを超える高速クロック
には適用できないという問題点があった。
がPLLのロック時間,安定性,ジッタ等に深く関わっ
ており、安定性とジッタの面から大きな時定数が要求さ
れ、大容量のコンデンサをチップに内蔵するためには、
広大な面積が必要になるという問題点があった。
ためになされたもので、構成が簡単で位相比較を高速で
行える位相比較器を得ることを目的とする。また、PL
L回路で用いても誤動作を起こさないような位相比較器
を得ることを目的とする。また、ローパスフィルタを小
さくしてPLL回路を小型化することを目的とする。
較器は、第1の信号レベルと第2の信号レベルとが交互
に現れる第1のクロックと第3の信号レベルと第4の信
号レベルとが交互に現れる第2のクロックとの位相差
を、前記第1の信号レベルから前記第2の信号レベルに
変化するタイミングと前記第3の信号レベルから前記第
4の信号レベルに変化するタイミングとを比較して検出
する位相比較器であって、前記第2のクロックが前記第
3の信号レベルの時に前記第1のクロックが前記第1の
信号レベルから前記第2の信号レベルに変化する場合に
ついて第1の制御信号を出力し、前記第2のクロックが
前記第4の信号レベルの時に前記第1のクロックが前記
第1の信号レベルから前記第2の信号レベルに変化する
場合について第2の制御信号を出力し、前記第1のクロ
ックが前記第1の信号レベルの時に前記第2のクロック
が前記第3の信号レベルから前記第4の信号レベルに変
化する場合について第3の制御信号を出力し、前記第1
のクロックが前記第2の信号レベルの時に前記第2のク
ロックが前記第3の信号レベルから前記第4の信号レベ
ルに変化する場合について前記第2の制御信号を出力す
る制御回路と、前記第1の制御信号を受ける第1の入力
端子と前記第2の制御信号を受ける第2の入力端子とを
有し、前記第1の制御信号を前記第2の制御信号に応じ
て保持する第1のフリップフロップ回路と、前記第3の
制御信号を受ける第1の入力端子と前記第2の制御信号
を受ける第2の入力端子とを有し、前記第3の制御信号
を前記第2の制御信号に応じて保持する第2のフリップ
フロップ回路とを備えて構成される。
号レベルと第2の信号レベルとが交互に現れる第1のク
ロックと第3の信号レベルと第4の信号レベルとが交互
に現れる第2のクロックとの位相差を、前記第1の信号
レベルから前記第2の信号レベルに変化するタイミング
と前記第3の信号レベルから前記第4の信号レベルに変
化するタイミングとを比較して検出する位相比較器であ
って、制御信号に応じて第5または第6の信号レベルを
出力する第1乃至第4の信号生成手段と、前記第1及び
第2のクロックを入力し、前記第1のクロックが前記第
1の信号レベルで前記第2のクロックが前記第3の信号
レベルの時は前記第1の信号生成手段に前記第5の信号
レベルを出力させ、前記第1のクロックが前記第1の信
号レベルで前記第2のクロックが前記前記第4の信号レ
ベルの時は前記第1の信号生成手段にそのままの状態を
保持させ、前記第1のクロックが前記第2の信号レベル
で前記第2のクロックが前記前記第3の信号レベルの時
は前記第1の信号生成手段に前記第5の信号レベルを出
力させ、前記第1のクロックが前記第2の信号レベルで
前記第2のクロックが前記第4の信号レベルの時に前記
第1の信号生成手段に前記第6の信号レベルを出力させ
る第1の制御手段と、前記第1及び第2のクロックを入
力し、前記第2のクロックが前記第3の信号レベルで前
記第1のクロックが前記第1の信号レベルの時は前記第
2の信号生成手段に前記第5の信号レベルを出力させ、
前記第2のクロックが前記第3の信号レベルで前記第1
のクロックが前記前記第2の信号レベルの時は前記第2
の信号生成手段にそのままの状態を保持させ、前記第2
のクロックが前記第4の信号レベルで前記第1のクロッ
クが前記前記第1の信号レベルの時は前記第2の信号生
成手段に前記第5の信号レベルを出力させ、前記第2の
クロックが前記第4の信号レベルで前記第1のクロック
が前記第2の信号レベルの時に前記第2の信号生成手段
に前記第6の信号レベルを出力させる第2の制御手段
と、前記第2のクロックと前記第1の信号生成手段の出
力とを受けて、前記第2のクロックが前記第3の信号レ
ベルで前記第1の信号生成手段の出力が前記第5の信号
レベルの時はその時に前記第3の信号生成手段が出力し
ている信号をそのままの出力させ、前記第2のクロック
が前記第4の信号レベルで前記第1の信号生成手段が前
記第5の信号レベルの時は前記第3の信号生成手段に前
記第6の信号レベルを出力させ、前記第2のクロックが
前記第4の信号レベルで前記第1の信号生成手段が前記
第6の信号レベルの時は前記第3の信号生成手段に前記
第5の信号レベルを出力させる第3の制御手段と、前記
第1のクロックと前記第2の信号生成手段の出力とを受
けて、前記第1のクロックが前記第1の信号レベルで前
記第2の信号生成手段が前記第5の信号レベルの時はそ
の時に前記第4の信号生成手段が出力している信号をそ
のままの出力させ、前記第1のクロックが前記第2の信
号レベルで前記第2の信号生成手段が前記第5の信号レ
ベルの時は前記第4の信号生成手段に前記第6の信号レ
ベルを出力させ、前記第1のクロックが前記第2の信号
レベルで前記第2の信号生成手段が前記第6の信号レベ
ルの時は前記第4の信号生成手段に前記第5の信号レベ
ルを出力させる第4の制御手段とを備えて構成される。
号レベルと第2の信号レベルとが交互に現れる第1のク
ロックと第3の信号レベルと第4の信号レベルとが交互
に現れる第2のクロックとの位相差を、前記第1の信号
レベルから前記第2の信号レベルに変化するタイミング
と前記第3の信号レベルから前記第4の信号レベルに変
化するタイミングとを比較して検出する位相比較器であ
って、前記第1及び第2のクロックを入力し、第1のノ
ード、前記第2のクロックが前記第3の信号レベルの時
に前記第1のノードを第1の電位にする第1のプリチャ
ージ手段並びに前記第1のノードと前記第1の電位と異
なる第2の電位との間に直列に接続された第1及び第2
のスイッチ手段を有し、前記第1のスイッチ手段を前記
第2のクロックが前記第4の信号レベルの時に導通状態
とし、前記第2のスイッチ手段を前記第1のクロックが
前記第2の信号レベルの時に導通状態とする第1の位相
比較手段と、前記第1及び第2のクロックを入力し、第
2のノード、前記第1のクロックが前記第1の信号レベ
ルの時に前記第2のノードを前記第1の電位にする第2
のプリチャージ手段並びに前記第2のノードと前記第2
の電位との間に直列に接続された第3及び第4のスイッ
チ手段を有し、前記第3のスイッチ手段を前記第1のク
ロックが前記第2の信号レベルの時に導通状態とし、前
記第4のスイッチ手段を前記第2のクロックが前記第4
の信号レベルの時に導通状態とする第2の位相比較手段
とを備えることを特徴とする。
明の位相比較器において、前記第1のノードの電位によ
って与えられる論理と前記第2のクロックによって与え
られる論理との否定論理積に応じて第1の出力信号を出
力する第1の信号出力手段と、前記第2のノードの電位
によって与えられる論理と前記第1のクロックによって
与えられる論理との否定論理積に応じて第2の出力信号
を出力する第2の信号出力手段とを備えて構成される。
明の位相比較器において、前記第2のクロック及び前記
第1のノードの電位を入力し、第1の出力信号を出力す
るための第3のノード、前記第1のノードが前記第2の
電位の時に前記第3のノードを前記第1の電位にする第
3のプリチャージ手段並びに前記第3のノードと前記第
2の電位との間に直列に接続された第5及び第6のスイ
ッチ手段を有し、前記第5のスイッチ手段を前記第2の
クロックが前記第4の信号レベルの時に導通状態とし、
前記第6のスイッチ手段を前記第1のノードが前記第1
の電位の時に導通状態とする第1の信号出力手段と、前
記第1のクロック及び前記第2のノードの電位を入力
し、第2の出力信号を出力するための第4のノード、前
記第2のノードが前記第2の電位の時に前記第4のノー
ドを前記第1の電位にする第4のプリチャージ手段並び
に前記第4のノードと前記第2の電位との間に直列に接
続された第7及び第8のスイッチ手段を有し、前記第7
のスイッチ手段を前記第1のクロックが前記第2の信号
レベルの時に導通状態とし、前記第8のスイッチ手段を
前記第2のノードの電位が前記第1の電位の時に導通状
態とする第2の信号出力手段とを備えて構成される。
は第5の発明の位相比較器において、前記第2のクロッ
クに応じて前記第1の信号出力手段が出力する前記第1
の出力信号を保持する第1の信号保持手段と、前記第1
のクロックに応じて前記第2の信号出力手段が出力する
前記第2の出力信号を保持する第2の信号保持手段とを
備えて構成される。
発明の位相比較器において、前記第1の信号出力手段の
出力及び前記第2のクロックを入力し、第5及び第6の
ノード、前記第2のクロックが前記第4の信号レベルの
時に前記第5のノードを前記第2の電位にする第5のプ
リチャージ手段、前記第5のノードが前記第1の電位の
時に前記第6のノードを前記第2の電位にする第6のプ
リチャージ手段、前記第5のノードと前記第1の電位と
の間に直列に接続された第9及び第10のスイッチ手段
並びに前記第6のノードと前記第1の電位との間に直列
に接続された第11及び第12のスイッチ手段を有し、
前記第9のスイッチ手段を前記第2のクロックが前記第
3の信号レベルの時に導通状態とし、前記第10のスイ
ッチ手段を前記第1の信号出力手段の出力が前記第2の
電位の時に導通状態とし、前記第11のスイッチ手段を
前記第2のクロックが前記第3の信号レベルの時に導通
状態とし、前記第12のスイッチ手段が前記第5のノー
ドが前記第2の電位の時に導通状態とする第1の信号保
持手段と、前記第2の信号出力手段の出力及び前記第1
のクロックを入力し、第7及び第8のノード、前記第1
のクロックが前記第2の信号レベルの時に前記第7のノ
ードを前記第2の電位にする第7のプリチャージ手段、
前記第7のノードが前記第1の電位の時に前記第8のノ
ードを前記第2の電位にする第8のプリチャージ手段、
前記第7のノードと前記第1の電位との間に直列に接続
された第13及び第14のスイッチ手段並びに前記第8
のノードと前記第1の電位との間に直列に接続された第
15及び第16のスイッチ手段を有し、前記第13のス
イッチ手段を前記第1のクロックが前記第1の信号レベ
ルの時に導通状態とし、前記第14のスイッチ手段を前
記第2の信号出力手段の出力が前記第2の電位の時に導
通状態とし、前記第15のスイッチ手段を前記第1のク
ロックが前記第1の信号レベルの時に導通状態とし、前
記第16のスイッチ手段を前記第7のノードが前記第2
の電位の時に導通状態とする第2の信号保持手段とをさ
らに備えることを特徴とする。
は第5の発明に係る位相比較器において、前記第1及び
第2の信号出力手段から同時に前記第1及び第2の出力
信号を出力させないように出力信号を制限するマスク手
段を備えて構成される。
相比較器において、前記第1の信号保持手段が前記第1
の出力信号を出力しているときは前記第2の信号出力手
段に前記第2の出力信号を出力させず、及び前記第2の
信号保持手段が前記第2の出力信号を出力しているとき
は前記第1の信号出力手段に前記第1の出力信号を出力
させないように出力信号を制限するマスク手段を備えて
構成される。
位相比較器において、前記第1の信号保持手段が前記第
1の出力信号を出力しているときは前記第1の信号出力
手段は前記第1の出力信号を出力し、または前記第2の
信号保持手段が前記第2の出力信号を出力しているとき
は前記第2の信号出力手段は前記第2の出力信号を出力
するように出力信号を制限するマスク手段を備えて構成
される。
発明の位相比較器において、前記第2のクロックが前記
第4の信号レベルの時に前記第1のクロックが前記第1
の信号レベルから前記第2の信号レベルに変化しなかっ
た場合、前記第2のクロックが前記第3の信号レベルの
時に前記第1のクロックが前記第2の信号レベルになる
かどうかを判別する第1の判別手段と、前記第1の判別
手段の判別結果を前記第2のクロックが前記第3の信号
レベルから前記第4の信号レベルに変化するときに保持
する第1の保持手段と、前記第1のクロックが前記第2
の信号レベルの時に前記第2のクロックが前記第3の信
号レベルから前記第4の信号レベルに変化しなかった場
合、前記第1のクロックが前記第1の信号レベルの時に
前記第2のクロックが前記第4の信号レベルになるかど
うかを判別する第2の判別手段と、前記第2の判別手段
の判別結果を前記第1のクロックが前記第1の信号レベ
ルから前記第2の信号レベルに変化するときに保持する
第2の保持手段とを備えて構成される。
の発明の位相比較器において、前記第1の保持手段は、
保持している前記判別結果が出力可能な期間を前記第2
の位相比較手段が前記第2の電位を出力している期間に
限定し、前記第2の保持手段は、保持している前記判別
結果が出力可能な期間を前記第2の位相比較手段が前記
第1の電位を出力している期間に限定することを特徴と
する。
たは第5の発明の位相比較器において、前記第1の信号
出力手段の出力によって与えられる論理と前記第2のク
ロックによって与えられる論理の反転論理との否定論理
和を出力するとともに、前記第2の信号出力手段の出力
によって与えられる論理と前記第1のクロックによって
与えられる論理の反転論理との否定論理和を出力するマ
スク手段を備えて構成される。
発明の位相比較器において、前記第1の位相比較手段は
前記第2のスイッチ手段に並列に接続され前記第2の信
号出力手段の出力が第2の電位の時に導通状態となる第
9のスイッチ手段を備え、前記第2の位相比較手段は前
記第4のスイッチ手段に並列に接続され前記第1の信号
出力手段の出力が第2の電位の時に導通状態となる第1
0のスイッチ手段を備えて構成される。
発明、第2の発明または第3の発明の位相比較器におい
て、前記第1の信号レベル及び前記第3の信号レベルは
同じレベルであり、前記第2の信号レベル及び前記第4
の信号レベルは同じレベルであることを特徴とする。
較器とチャージポンプとの間に所定の割合で信号を間引
くディジタルフィルタを備え、前記ディジタルフィルタ
は連続するパルスの数をカウントするカウンタを有し、
前記カウンタは連続するパルスの数をn回(nは2以上
の整数)カウントしたときに前記チャージポンプを駆動
する。
路は、例えば、第2のクロックが第3の信号レベルの時
に第1のクロックが第1の信号レベルから第2の信号レ
ベルに変化する場合に制御回路が出力した第1の制御信
号によって第1のクロックが第2のクロックに対して進
んでいることを示す信号を出力でき、第1のクロックが
第2の信号レベルの時に第2のクロックが第3の信号レ
ベルから第4の信号レベルに変化する場合に制御回路が
出力した第2の制御信号によってリセットして進んでい
ることを示す信号の出力を止めることができる。従っ
て、第1のフリップフロップ回路から出力された信号に
よって第2のクロックに対する第1のクロックの位相進
みが検出可能になる。
えば、第1のクロックが第1の信号レベルの時に第2の
クロックが第3の信号レベルから第4の信号レベルに変
化する場合に制御回路が出力する第3の制御信号によっ
て第1のクロックが第2のクロックに対して遅れている
ことを示す信号を出力でき、第2のクロックが第4の信
号レベルの時に第1のクロックが第1の信号レベルから
第2の信号レベルに変化する場合に制御回路が出力する
第2の制御信号によってリセットして遅れていることを
示す信号出力を止めることができる。従って、第2のフ
リップフロップ回路から出力された信号によって第2の
クロックに対する第1のクロックの位相遅れが検出可能
になる。
成が簡単である。また、フィードバックをしておらず、
フリップフロップ回路と制御回路での遅延だけで位相比
較結果を出力でき高速で動作するPLL回路に用いるこ
とができる。
は、例えば、第1及び第2のクロックが同じ周波数でデ
ューティ50パーセントの場合、第1のクロックが第2
のクロックに対して遅れていて、第2のクロックが4の
信号で第1のクロックが1の信号の時だけ第6の信号に
なる。従って、第3の信号生成手段の出力によって第1
のクロックの第2のクロックに対する位相遅延を知るこ
とができる。
第1及び第2のクロックが同じ周波数でデューティ50
パーセントの場合、第1のクロックが第2のクロックに
対して進んでいて、第2のクロックが4の信号で第1の
クロックが1の信号の時だけ第6の信号になる。従っ
て、第4の信号生成手段の出力によって第1のクロック
の第2のクロックに対する位相進みを知ることができ
る。
理回路で構成でき、構成が簡単である。また、フィード
バックをしておらず、直列に接続されている第1及び第
3の信号生成手段と第1及び第3の制御回路または直列
に接続されている第2及び第4の信号生成手段と第2及
び第4の制御回路での遅延だけで位相比較結果を出力で
き高速で動作するPLL回路等に用いることができる。
は、第1のクロックが第1の信号レベルで第2のクロッ
クが第3の信号レベルの時に第1のプリチャージ手段に
よって第1のノードを第1の電位にプリチャージする。
第1の位相比較手段は、第2のクロックが第4の信号レ
ベルになると第1のスイッチ手段を閉じて導通状態とす
る。そして、第1のクロックが第1の信号レベルから第
2の信号レベルに変換すると第1のノードと第2の電位
とが接続されて、第1のノードは第2の電位に変わる。
次に、第2のクロックがまた第3の信号レベルになると
第1のノードは第1の電位にプリチャージされる。その
ため、第2のクロックが第3の信号レベルから第4の信
号レベルになるのに遅れて第1のクロックが第1の信号
レベルから第2の信号レベルになると、その遅れた分だ
け第1のノードが第2の電位になっている期間が短くな
り、第1のクロックの第2のクロックに対する位相遅れ
を検出することができる。
ロックが第3の信号レベルで第1のクロックが第1の信
号レベルの時に第2のプリチャージ手段によって第2の
ノードを第1の電位にプリチャージする。第2の位相比
較手段は、第1のクロックが第2の信号レベルになると
第3のスイッチを閉じて導通状態とする。そして、第2
のクロックが第3の信号レベルから第4の信号レベルに
変換すると第2のノードと第2の電位とが接続されて、
第2のノードは第2の電位に変わる。次に、第1のクロ
ックがまた第1の信号レベルになると第2のノードは第
1の電位にプリチャージされる。そのため、第1のクロ
ックが第1の信号レベルから第2の信号レベルになるの
に遅れて第2のクロックが第3の信号レベルから第4の
信号レベルになると、その遅れた分だけ第2のノードが
第2の電位になっている期間が短くなり、第1のクロッ
クの第2のクロックに対する位相進みを検出することが
できる。
位相遅れの検出においては、第1の位相比較手段の第1
及び第2のスイッチの開閉によって位相差を検出するこ
とができ、位相遅れをを高速で検出することができる。
また、第1のクロックの第2のクロックに対する位相進
みの検出においては、第1の位相比較手段の第3及び第
4のスイッチの開閉によって位相差を検出することがで
き、位相進みを高速で検出することができる。
は、例えば、第1及び第2のクロックが同じ周波数でデ
ューティ50パーセントの場合、第2のクロックが第3
の信号レベルから第4の信号レベルに変化するタイミン
グから第1のクロックが第1の信号レベルから第2の信
号レベルに変化するタイミングまでの間だけ第1の出力
信号を出力することができる。同様に、第2の信号出力
手段は、例えば、第1及び第2のクロックが同じ周波数
でデューティ50パーセントの場合、第1のクロックが
第1の信号レベルから第2の信号レベルに変化するタイ
ミングから第2のクロックが第3の信号レベルから第4
の信号レベルに変化するタイミングまでの間だけ第2の
出力信号を出力することができる。そのため、PLL回
路に適した位相比較器を容易に構成することができる。
は、例えば、第1及び第2のクロックが同じ周波数でデ
ューティ50パーセントの場合、第2のクロックが第3
の信号レベルから第4の信号レベルに変化するタイミン
グで第5及び第6のスイッチが導通状態となり第3のノ
ードは第5の信号レベルとなり、第1のクロックが第1
の信号レベルから第2の信号レベルに変化するタイミン
グで第6のスイッチが閉じるとともに第3のプリチャー
ジ手段が第3のノードをプリチャージして第1の電位に
するので、第2のクロックが第3の信号レベルから第4
の信号レベルに変化するタイミングから第1のクロック
が第1の信号レベルから第2の信号レベルに変化するタ
イミングまでの間だけ第1の出力信号を出力することが
できる。
第1及び第2のクロックが同じ周波数でデューティ50
パーセントの場合、第1のクロックが第1の信号レベル
から第2の信号レベルに変化するタイミングで第7及び
第8のスイッチが導通状態となり第4のノードは第5の
信号レベルとなり、第2のクロックが第3の信号レベル
から第4の信号レベルに変化するタイミングで第8のス
イッチが閉じるとともに第4のプリチャージ手段が第4
のノードをプリチャージして第1の電位にするので、第
2のクロックが第3の信号レベルから第4の信号レベル
に変化するタイミングから第1のクロックが第1の信号
レベルから第2の信号レベルに変化するタイミングまで
の間だけ第2の出力信号を出力することができる。その
ため、PLL回路に適した位相比較器を容易に構成する
ことができる。
は、例えば、第2のクロックが第4の信号レベルから第
3の信号レベルになるときに第1の信号出力手段の第1
の出力信号を保持することによって、第1のクロックと
第2のクロックの周波数が異なるときに第2の信号出力
手段が誤って出力しないようにさせるための信号を生成
することができる。
第1のクロックが第2の信号レベルから第1の信号レベ
ルになるときに第2の信号出力手段の第2の出力信号を
保持することによって、第1のクロックと第2のクロッ
クの周波数が異なるときに第1の信号出力手段が誤って
出力しないようにさせるための信号を生成することがで
きる。
は、第2のクロックに対して第1のクロックの周波数が
低い場合、例えば、第1及び第2のクロックがデューテ
ィ50パーセントの場合、第2のクロックが第3の信号
レベルから第4の信号レベルに変化したとき、第5のプ
リチャージ手段によって第5のノードの電位を第2の電
位にプリチャージする。そして、第2のクロックが第4
の信号レベルの間に第1のクロックが第1の信号レベル
から第2の信号レベルに変化しなかった場合、次に第2
のクロックが第4の信号レベルから第3の信号レベルに
変化する時に第1の信号出力手段は第2の電位を出力し
ているので、第5のノードは第2の電位に変化する。そ
のため、第6のプリチャージ手段によって第6のノード
が第2の電位にプリチャージされる。そして、再び第5
のノードが第2の電位になるとともに第2のクロックが
第3の信号レベルになるまでその状態を保持する。従っ
て、第1の信号保持手段は、第2のクロックが第1のク
ロックより周波数が高いことから第2の信号出力手段が
誤って出力する信号を否定するための信号を生成するこ
とができる。
ックに対して第2のクロックの周波数が低い場合、例え
ば、第1及び第2のクロックがデューティ50パーセン
トの場合、第1のクロックが第1の信号レベルから第2
の信号レベルに変化したとき、第7のプリチャージ手段
によってノード7の電位を第2の電位にプリチャージす
る。そして、第1のクロックが第2の信号レベルの間に
第2のクロックが第3の信号レベルから第4の信号レベ
ルに変化しなかった場合、次に第1のクロックが第2の
信号レベルから第1の信号レベルに変化する時に第2の
信号出力手段は第2の電位を出力しているので、第7の
ノードは第2の電位に変化する。そのため、第8のプリ
チャージ手段によって第8のノードが第2の電位にプリ
チャージされる。そして、再び第7のノードが第2の電
位になるとともに第1のクロックが第1の信号レベルに
なるまでその状態を保持する。従って、第2の信号保持
手段は、第1のクロックが第2のクロックより周波数が
高いことから第1の信号出力手段が誤って出力する信号
を否定するための信号を生成することができる。
クロックのクロックデューティと第2のクロックのクロ
ックデューティとが異なる場合に、第1及び第2の信号
出力手段から同時に第2の出力信号と第1の出力信号と
が出力されるのを制限して、位相比較器の第1及び第2
の信号出力手段の出力によって動作する装置に不具合が
発生するのを防止することができる。
信号保持手段と第2の信号出力手段とが同時に第1及び
第2の出力信号を出力させないようにすることができ、
また第2の信号保持手段と第1の信号出力手段とが同時
に第2及び第1の出力信号を出力させないようにするこ
とができ、例えばPLL回路に用いる場合周波数引き込
みを優先させることができる。
の信号保持手段が第1の出力信号を出力しているときは
第1の信号出力手段は第1の出力信号を出力でき、また
は第2の信号保持手段が第2の出力信号を保持している
ときは第2の信号出力手段は第2の出力信号を出力で
き、例えばPLL回路に用いる場合周波数引き込みを加
速することができる。
第2のクロックが第4の信号レベルの時に第1のクロッ
クが第1の信号レベルから第2の信号レベルに変化しな
かった場合、第2のクロックが第3の信号レベルの時に
第1のクロックが第2の信号レベルになるかどうかを判
別することによって、第2のクロックが第1のクロック
よりも周波数が高いか、またはクロックデューティが5
0パーセントでないのかを判別することができ、第1の
保持手段によって、第2のクロックが第3の信号レベル
から第4の信号レベルに変化するときに第1の判別手段
の判別結果を保持して、第2のクロックが第1のクロッ
クより周波数が高い場合のみ周波数が異なることを示す
信号を出力することができる。
クが第2の信号レベルの時に第2のクロックが第3の信
号レベルから第4の信号レベルに変化しなかった場合、
第1のクロックが第1の信号レベルの時に第2のクロッ
クが第4の信号レベルになるかどうかを判別することに
よって、第2のクロックが第1のクロックよりも周波数
が高いか、またはクロックデューティが50パーセント
でないのかを判別することができ、第2の保持手段によ
って、第2の判別手段の判別結果を第1のクロックが第
1の信号レベルから第2の信号レベルに変化するときに
保持して、第1のクロックが第2のクロックより周波数
が高い場合のみ周波数が異なることを示す信号を出力す
ることができる。
第1の保持手段は、保持している判別結果が出力可能な
期間を第1の位相比較手段が第2の電位を出力している
期間に限定することによって、また、第2の保持手段
は、保持している判別結果が出力可能な期間を第2の位
相比較手段が第2の電位を出力している期間に限定する
ことによって、例えばPLL回路に用いる場合周波数の
引き込みが速くなる。
信号の出力手段の出力によって与えられる論理と第2の
クロックによって与えられる論理の反転論理との否定論
理和を出力することによって、簡単な構成で第1の信号
出力手段が位相遅れ信号を出力する期間を第2のクロッ
クが第4の信号レベルの時に制限でき、第2の出力手段
の出力によって与えられる論理と第1のクロックによっ
て与えられる論理の反転論理との否定論理和を出力する
ことによって、簡単な構成で第2の出力手段が位相進み
信号を出力する期間を第1のクロックが第2の信号レベ
ルの時に制限できる。
は、第2のスイッチ手段に並列に接続され第2の信号出
力手段の出力が第2の電位の時に導通状態となり、第1
0のスイッチ手段は、第4のスイッチ手段に並列に接続
され第1の信号出力手段の出力が第2の電位の時に導通
状態となるため、第1の信号出力手段と第2の信号出力
手段とが同時に第2の電位を出力することを防止する。
の信号レベル及び第3の信号レベルは同じレベルであ
り、第2の信号レベル及び第4の信号レベルは同じレベ
ルであるため、例えば第1及び第2の信号レベルを位相
比較器の電源レベルとすることができ、第1及び第2の
クロックを同じ電源を用いて直接比較することができ、
装置を構成することが容易になる。
のカウンタは、連続するパルスの数をn回カウントした
ときにチャージポンプを駆動して位相比較器からの信号
を所定の割合で間引くことによって、高周波成分を抑制
して誤動作の防止を容易にし安定させ易くする。
て説明する。図1はこの発明の第1実施例による位相比
較器の構成を示すブロック図である。図1において、1
及び2はセット信号Sとリセット信号Rとを入力して出
力Qを出すRSフリップフロップ回路、3は入力クロッ
クCLKrefと内部クロックCLKintとを入力する論理回路で
ある。図に示すように、位相比較器は論理回路3と2個
のFF1,2を用いて構成される。論理回路3は入力ク
ロックCLKref、内部クロックCLKintの立ち上がりエッジ
で動作し、表1の論理に従ってFF1のセット入力バー
Su,FF2のセット入力バーSd,FF1および2の
リセット入力バーRを出力する。
入力バーSu及びリセット入力バーRがFF1に与えら
れる。そして、表1に示す出力UPをFF1が出力する。
CLKrefの位相に対して進んでいる場合、(CLKref,CLKi
nt)=(↑,0)の時にFF1は「1」を出力し、ま
た、(CLKref,CLKint)=(1,↑)の時にFF1は
「0」を出力する。そのため、位相比較器では、入力ク
ロックCLKrefと内部クロックCLKintとのクロックの立ち
上がりの差に応じた期間だけ、出力UPが「1」になる。
ここで、「↑」はクロックパルスの立ち上がりを示す。
力バーSd及びリセット入力バーRがFF2に与えられ
る。そして、表1に示す出力DOWNをFF2が出力する。
CLKrefの位相に対して遅れている場合、(CLKref,CLKi
nt)=(0,↑)の時にFF2は「1」を出力し、ま
た、(CLKref,CLKint)=(↑,1)の時にFF2は
「0」を出力する。このことによって、入力クロックCL
Krefと内部クロックCLKintとのクロックの立ち上がりの
差に応じた期間だけ、位相比較器では、出力DOWNが
「1」になる。
す。図2において、4a,4bはクロックパルスの立ち
上がりエッジを検出する立ち上がりエッジ検出回路、A
N1はANDゲート、IN1〜IN5はインバータ、N
A1〜NA3はNANDゲートである。
遅延するとともに反転して出力するために直列に接続さ
れたインバータIN1〜IN3と、入力を一方の入力端
子で直接受けるとともに同じ入力を他方の入力端子で直
列に接続されたインバータIN1〜IN3を介して受け
る2入力ANDゲートとで構成されている。立ち上がり
エッジ検出回路4aは入力クロックCLKrefを入力し、N
ANDゲートNA1の一方の入力端子に出力を与える。
そして、NANDゲートNA1は、他方の入力端子でイ
ンバータIN4を介して内部クロックCLKintを受けるて
セット入力バーSuを出力する。
がりエッジ検出回路4aと同様の構成を有し、内部クロ
ックCLKintを入力し、NANDゲートNA3の一方の入
力端子に出力を与える。そして、NANDゲートNA3
は、他方の入力端子でインバータIN5を介して入力ク
ロックCLKrefを受けてセット入力バーSdを出力する。
NANDゲートNA2は、一方の入力端子で入力クロッ
クCLKrefを受けると同時に他方の入力端子で内部クロッ
クCLKintを受けて、リセット入力バーRを出力する。
2の構成は、図51に示した従来の位相比較回路で用い
られていたフリップフロップと同様の構成である。
比較器の動作について図3及び図4を用いて説明する。
まず、内部クロックCLKintの位相が入力クロックCLKref
の位相よりも進んでいる場合について図3のタイミング
チャートに沿って説明する。時刻t1において、内部ク
ロックCLKintと入力クロックCLKrefとが共に「0」の状
態から入力クロックCLKrefだけが立ち上がると、AND
ゲートAN1の一方の入力端子が「1」になる。この
時、ANDゲートAN1の他方の入力端子は「1」であ
るため、ANDゲートAN1は「1」を出力する。その
ため、NANDゲートNA1の一方及び他方の入力端子
が「1」となり、NANDゲートNA1はセット入力バ
ーSuとして「1」を出力する。また、NANDゲート
NA2は、内部入力CLKintが「0」であるため、リセッ
ト入力バーRとして「1」を出力する。論理回路3のこ
の出力バーSu及びバーRを受けたFF1では、出力UP
が「1」となる。
fが立ち上がってから、インバータIN1〜IN3の遅
延時間を経過した後、ANDゲートAN1の一方の入力
端子が「1」で、他方の入力端子が「0」になる。その
ため、NANDゲートNA1の一方の入力端子が「0」
となり、出力バーSuが「1」になる。しかし、FF1
では、出力UPが「1」のままである。
立ち上がると、立ち上がりエッジ検出回路4bでは内部
クロックCLKintの立ち上がりを検出して「1」を出力す
る。また、このとき、NANDゲートNA2では一方及
び他方の入力端子が共に「1」になるため、出力バーR
として「0」を出力する。さらにNANDゲートNA3
では、一方の入力端子が「1」になるが、他方の入力端
子が「0」であるため、出力バーSdとして「1」を出
力し続ける。
ーRが「0」となるため、リセットされて出力UPが
「0」になる。
refが「0」に立ち下がると、NANDゲートNA2の
一方の入力端子が「0」となるためリセット入力バーR
が「1」になる。また、セット入力バーSuは立ち上が
りエッジ検出回路4aによって立ち上がりでないところ
では「1」へ変化しないため、そのまま「1」を出力す
る。従って、FF1の出力UPは「0」のまま変化しな
い。時刻t5において、内部クロックCLKintが立ち下が
ると、NANDゲートNA2の他方の入力端子が「0」
になるがリセット入力バーRは時刻t4で既に「1」に
変化しているためそのまま「1」を出力する。また、セ
ット入力バーSdは立ち上がりエッジ検出回路4bによ
って立ち上がりでないところでは「1」へ変化しないた
め、そのまま「1」を出力する。従って、FF2の出力
DOWNは「0」のまま変化しない。時刻t6において、入
力クロックCLKrefが立ち上がると時刻t1と同じ動作が
繰り返される。
ロックCLKrefの位相よりも遅れている場合について図4
のタイミングチャートに沿って説明する。時刻t7にお
いて、内部クロックCLKintと入力クロックCLKrefとが共
に「0」の状態から内部クロックCLKintだけが立ち上が
ると、立ち上がりエッジ検出回路4bがクロックパルス
の立ち上がりを検出して「1」を出力する。そのため、
NANDゲートNA3の一方及び他方の入力端子が
「1」となり、NANDゲートNA3はセット入力バー
Sdとして「1」を出力する。また、NANDゲートN
A2は、内部入力CLKrefが「0」であるため、リセット
入力バーRとして「1」を出力する。論理回路3のこの
出力バーSd及びバーRを受けたFF2では、出力DOWN
が「1」となる。
の時間が経過し、立ち上がりエッジ検出回路4bの出力
が「0」になる。NANDゲートNA3の一方の入力端
子が「0」になる。そのため、NANDゲートNA3の
出力バーSdが「1」になる。しかし、FF2では、出
力DOWNが保持され、「1」のままである。
立ち上がると、立ち上がりエッジ検出回路4aでは入力
クロックCLKrefの立ち上がりを検出して「1」を出力す
る。また、このとき、NANDゲートNA2では一方及
び他方の入力端子が共に「1」になるため、出力バーR
として「0」を出力する。さらにNANDゲートNA1
では、一方の入力端子が「1」になるが、他方の入力端
子が「0」であるため、出力バーSuとして「1」を出
力し続ける。FF2において、リセット入力バーRが
「0」となるため、リセットされて出力DOWNが「0」に
なる。
Kintが「0」に立ち下がると、NANDゲートNA2の
一方の入力端子が「0」となるためリセット入力バーR
が「1」になる。また、セット入力バーSdは立ち上が
りエッジ検出回路4bによって立ち上がりでないところ
では「0」へ変化しないため、そのまま「1」を出力す
る。従って、FF2の出力DOWNは「0」のまま変化しな
い。時刻t11において、内部クロックCLKintが立ち下が
ると、NANDゲートNA2の他方の入力端子が「0」
になるがリセット入力バーRは時刻t4で既に「1」に
変化しているためそのまま「1」を出力する。また、セ
ット入力バーSdは立ち上がりエッジ検出回路4bによ
って立ち上がりでないところでは「0」へ変化しないた
め、そのまま「1」を出力する。従って、FF1の出力
UPは「0」のまま変化しない。時刻t6において、入力
クロックCLKrefが立ち上がると時刻t1と同じ動作が繰
り返される。
を用いて説明する。図において、αは位相比較器で出力
UP及び出力DOWNが共に「0」になっている状態、βは位
相比較器で出力UPのみが「1」になっている状態、γは
位相比較器で出力DOWNのみが「1」になっている状態、
δは位相比較器で出力UP及び出力DOWNが共に「1」とな
っている状態を示している。
出力DOWNが共に「0」となっているとき、(CLKref,CL
Kint)が(↑,1)または(1,↑)の状態になって
も、つまり内部クロックCLKintが「1」の状態で入力ク
ロックCLKrefが立ち上がるかまたは入力クロックCLKref
が「1」の状態で内部クロックCLKintが立ち上がって
も、位相比較器の出力UP及び出力DOWNが「0」のまま変
化しないことを示している。R2は、位相比較器におい
て、出力UP及び出力DOWNが共に「0」となっていると
き、(CLKref,CLKint)が(↑,0)の状態になると、
出力UPが「0」から「1」に変化することを示してい
る。R3は、位相比較器において、出力UP及び出力DOWN
が共に「0」となっているとき、(CLKref,CLKint)が
(0,↑)の状態になると、出力DOWNが「0」から
「1」に変化することを示している。
が「1」になっている状態のとき、(CLKref、CLKint)
が(↑,0)となっても、出力UPは「0」で出力DOWNは
「1」のまま変化しないことを示している。R5は、位
相比較器において、出力UPのみが「1」になっている状
態のとき、(CLKref、CLKint)が(1,↑)となると、
出力UPは「1」から「0」へ変化することを示してい
る。R6は、位相比較器において、出力UPのみが「1」
になっている状態のとき、(CLKref、CLKint)が(0,
↑)となると、出力DOWNは「0」から「1」へ変化する
ことを示している。
みが「1」になっている状態のとき、(CLKref、CLKin
t)が(0,↑)となっても、出力UPは「0」で出力DOW
Nは「1」のまま変化しないことを示している。R8
は、位相比較器において、出力DOWNのみが「1」になっ
ている状態のとき、(CLKref、CLKint)が(↑,1)と
なると、出力DOWNは「1」から「0」へ変化することを
示している。R9は、位相比較器において、出力DOWNの
みが「1」になっている状態のとき、(CLKref、CLKin
t)が(↑,0)となると、出力UPは「0」から「1」
へ変化することを示している。
力UP及び出力DOWNが共に「1」となっているとき、(CL
Kref,CLKint)が(↑,0)または(0,↑)の状態に
なっても、つまり内部クロックCLKintが「0」の状態で
入力クロックCLKrefが立ち上がるかまたは入力クロック
CLKrefが「0」の状態で内部クロックCLKintが立ち上が
っても、位相比較器の出力UP及び出力DOWNが「1」のま
ま変化しないことを示している。R11は、位相比較器
において、出力UP及び出力DOWNが共に「1」となってい
るとき、(CLKref,CLKint)が(↑,1)または(1,
↑)の状態になると、出力UP及び出力DOWNが共に「1」
から「0」に変化することを示している。
状態にある。そして、時刻t1になると、(CLKref、CLK
int)が(↑,0)となり、経路R2を通ってβ状態に
なる。時刻t3において、(CLKref、CLKint)が(1,
↑)となり、経路R5を通ってα状態となる。時刻t6
において、(CLKref,CLKint)が(↑,0)となり、再
び経路R2を通ってβ状態となる。
状態にある。そして、時刻t7になると、(CLKref、CLK
int)が(0,↑)となり、経路R3を通ってγ状態に
なる。時刻t9において、(CLKref、CLKint)が(↑,
1)となり、経路R8を通ってα状態となる。時刻t12
において、(CLKref,CLKint)が(0,↑)となり、再
び経路R2を通ってγ状態となる。
位相比較器は、クロックパルスの立ち上がりだけを比較
する位相比較器であるため、同じ周波数のクロック同士
を比較する場合は、経路R1,R2,R3,R4,R
5,R7,R8のみしか存在せず、経路R2,R5によ
って位相遅れを、また経路R3,R8によって位相進み
を直接検出するため、誤動作を起こすことなく非常に高
速に動作する。
士を比較する場合、経路R6,R9が存在するため、出
力UP及び出力DOWNが同時に出力されるδ状態となること
がある。出力UP及び出力DOWNが同時に出力されるδ状態
によって位相比較器が使用されている装置で不具合が生
じるときは、後述するように保護回路を設ける必要があ
る。
器は、従来の位相比較器と異なり、フリップフロップの
出力を入力にフィードバックしない構成になっているた
め、論理回路3のディレイはあるが、FFの状態遷移時
間はFF固有のディレイに等しく、非常に高速に動作さ
せることができる。
いて説明する。図6はこの発明の第2実施例による位相
比較器を示すブロック図である。第2実施例の位相比較
器は、ディジタル値をとるスイッチトキャパシタ方式の
回路構成である。位相比較器には、2電源間に直列に接
続された2個のスイッチと出力ノードのキャパシタンス
からなる4本のパスとが含まれている。ここで、キャパ
シタンスは配線や接続素子の寄生容量であってもよい。
図において、5及び6は2電源間に直列に接続されたス
イッチ、ndaはスイッチ5,6が互いに接続している出
力ノード、7は出力ノードndaと低電位側の電源との間
に設定されたキャパシタンス、8及び9は2電源間に直
列に接続されたスイッチ、ndcはスイッチ8,9が互い
に接続している出力ノード、10は出力ノードndcと低
電位側の電源との間に設定されたキャパシタンス、11
及び12は2電源間に直列に接続されたスイッチ、ndb
はスイッチ11,12が互いに接続している出力ノー
ド、13は出力ノードndbと低電位側の電源との間に設
定されたキャパシタンス、14及び15は2電源間に直
列に接続されたスイッチ、nddはスイッチ14,15が
互いに接続している出力ノード、16は出力ノードndd
と低電位側の電源との間に設定されたキャパシタンスで
ある。ここで、スイッチ5、6、8、9、11、12、
14、15は信号「1」が入力されている間導通状態で
あるとする。
6に制御信号s1,s2を与えて制御する制御回路、1
8はスイッチ8,9に制御信号s3,s4を与えて制御
する制御回路、19はスイッチ11,12に制御信号s
1,s2を与えて制御する制御回路、20はスイッチ1
4,15に制御信号s3,s4を与えて制御する制御回
路である。そして、制御回路17,19は表2の論理
に、制御回路18,20は表3の論理にそれぞれ従って
動作する。
示す論理回路図である。信号s2は、信号c1をインバ
ータIN6で反転して生成される。また、信号s1は、
ANDゲートAN2で、入力された信号c1と信号c2
との論理積をとって得られる。図8は、制御回路18,
20の構成の一例を示す論理回路図である。信号s3
は、EXORゲートEX1で、信号c1と信号c3との
排他的論理和をとって得られる。
のタイミングチャートを用いて説明する。時刻t15にお
いて、入力クロックCLKrefが立ち上がると、制御回路1
7の出力s2は、入力クロックCLKrefの反転信号である
から、「1」から「0」に立ち下がる。また、制御回路
17の出力s1は、入力クロックCLKrefと内部クロック
CLKintとの論理積であるため、「0」のままである。従
って、スイッチ5,6は共にオープンであり、 出力ノ
ードndaは、そのままの状態を維持するため、「0」の
ままである。
クCLKrefが信号c1であり、出力ノードndaの値が信号
c3であるため、出力信号s3は「1」で信号s4は
「0」である。従って、スイッチ8が閉じ、スイッチ9
は開いているので、出力ノードndc(出力UP)は「1」
になる。
ロックCLKintの反転信号であるから、「1」のままであ
る。また、制御回路19の出力s1は、入力クロックCL
Krefと内部クロックCLKintとの論理積であるため、
「0」のままである。従って、スイッチ12は閉じてス
イッチ11が開いており、 出力ノードndbは、そのまま
の「0」を維持する。
クCLKintが信号c1であり、出力ノードndbの値が信号
c3であるため、出力信号s3及び信号s4はともに
「0」である。従って、スイッチ14,15は共に
「0」であり、出力ノードndd(出力DOWN)は「0」を
維持する。
Kintが立ち上がると、制御回路17の出力s2は、入力
クロックCLKrefの反転信号であるから、「0」のままで
あり、また、制御回路17の出力s1は、入力クロック
CLKrefと内部クロックCLKintとの論理積であるため、
「0」から「1」に変化する。従って、スイッチ5が閉
じ、スイッチ6は開いており、 出力ノードndaは、電荷
の供給を受けて「1」になる。
ndaの値が「0」から「1」に変化すると、信号s3が
「1」から「0」に変化し、信号s4は「0」から
「1」に変化する。従って、スイッチ8が開き、スイッ
チ9が閉じるため、出力ノードndc(出力UP)は「0」
に変わる。
ロックCLKintの反転信号であるから、「1」から「0」
に変化する。また、制御回路19の出力s1は、入力ク
ロックCLKrefと内部クロックCLKintとの論理積であるた
め、「0」から「1」に変化する。従って、スイッチ1
2が開き、スイッチ11が閉じて、 出力ノードndbの
は、「0」から「1」へ変化する。
クCLKintが立ち上がるので信号c1は変化し、出力信号
s3は「0」のままであるが一瞬インパルスが発生す
る。信号s4は「1」である。従って、スイッチ14が
開き、スイッチ15は閉じているため、出力ノードndd
(出力DOWN)は「0」を維持する。
Krefが立ち下がると、制御回路17の出力s2は、入力
クロックCLKrefの反転信号であるから、「0」から
「1」に変化し、また、制御回路17の出力s1は、入
力クロックCLKrefと内部クロックCLKintとの論理積であ
るため、「1」から「0」に変化する。従って、スイッ
チ5が開き、スイッチ6が閉じるため、 出力ノードnda
は、「0」になる。
ndaの値が「1」から「0」に変化しても、信号s3が
「0」を維持する。しかし、制御回路18において、信
号s4は「1」から「0」に変化する。従って、スイッ
チ8,9がともに開いてしまうため、出力ノードndc
(出力UP)は「0」を維持する。
ロックCLKintの反転信号であるから、「0」のまま変化
しない。一方、制御回路19の出力s1は、入力クロッ
クCLKrefと内部クロックCLKintとの論理積であるため、
「1」から「0」に変化する。従って、スイッチ11,
12が共に開いているため、 出力ノードndbは、そのま
まの「1」を維持する。
クCLKintは「1」のままなので信号c1は変化せず、出
力信号s3は「0」のままである。また、信号s4は
「1」のままである。従って、スイッチ14が開き、ス
イッチ15は閉じているため、出力ノードndd(出力DOW
N)は「0」を維持する。
Kintが立ち下がると、制御回路17の出力s2は、入力
クロックCLKrefが変化していないため「0」を維持し、
また、制御回路17の出力s1は、入力クロックCLKref
と内部クロックCLKintとの論理積であるため、「0」の
ままである。従って、スイッチ5,6が開いているた
め、 出力ノードndaは「0」のままである。
ndaの値が「0」のままであり、信号s3,s4が
「0」を維持する。従って、スイッチ8,9がともに開
いているため、出力ノードndc(出力UP)は「0」を維
持する。
ロックCLKintの反転信号であるから、「0」から「1」
に変化する。一方、制御回路19の出力s1は、入力ク
ロックCLKrefと内部クロックCLKintとの論理積であるた
め、「0」のまま変化しない。従って、スイッチ11が
開くがスイッチ12は閉じているため、 出力ノードndb
は、「1」から「0」に変化する。
クCLKintは「1」から「0」に変化するので、出力信号
s3は「0」のままであるが一瞬インパルスが発生す
る。また、信号s4は「1」から「0」へ変化する。従
って、スイッチ14が開き、スイッチ15も開くが、出
力ノードndd(出力DOWN)は「0」を維持する。次に、
時刻t19において、時刻t15におけると同じ動作が繰り
返される。なお、状態遷移は、第1実施例で示した位相
比較器と同様に、図5の状態遷移図に示すとおりであ
る。
すると、入力クロックCLKref及び内部クロックCLKintが
「0」の期間、前段はリセットされ、後段は直前の値を
ラッチしている。入力クロックCLKref及び内部クロック
CLKintが「1」の期間、前段は内部クロックCLKint及び
入力クロックCLKrefの立ち上がりエッジを検出して、後
段はインバータとして動作する。このようにリセット期
間を設けることにより、データの一方向の変化だけを伝
えることができる。
えると、出力ノードndaと出力ノードndbとの値が反転
し、リセットではなくプリチャージとなる。また、表3
においてs3とs4とを入れ替えると、UP,DOWNの値が
反転し、インバータではなくバッファとなる。
パシタンスと各電源の間にスイッチを1個ずつ設けてい
るが、制御ロジックと組み合わせて直列/並列に2個設
けてもよい。
器は、制御回路17,19において、ANDゲートによ
って入力クロックCLKrefと内部クロックCLKintとを直接
比較するため、非常に高速で動作する。
に示す。図10はこの発明の第3実施例による位相比較
器の構成を示す回路図である。第3実施例による位相比
較器は、反転クロックを使用しないダイナミックな単相
ラッチである位相比較部PD11,PD12を用いたプ
リチャージ方式の回路構成である。1個のPチャネルト
ランジスタと2個のNチャネルトランジスタが直列にプ
リチャージNAND接続されたパス21〜24を用いて
構成される。
ース、ノードnd1に接続したドレイン及び入力クロッ
クCLKrefを受けるゲートを有するPチャネルトランジス
タQ1と、低電位側の電源に接続したソース、ドレイン
及び入力クロックCLKrefを受けるゲートを有するNチャ
ネルトランジスタQ2と、トランジスタQ2のドレイン
に接続したソース、ノードnd1に接続したドレイン及
び内部クロックCLKintを受けるゲートを有するNチャネ
ルトランジスタQ3とで構成されている。
ース、ドレイン及びノードnd1に接続したゲートを有
するPチャネルトランジスタQ4と、低電位側の電源に
接続したソース、ドレイン及びノードnd1に接続した
ゲートを有するNチャネルトランジスタQ5と、トラン
ジスタQ5のドレインに接続したソース、トランジスタ
Q4のドレインに接続したドレイン及び入力クロックCL
Krefを受けるゲートを有するNチャネルトランジスタQ
6とで構成されている。
ース、ノードnd2に接続したドレイン及び内部クロッ
クCLKintを受けるゲートを有するPチャネルトランジス
タQ7と、低電位側の電源に接続したソース、ドレイン
及び内部クロックCLKintを受けるゲートを有するNチャ
ネルトランジスタQ8と、トランジスタQ8のドレイン
に接続したソース、ノードnd2に接続したドレイン及
び入力クロックCLKrefを受けるゲートを有するNチャネ
ルトランジスタQ9とで構成されている。
ース、ドレイン及びノードnd2に接続したゲートを有
するPチャネルトランジスタQ10と、低電位側の電源
に接続したソース、ドレイン及びノードnd2に接続し
たゲートを有するNチャネルトランジスタQ11と、ト
ランジスタQ11のドレインに接続したソース、トラン
ジスタQ10のドレインに接続したドレイン及び内部ク
ロックCLKintを受けるゲートを有するNチャネルトラン
ジスタQ12とで構成されている。
グチャートに沿って説明する。
クCLKrefに対して遅れている場合を示している。時刻t
20の直前において、入力クロックCLKref及び内部クロッ
クCLKintが「0」のとき、PチャネルトランジスタQ1
及びQ7がオンしており、パス21,23はプリチャー
ジされる。そして、ノードnd1及びノードnd2は
「1」であり、パス22,24は、Pチャネルトランジ
スタQ4及びQ10がオフするとともに、Nチャネルト
ランジスタQ6及びQ12がオフしており、ハイインピ
ーダンス状態にある。
立ち上がると、トランジスタQ2,Q9がオン状態とな
るが、トランジスタQ3,Q8がオフしているため、パ
ス21,23の状態は変化しない。しかし、トランジス
タQ6がオンするため、出力バーUPは「0」になる。一
方、パス24ではトランジスタQ12がオフのままで出
力バーDOWNは「1」を維持する。
「1」のとき内部クロックCLKintが立ち上がると、パス
21では、トランジスタQ3がオンしてノードnd1は
「0」になる。そのため、パス22でトランジスタQ5
がオフするとともにトランジスタQ4がオンするため、
出力バーUPは「1」になる。同様に出力バーDOWNも
「1」を維持する。
立ち下がると、トランジスタQ2がオフするとともにト
ランジスタQ1がオンしてノードnd1はプリチャージ
されて「1」になる。同時に、パス22では、トランジ
スタQ4、Q6がオフしてハイインピーダンス状態とな
る。
立ち下がると、トランジスタQ8がオフするとともにト
ランジスタQ7がオンしてノードnd2はプリチャージ
されて「1」になる。同時に、パス23では、トランジ
スタQ10、Q12がオフしてハイインピーダンス状態
となる。そして、時刻t24において、時刻t20と同じ動
作が繰り返される。
CLKrefに対して進んでいる場合の動作については、内部
クロックCLKintと入力クロックCLKrefとを入れ換えただ
けであるため、パス21とパス23の動作を入れ換え、
パス22とパス24との動作を入れ換え、そして出力バ
ーUPと出力バーDOWNを入れ換えた動作である。
ッジで位相を比較するため、立ち下がりエッジはどちら
が先でもかまわない。このように入力クロックCLKrefと
内部クロックCLKintの位相差に相当する期間だけ出力バ
ーUPが出力される。一方、内部クロックCLKintが先に
「1」になると、上述とは逆に出力バーDOWNが出力され
る。
クロックCLKintを直列に接続されたトランジスタで比較
するので、トランジスタのスイッチング時間に近い小さ
な位相差を検出することができる。つまり、高速動作が
可能な位相比較器が得られる。
れた2個のNチャネルトランジスタのゲート入力が逆に
なっているだけで、つまり、トランジスタQ2とQ3、
トランジスタQ5とQ6、トランジスタQ8とQ9及び
トランジスタQ11とQ12のそれぞれの接続順序が変
わっているだけで同様に動作する。
による位相比較器を示す回路図である。図13の回路
は、図10に示した回路に対してコンプリメンタリな構
成になっている。第3実施例の他の態様による位相比較
器も、反転クロックを使用しないダイナミックな単相ラ
ッチを用いたプリチャージ方式の回路構成である。2個
のPチャネルトランジスタと1個のNチャネルトランジ
スタが直列にプリチャージNAND接続されたパス25
〜28を用いて構成される。このパス25〜28が図1
0に示したパス21〜24と異なるのは、プリチャージ
された状態が「0」を出力する状態であることである。
のタイミングチャートに示す。なお、この回路はクロッ
クの立ち下がりエッジで位相を比較している。
に示した位相比較器は、直列に接続された2個のPチャ
ネルトランジスタのゲート入力が逆になっているだけ
で、同様に動作する。
よる位相比較器について説明する。図16はこの発明の
第4実施例による位相比較器の構成を示すブロック図で
ある。図において、30は図5に示した状態遷移を特徴
とする位相比較部であり、31及び32はそれぞれ入力
クロックCLKref及び内部クロックCLKintの立ち下がりで
出力UP及び出力DOWNを保持することで出力UPf及び出力D
OWNfを生成するレジスタ、33はチャージポンプ、Q3
3はチャージポンプ33の出力34に接続され出力バー
UPfによってオンオフするPチャネルトランジスタ、Q
34はチャージポンプ33の出力34に接続され出力DO
WNfによってオンオフするNチャネルトランジスタであ
る。インバータIN7は出力UPから出力バーUPを生成し
てチャージポンプ33に与える。また、インバータIN
8は出力UPfから出力バーUPfを生成する。
較回路を備えている。この周波数比較回路は、クロック
の立ち下がりエッジで動作する2個のレジスタ31,3
2からなり、位相比較結果UP,DOWNから周波数比較結果
UPf,DOWNfを生成する。表2及び表3に示すように、入
力クロックCLKrefが「1」の期間中ずっと内部クロック
CLKintが「0」の場合のみ、続く入力クロックCLKrefが
「0」の期間にUPは「1」を保持する。入力クロックCL
Krefが「1」の期間中に内部クロックCLKintが変化しな
いということは、入力クロックCLKrefに比べて内部クロ
ックCLKintの周波数が低いことを意味する。そこで、入
力クロックCLKrefの立ち下がりエッジで出力UPの値をレ
ジスタに取り込み、UPfとして出力する。DOWNfについて
も同様に生成できる。
による位相比較器について図17及び図18を用いて説
明する。図17はこの発明の第5実施例による位相比較
器の構成を示す回路図である。第5実施例の位相比較器
は、周波数比較機能を備えている。図17に示す位相比
較器は、単相ラッチを2段接続した回路で、前段35は
図10に示す位相比較器と同じ構成で位相比較結果UP,
DOWNを出力し、後段36は前段35とコンプリメンタリ
な構成で、図13に示した位相比較器と同じ回路構成
で、周波数比較結果UPf,DOWNfを出力する。そのため、
トランジスタQ23のゲートには内部クロックCLKintに
代えて出力バーUPが与えられ、トランジスタQ29のゲ
ートには入力クロックCLKrefに代えて出力バーDOWNが与
えられる。
ロックCLKintの周波数が低い場合についての動作を図1
8のタイミングチャートに沿って説明する。
び内部クロックCLKintが「1」のとき、Nチャネルトラ
ンジスタQ2,Q3,Q8,Q9がオンしてノードnd
1,nd2は「0」、PチャネルトランジスタQ4,Q
10がオンして出力バーUP,バーDOWNはともに「1」で
ある。また、この時、トランジスタQ21,Q27がオ
ンしてノードnd3,nd4は「0」となっており、出
力バーUPf,バーDOWNfはハイインピーダンス状態となっ
て直前の値を保持している。
Krefが立ち下がると、トランジスタQ1がオンすると同
時にトランジスタQ2がオフするため、ノードnd1は
「1」になる。また、この時、トランジスタQ9がオフ
するため、ノードnd2はハイインピーダンス状態とな
り、ノードnd2は「0」を維持する。そして、出力バ
ーDOWNは「1」を保持する。従って、出力バーDOWNと内
部クロックCLKintが変わらないため、出力バーDOWNfは
変化しない。一方、ノードnd1が「1」となり、入力
クロックCLKrefが「0」となることから、トランジスタ
Q21,Q23がともにオフする。そのため、ノードn
d3は「0」を保持し、トランジスタQ25,Q26が
オンして出力バーUPfが「1」になる。
Kintが立ち下がると、トランジスタQ3がオフしてノー
ドnd1はハイインピーダンス状態となり、「1」を保
持する。一方、トランジスタQ8がオフするとともにト
ランジスタQ7がオンするので、ノードnd2は「1」
となる。そして、トランジスタQ10及びQ12がオフ
するので、出力バーDOWNはハイインピーダンス状態とな
り「1」を維持する。また、内部クロックCLKintが
「0」となることで、トランジスタQ27がオフしトラ
ンジスタQ28がオンするが、トランジスタQ29がオ
フしているためノードnd4は「0」を保持する。従っ
て、トランジスタQ31、Q32がオンしており、出力
バーDOWNfは「1」である。出力バーUPと入力クロックC
LKrefが変化しないので出力バーUPfは「1」のままであ
る。
Krefが先に「1」になると、ノードnd1はハイインピ
ーダンス状態となって「1」を保持するので、トランジ
スタQ5がオンして出力バーUPは「0」となる。入力ク
ロックCLKrefが「1」であるため、トランジスタQ21
がオンしてノードnd3は「0」のままで、出力バーUP
fはハイインピーダンス状態となって「1」を保持す
る。
Krefが再び「0」になると、プリチャージトランジスタ
Q1がオンしてノードnd1は「1」となるが、出力バ
ーUPはハイインピーダンス状態となって「0」を保持す
るので、トランジスタQ22,Q23がオンしてノード
nd3は「1」、トランジスタQ24がオンして出力バ
ーUPfは「0」になる。
CLKintが「1」になると、ノードnd2はハイインピー
ダンス状態となって「1」を保持するので、トランジス
タQ11,Q12がオンして出力バーDOWNは「0」とな
り、トランジスタQ27がオンしてノードnd4は
「0」のままであり、出力バーDOWNfはハイインピーダ
ンス状態となって「1」を保持する。
CLKrefが再び「1」になると、トランジスタQ2,Q
3,Q8,Q9がオンしてノードnd1,nd2が
「0」になり、トランジスタQ4,Q10がオンして出
力バーUP、バーDOWNは「1」になる。入力クロックCLKr
efと内部クロックCLKintとが「1」になると、トランジ
スタQ21,Q27がオンしてノードnd3が「0」に
なり、ノードnd4は「0」のままで、出力バーUPf,
バーDOWNfはハイインピーダンス状態となって「0」,
「1」を保持している。このようにCLKrefが「1」の期
間中ずっと内部クロックCLKintが「0」のとき、すなわ
ち内部クロックCLKintが入力クロックCLKrefより低い周
波数のとき、入力クロックCLKrefの立ち下がりエッジか
ら一周期だけ出力バーUPfが出力される。
中ずっと入力クロックCLKrefが「0」のとき、すなわち
内部クロックCLKintが入力クロックCLKrefより高い周波
数のときには、上述とは逆に出力バーDOWNfが出力され
る。
較機能を付加した場合について示したが、図12,図1
3及び図15の回路について同様に周波数比較機能を付
加することができる。
による位相比較器について図19を用いて説明する。図
19はこの発明の第6実施例による位相比較器に用いら
れるマスク回路の構成を示す論理回路図である。出力UP
と出力DOWNを同時に出力しないためのマスク回路を示
す。第1乃至第5実施例に示した位相比較器では、図5
の状態遷移図に示すように出力UPと出力DOWNが同時に出
力される場合がある。出力UPと出力DOWNとを同時にチャ
ージポンプに入力すると、VDDからGNDに電流が貫
通するので、消費電力が増大する。これを防ぐために、
出力UPと出力DOWNを同時に出力しないマスク機能を位相
比較器に付加する。
受けてを出力UP’及び出力DOWN’を出力するマスク回
路、IN10〜IN13はインバータ、NA5,NA6
はNANDゲート、AN3,AN4はANDゲート、4
0はセット・リセットFFである。出力UPは、インバー
タIN10の入力端子に入力され、同時に、NANDゲ
ートNA5の一方の入力端子に入力される。インバータ
IN10の出力は、インバータIN11の入力端子に入
力され、同時に、NANDゲートNA6の一方の入力端
子に入力される。出力DOWNは、インバータIN12の入
力端子に入力され、同時に、NANDゲートNA6の他
方の入力端子に入力される。インバータIN12の出力
は、インバータIN13の入力端子に入力され、同時
に、NANDゲートNA5の他方の入力端子に入力され
る。NANDゲートNA5,NA6の出力は、それぞれ
FF40セット入力端子及びリセット入力端子に入力さ
れる。FF40の出力はANDゲートAN3の一方の入
力端子に入力される。インバータIN11の出力はAN
DゲートAN3の他方の入力端子に入力される。FF4
0の反転出力はANDゲートAN4の一方の入力端子に
入力される。インバータIN13の出力はANDゲート
AN4の他方の入力端子に入力される。ANDゲートA
N3から出力UP’が出力され、ANDゲートAN4から
出力DOWN’が出力される。マスク回路30の動作は、表
4の論理に従う。
力UPが先に出力されると、FF40がセットされて出力
UP’が出力される。次に出力DOWNも出力されると、FF
40の入力は互いにディセーブルされてFF40は値を
保持する。つまり、出力UP’はそのまま出力され、出力
DOWN’はマスクされる。
は、上述とは逆に出力DOWN’が出力され、出力UP’はマ
スクされる。このように出力UPと出力DOWNが同時に出力
された場合には、直前の状態を維持し、先に出力されて
いた方のみ出力して後から出力された方はマスクする。
による位相比較器について図20を用いて説明する。図
20はこの発明の第7実施例による位相比較器に用いら
れるマスク回路の構成を示す論理回路図である。図20
に示すマスク回路は、出力UPf,DOWNfが出力されている
期間中はDOWN,UPを出力しないためのマスク回路であ
る。第5実施例による位相比較器では、図18のタイミ
ングチャート示すように、時刻t30とt31との間に、出
力バーUPfと出力出力バーDOWNが同時に出力される場合
がある。また、図には示されていないが、出力バーDOWN
fと出力バーUPが同時に出力される場合がある。出力バ
ーUPfと出力出力バーDOWNが同時に出力され、あるいは
出力バーDOWNfと出力バーUPが同時に出力されると周波
数引き込みを適切に行うことができない。従って、周波
数の引き込みを適切に行うためのマスク回路が必要にな
る。
4,IN15はインバータ、AN5,AN6はANDゲ
ートである。出力DOWNfがインバータIN14の入力端
子に与えられる。そして、ANDゲートAN5は、イン
バータIN14の出力と出力UPの論理積をとって出力U
P’を出力する。出力UPfがインバータIN15の入力端
子に与えられる。そして、ANDゲートAN6は、イン
バータIN15の出力と出力DOWNの論理積をとって出力
DOWN’を出力する。マスク回路は論理ゲートのみによっ
て構成され、表5の論理に従う。
fまたは出力DOWNfが「1」の期間中はDOWN,UPを出力し
ないよう位相比較器にマスク機能を付加することができ
る。また、出力バーUPfまたは出力バーDOWNfが「0」の
期間中はDOWN,UPを出力しないよう位相比較器にマスク
機能を付加するには、出力バーUPfまたは出力バーDOWNf
をインバータで反転すればこのマスク回路41を用いる
ことができる。
図21を用いて説明する。図21はこの発明の第8実施
例による位相比較器に用いられるマスク回路の構成を示
す論理回路図である。図21に示す回路は第8実施例の
位相比較器に用いられ、UPf,DOWNfが出力されている期
間中はUP,DOWNを出力するための回路である。第5実施
例による位相比較器では、図18のタイミングチャート
に示すように、出力UPfが出力されると必ず出力UPが出
力され、出力DOWNfが出力されると必ず出力DOWNも出力
されているが、それぞれ半クロックずれている。UPf,D
OWNfが出力されている期間中はUP,DOWNを出力すれば、
周波数引き込みを加速することができる。図21におい
て、42はUPf,DOWNfが出力されている期間中にUP,DO
WNを出力する回路、OR1は出力UPと出力UPfとの論理
和を取って新たに出力UP’を生成するORゲート、OR
2は出力DOWNと出力DOWNfとの論理和を取って新たに出
力DOWN’を生成するORゲートである。この回路42は
論理ゲートのみによって構成され、表6の論理に従う。
2を付加することで、周波数引き込みを加速するため
に、UPf,DOWNfが出力されている期間中はUP,DOWNを出
力する機能を付加することができる。
p)回路に用いられる位相比較器では、入力クロックと
内部クロックの位相を比較し、一致していなければ次の
ようなエラー信号を出力する。内部クロックの位相が入
力クロックの位相より遅れていればUP信号、進んでいれ
ばDOWN信号を出力する。
比較器の構成を示す回路図である。この位相比較器は図
17に示したと同様のプリチャージ方式を用いた位相比
較部43とUPとDOWNおよびUPfとDOWNfを同時に出力しな
いためのマスク回路44およびマスク回路45により構
成される。位相比較部43はPFD11及びPFD12
によって構成されている。位相比較部43は、図17に
示した位相比較器と同様の構成を有している。つまり、
PFD11及びPFD12は、反転クロックを使用しな
いダイナミックな単相ラッチを2段接続したものであ
る。前段のNMOSステージは、クロックをゲート入力
とするPMOSとNMOSおよびデータをゲート入力と
するNMOSが直列に接続されたプリチャージNAND
とデータをゲート入力とするPMOSとNMOSおよび
クロックをゲート入力とするNMOSが直列に接続され
たクロックドインバータにより構成され、位相エラー信
号バーUP1,バーDOWN1を出力する。後段のPMOSス
テージはNMOSステージとコンプリメンタリに構成さ
れ、周波数エラー信号バーUPf1,バーDOWNf1を出力す
る。
A7,NA8からなるフリップフロップ46、2個のイ
ンバータIN16,IN17および4個のNANDゲー
トNA9〜NA12により構成され、位相エラー信号の
マスク結果バーUP2及びバーDOWN2を出力する。
8,IN19と2個のNANDゲートNA13,NA1
4により構成され、周波数エラー信号のマスク結果バー
UPf2,バーDOWNf2を出力する。
ミングチャートに沿って説明する。図23は内部クロッ
クCLKintの位相が入力クロックCLKrefの位相より遅れて
いる場合、図24は進んでいる場合、図25は一致して
いる、すなわちPLLがロックしている場合、図26は
反転している場合を示しており、図23〜図26のクロ
ックデューティは50%とする。図27は内部クロック
CLKintの周波数がCLKrefの周波数より低くその比が1/
2より大きい場合、図28は1/2以下の場合を示して
おり、図27,図28のクロックデューティは内部クロ
ックCLKintが50%、入力クロックCLKrefが50%未満
とする。
て説明する。入力段のプリチャージNANDの出力U1
は、入力クロックCLKrefが「0」のときプリチャージさ
れて「1」になり、入力クロックCLKrefが「1」のとき
内部クロックCLKintが「0」なら「1」を保持し、内部
クロックCLKintが「1」なら「0」に引き抜かれる。プ
リチャージ論理なので、U1は一度「0」に引き抜かれ
ると次のクロックでプリチャージされるまで「1」に戻
らない。すなわち、内部クロックCLKintの立上がりエッ
ジは通過するが、立下がりエッジは吸収される。
ックCLKrefが「1」のときインバータ、入力クロックCL
Krefが「0」のときラッチとして動作する。従って、入
力クロックCLKrefが「1」の期間に位相比較を行い、内
部クロックCLKintが「0」から始まって立上がりエッジ
があれば、図23の時刻t32からt33の間の位相差の部
分、なければ図27,図28のように1クロック分バー
UP1を出力し、内部クロックCLKintが「1」から始まれ
ば図24,図25のように出力しない。3段目のプリチ
ャージNORの出力U2は、入力クロックCLKrefが
「1」のときプリチャージされて「0」になり、入力ク
ロックCLKrefが「0」のときラッチ状態のバーUP1が
「1」なら「0」を保持し、バーUP1が「0」なら
「1」に引き上げられる。つまり、入力クロックCLKref
が「1」の期間中ずっと内部クロックCLKintが「0」で
あった、すなわち内部クロックCLKintのエッジがなかっ
た場合(図26〜図28)のみ、U2が「1」になる。
最終段のクロックドインバータは、入力クロックCLKref
が「1」のときインバータ、入力クロックCLKrefが
「0」のときラッチとして動作するので、上述の場合の
み1クロック分バーUPf1を出力する。
ると、図23乃至図28に示す波形D1、バーDOWN1,
DOWN2、バーDOWNf1が得られる。
たPFD1はフィードバックパスを持たないので、一般
に用いられているフリップフロップを用いた位相比較器
に比べて高速動作が可能であり、しかも素子数が少ない
という利点がある。
器によれば、図26,図27に示すように出力バーUP1
と出力バーDOWN1およびバーUPf1とバーDOWNf1が同時
に出力される場合があり、このときこれらのエラー信号
を入力とするチャージポンプに貫通電流が流れるという
問題があった。そこで、これらを同時に出力しないため
のマスク回路44およびマスク回路2を設けている。マ
スク回路44のFFはバーUP1によりセットされ、バー
DOWN1によりリセットされるが、これらが同時に出力さ
れたときは前の状態を維持する。つまり、FFがセット
状態のときはバーUP2が、リセット状態のときはバーDO
WN2が優先的に出力される。一方、マスク回路45にお
いてバーUPf1とバーDOWNf1は相互にディセーブルをか
けるので、これらが同時に出力されたときはバーUPf2
およびバーDOWNf2はどちらも出力されない。
クロックが「1」の期間に第二のクロックのエッジがな
かった場合、周波数エラー信号を出力する。クロックが
「1」の期間しかエッジ検出を行わないので、クロック
デューティが50%の場合は正しく判定できるが、図2
7に示すようにクロックデューティが50%でない場合
に誤った判定をすることがある。
は高速で素子数が少ないという利点を持つが、マスク回
路を設ける必要があるという問題があった。また、クロ
ックデューティが50%でない場合、周波数エラー信号
を誤って出力することがあるという問題があった。
相比較器の構成を示す回路図である。図において、クロ
ックをゲート入力とするPチャネルMOSトランジスタ
Q35とNチャネルMOSトランジスタQ36およびデ
ータをゲート入力とするNチャネルMOSトランジスタ
Q37が直列に接続されたプリチャージNANDと1個
のNANDゲートNA15からなる2個の位相比較部P
D21,PD22を用いて構成され、位相エラー信号バ
ーUP3,バーDOWN3を出力する。
ミングチャートに沿って説明する。図30は内部クロッ
クCLKintの位相が入力クロックCLKrefの位相より遅れて
いる場合、図31は進んでいる場合、図32は一致して
いる、すなわちPLLがロックしている場合、図33は
反転している場合を示しており、図30〜図33のクロ
ックデューティは50%とする。図34は内部クロック
CLKintの周波数がCLKrefの周波数より低く、その比が1
/2より大きい場合、図35は1/2以下の場合を示し
ており、図34,図35のクロックデューティは内部ク
ロックCLKintが50%、入力クロックCLKrefが50%未
満とする。
ージNANDゲートの出力U1,D1はPFD1と同じ
である。プリチャージNANDゲートの出力U1と入力
クロックCLKrefの否定論理積をとることにより、位相比
較部PD21の出力バーUP3は入力クロックCLKrefが
「1」の期間に制限される。同様に、位相比較部PD2
2の出力バーDOWN3は内部クロックCLKintが「1」の期
間に制限される。図30乃至図35に示すようにバーUP
3とバーDOWN3は同時に出力されないので、マスク回路
を設ける必要がない。
成を示す回路図である。図36において、2個の位相比
較部PFD11,PFD12と出力UPと出力DOWN及び出
力UPfと出力DOWNfを同時に出力しないためのマスク回路
50およびマスク回路44により構成される。マスク回
路50は2個のインバータIN20,IN21と2個の
NORゲートNOR1,NOR2により構成されてい
る。NORゲートNOR1は、出力バーUP1と入力クロ
ックCLKintの反転論理との否定論理和をとって位相エラ
ー信号のマスク結果UP4を出力する。また、NORゲー
トNOR2は、出力バーDOWN1と内部クロックCLKintの
反転論理との否定論理和をとって位相エラー信号のマス
ク結果DOWN4を出力する。図23から図28のタイミン
グチャートにこの位相比較器の出力UP4,DOWN4の出力
波形を示す。
入力クロックCLKrefが「1」から「0」に立ち下がると
ともに内部クロックCLKintが「0」から「1」に立ち上
がると、位相比較部PFD11の出力バーUPは「0」を
保持し、位相比較部PFD12の出力バーDOWNは「1」
から「0」に変化するため、出力バーUP及び出力バーDO
WNが両方とも「0」となり、不都合が生じる。しかし、
マスク回路50のNORゲートNOR1において、出力
バーUPとインバータIN20から出力される入力クロッ
クCLKrefの反転論理との否定論理和をとることによって
生成される出力UP4は、入力クロックCLKrefが「0」の
区間では「0」となる。
力クロックCLKrefが「0」から「1」に立ち上がるとと
もに内部クロックCLKintが「1」から「0」に立ち下が
ると、位相比較部PFD11の出力バーUPは「0」を保
持し、位相比較部PFD12の出力バーDOWNも「0」を
保持する。しかし、マスク回路50のNORゲートNO
R2において、出力バーDOWNとインバータIN21から
出力される内部クロックCLKintの反転論理との否定論理
和をとることによって生成される出力DOWN4は、内部ク
ロックCLKintが「0」の区間では「0」となる。
PFD12の位相エラー出力バーUP1,バーDOWN1を入
力クロックCLKref,内部クロックCLKintが「1」の期間
に制限する。そのため、図27と図34とを比較してわ
かるようにマスク結果UP4,DOWN4はそれそれPD2の
位相エラー出力バーUP3,バーDOWN3の反転信号とな
る。マスク回路50は図22に示したマスク回路45に
比べて素子数を半分以下に削減できる。
て説明する。図37はこの発明の第12実施例による位
相比較器の構成を示す回路図である。図37に示す位相
比較器は、2個の位相比較部PFD31,PFD32を
用いて構成される。位相比較部PFD31,PFD32
は図29に示す位相比較部PD21,PD22の後に周
波数比較回路を設けて構成される。
ロックCLKrefの反転クロックをゲート入力とするPチャ
ネルMOSトランジスタQ45、位相比較部PD21の
出力をゲート入力とするPチャネルMOSトランジスタ
Q46及びNチャネルMOSトランジスタQ43並びに
入力クロックCLKrefをゲート入力とするNチャネルMO
SトランジスタQ44から成るクロックドインバータ
と、このクロックドインバータの出力と接地電位との間
に接続された2つのNチャネルMOSトランジスタQ4
7,Q48とを備えている。入力クロックCLKrefの反転
クロックをゲート入力とするNチャネルMOSトランジ
スタQ47と内部クロックCLKintをゲート入力とするN
チャネルMOSトランジスタQ48がクロックドインバ
ータの出力と接地電位との間に直列に接続されている。
このクロックドインバータとトランジスタQ47,Q4
8は、入力クロックCLKref及び内部クロックCLKintが同
時に「1」となるときにクロックドインバータの動作は
制限される。
に出力する出力段は、単相ラッチで構成されている。こ
の単相ラッチにおいて、プリチャージNANDの出力を
ゲート入力とするPチャネルMOSトランジスタQ49
とNチャネルMOSトランジスタQ50および反転クロ
ックをゲート入力とするNチャネルMOSトランジスタ
Q51とが電源電位と接地電位との間に直列に接続され
てプリチャージNORを構成している。また、この単相
ラッチにおいて、初段のプリチャージNORの出力をゲ
ート入力とするPチャネルMOSトランジスタQ54と
入力クロックCLKrefの反転クロックをゲート入力とする
PチャネルMOSトランジスタQ53及びNチャネルM
OSトランジスタQ52とが直列に接続されてプリチャ
ージNORを構成している。入力クロックCLKrefの反転
クロックはインバータIN21を介して供給される。そ
して、トランジスタQ52〜Q54から成るプリチャー
ジNORの出力が周波数エラー信号UPf5である。位相
比較部PFD32と位相比較部PFD31との違いは、
入力される入力クロックCLKrefと内部クロックCLKintと
が入れ替わっているだけである。そして、位相比較部P
FD32においても同様に周波数エラー信号DOWNf5が
生成される。
ミングチャートに示す。まず、出力UP3を生成するPF
D31について説明する。
5の出力バーUP3を反転出力するクロックドインバータ
の出力U3は、入力クロックCLKrefが「1」のときPD
2の出力バーUP3を反転出力し、入力クロックCLKrefが
「0」のとき直前の値を保持し、入力クロックCLKref及
び内部クロックCLKintがともに「1」なら常に「0」に
なる。
クロックCLKrefが「0」のときトランジスタQ35〜Q
36のプリチャージドNORゲートと同様に内部クロッ
クCLKintの立上がりエッジ検出を行うのは、入力クロッ
クCLKrefが「1」の期間中ずっとバーUP3が「0」で内
部クロックCLKintが「0」であった後、入力クロックCL
Krefが「1」から「0」に変化し、その後、内部クロッ
クCLKintが「0」から「1」に変化する場合に限られ
る。すなわち内部クロックCLKintのエッジがなかった場
合(例えば図33の時刻t41〜t42、図34の時刻t46
〜時刻t48及び図35の時刻t52〜時刻t55)に限られ
る。
U4は、入力クロックCLKrefが「0」のときU3をイン
バータ出力し、入力クロックCLKrefが「1」のときU3
が「1」なら直前の値を保持し、U3が「0」なら
「1」になる。
UPf5は、入力クロックCLKrefが「0」のときプリチャ
ージされて「0」になり、入力クロックCLKrefが「1」
のときU4が「1」なら「0」を保持し、U4が「0」
なら「1」に引き上げられる。つまり、上述のように入
力クロックCLKrefが「1」の期間に内部クロックCLKint
のエッジがなかったため入力クロックCLKrefが「0」の
期間も内部クロックCLKintのエッジ検出を行った場合、
入力クロックCLKrefが「0」の期間にも内部クロックCL
Kintのエッジがなかったときのみ、次の入力クロックCL
Krefが「1」の期間だけUPf5が「1」になる。DOWN側
の位相比較部PFD32についても同様に考えると、図
30から図35に示す出力D3,D4,DOWNf5の波形
が得られる。
2はクロックが「1」の期間しか他方のクロックのエッ
ジ検出を行わなかったため、図27の時刻t38〜時刻t
39に示すように、クロックデューティが50%でない場
合に誤って周波数エラー信号を出力することがあった。
第12実施例による位相比較部PFD31,PFD32
はクロックが「1」の期間に他方のクロックのエッジが
なかった場合はクロックが「0」の期間も他方のクロッ
クのエッジ検出を行うため、図34に示すようにクロッ
クデューティに係らず正確な周波数比較を行うことがで
きる。
実施例による位相比較器の構成を示す回路図である。第
13実施例による位相比較器は、第12実施例の位相比
較部PFD31,PFD32の最終段のプリチャージN
ORゲートを通常のNORゲートに置き換えた2個の位
相比較部PFD41,PFD42を用いて構成される。
そして、トランジスタQ43〜Q50、インバータIN
21及びNORゲートNR4で構成された周波数比較回
路は周波数エラー信号UPf6,DOWNf6を出力する。図3
0〜図35のタイミングチャートに周波数エラー信号UP
f6,DOWNf6の波形を示す。図35に示すように、位相
比較部PFD31,PFD32は周波数エラー信号を次
のクロックが「1」の期間中出力していたが、位相比較
部PFD41,PFD42は周波数エラー信号を次の位
相エラー信号が出力される期間に限定している。
実施例による位相比較器の構成を示す回路図である。図
39に示す位相比較器は、それぞれ内部クロックCLKint
の位相遅れ及び位相進みを検出するための2個の位相比
較部PFD51,PFD52で構成される。PFD51
は図10に示した位相比較部PD11とNチャネルMO
SトランジスタQ60とインバータIN22とで構成さ
れる。位相比較部PFD52の構成は、位相比較部PF
D51の構成と同様で、入力される内部クロックCLKint
と入力クロックCLKrefが入れ替えられているだけであ
る。
チャネルMOSトランジスタQ3と並列にNチャネルM
OSトランジスタQ60が接続され、トランジスタQ6
0のゲートには、位相比較部PFD52の出力DOWN7が
入力される。
スタQ4〜Q6で構成されたプリチャージドNANDゲ
ートの出力をインバータIN22で反転して位相エラー
信号UP7を出力する。出力DOWN7を生成する位相比較部
PFD52に追加されたNチャネルMOSトランジスタ
のゲートには位相比較部PFD51の出力UP7が接続さ
れる。
ミングチャートに示す。図40は内部クロックCLKintの
位相が入力クロックCLKrefの位相より遅れている場合、
図41は進んでいる場合、図43は内部クロックCLKint
の位相と入力クロックCLKrefの位相の一致すなわ
ちPLLがロックしている場合、図42は反転している
場合を示しており、図40〜図43のクロックデューテ
ィは50%とする。図44は内部クロックCLKint
の周波数がCLKrefの周波数より低くその比が1/2より
大きい場合、図45は1/2以下の場合を示しており、
図44,図45のクロックデューティは内部クロックCL
Kintが50%、入力クロックCLKrefが50%未満とす
る。また、これらの図に示すD5は、位相比較部PFD
52の入力段のプリチャージドNANDゲートの出力を
示している。
力UP7,DOWN7が出力されていないときのプリチャージ
NANDゲートの出力U5,D5は、図10に示した位
相比較部PD11,PFD12のプリチャージNAND
ゲートの出力U1,D1と同じである。位相比較部PF
D52の出力DOWN7が「1」であるときは、位相比較部
PFD51に追加したNチャネルMOSトランジスタQ
60により、入力クロックCLKrefが「1」の期間に内部
クロックCLKintのエッジ検出を行うことなく、U5は
「0」引き抜かれる。すなわち、出力DOWN7が「1」の
ときは、位相比較部PFD51の出力UP7が「1」とな
ることはない。同様に、出力UP7が「1」のときは、出
力DOWN7は「0」である。そのため、マスク回路を設け
る必要がない。
渡ってUP7,DOWN7が出力される場合でも、その期間中
はDOWN,UP側回路の入力が禁止されているので、周期を
越える位相差を検出することができる。つまり、周波数
比較回路を設ける必要もない。
成を説明するための図である。図46に示すPLL回路
の構成は、図50の位相比較器(PC)101からルー
プフィルタ(LF)103までの構成に対応する。チャ
ージポンプ(CP)62はVDDかLFに電流を注入す
るPチャネルトランジスタQ70と、LFからGNDへ
電流を引き抜くNチャネルトランジスタQ71から構成
され、LFは抵抗Re1とコンデンサC1のラグ形フィ
ルタとする。ディジタルフィルタ(DFIL)61は図
47,図48に示すようなカウンタなどで構成され、U
P,DOWNがn回出力されると1回CPがオンするように
働く。このようにLFに要求される時定数の一部をDF
IL61で受け持つことにより、コンデンサC1の容量
を低減して面積を削減することができる。DFILをア
ップダウンカウンタで構成した場合には、ロックした後
に出力されるUPとDOWNがバランスしていればCPはオン
しないため、ジッタの低減にもつながる。
構成されたディジタルフィルタの構成を示すブロック図
である。図47において、70及び71は2ビットカウ
ンタである。2ビットカウンタ70の入力INには位相
比較器の出力UPが入力され、2ビットカウンタ70の入
力RESETには位相比較器の出力DOWNが入力される。
4つ連続して出力UPが「1」になると、キャリーアウト
を示す出力COUTから「0」を出力する。また、2ビ
ットカウンタ71の入力INには位相比較器の出力DOWN
が入力され、2ビットカウンタ71の入力RESETに
は位相比較器の出力UPが入力される。4つ連続して出力
DOWNが「1」になると、キャリーアウトを示す出力CO
UTから「1」を出力する。カウンタ70は出力DOWNが
「1」になるとリセットされ、カウンタ71は出力UPが
「1」になるとリセットされる。
されたディジタルフィルタを説明するための図である。
図において、72は3ビットアップダウンカウンタであ
る。カウンタ72には、ORゲートOR5を介して位相
比較器の出力UP,DOWNが入力される。また、出力UPは、
カウンタ72のアップダウン入力U/Dにも入力され
る。そのため、出力UPが「1」になるとカウント値が増
加され、出力DOWNが「1」になるとカウント値が減らさ
れる。出力UPが続けて入力され、カウンタ72の出力O
UT<0>からOUT<2>が全て「0」でNORゲー
トNR5の出力が「1」となり、キャリーアウトを示す
出力COUTが「1」になると、NORゲートNR5の
出力と出力COUTとの否定論理積を取るNANDゲー
トNA20の出力が「0」となるため、トランジスタQ
70がオンする。出力DOWNが続けて入力され、カウンタ
72の出力OUT<0>からOUT<2>が全て「0」
となり、キャリーアウトを示す出力COUTが「0」に
なるとNANDゲートNR6の出力が「1」となり、ト
ランジスタQ71がオンする。
の出力でリセットを掛ける構成にしたが、リセットを掛
けなくてもよく、その場合は動作の安定性は下がるが、
応答が速くなる。
ば、制御回路は論理回路で構成できるので、位相比較器
の構成を簡素化できるという効果がある。また、フィー
ドバック経路を有しておらず、フリップフロップ回路と
制御回路での遅延だけで位相比較結果を出力できるの
で、位相の比較を高速化できるという効果がある。
ば、第3の信号生成手段の出力によって第1のクロック
の第2のクロックに対する位相遅延を知ることができ、
また、第4の信号生成手段の出力によって第1のクロッ
クの第2のクロックに対する位相進みを知ることがで
き、第1乃至第4の制御回路は構成が簡単であるので、
位相比較器の構成を簡素化できるという効果がある。ま
た、フィードバックをしておらず、直列に接続されてい
る第1及び第3の信号生成手段と第1及び第3の制御回
路または直列に接続されている第2及び第4の信号生成
手段と第2及び第4の制御回路での遅延だけで位相比較
結果を出力できるので、位相の比較を高速化することが
ことができるという効果がある。
ば、第1のクロックの第2のクロックに対する位相遅れ
の検出においては、第1の位相比較手段の第1及び第2
のスイッチの開閉によって位相差を検出することがで
き、また、第1のクロックの第2のクロックに対する位
相進みの検出においては、第1の位相比較手段の第3及
び第4のスイッチ手段の開閉によって位相差を検出する
ことができ、位相進みを高速で検出することができるの
で、構成を簡素化するとともに位相の比較を高速化する
ことができるという効果がある。
ば、第1及び第2の信号出力手段によって、第2のクロ
ックが第3の信号レベルから第4の信号レベルに変化す
るタイミングから第1のクロックが第1の信号レベルか
ら第2の信号レベルに変化するタイミングまでの間だけ
第1の出力信号を出力することができ、第1のクロック
が第1の信号レベルから第2の信号レベルに変化するタ
イミングから第2のクロックが第3の信号レベルから第
4の信号レベルに変化するタイミングまでの間だけ第2
の出力信号を出力することができ、第1及び第2の信号
出力手段は構成が簡単なので、簡素な構成でPLL回路
等に適した位相比較器を得ることができるという効果が
ある。
ば、第2のクロックが第3の信号レベルから第4の信号
レベルに変化するタイミングから第1のクロックが第1
の信号レベルから第2の信号レベルに変化するタイミン
グまでの間だけ第1の出力信号を出力することができ、
第2のクロックが第3の信号レベルから第4の信号レベ
ルに変化するタイミングから第1のクロックが第1の信
号レベルから第2の信号レベルに変化するタイミングま
での間だけ第2の出力信号を出力することができ、第1
及び第2の信号出力手段は構成が簡単なので、簡素な構
成でPLL回路等に適した位相比較器を容易に構成する
ことができるという効果がある。
ば、第1のクロックと第2のクロックの周波数が異なる
ときに第2の信号出力手段が誤って出力しないようにさ
せるための信号を生成することができ、また、第1のク
ロックと第2のクロックの周波数が異なるときに第1の
信号出力手段が誤って出力しないようにさせるための信
号を生成することができ、位相比較器の誤動作を防止す
ることができるという効果がある。
ば、第1の信号保持手段は、第2のクロックが第1のク
ロックより周波数が高いため第2の信号出力手段が誤っ
て出力する信号を否定するための信号を生成することが
でき、また、第2の信号保持手段は、第1のクロックが
第2のクロックより周波数が高いため第1の信号出力手
段が誤って出力する信号を否定するための信号を生成す
ることができ、第1のクロックと第2のクロックの周波
数の違いによる位相比較器の誤動作を防止することがで
きるという効果がある。
ば、第1及び第2の信号出力手段から同時に第1及び第
2の出力信号が出力されるのを制限して、位相比較器の
第1及び第2の信号出力手段の出力によって動作する装
置に不具合が発生するのを防止することができるという
効果がある。
ば、第1の信号保持手段が第1の出力信号を出力してい
るときは第2の信号出力手段に第2の出力信号を出力さ
せず、及び第2の信号保持手段が第2の出力信号を出力
しているときは第1の信号出力手段に第1の出力信号を
出力させないように出力信号を制限するマスク手段を備
えて構成されているので、第1の信号保持手段と第2の
信号出力手段とが同時に第1の出力信号と第2の出力信
号とを出力させないようにすることができ、また第2の
信号保持手段と第1の信号出力手段とが同時に第2の出
力信号と第1の出力信号とを出力させないようにするこ
とができ、例えばPLL回路に用いる場合周波数引き込
みを優先させることができるという効果がある。
ば、第1の信号保持手段が第1の出力信号を出力してい
るときは第1の信号出力手段は第1の出力信号を出力
し、または第2の信号保持手段が第2の出力信号を出力
しているときは第2の信号出力手段は第2の出力信号を
出力するように出力信号を制限するマスク手段を備えて
構成されているので、第1の信号保持手段が第1の出力
信号を出力しているときは第1の信号出力手段は第1の
出力信号を出力でき、または第2の信号保持手段が第2
の出力信号を保持しているときは第2の信号出力手段は
第2の出力信号を出力でき、例えばPLL回路に用いる
場合周波数引き込みを加速することができるという効果
がある。
ば、第2のクロックが第1のクロックより周波数が高い
場合のみ周波数が異なることを示す信号を第1の判別手
段及び第1の保持手段によって出力することができ、第
1のクロックが第2のクロックより周波数が高い場合の
み周波数が異なることを示す信号を第2の判別手段及び
第2の保持手段によって出力することができ、位相比較
器の誤動作を防止することができるという効果がある。
ば、第1の保持手段が保持している判別結果の出力可能
な期間を第1の位相比較手段が第2の電位を出力してい
る期間に限定することによって、また、第2の保持手段
は、保持している判別結果が出力可能な期間を第2の位
相比較手段が第2の電位を出力している期間に限定する
ことによって、例えばPLL回路に用いる場合周波数の
引き込みが速くすることができるという効果がある。
ば、簡単な構成で第1の信号出力手段が第1の出力信号
を出力する期間を第2のクロックが第4の信号レベルの
時に制限でき、また、第2の信号出力手段が第2の出力
信号を出力する期間を第1のクロックが第2の信号レベ
ルの時に制限でき、位相比較器の誤動作を防止すること
ができるという効果がある。
ば、第1の信号出力手段と第2の信号出力手段とが同時
に第2の電位を出力することを防止して位相比較器の第
1及び第2の信号出力手段の出力によって動作する装置
に不具合が発生するのを防止することができるという効
果がある。
ば、第1及び第2のクロックの比較が容易で位相比較器
の作成が容易になるという効果がある。
ば、高周波成分を抑制して誤動作の防止を容易にし安定
させ易くしてローパスフィルタの占有面識を削減できる
という効果がある。
を示すブロック図である。
る。
のタイミングチャートである。
のタイミングチャートである。
を示す状態遷移図である。
を示す回路図である。
る。
る。
のタイミングチャートである。
成を示す回路図である。
ミングチャートである。
成を示す回路図である。
比較器の構成を示す回路図である。
ミングチャートである。
比較器の構成を示す回路図である。
成を示すブロック図である。
成を示す回路図である。
ミングチャートである。
明するための回路図である。
明するための回路図である。
明するための回路図である。
成を示す回路図である。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
構成を示す回路図である。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
ミングチャートである。
構成を示す回路図である。
構成を示す回路図である。
構成を示す回路図である。
構成を示す回路図である。
器の動作を説明するためのタイミングチャートである。
器の動作を説明するためのタイミングチャートである。
器の動作を説明するためのタイミングチャートである。
器の動作を説明するためのタイミングチャートである。
器の動作を説明するためのタイミングチャートである。
器の動作を説明するためのタイミングチャートである。
構成を説明するためのブロック図である。
説明するためのブロック図である。
説明するためのブロック図である。
ある。
である。
である。
すタイミングチャートである。
遷移図である。
ループフィルタまでの構成を示すブロック図である。
Claims (16)
- 【請求項1】 第1の信号レベルと第2の信号レベルと
が交互に現れる第1のクロックと第3の信号レベルと第
4の信号レベルとが交互に現れる第2のクロックとの位
相差を、前記第1の信号レベルから前記第2の信号レベ
ルに変化するタイミングと前記第3の信号レベルから前
記第4の信号レベルに変化するタイミングとを比較して
検出する位相比較器であって、 前記第2のクロックが前記第3の信号レベルの時に前記
第1のクロックが前記第1の信号レベルから前記第2の
信号レベルに変化する場合について第1の制御信号を出
力し、前記第2のクロックが前記第4の信号レベルの時
に前記第1のクロックが前記第1の信号レベルから前記
第2の信号レベルに変化する場合について第2の制御信
号を出力し、前記第1のクロックが前記第1の信号レベ
ルの時に前記第2のクロックが前記第3の信号レベルか
ら前記第4の信号レベルに変化する場合について第3の
制御信号を出力し、前記第1のクロックが前記第2の信
号レベルの時に前記第2のクロックが前記第3の信号レ
ベルから前記第4の信号レベルに変化する場合について
前記第2の制御信号を出力する制御回路と、 前記第1の制御信号を受ける第1の入力端子と前記第2
の制御信号を受ける第2の入力端子とを有し、前記第1
の制御信号を前記第2の制御信号に応じて保持する第1
のフリップフロップ回路と、 前記第3の制御信号を受ける第1の入力端子と前記第2
の制御信号を受ける第2の入力端子とを有し、前記第3
の制御信号を前記第2の制御信号に応じて保持する第2
のフリップフロップ回路とを備える、位相比較器。 - 【請求項2】 第1の信号レベルと第2の信号レベルと
が交互に現れる第1のクロックと第3の信号レベルと第
4の信号レベルとが交互に現れる第2のクロックとの位
相差を、前記第1の信号レベルから前記第2の信号レベ
ルに変化するタイミングと前記第3の信号レベルから前
記第4の信号レベルに変化するタイミングとを比較して
検出する位相比較器であって、 制御信号に応じて第5または第6の信号レベルを出力す
る第1乃至第4の信号生成手段と、 前記第1及び第2のクロックを入力し、前記第1のクロ
ックが前記第1の信号レベルで前記第2のクロックが前
記第3の信号レベルの時は前記第1の信号生成手段に前
記第5の信号レベルを出力させ、前記第1のクロックが
前記第1の信号レベルで前記第2のクロックが前記前記
第4の信号レベルの時は前記第1の信号生成手段にその
ままの状態を保持させ、前記第1のクロックが前記第2
の信号レベルで前記第2のクロックが前記前記第3の信
号レベルの時は前記第1の信号生成手段に前記第5の信
号レベルを出力させ、前記第1のクロックが前記第2の
信号レベルで前記第2のクロックが前記第4の信号レベ
ルの時に前記第1の信号生成手段に前記第6の信号レベ
ルを出力させる第1の制御手段と、 前記第1及び第2のクロックを入力し、前記第2のクロ
ックが前記第3の信号レベルで前記第1のクロックが前
記第1の信号レベルの時は前記第2の信号生成手段に前
記第5の信号レベルを出力させ、前記第2のクロックが
前記第3の信号レベルで前記第1のクロックが前記前記
第2の信号レベルの時は前記第2の信号生成手段にその
ままの状態を保持させ、前記第2のクロックが前記第4
の信号レベルで前記第1のクロックが前記前記第1の信
号レベルの時は前記第2の信号生成手段に前記第5の信
号レベルを出力させ、前記第2のクロックが前記第4の
信号レベルで前記第1のクロックが前記第2の信号レベ
ルの時に前記第2の信号生成手段に前記第6の信号レベ
ルを出力させる第2の制御手段と、 前記第2のクロックと前記第1の信号生成手段の出力と
を受けて、前記第2のクロックが前記第3の信号レベル
で前記第1の信号生成手段の出力が前記第5の信号レベ
ルの時はその時に前記第3の信号生成手段が出力してい
る信号をそのままの出力させ、前記第2のクロックが前
記第4の信号レベルで前記第1の信号生成手段が前記第
5の信号レベルの時は前記第3の信号生成手段に前記第
6の信号レベルを出力させ、前記第2のクロックが前記
第4の信号レベルで前記第1の信号生成手段が前記第6
の信号レベルの時は前記第3の信号生成手段に前記第5
の信号レベルを出力させる第3の制御手段と、 前記第1のクロックと前記第2の信号生成手段の出力と
を受けて、前記第1のクロックが前記第1の信号レベル
で前記第2の信号生成手段が前記第5の信号レベルの時
はその時に前記第4の信号生成手段が出力している信号
をそのままの出 力させ、前記第1のクロックが前記第2
の信号レベルで前記第2の信号生成手段が前記第5の信
号レベルの時は前記第4の信号生成手段に前記第6の信
号レベルを出力させ、前記第1のクロックが前記第2の
信号レベルで前記第2の信号生成手段が前記第6の信号
レベルの時は前記第4の信号生成手段に前記第5の信号
レベルを出力させる第4の制御手段とを備える、位相比
較器。 - 【請求項3】 第1の信号レベルと第2の信号レベルと
が交互に現れる第1のクロックと第3の信号レベルと第
4の信号レベルとが交互に現れる第2のクロックとの位
相差を、前記第1の信号レベルから前記第2の信号レベ
ルに変化するタイミングと前記第3の信号レベルから前
記第4の信号レベルに変化するタイミングとを比較して
検出する位相比較器であって、 前記第1及び第2のクロックを入力し、第1のノード、
前記第2のクロックが前記第3の信号レベルの時に前記
第1のノードを第1の電位にする第1のプリチャージ手
段並びに前記第1のノードと前記第1の電位と異なる第
2の電位との間に直列に接続された第1及び第2のスイ
ッチ手段を有し、前記第1のスイッチ手段を前記第2の
クロックが前記第4の信号レベルの時に導通状態とし、
前記第2のスイッチ手段を前記第1のクロックが前記第
2の信号レベルの時に導通状態とする第1の位相比較手
段と、 前記第1及び第2のクロックを入力し、第2のノード、
前記第1のクロックが前記第1の信号レベルの時に前記
第2のノードを前記第1の電位にする第2のプリチャー
ジ手段並びに前記第2のノードと前記第2の電位との間
に直列に接続された第3及び第4のスイッチ手段を有
し、前記第3のスイッチ手段を前記第1のクロックが前
記第2の信号レベルの時に導通状態とし、前記第4のス
イッチ手段を前記第2のクロックが前記第4の信号レベ
ルの時に導通状態とする第2の位相比較手段とを備え
る、位相比較器。 - 【請求項4】 前記第1のノードの電位によって与えら
れる論理と前記第2のクロックによって与えられる論理
との否定論理積に応じて第1の出力信号を出力する第1
の信号出力手段と、 前記第2のノードの電位によって与えられる論理と前記
第1のクロックによっ て与えられる論理との否定論理積
に応じて第2の出力信号を出力する第2の信号出力手段
と、をさらに備える、請求項3記載の位相比較器。 - 【請求項5】 前記第2のクロック及び前記第1のノー
ドの電位を入力し、第1の出力信号を出力するための第
3のノード、前記第1のノードが前記第2の電位の時に
前記第3のノードを前記第1の電位にする第3のプリチ
ャージ手段並びに前記第3のノードと前記第2の電位と
の間に直列に接続された第5及び第6のスイッチ手段を
有し、前記第5のスイッチ手段を前記第2のクロックが
前記第4の信号レベルの時に導通状態とし、前記第6の
スイッチ手段を前記第1のノードが前記第1の電位の時
に導通状態とする第1の信号出力手段と、 前記第1のクロック及び前記第2のノードの電位を入力
し、第2の出力信号を出力するための第4のノード、前
記第2のノードが前記第2の電位の時に前記第4のノー
ドを前記第1の電位にする第4のプリチャージ手段並び
に前記第4のノードと前記第2の電位との間に直列に接
続された第7及び第8のスイッチ手段を有し、前記第7
のスイッチ手段を前記第1のクロックが前記第2の信号
レベルの時に導通状態とし、前記第8のスイッチ手段を
前記第2のノードの電位が前記第1の電位の時に導通状
態とする第2の信号出力手段と、をさらに備える、請求
項3記載の位相比較器。 - 【請求項6】 前記第2のクロックに応じて前記第1の
信号出力手段が出力する前記第1の出力信号を保持する
第1の信号保持手段と、 前記第1のクロックに応じて前記第2の信号出力手段が
出力する前記第2の出力信号を保持する第2の信号保持
手段と、をさらに備える、請求項4または請求項5記載
の位相比較器。 - 【請求項7】 前記第1の信号出力手段の出力及び前記
第2のクロックを入力し、第5及び第6のノード、前記
第2のクロックが前記第4の信号レベルの時に前記第5
のノードを前記第2の電位にする第5のプリチャージ手
段、前記第5のノードが前記第1の電位の時に前記第6
のノードを前記第2の電位にする第6のプリチャージ手
段、前記第5のノードと前記第1の電位との間に直列に
接続された第9及び第10のスイッチ手段並びに前記第
6のノードと前記第1の電位と の間に直列に接続された
第11及び第12のスイッチ手段を有し、前記第9のス
イッチ手段を前記第2のクロックが前記第3の信号レベ
ルの時に導通状態とし、前記第10のスイッチ手段を前
記第1の信号出力手段の出力が前記第2の電位の時に導
通状態とし、前記第11のスイッチ手段を前記第2のク
ロックが前記第3の信号レベルの時に導通状態とし、前
記第12のスイッチ手段が前記第5のノードが前記第2
の電位の時に導通状態とする第1の信号保持手段と、 前記第2の信号出力手段の出力及び前記第1のクロック
を入力し、第7及び第8のノード、前記第1のクロック
が前記第2の信号レベルの時に前記第7のノードを前記
第2の電位にする第7のプリチャージ手段、前記第7の
ノードが前記第1の電位の時に前記第8のノードを前記
第2の電位にする第8のプリチャージ手段、前記第7の
ノードと前記第1の電位との間に直列に接続された第1
3及び第14のスイッチ手段並びに前記第8のノードと
前記第1の電位との間に直列に接続された第15及び第
16のスイッチ手段を有し、前記第13のスイッチ手段
を前記第1のクロックが前記第1の信号レベルの時に導
通状態とし、前記第14のスイッチ手段を前記第2の信
号出力手段の出力が前記第2の電位の時に導通状態と
し、前記第15のスイッチ手段を前記第1のクロックが
前記第1の信号レベルの時に導通状態とし、前記第16
のスイッチ手段を前記第7のノードが前記第2の電位の
時に導通状態とする第2の信号保持手段とをさらに備え
る、請求項5記載の位相比較器。 - 【請求項8】 前記第1及び第2の信号出力手段から同
時に前記第1及び第2の出力信号を出力させないように
出力信号を制限するマスク手段をさらに備える、請求項
4または請求項5記載の位相比較器。 - 【請求項9】 前記第1の信号保持手段が前記第1の出
力信号を出力しているときは前記第2の信号出力手段に
前記第2の出力信号を出力させず、及び前記第2の信号
保持手段が前記第2の出力信号を出力しているときは前
記第1の信号出力手段に前記第1の出力信号を出力させ
ないように出力信号を制限するマスク手段をさらに備え
る、請求項6記載の位相比較器。 - 【請求項10】 前記第1の信号保持手段が前記第1の
出力信号を出力しているときは前記第1の信号出力手段
は前記第1の出力信号を出力し、または前記 第2の信号
保持手段が前記第2の出力信号を出力しているときは前
記第2の信号出力手段は前記第2の出力信号を出力する
ように出力信号を制限するマスク手段をさらに備える、
請求項6記載の位相比較器。 - 【請求項11】 前記第2のクロックが前記第4の信号
レベルの時に前記第1のクロックが前記第1の信号レベ
ルから前記第2の信号レベルに変化しなかった場合、前
記第2のクロックが前記第3の信号レベルの時に前記第
1のクロックが前記第2の信号レベルになるかどうかを
判別する第1の判別手段と、 前記第1の判別手段の判別結果を前記第2のクロックが
前記第3の信号レベルから前記第4の信号レベルに変化
するときに保持する第1の保持手段と、 前記第1のクロックが前記第2の信号レベルの時に前記
第2のクロックが前記第3の信号レベルから前記第4の
信号レベルに変化しなかった場合、前記第1のクロック
が前記第1の信号レベルの時に前記第2のクロックが前
記第4の信号レベルになるかどうかを判別する第2の判
別手段と、 前記第2の判別手段の判別結果を前記第1のクロックが
前記第1の信号レベルから前記第2の信号レベルに変化
するときに保持する第2の保持手段とをさらに備える、
請求項4記載の位相比較器。 - 【請求項12】 前記第1の保持手段は、保持している
前記判別結果が出力可能な期間を前記第1の位相比較手
段が前記第2の電位を出力している期間に限定し、 前記第2の保持手段は、保持している前記判別結果が出
力可能な期間を前記第2の位相比較手段が前記第2の電
位を出力している期間に限定することを特徴とする、請
求項11記載の位相比較器。 - 【請求項13】 前記第1の信号出力手段の出力によっ
て与えられる論理と前記第2のクロックによって与えら
れる論理の反転論理との否定論理和を出力するととも
に、前記第2の信号出力手段の出力によって与えられる
論理と前記第1のクロックによって与えられる論理の反
転論理との否定論理和を出力するマスク手段をさらに備
える、請求項4または請求項5記載の位相比較器。 - 【請求項14】 前記第1の位相比較手段は前記第2の
スイッチ手段に並列に接続され前記第2の信号出力手段
の出力が第2の電位の時に導通状態となる第 5のスイッ
チ手段をさらに備え、 前記第2の位相比較手段は前記第4のスイッチ手段に並
列に接続され前記第1の信号出力手段の出力が第2の電
位の時に導通状態となる第10のスイッチ手段をさらに
備える、請求項5記載の位相比較器。 - 【請求項15】 前記第1の信号レベル及び前記第3の
信号レベルは同じレベルであり、前記第2の信号レベル
及び前記第4の信号レベルは同じレベルであることを特
徴とする、請求項1、請求項2または請求項3記載の位
相比較器。 - 【請求項16】 位相比較器とチャージポンプとの間に
所定の割合で信号を間引くディジタルフィルタを備え、
前記ディジタルフィルタは連続するパルスの数をカウン
トするカウンタを有し、前記カウンタは連続するパルス
の数をn回(nは2以上の整数)カウントしたときに前
記チャージポンプを駆動する、PLL回路。
Priority Applications (2)
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US5815041A (en) * | 1996-04-12 | 1998-09-29 | Silicon Image, Inc. | High-speed and high-precision phase locked loop having phase detector with dynamic logic structure |
US5661419A (en) * | 1996-05-23 | 1997-08-26 | Sun Microsystems, Inc. | Dynamic phase-frequency detector circuit |
KR100214512B1 (ko) * | 1996-10-24 | 1999-08-02 | 구본준 | 씨모스 피엘엘의 주파수 위상 비교기 |
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US6992482B2 (en) * | 2000-11-08 | 2006-01-31 | Jentek Sensors, Inc. | Magnetic field sensor having a switchable drive current spatial distribution |
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US20050052252A1 (en) * | 2003-07-15 | 2005-03-10 | Galibois Joseph F. | Synchronizing unit for redundant system clocks |
US7668271B2 (en) * | 2003-09-30 | 2010-02-23 | Rambus Inc. | Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data |
KR100668360B1 (ko) * | 2004-11-09 | 2007-01-16 | 한국전자통신연구원 | 위상 주파수 검출기 |
US20070170959A1 (en) * | 2006-01-24 | 2007-07-26 | Alessandro Minzoni | Phase detector |
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