DE10320793B4 - Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung - Google Patents

Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung Download PDF

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Abstract

Schaltungs-Einrichtung (1), in welche ein erstes Signal (data) und ein zweites Signal (clk) eingegeben wird, und bei welcher eine erste Schalt-Anordnung (1a, 2a) vorgesehen ist, mit welcher ermittelt wird, welches der beiden Signale (data, clk) zuerst seinen Zustand ändert, dadurch gekennzeichnet, dass die Schaltungs-Einrichtung (1) zusätzlich eine zweite Schalt-Anordnung (1b, 2b) aufweist, welche ein Ausgangs-Signal (out, bout) ausgibt, welches dann, wenn zuerst das erste Signal (data) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des zweiten Signals (clk) seinen Zustand ändert, und dann, wenn zuerst das zweite Signal (clk) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des ersten Signals (data) seinen Zustand ändert.

Description

  • Die Erfindung betrifft eine Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung gemäß Oberbegriff des Anspruchs 1.
  • Herkömmliche Latch-Einrichtungen dienen beispielsweise dazu, in Halbleiter-Bauelementen (beispielsweise Speicherbauelementen wie z.B. DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher)) Daten zu speichern bzw. zwischenzuspeichern, und – z.B. synchron zu einem auf dem Halbleiter-Bauelement verwendeten Takt-Signal (clk-Signal) – wieder auszugeben.
  • Im Stand der Technik verwendete Latch-Einrichtungen können z.B. aus zwei Transfer-Gates, und vier Invertern bestehen.
  • Der Eingang des ersten Transfer-Gates ist mit einer Daten-Eingabe-Leitung verbunden, mit der die zu latchenden Daten (mittels eines entsprechenden Daten-Eingabe-Signals (data-Signal)) in die Latch-Einrichtung eingegeben werden. Ein erster Steuer-Anschluß des ersten Transfer-Gates ist mit einer (ersten) Takt-Leitung verbunden, an der das Takt-Signal (clk-Signal) anliegt, und ein weiterer – inverser – Steuer-Anschluß des ersten Transfer-Gates mit einer (weiteren) Takt-Leitung, an der ein zum Takt-Signal (clk-Signal) inverses Takt-Signal (bclk-Signal) anliegt.
  • Der Ausgang des ersten Transfer-Gates ist an den Eingang des ersten Inverters angeschlossen. Der Ausgang des ersten Inverters ist mit dem Eingang des zweiten Transfer-Gates verbunden, und mit dem Eingang des zweiten Inverters, dessen Ausgang an den Eingang des ersten Inverters rückgekoppelt ist.
  • Der (erste) Steuer-Anschluß des zweiten Transfer-Gates ist – entsprechend invers wie beim ersten Transfer-Gate – mit der o.g. weiteren, inversen Takt-Leitung verbunden (an der – wie oben erläutert – das inverse Takt-Signal (bclk-Signal) anliegt), und der (weitere) – inverse – Steuer-Anschluß des zweiten Transfer-Gates ist – ebenfalls entsprechend invers wie beim ersten Transfer-Gate – mit der ersten Takt-Leitung verbunden (an der – wie oben erläutert – das Takt-Signal (clk-Signal) anliegt).
  • Der Ausgang des zweiten Transfer-Gates ist an den Eingang des dritten Inverters angeschlossen. Der Ausgang des dritten Inverters ist mit dem Eingang des vierten Inverters verbunden, dessen Ausgang an den Eingang des dritten Inverters rückgekoppelt ist, sowie mit einer Daten-Ausgabe-Leitung, mit der die in die Latch-Einrichtung (bzw. die o.g. Daten-Eingabe-Leitung) eingegebenen Daten – in gelatchter Form, und synchron zum Takt-Signal (clk-Signal) – wieder ausgegeben werden (und zwar mittels eines entsprechenden Daten-Ausgabe-Signals (ldata-Signal)).
  • Die in die Latch-Einrichtung eingegebenen Daten (data-Signal) müssen – um ein fehlerfreies Latchen der Daten sicherzustellen – bereits eine vorbestimmte Zeit vor einer entsprechenden (z.B. positiven) Flanke des Takt-Signals (clk-Signals) (bzw. einer entsprechenden (z.B. negativen) Flanke des inversen Takt-Signals (bclk-Signals)) stabil an der o.g. Daten-Eingabe-Leitung anliegen (sog. „Set-Up"-Zeit (Tsetup)).
  • Des weiteren müssen zum fehlerfreien Latchen der Daten diese auch bis zu einer vorbestimmten Zeit nach der entsprechenden (positiven) Flanke des Takt-Signals (clk-Signals) (bzw. der entsprechenden (negativen) Flanke des inversen Takt-Signals (bclk-Signals)) stabil an der o.g. Daten-Eingabe-Leitung anliegen (sog. „Hold"-Zeit (Thold)).
  • Die „Set-Up"- und „Hold"-Zeit kann – insgesamt – in einer Größenordnung von ca. 50 bis 200 Pikosekunden liegen, was insbesondere bei hohen Frequenzen, bzw. für den – die Leistungsfähigkeit des Halbleiter-Bauelements insgesamt bestimmenden – jeweils „kritischen Pfad" problematisch sein.
  • Die o.g. „Set-Up"- und „Hold"-Zeit könnte verringert werden, wenn sichergestellt wäre, daß das Takt- und das inverse Takt-Signal (clk- und bclk-Signal) voll komplementär zueinander wären (und nicht zu jeweils geringfügig voneinander abweichenden Zeitpunkten ihren Zustand von „logisch hoch" auf „logisch niedrig" (negative Flanke) und entsprechend umgekehrt von „logisch niedrig" auf „logisch hoch" (positive Flanke) wechseln würden).
  • Dieses Ziel ist jedoch – z.B. aufgrund von bei der Herstellung des entsprechenden Halbleiter-Bauelements auftretenden Prozess-Ungenauigkeiten – mit herkömmlichen Latch-Einrichtungen nicht bzw. nur bis zu einem gewissen – unbefriedigenden – Grad erreichbar.
  • In der DE 69124981 T2 ist eine integrierte Halbleiterschaltung gezeigt, die aus Flipflops aufgebaut ist, welche – entsprechend der Zeitvorgabe eines in die Halbleiterschaltung eingegebenen Taktsignals – in die Halbleiterschaltung eingegebene Daten erhalten, und speichern können.
  • Aus der DE 2711909 A1 ist eine ein RS-Flip-Flop aufweisende Vorrichtung bekannt. Die Vorrichtung dient dazu, anzuzeigen, ob die Phasendifferenz zwischen einem ersten und einem zweiten – in die Vorrichtung eingegebenen – Signal konstant ist.
    •
  • Die Erfindung hat zur Aufgabe, eine neuartige Schaltungs-Einrichtung bereitzustellen, insbesondere eine neuartige Latch- und eine neuartige Phasen-Detektor-Einrichtung, insbesondere eine Latch-Einrichtung, mit der gegenüber herkömmlichen Latch-Einrichtungen die „Set-Up"- bzw. „Hold"-Zeit verringert werden kann.
  • Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung einer Schaltungs-Einrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 2a ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungseinrichtung gemäß 1 vorkommenden Signalen für den Fall, dass erst das Daten-Eingabe-Signal, und dann das Takt-Signal seinen Zustand wechselt; und
  • 2b ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungseinrichtung gemäß 1 vorkommenden Signalen für den Fall, dass erst das Takt-Signal, und dann das Daten-Eingabe-Signal seinen Zustand wechselt.
  • In 1 ist eine schematische Darstellung einer Schaltungs-Einrichtung 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
  • Die Schaltungs-Einrichtung 1 ist in ein – z.B. auf CMOS-Technologie beruhendes – Halbleiter-Bauelement eingebaut, beispielsweise ein Logik- und/oder Speicherbauelement wie z.B. ein DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement mit doppelter Datenrate (DDR-DRAM).
  • Die Schaltungs-Einrichtung 1 kann z.B. dazu verwendet werden, – entsprechend ähnlich wie herkömmliche Latch-Einrichtungen – Daten in zeitlichem Bezug zu einem auf dem Halbleiter-Bauelement verwendeten Takt-Signal (clk-Signal) zu speichern bzw. zwischenzuspeichern, und wieder auszugeben.
  • Wie aus 1 hervorgeht, weist die Schaltungs-Einrichtung 1 im wesentlichen drei Schaltungs-Abschnitte 1a, 1b, 1c auf.
  • Der erste und dritte Schaltungs-Abschnitt 1a, 1c wird jeweils von einem – entsprechend verschalteten – RS-Flip-Flop 2a, 2b gebildet.
  • Wie in 1 gezeigt ist, weist beim vorliegenden Ausführungsbeispiel das erste RS-Flip-Flop 2a zwei NAND-Gatter 3a, 3b auf (hier: zwei 2-NAND-Gatter 3a, 3b), und das zweite RS-Flip-Flop 2b zwei NAND-Gatter 4a, 4b (hier: zwei 2-NAND-Gatter 4a, 4b). Bei alternativen, hier nicht dargestellten Ausführungsbeispielen können statt NAND-Gatterbasierten RS-Flip-Flops 2a, 2b z.B. auch – entsprechend invers – entsprechende NOR-Gatter-basierte RS-Flips-Flops verwendet werden, etc. (ggf. unter alternativer Verwendung eines zum o.g. Takt-Signal (clk-Signal) inversen Takt-Signals (bclk-Signal)).
  • Gemäß 1 ist beim hier gezeigten Ausführungsbeispiel ein erster Eingang des ersten STAND-Gatters 3a des ersten RS-Flips-Flops 2a mit einer Daten-Eingabe-Leitung 5 verbunden, mit der die zu latchenden Daten (mittels eines entsprechenden Daten-Eingabe-Signals (data-Signal)) in die Schaltungs-Einrichtung 1 eingegeben werden.
  • Ein erster Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a ist – über eine Leitung 6 – mit einer Takt-Leitung 7 verbunden, über die das o.g. Takt-Signal (clk-Signal) in die Schaltungs-Einrichtung 1 eingegeben wird.
  • Der Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a ist über eine Leitung 8, und eine mit dieser verbundenen Leitung 9 an einen zweiten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a rückgekoppelt (so dass ein am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a ausgegebenes Signal (dc-Signal) dem zweiten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a zugeführt wird).
  • Entsprechend umgekehrt ist auch der Ausgang zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a – über eine Leitung 10, und eine mit dieser verbundenen Leitung 11 – an einen zweiten Eingang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a rückgekoppelt (so dass ein am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a ausgegebenes Signal (cd-Signal) dem zweiten Eingang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a zugeführt wird).
  • Wie in 1 weiter gezeigt ist, weist die Schaltungs-Einrichtung 1 – beim o.g. zweiten Schaltungs-Abschnitt 1b – vier weitere NAND-Gatter 12a, 12b, 12b, 12c auf (oder alternativ z.B. – entsprechend invers – entsprechende NOR-Gatter), und zwar zwei 2-NAND-Gatter 12a, 12b, und zwei 3-NAND-Gatter 12c, 12d.
  • Das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flips-Flops 2a des ersten Schaltungs-Abschnitts 1a ausgegebene Signal (dc-Signal) wird – über die Leitung 8 – einem ersten Eingang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b zugeführt, und das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flips-Flops 2a des ersten Schaltungs-Abschnitts 1a ausgegebene Signal (cd-Signal) – über die Leitung 10 – einem ersten Eingang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b.
  • Wie in 1 weiter gezeigt ist, wird ein am Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b ausgegebenes Signal (on-Signal) über eine Leitung 13 einem ersten Eingang des dritten NAND-Gatters 12c (hier: des 3-NAND-Gatters 12c) des zweiten Schaltungs-Abschnitts 1b zugeführt.
  • Auf entsprechende Weise wird ein am Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b ausgegebenes Signal (bon-Signal) über eine Leitung 14 an einen ersten Eingang des vierten NAND-Gatters 12d (hier des 3-NAND-Gatters 12d) des zweiten Schaltungs-Abschnitts 1b weitergeleitet.
  • Des weiteren wird – über eine mit der Takt-Leitung 7 verbundene Leitung 15, und über mit dieser verbundene Leitungen 16 bzw. 17 – das Takt-Signal (clk-Signal) einem zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b, bzw. einem zweiten Eingang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b zugeführt.
  • Das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) wird über eine Leitung 18, und eine mit dieser verbundenen Leitung 20 einem zweiten Eingang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b zugeführt, und über eine – mit der Leitung 18 verbundene Leitung 19 – einem dritten Eingang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b.
  • Entsprechend umgekehrt wird das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) über eine Leitung 21, und eine mit dieser verbundenen Leitung 22 einem zweiten Eingang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b zugeführt, und über eine – mit der Leitung 21 verbundene Leitung 23 – einem dritten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b.
  • Wie weiter in 1 gezeigt ist, wird das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) – über die Leitung 18, und eine mit dieser verbundene Leitung 24 – einem ersten Eingang des ersten NAND-Gatters 4a des dritten Schaltungs-Abschnitts 1c zugeführt (d.h. dem ersten Eingang des zweiten RS-Flip-Flops 2b).
  • Entsprechend wird das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) – über die Leitung 21, und eine mit dieser verbundene Leitung 25 – einem ersten Eingang des zweiten NAND-Gatters 4b des dritten Schaltungs-Abschnitts 1c zugeführt (d.h. dem zweiten Eingang des zweiten RS-Flip-Flops 2b).
  • Der Ausgang des ersten NAND-Gatters 4a des dritten Schaltungs-Abschnitts 1c (bzw. zweiten RS-Flips-Flops 2b) ist über eine Leitung 26, und eine mit dieser verbundenen Leitung 27 an einen zweiten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b rückgekoppelt (so dass ein am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b ausgegebenes (Daten-Ausgabe-)Signal (out-Signal) dem zweiten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b zugeführt wird).
  • Entsprechend umgekehrt ist auch der Ausgang zweiten NAND-Gatters 4b des dritten Schaltungs-Abschnitts 1c (bzw. zweiten RS-Flips-Flops 2b) – über eine Leitung 28, und eine mit dieser verbundenen Leitung 29 – an einen zweiten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b rückgekoppelt (so dass ein am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b ausgegebenes (Daten-Ausgabe-)Signal (bout-Signal) dem zweiten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b zugeführt wird).
  • Wie in 1 weiter gezeigt ist, wird das am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flips-Flops 2b ausgegebene Daten-Ausgabe-Signal (out-Signal) – über die o.g. Leitung 26, und eine mit dieser verbundenen Daten-Ausgabe-Leitung 30 – an einen (ersten) Ausgang der Schaltungs-Einrichtung 1 weitergeleitet, und das am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flips-Flops 2b ausgegebene (weitere, inverse) Daten-Ausgabe-Signal (bout-Signal) – über die o.g. Leitung 28, und eine mit dieser verbundenen (weiteren, inversen) Daten-Ausgabe-Leitung 31 – an einen (weiteren, inversen) Ausgang der Schaltungs-Einrichtung 1.
  • Im folgenden wird die Funktionsweise der Schaltungs-Einrichtung 1 unter Bezugnahme auf 1, sowie auf die in 2a und 2b gezeigten Signal-Timing-Diagramme näher erläutert, und zwar i) für den Fall, dass zunächst das Daten-Eingabe-Signal (data-Signal), und dann das Takt-Signal (clk-Signal) seinen Zustand wechselt (vgl. 2a), und ii) für den Fall, dass zunächst das Takt-Signal (clk-Signal), und dann das Daten-Eingabe-Signal (data-Signal) seinen Zustand wechselt (vgl. 2b).
  • Wechselt – bezogen auf 2a – das an der Daten-Eingabe-Leitung 5 anliegende, und dem ersten Eingang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a zugeführte Daten-Eingabe-Signal (data-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" (bei einem weiterhin „logisch niedrigen" Zustand des an der Takt-Leitung 7 anliegenden Takt-Signals (clk-Signal)), wechselt das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a ausgegebene Signal (dc-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (wohingegen das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a ausgegebene Signal (cd-Signal) in einem „logisch hohen" Zustand verbleibt – unabhängig vom Zustand des Takt-Signals (clk-Signal)).
  • Als Folge des Zustandswechsels des dc-Signals wechselt das am Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (on-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" – das bon-Signal bleibt „logisch niedrig".
  • Aufgrund des zunächst noch „logisch niedrigen" Zustands des am zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b anliegenden Takt-Signals (clk-Signal) bleibt das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) zunächst noch „logisch hoch".
  • Ändert dann – z.B. eine Zeitdauer von Δt1 nach dem Daten-Eingabe-Signal (data-Signal) – das am zweiten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b anliegende Takt-Signal (clk-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wechselt das am Ausgang des dritten NAND-Gatters 12c des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (en-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (das am dritten Eingang des dritten NAND-Gatters 12c des zweiten Schaltungs- Abschnitts 1b anliegende Signal (ben-Signal) verbleibt fortdauernd in einem „logisch hohen" Zustand).
  • Der Wechsel des – dem ersten Eingang des ersten NAND-Gatters 4a des zweiten RS-Flip-Flops 2b zugeführten – Signals (en-Signal) von „logisch hoch" auf „logisch niedrig" führt dazu, dass das am Ausgang des ersten NAND-Gatters 4a des zweiten RS-Flip-Flops 2b – und damit am (ersten) Ausgang der Schaltungs-Einrichtung 1 – ausgegebene Daten-Ausgabe-Signal (out-Signal) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand überwechselt.
  • Mit Hilfe der o.g. an den Ausgängen der 3-NAND-Gatter 12c, 12d des zweiten Schaltungs-Abschnitts 1b ausgegebenen, und an das erste und zweite 2-NAND-Gatter 12a, 12b des zweiten Schaltungs-Abschnitts rückgekoppelten Signale (en-Signal, bzw. ben-Signal) wird des erste bzw. zweite 2-NAND-Gatter 12a, 12b entsprechend gesperrt bzw. deaktiviert (und erst später wieder aktiviert bzw. freigegeben), wodurch sichergestellt wird, dass das Daten-Ausgabe-Signal (out-Signal) seinen „logisch hohen" Zustand zumindest bis zur nächsten, negativen Flanke des Takt-Signals (clk-Signals) beibehält.
  • In 2b ist ein Signal-Timing-Diagramm zur Veranschaulichung der zeitlichen Abfolge von Zustandswechseln von in der Schaltungs-Einrichtung 1 gemäß 1 vorkommenden Signalen für den Fall gezeigt, dass zunächst das Takt-Signal (clk-Signal), und dann das Daten-Eingabe-Signal (data-Signal) seinen Zustand wechselt.
  • Wechselt gemäß 2b das – wie oben erläutert an der Takt-Leitung 7 anliegende, und dem ersten Eingang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a zugeführte – Takt-Signal (clk-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" (bei einem weiterhin „logisch niedrigen" Zustand des an der Daten-Eingabe-Leitung 5 anliegenden Daten- Eingabe-Signals (data-Signal)), wechselt das am Ausgang des zweiten NAND-Gatters 3b des ersten RS-Flip-Flops 2a ausgegebene Signal (cd-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig" (wohingegen das am Ausgang des ersten NAND-Gatters 3a des ersten RS-Flip-Flops 2a ausgegebene Signal (dc-Signal) in einem „logisch hohen" Zustand verbleibt – unabhängig vom Zustand des Takt-Signals (clk-Signal)).
  • Als Folge des Zustandswechsels des cd-Signals wechselt das am Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (bon-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch" – das on-Signal bleibt „logisch niedrig".
  • Aufgrund des zunächst noch „logisch niedrigen" Zustands des an der Daten-Eingabe-Leitung 5 anliegenden Daten-Eingabe-Signals (data-Signal) bleibt das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) zunächst noch „logisch hoch".
  • Ändert dann – z.B. eine Zeitdauer von Δt2 nach dem Takt-Signal (clk-Signal) – das Daten-Eingabe-Signal (data-Signal) seinen Zustand von „logisch niedrig" auf „logisch hoch", wechselt das am Ausgang des vierten NAND-Gatters 12d des zweiten Schaltungs-Abschnitts 1b ausgegebene Signal (ben-Signal) seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • Der Wechsel dieses – dem ersten Eingang des zweiten NAND-Gatters 4b des zweiten RS-Flip-Flops 2b zugeführten – Signals (ben-Signal) von „logisch hoch" auf „logisch niedrig" führt dazu, dass das am Ausgang des zweiten NAND-Gatters 4b des zweiten RS-Flip-Flops 2b – und damit am (inversen) Ausgang der Schaltungs-Einrichtung 1 – ausgegebene (inverse) Daten-Ausgabe-Signal (bout-Signal) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand überwechselt.
  • Mit Hilfe der o.g. an den Ausgängen der 3-NAND-Gatter 12c, 12d des zweiten Schaltungs-Abschnitts 1b ausgegebenen, und an das erste und zweite 2-NAND-Gatter 12a, 12b rückgekoppelten Signale (en-Signal, bzw. ben-Signal) wird des erste bzw. zweite 2-NAND-Gatter 12a, 12b des zweiten Schaltungs-Abschnitts 1b entsprechend gesperrt bzw. deaktiviert (und erst später wieder aktiviert bzw. freigegeben), wodurch sichergestellt wird, dass das Daten-Ausgabe-Signal (bout-Signal) seinen „logisch hohen" Zustand zumindest bis zur nächsten, negativen Flanke des Takt-Signals (clk-Signals) beibehält.
  • Bei der in 1 gezeigten Schaltungs-Einrichtung 1 dient der erste Schaltungs-Abschnitt 1a (hier: das RS-Flip-Flop 2a) im Wesentlichen dazu, festzustellen, welches der beiden der Schaltungs-Einrichtung 1 zugeführten Eingangs-Signale – das dem ersten NAND-Gatter 3a zugeführte Daten-Eingabe-Signal (data-Signal), oder das dem zweiten NAND-Gatter 3b zugeführte Takt-Signal (clk-Signal) – zuerst seinen Zustand wechselt („Evaluierung").
  • Dies geschieht dadurch, dass – entsprechend wie oben beschrieben – der Ausgang desjenigen NAND-Gatters 3a, 3b, dem dasjenige Eingangs-Signal (Daten-Eingabe-Signal (data-Signal), oder Takt-Signal (clk-Signal)) zugeführt wird, das als erstes seinen Zustand wechselt (hier: von „logisch niedrig" auf „logisch hoch"), auf einen „logisch niedrigen" Zustand wechselt (dc-Signal bzw. cd-Signal), wodurch verhindert wird, dass der jeweils komplementäre Ausgang (cd-Signal bzw. dc-Signal) ebenfalls auf einen „logisch niedrigen" Zustand wechseln kann.
  • Da nur einer der beiden Ausgänge des ersten Schaltungs-Abschnitts 1a (d.h. der Ausgang des ersten NAND-Gatters 3a, oder der Ausgang des zweiten NAND-Gatters 3b) sich in einem „logisch niedrigen" Zustand befinden kann, kann – solange das Takt-Signal (clk-Signal) „logisch niedrig" ist – jeweils nur entweder der Ausgang des ersten NAND-Gatters 12a des zweiten Schaltungs-Abschnitts 1b (d.h. das on-Signal), oder der Ausgang des zweiten NAND-Gatters 12b des zweiten Schaltungs-Abschnitts 1b (d.h. das bon-Signal) „logisch hoch" sein.
  • Nachdem der Zustand des Takt-Signals (clk-Signal) von „logisch niedrig" auf „logisch hoch" gewechselt hat, verhält sich der zweite Schaltungs-Abschnitt 1b (bzw. genauer: dessen 3-NAND-Gatter 12c, 12d) entsprechend ähnlich, wie der erste Schaltungs-Abschnitt 1a (bzw. das von den 2-NAND-Gattern 3a, 3b gebildete erste RS-Flip-Flop 2a): Der Ausgang desjenigen 3-NAND-Gatters 12c, 12db, dem dasjenige Eingangs-Signal (on-Signal, oder bon-Signal) zugeführt wird, das als erstes seinen Zustand wechselt, wechselt entsprechend seinen Zustand derart, dass verhindert wird, dass der jeweils komplementäre Ausgang ebenfalls seinen Zustand entsprechend wechseln kann (d.h. es findet dann – entsprechend ähnlich wie beim ersten Schaltungs-Abschnitt 1a – eine „Evaluierung" statt, welches der beiden den 3-NAND-Gattern 12c, 12d zugeführten Signale (on-Signal, oder bon-Signal) zuerst seinen Zustand wechselt).
  • Die Schaltungs-Einrichtung 1 kann – entsprechend den Ausführungen oben, und ähnlich wie eine herkömmliche Latch-Einrichtung – dazu verwendet werden, die – mit Hilfe des Daten-Eingabe-Signals (data-Signal) – in die Schaltungs-Einrichtung 1 eingegebenen Daten synchron bzw. in zeitlichem Bezug zu dem auf dem Halbleiter-Bauelement verwendeten-Takt-Signal (clk-Signal) zu speichern bzw. zwischenzuspeichern, und wieder auszugeben.
  • Dabei sind die – für ein fehlerfreies Arbeiten der Schaltungs-Einrichtung 1 einzuhaltenden – „Set-Up"- bzw. „Hold"-Zeiten (bzw, diesen Zeiten entsprechende Zeiten) bei der in 1 gezeigten Schaltungs-Einrichtung 1 wesentlich kleiner, als bei herkömmlichen Latch-Einrichtungen (z.B. kleiner als 50 oder 40, insbesondere kleiner als 30 Pikosekunden), und im wesentlichen von der Schalt-Auflösungs-Zeit des ersten RS-Flip-Flpps 2a abhängig (die z.B. 10 – 20 Pikosekunden betragen kann).
  • Außer als Latch-Einrichtung (bzw. zusätzlich hierzu) kann die in 1 gezeigte Schaltungs-Einrichtung 1 z.B. auch als Phasen-Detektor-Einrichtung verwendet werden, insbesondere zur Ermittlung, ob ein erstes – dem o.g. Daten-Eingabe-Signal (data-Signal) entsprechendes, und an der Leitung 5 eingegebenes – Signal phasenmäßig einem zweiten – dem o.g. Takt-Signal entsprechenden, an der Leitung 7 eingegebenen – Signal vorauseilt, oder hinterherläuft (wobei die Leitung 5 dann die Funktion einer ersten Signal-Eingangs-Leitung, und die Leitung 7 die Funktion einer weitere Signal-Eingangs-Leitung übernimmt).
    • 1
    Schaltungs-Einrichtung
    1a
    Schaltungs-Abschnitt
    1b
    Schaltungs-Abschnitt
    1c
    Schaltungs-Abschnitt
    2a
    RS-Flip-Flop
    2b
    RS-Flip-Flop
    3a
    NAND-Gatter
    3b
    NAND-Gatter
    4a
    NAND-Gatter
    4b
    NAND-Gatter
    5
    Daten-Eingabe-Leitung
    6
    Leitung
    7
    Takt-Leitung
    8
    Leitung
    9
    Leitung
    10
    Leitung
    11
    Leitung
    12a
    NAND-Gatter
    12b
    NAND-Gatter
    12c
    NAND-Gatter
    12d
    NAND-Gatter
    13
    Leitung
    14
    Leitung
    15
    Leitung
    16
    Leitung
    17
    Leitung
    18
    Leitung
    19
    Leitung
    20
    Leitung
    21
    Leitung
    22
    Leitung
    23
    Leitung
    24
    Leitung
    25
    Leitung
    26
    Leitung
    27
    Leitung
    28
    Leitung
    29
    Leitung
    30
    Daten-Ausgabe-Leitung
    31
    Daten-Ausgabe-Leitung

Claims (18)

  1. Schaltungs-Einrichtung (1), in welche ein erstes Signal (data) und ein zweites Signal (clk) eingegeben wird, und bei welcher eine erste Schalt-Anordnung (1a, 2a) vorgesehen ist, mit welcher ermittelt wird, welches der beiden Signale (data, clk) zuerst seinen Zustand ändert, dadurch gekennzeichnet, dass die Schaltungs-Einrichtung (1) zusätzlich eine zweite Schalt-Anordnung (1b, 2b) aufweist, welche ein Ausgangs-Signal (out, bout) ausgibt, welches dann, wenn zuerst das erste Signal (data) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des zweiten Signals (clk) seinen Zustand ändert, und dann, wenn zuerst das zweite Signal (clk) seinen Zustand ändert, erst in Reaktion auf eine Zustandsänderung des ersten Signals (data) seinen Zustand ändert.
  2. Schaltungs-Einrichtung (1) nach Anspruch 1, bei welcher das zweite Signal ein Takt-Signal (clk) ist.
  3. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher das erste Signal ein Daten-Signal (data) ist, welches von der Schaltungs-Einrichtung (1) zu latchende Daten enthält.
  4. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher die erste Schalt-Anordnung (1a, 2a) ein Flip-Flop (2a) aufweist.
  5. Schaltungs-Einrichtung (1) nach Anspruch 4, bei welcher das Flip-Flop (2a) ein RS-Flip-Flop ist.
  6. Schaltungs-Einrichtung (1) nach Anspruch 5, bei welcher das RS-Flip-Flop zwei NAND-Gatter (3a, 3b) mit jeweils mindestens zwei Eingängen aufweist.
  7. Schaltungs-Einrichtung (1) nach Anspruch 5, bei welcher das RS-Flip-Flop zwei NOR-Gatter mit jeweils mindestens zwei Eingängen aufweist.
  8. Schaltungs-Einrichtung (1) nach Anspruch 6 oder 7, bei welcher einem ersten Eingang des ersten Gatters (3a) das erste Signal (data) zugeführt wird, und einem ersten Eingang des zweiten Gatters (3b) das zweite Signal (clk), und bei welcher das an einem Ausgang des ersten Gatters (3a) ausgegebene Signal (dc) an einen zweiten Eingang des zweiten Gatters (3b) rückgekoppelt wird, und das an einem Ausgang des zweiten Gatters (3b) ausgegebene Signal (cd) an einen zweiten Eingang des ersten Gatters (3a).
  9. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher die zweite Schalt-Anordnung (1b, 2b) ein erstes und ein zweites NAND-Gatter (12c, 12d) mit jeweils mindestens drei Eingängen aufweist.
  10. Schaltungs-Einrichtung (1) nach einem der Ansprüche 1 bis 8, bei welcher die zweite Schalt-Anordnung (1b, 2b) ein erstes und ein zweites NOR-Gatter mit jeweils mindestens drei Eingängen aufweist.
  11. Schaltungs-Einrichtung (1) nach Anspruch 9 oder 10, bei welcher einem Eingang des ersten Gatters (12c) der zweiten Schaltanordnung (1b, 2b) das zweite Signal (clk) zugeführt wird.
  12. Schaltungs-Einrichtung (1) nach Anspruch 9, 10 oder 11, bei welcher einem Eingang des zweiten Gatters (12d) der zweiten Schaltanordnung (1b, 2b) das zweite Signal (clk) zugeführt wird.
  13. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, welche als Latch-Einrichtung verwendet wird.
  14. Schaltungs-Einrichtung (1) nach Anspruch 13, bei welcher die Daten in der zweiten Schalt-Anordnung (1b, 2b) gelatcht werden.
  15. Schaltungs-Einrichtung (1) nach Anspruch 14, bei welcher abhängig davon, ob zuerst das erste Signal (data), oder das zweite Signal (clk) seinen Zustand ändert, die Daten entsprechend entweder unter Steuerung eines ersten Schaltelements, insbesondere des ersten NAND-Gatters (12c) mit mindestens drei Eingängen, oder unter Steuerung eines zweiten Schaltelements, insbesondere des zweiten NAND-Gatters (12d) mit mindestens drei Eingängen, gelatcht werden.
  16. Schaltungs-Einrichtung (1) nach Anspruch 15, bei welcher abhängig davon, ob zuerst das erste Signal (data), oder das zweite Signal (clk) seinen Zustand ändert, entsprechend entweder das erste Schaltelement (12c), oder das zweite Schaltelement (12d) deaktiviert wird, und das jeweils andere Schaltelement aktiviert wird.
  17. Schaltungs-Einrichtung (1) nach Anspruch 16, bei welcher die Aktivierung bzw. Deaktivierung von einem von der ersten Schalt-Anordnung (1a, 2a) bereitgestellten Steuer-Signal (dc, cd) gesteuert wird.
  18. Schaltungs-Einrichtung (1) nach einem der vorhergehenden Ansprüche, welche als Phasen-Detektor-Einrichtung verwendet wird.
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