JPH10200005A - 表面実装型半導体パッケージ及びその製造方法 - Google Patents
表面実装型半導体パッケージ及びその製造方法Info
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Abstract
を改善し、半田接合およびパッケージ実装の信頼性を向
上させる表面実装型半導体パッケージ及びその製造方法
を提供する。 【解決手段】 半導体チップ1が内蔵され配線11が内
部配線されたパッケージ本体2を設け、このパッケージ
本体2の下面で配線11と電気的に接続されたベース層
4を形成するとともに、パッケージ本体2に半導体チッ
プ1を搭載しボンディングパッド10と配線11とを金
属細線12によりボンディングしEMC13によりモー
ルディング処理した後、パッケージ本体2に形成したベ
ース層4の表面にソルダ層5を接合させ2層バンプ3を
形成する。
Description
パッケージ及びその製造方法に係り、より詳細には表面
実装型半導体パッケージのBGAパッケージ(Ball
Grid Array package)およびLG
Aパッケージ(Land Grid Array pa
ckage)のソルダ構造及びその形成方法に関する。
て多ピンの半導体パッケージが要求されており、従来、
半導体パッケージの下面に球状の外部接続端子であるソ
ルダボールを効果的に複数配列させリードするBGAパ
ッケージ(Ball GridArray packa
ge)がよく知られている。
を示す断面図である。図6に示すように従来のBGAパ
ッケージは、サイドパッド状のボンディングパッド50
を備えた半導体チップ41と、この半導体チップ41を
搭載するパッケージ本体42と、このパッケージ本体4
2の下面に所定の状態に複数配列(array)させリ
ード(lead)として使用するソルダボール48と、
パッケージ本体42に設置した半導体チップ41を封止
するEMC(Epoxy Molding Compo
und)53とにより構成されている。ここでパッケー
ジ本体42とは、内部配線された配線51を備える配線
基板である。このパッケージ本体42には、半導体チッ
プ41が搭載され接着剤49により固定されているとと
もに、金属細線52により配線51と電気的に接続して
いる。また、ソルダボール48とパッケージ本体42と
の間には、一定のパターンでコーティングされたフラッ
クス54が形成されている。
ackage body)の面積をQFP(Quad
Flat Package)タイプより小さくすること
ができるとともに、QFP型のパッケージに比べてリー
ドの変形を低減することができ半導体素子の高密度化に
適している。
ためのパッケージ製造工程は、以下の手順に従って進行
される。まず、ウェハ(Si結晶)の上面に複数の半導
体チップ(集積回路)を形成するFAB(Fabric
ation)工程が実行される。FAB工程が終了する
と、ウェハに形成された半導体チップを個別的に分離す
るソーイング(sawing:切断)工程が実行され
る。これにより、1枚のウェハから複数の半導体チップ
41が形成される。その後、配線51を内部配線したパ
ッケージ本体42を工程内に投入する。このパッケージ
本体42の上面には、接着剤49により半導体チップ4
1をボンディングし固定させている。半導体チップ41
をボンディングし固定すると、半導体チップ41上に対
向する両辺近傍のボンディングパッド50と、配線基板
の内部に形成された配線51とを金属細線52によりワ
イヤボンディングし電気的に接続する工程が実行され
る。
ッケージ本体42に搭載された半導体チップ41をEM
C53でモールディングするモールディング工程が実行
される。モールディングが完了すると、スクリーン印刷
(screen printing)によりパッケージ
本体42の下面に一定のパターンで半田ペーストを転写
しフラックス(flux)54をコーティングするフラ
ックスコーティング(flux coating)工程
が実行される。フラックスコーティング工程が終了する
と、パッケージ本体42の下面にコーティングされたフ
ラックス54にソルダボール48が取り付けられる。そ
の後、リフロ(reflow)処理する熱処理工程を経
てソルダボール48をパッケージ本体42に完全に固定
させる。さらに、クリーニングおよびマーキング工程を
介すことにより完成されたBGAパッケージとして出荷
される。
配線基板を備えたパッケージ本体42と、このパッケー
ジを実装する実装基板(図示せず)との熱膨張係数が一
致しない場合、変形および反りなどの応力によりパッケ
ージ本体42に悪影響を与えてしまう不具合があった。
このような問題を解決するために熱膨張の差による悪影
響を解消するBGAパッケージが知られている。このB
GAパッケージは、例えば、特開平8−46084号公
報などに記載されている。
造を備えた従来のBGAパッケージを示す断面図であ
り、図8は、図7に示すA部を拡大した拡大図である。
ここで、熱膨張による悪影響を解消するBGAパッケー
ジの製造工程は、図8に示す配線パターン膜76および
弾性体層75の取付工程以外は図6に示す従来のBGA
パッケージと類似するものであり重複する説明は省略す
る。
解消する従来のBGAパッケージは、サイドパッド状の
ボンディングパッド70を備えた半導体チップ61と、
この半導体チップ61を搭載するパッケージ本体62
と、このパッケージ本体62の下面に所定の状態で複数
配列させリードとして使用する略球形のソルダボール6
8と、パッケージ本体62に設置した半導体チップ61
を封止するEMC(Epoxy Molding Co
mpound)73とにより構成されている。
段差を設けた収納凹部62aを有し、配線71により内
部配線された配線基板である。この配線基板の収納凹部
62aには、接着剤69により半導体チップ61が固定
され金属細線72により配線71に電気的に接続されて
いる。また、パッケージ本体62の下面には、図7のA
部に示すようにhの高さを有したソルダボール68が装
着されている。図8に示すように、パッケージ本体62
の下面には、ゴム弾性を有する弾性体層75を介し配線
パターン膜76が取り付けられており、この配線パター
ン膜76にソルダボール68が装着されている。配線パ
ターン膜76は、電気絶縁性を有するベース膜77を有
し、このベース膜77と弾性体層75との間に配線パタ
ーン78を装着することにより形成されている。配線パ
ターン78は、パッケージ本体62に内部配線された配
線71と電気的に接続されている。
は、実装後および動作時にパッケージ本体62と実装基
板との熱膨張率の差により発生する応力を弾性体層75
が吸収し半田接合部を保護するようになる。
来のBGAパッケージは、パッケージ工程中にソルダボ
ール68を取り付ける工程を必須的に伴うため製造の過
程において複雑で難しい様々な工程を経ることになる。
これにより生産性が低下してしまう不具合があった。即
ち、ソルダボール68の取付工程を行うため、高価なソ
ルダボール68の取付装備を必須的に備えるようにな
る。そのため、設備費が増大し装備の投資効率が低下し
てしまう不具合があった。また、パッケージ本体62に
ソルダリングされたソルダボール68が取付面から外れ
た場合、再度接合する修復作業が困難なためパッケージ
の不良率が増大してしまう不具合があった。
ルダボール68を取り付ける方法では、ソルダボール6
8のスタンドオフ(stand off)の高さh(図
7参照)を高くすることが難しいため熱ストレスを吸収
できなくなり、半田接合および実装基板に実装するパッ
ケージの信頼性を向上させることができない不具合があ
った。即ち、ソルダボール68のスタンドオフの高さh
が低いため、BGAパッケージを実装基板に実装しパッ
ケージを駆動する際、パッケージ本体62と実装基板と
の熱膨張係数が一致せず、この差異に起因して接合部に
作用するセン断応力により半田接合部が破損しやすくな
る。そのため、パッケージの実装寿命を短縮させてしま
う不具合があった。
表面実装型半導体パッケージのBGAパッケージ(Ba
ll Grid Array package)および
LGAパッケージ(Land Grid Array
package)のソルダ構造および形成方法を改善
し、半田接合(solder joint)およびパッ
ケージ実装の信頼性を同時に向上させる表面実装型半導
体パッケージ及びその製造方法を提供することを目的と
する。
決するために、半導体チップを内蔵しこの半導体チップ
と接続される内部配線を形成したパッケージ本体を設
け、このパッケージ本体の下面に装着され内部配線と接
続する2層バンプ(double layerbum
p)を備えた表面実装型半導体パッケージを設ける。
より形成されたベース層とこのベース層の表面に接合し
形成されたソルダ層とにより構成され、ベース層をCu
薄膜で形成し厚さを45μm以上に形成するとともに、
ベース層とソルダ層との接合面にはベース層に凹部をソ
ルダ層に凸部を、またはベース層に凸部をソルダ層に凹
部を各々設け接合面積を増やしている。さらにベース層
の表面にメッキ面を形成しベース層とソルダ層とを接合
する接着力を向上させ、このメッキ面はNi−Au合
金、またはSn−Pb合金メッキ面からなり、Ni−A
u合金によるメッキ面は厚さを5〜40μmに、またS
n−Pb合金によるメッキ面は厚さを10〜100μm
に形成する。また、ソルダ層はSnとPbとの合金から
なり、このソルダ層をなすSnおよびPbの基本組成比
は90:10にする。また、ベース層表面のSn−Pb
合金によるメッキは構成金属であるSnとPbとの基本
組成比を90:10にし、Sn−Pb合金からなるメッ
キ面およびソルダ層の形成時にSn−Pb合金の表面硬
度を増加させるためAgを添加する。
ケージ本体の形成とともにパッケージ本体の下面に内部
配線された外部接続用電極と電気的に接続されるベース
層を形成する工程と、ベース層を形成したパッケージ本
体に半導体チップを搭載しワイヤディングおよびモール
ディング処理した後にパッケージ本体のベース層にソル
ダ層を接合させ2層バンプを形成する工程とによりなる
表面実装型半導体パッケージの製造方法を設ける。
とソルダ層とが接合する接着力を向上させるためベース
層の表面にメッキ面を形成し、このメッキ面はNi−A
u合金、またはSn−Pb合金からなり、ベース層はフ
ォトエッチング工程により形成、またはフォトエッチン
グ工程後に電解または無電解の銅メッキにより形成す
る。また、ソルダ層はスクリーン印刷工程によりメタル
マスク上の半田ペーストをベース層上に転写させ形成
し、さらにリフロ(reflow)処理によりソルダ層
の先端をラウンド状に形成する熱処理工程を行うととも
に、ソルダ層の厚さを100〜500μmに形成する。
また、ベース層とソルダ層とによりなる2層バンプの高
さを150μm以上に形成する。
による表面実装型半導体パッケージの実施の形態を詳細
に説明する。図1は本発明による表面実装型半導体パッ
ケージの第1の実施形態を示す断面図である。
型半導体パッケージの第1の実施形態は、対向する両辺
近傍に複数配列させたサイドパッド状のボンディングパ
ッド10を備えた半導体チップ1と、この半導体チップ
1を搭載するパッケージ本体2と、このパッケージ本体
2の下面に所定の状態で複数取り付けられ外部接続端子
の役割をする2層バンプ(double layer
bump)3と、パッケージ本体2に設置した半導体チ
ップ1を封止するEMC(Epoxy Molding
Compound)13とにより構成されている。
差を有した収納凹部2aを設け配線11により内部配線
された配線基板である。このパッケージ本体2の収納凹
部2aに半導体チップ1が接着剤9により固定されてい
る。またパッケージ本体2は、収納凹部2aからパッケ
ージ本体2の下面まで配線11により内部配線されてい
る。従って、収納凹部2aに搭載された半導体チップ1
は、金属細線12により配線11に接続することでパッ
ケージ下面の2層バンプ3と電気的に接続している。図
1のB部に示すように2層バンプ3は、パッケージ本体
2の下面に高さhを有し2層に積層された構造を有し装
着されている。この2層バンプ3は、平板形態を有した
ベース層(base layer)4と、このベース層
4の表面に接合されるソルダ層(solder lay
er)5とにより構成されている。また、ベース層4と
ソルダ層5との間にはメッキ面6が設けられている。
大した拡大図であり、図3は図1に示すB部の2層接合
部に凹凸を設けた2層バンプを示す拡大図であり、ま
た、図4は図1に示すB部の2層接合部に他の凹凸を設
けた2層バンプを示す拡大図である。
層により形成されておりパッケージ本体2内部の配線1
1と電気的に接続されている。ベース層4は、フォトエ
ッチング(photo etching)工程により厚
さが45μm以上になるように形成、または、フォトエ
ッチング工程後に電解または無電解の銅(Cu)メッキ
により厚さが45μm以上になるように形成する。従っ
て、2層バンプ3のスタンドオフの高さh(図1参照)
は、容易に高く設けることができ、熱ストレスを吸収す
ることができる。また、銅薄膜からなるベース層4の表
面には、SnとPbとの合金からなるソルダ層5が2層
構造になるように接合されている。この際、ソルダ層5
の接着力を向上させるためNi−Au合金またはSn−
Pb合金からなるメッキ面6を形成している。このよう
に、メッキ面6を含むベース層4の高さは、Ni−Au
合金メッキの場合に5〜40μmになるように形成さ
れ、また、Sn−Pb合金メッキの場合には10〜10
0μmになるように形成されている。
れるソルダ層5は、ベース層4のメッキ面6にメタルマ
スクを被せスクリーン印刷工程により一定のパターンの
半田ペーストを転写させて厚さが100〜500μmに
なるように形成している。従って、ベース層4およびソ
ルダ層5からなる2層バンプ3のスタンドオフの高さh
(図1参照)は、150μm以上に形成される。Sn−
Pb合金からなるメッキ面6およびソルダ層5を形成す
る際、構成金属であるSnとPbとの基本組成比は9
0:10にすることが好ましい。また、Sn−Pb合金
からなるメッキ面6およびソルダ層5には、メッキ面6
およびソルダ層5の表面硬度を増加させるためAgを添
加してもよい。
とソルダ層5との接合面を増やすことによりソルダ層5
の接着力を向上させ信頼性の高い表面実装型半導体パッ
ケージを製造することができる。
ッケージ本体の下部に配線された内部配線と電気的に接
続するベース層4aが装着されており、このベース層4
aの下部表面にメッキ面6aを塗布しソルダ層5aを接
合することにより形成されている。この際、ベース層4
aは、接合面の中央部に一部切り欠いた凹部を形成して
おり、また、ソルダ層5aには、接合面の中央部に突出
した凸部が形成されている。このベース層4aとソルダ
層5aとの凹凸部が嵌合部7aのように嵌合することで
接合面積を増やし安定した接合を可能としている。従っ
て、信頼性の高い半導体パッケージが製造きる。
ッケージ本体の下部に配線された内部配線と電気的に接
続するベース層4bが装着されており、このベース層4
bの下部表面にメッキ面6bを塗布しソルダ層5bを接
合することにより形成されている。この際、ベース層4
bは、接合面の中央部に突出した凸部が形成されてお
り、また、ソルダ層5bには、接合面の中央部に一部切
り欠いた凹部を形成している。このベース層4aとソル
ダ層5aとの凹凸部が嵌合部7aのように嵌合すること
で接合面積を増やし安定した接合を可能としている。従
って、図3に示す2層バンプと同様に信頼性の高い半導
体パッケージが製造できる。
実装型半導体パッケージの製造方法を詳細に説明する。
本発明の第1の実施形態による表面実装型半導体パッケ
ージの製造方法は、配線基板であるパッケージ本体2を
設け、このパッケージ本体2の下面にベース層4を形成
する工程と、パッケージ本体2に半導体チップ1を搭載
しワイヤボンディングおよびモールディング処理しソル
ダ層5を形成する工程との2段階の工程を介し表面実装
型半導体パッケージが形成されている。
ッケージ本体2を設けパッケージ本体2の総厚さが50
〜150μmになるようにベース層4およびメッキ面6
を形成する。即ち、ベースメタルのCu薄膜からなるベ
ース層4は、フォトエッチング工程を利用する方法、ま
たは、フォトエッチング工程後に電解または無電解の銅
(Cu)メッキをする方法などにより、優先的に45μ
m以上の厚さに形成される。ここでベース層4は、パッ
ケージ本体2の下面に内部配線された外部接続用電極
(図示せず)と電気的に接続されている。
接合するソルダ層5の接着力を向上させるため、スクリ
ーン印刷工程によりNi−Au合金またはSn−Pb合
金からなるメッキ面6をベース層4の表面に付着させる
工程を実行する。この場合、Ni−Au合金からなるメ
ッキ面6は、2層バンプ3の全体的な高さを考慮して5
〜40μmの厚さを有するように形成される。また、S
n−Pb合金からなるメッキ面6は10〜100μmの
厚さを有するように形成される。
4が形成されると、チップボンディング工程、ワイヤボ
ンディング工程、およびモールディング工程が順次実行
される。即ち、パッケージ本体2上に半導体チップ1を
ボンディングするチップボンディングと、半導体チップ
1のボンディングパッド10とパッケージ本体の配線1
1とを金属細線12により電気的に接続させるワイヤボ
ンディングと、半導体チップ1をEMC(Epoxy
Molding Compound)13でモールディ
ングするモールディング工程とを順次実行する。モール
ディング工程が完了すると、2層バンプ3を形成する第
2段階の工程が実行される。
終了したパッケージ本体2の下面に半田ペーストが一定
のパターンで塗布されメタルマスクを被せた状態でスク
リーン印刷を実行する。これによりメタルマスク側の半
田ペーストが配線基板上に形成されたベース層4のメッ
キ面6上に転写し平板形態のソルダ層5が形成されるよ
うになる。この際、ソルダ層5は、2層バンプ3の全体
の高さを考慮しベースメタルが被せられたメッキ面6上
にスクリーン印刷工程を介して100〜500μmの厚
さに形成される。
ソルダ層5を形成する際、Sn:Pbの基本組成比は9
0:10にする。ここで、Sn−Pb合金のメッキ面6
およびソルダ層5を形成する際、メッキ面6とソルダ層
5との表面硬度を増加させるためAgが選択的に添加さ
れる。ここでベース層4の表面には、前述した図6およ
び図7に示すように凹凸部を必要に応じて形成し、ソル
ダ層5とベース層4との接合面積を増やすことでベース
層4とソルダ層5との界面接着力を増加させてもよい。
をリフロ処理する熱処理工程が実行され、ソルダ層5の
先端部が表面張力によりラウンド状に形成されることで
2層構造の2層バンプ3が形成される。そして、2層バ
ンプ3の形成が完了した後には、クリーニングおよびマ
ーキング工程を介して完成品の半導体パッケージとして
出荷するようになる。このように、本発明の第1の実施
形態による表面実装型半導体パッケージは、パッケージ
本体2を製造する際、同時に配線基内部の外部接続用電
極と電気的に接続するベース層4が形成され製造工程を
簡略化することができる。また、モールディング工程の
完了後に配線基板上に予め形成されたベース層4にソル
ダ層5を接合させる工程を順次実行し2層バンプ3を形
成するためパッケージ工程の生産性を向上させるととも
に、基板に実装する際に2層バンプ3と実装基板との接
合の信頼性を向上させることができる。
ケージの第2の実施形態を詳細に説明する。図5は、本
発明による表面実装型半導体パッケージの第2の実施形
態を示す断面図である。図5に示す2層バンプ3は、図
1に示す2層バンプ3と同じ構成要素であり同一符号を
記載するため重複する説明は省略する。
態による表面実装型半導体パッケージは、サイドパッド
状のボンディングパッド30を備えた半導体チップ21
と、この半導体チップ21を搭載するパッケージ本体2
2と、このパッケージ本体22の下面に所定の状態で複
数取り付けられ外部接続端子の役割をする2層バンプ
(double layer bump)3と、このパ
ッケージ本体22に設置した半導体チップ21を封止す
るEMC(Epoxy Molding Compou
nd)33とにより構成されている。
れた配線31を備える配線基板である。このパッケージ
本体22には、半導体チップ31が搭載され接着剤29
により固定されているとともに、金属細線32により配
線31と電気的に接続している。このように、本発明の
第2の実施形態による表面実装型半導体パッケージは、
キャビティーアップタイプ(cavity up ty
pe)のLGAパッケージに適用した半導体パッケージ
である。
実装型半導体パッケージの製造工程を詳細に説明する。
配線基板からなるパッケージ本体22の上部面に半導体
チップ21が取り付けられ、金属細線32を利用してボ
ンディングパッド30と配線基板内の配線31とを接続
するワイヤボンディングを実行する。これに伴い、パッ
ケージ本体22の上部面に搭載した半導体チップ21を
EMC33でシーリング(封止)するモールディング工
程を実行する。
ージ本体22の下面に半田ペーストが一定のパターンで
塗布されメタルマスクを被せた状態でスクリーン印刷を
実行する。これによりメタルマスク側の半田ペースト
が、配線基板上に形成されたベース層4のメッキ面6上
に転写され平板形態のソルダ層5が形成される。また、
図3および図4に示すように凹凸部などを必要に応じて
形成し、ソルダ層5との接合面積を増やすことでベース
層4とソルダ層5との界面接着力を増加させてもよい。
GAパッケージとBGAパッケージなどのグリッドアレ
イタイプの全てのパッケージに容易に適用でき、各パッ
ケージの半田接合の信頼性を向上させるとともに、半導
体パッケージの実装寿命を向上させることができる。
ッケージによれば、従来のパッケージ製造工程において
実行されていた複雑なソルダボールの取付工程を単純な
工程に代替でき、パッケージ工程の生産性を向上させる
ことができる。即ち、本発明において、2層バンプ3を
構成するベース層4が配線基板の制作段階において予め
形成された状態でパッケージ工程に投入されるので、パ
ッケージ工程上では単にソルダ層5を形成するためのス
クリーン印刷工程およびリフロのみの工程だけでよいた
めパッケージの工程の生産性を向上させることができ
る。また、従来のパッケージ工程ではソルダボールを配
線基板に取り付けるために高価なソルダボール取付用装
備を使用していたが、本発明のパッケージ製造工程によ
れば、低価のスクリーン印刷装備のみでよいため装備の
購入費用を削減するとともに装備の投資効率が向上す
る。
ッケージは、従来のソルダボール構造のパッケージに比
べてスタンドオフの高さが2倍以上高いため、配線基板
に実装した後、半田接合の信頼性の特性が2倍以上(信
頼性を求める実験式に基づく)に向上するとともに、ベ
ース層4に凹凸部を形成し接合面積を増やすことで実装
の信頼性の特性が3倍以上に向上する効果が得られる。
さらに、本発明のパッケージは、配線基板の制作時、ラ
ンド(land)形態の外部接続端子を使用する従来の
LGAパッケージに比べて、配線基板の製造費用を削減
し生産性を向上できるとともに、実装基板への実装時に
半導体パッケージの実装寿命を延長させることができ
る。
ッケージのBGAパッケージおよびLGAパッケージの
ソルダ構造及びその形成方法を改善し、半導体パッケー
ジの半田接合の信頼性および実装の信頼性を向上させる
とことができると同時に半導体パッケージの生産性も向
上させることができる。
1の実施形態を示す断面図。
図。
層バンプを示す拡大図。
た2層バンプを示す拡大図。
2の実施形態を示す断面図。
図。
来のBGAパッケージを示す断面図。
Claims (25)
- 【請求項1】 半導体チップを搭載し、この半導体チッ
プが電気的に接続される内部配線を形成したパッケージ
本体と、 前記パッケージ本体の下面に装着され前記内部配線と接
続した2層バンプ(double layer bum
p)とを設けたことを特徴とする表面実装型半導体パッ
ケージ。 - 【請求項2】 請求項1記載の表面実装型半導体パッケ
ージにおいて、 前記2層バンプは、略板状のメタル層により形成された
ベース層と、このベース層の表面に接合し形成されたソ
ルダ層とにより構成されていることを特徴とする表面実
装型半導体パッケージ。 - 【請求項3】 請求項2記載の表面実装型半導体パッケ
ージにおいて、 前記メタル層により形成されたベース層は、Cu薄膜で
あることを特徴とする表面実装型半導体パッケージ。 - 【請求項4】 請求項2または請求項3記載の表面実装
型半導体パッケージにおいて、 前記メタル層により形成されたベース層は、厚さを45
μm以上に形成することを特徴とする表面実装型半導体
パッケージ。 - 【請求項5】 請求項2記載の表面実装型半導体パッケ
ージにおいて、 前記ベース層と前記ソルダ層との接合面には、前記ベー
ス層に凹部を前記ソルダ層に凸部を各々設け接合面積を
増やしたことを特徴とする表面実装型半導体パッケー
ジ。 - 【請求項6】 請求項2記載の表面実装型半導体パッケ
ージにおいて、 前記ベース層と前記ソルダ層との接合面には、前記ベー
ス層に凸部を前記ソルダ層に凹部を各々設け接合面積を
増やしたことを特徴とする表面実装型半導体パッケー
ジ。 - 【請求項7】 請求項2記載の表面実装型半導体パッケ
ージにおいて、 前記ベース層は、表面にメッキ面を形成し前記ベース層
とソルダ層とが接合する接着力を向上させたことを特徴
とする表面実装型半導体パッケージ。 - 【請求項8】 請求項7記載の表面実装型半導体パッケ
ージにおいて、 前記メッキ面は、Ni−Au合金からなることを特徴と
する表面実装型半導体パッケージ。 - 【請求項9】 請求項7記載の表面実装型半導体パッケ
ージにおいて、 前記メッキ面は、Sn−Pb合金からなることを特徴と
する表面実装型半導体パッケージ。 - 【請求項10】 請求項8記載の表面実装型半導体パッ
ケージにおいて、 前記ベース層表面のNi−Au合金によるメッキ面は、
厚さを5〜40μmに形成することを特徴とする表面実
装型半導体パッケージ。 - 【請求項11】 請求項9記載の表面実装型半導体パッ
ケージにおいて、 前記ベース層表面のSn−Pb合金によるメッキ面は、
厚さを10〜100μmに形成することを特徴とする表
面実装型半導体パッケージ。 - 【請求項12】 請求項2記載の表面実装型半導体パッ
ケージにおいて、 前記ソルダ層は、SnとPbとの合金からなることを特
徴とする表面実装型半導体パッケージ。 - 【請求項13】 請求項12記載の表面実装型半導体パ
ッケージにおいて、 前記ソルダ層をなすSnおよびPbの基本組成比は、9
0:10であることを特徴とする表面実装型半導体パッ
ケージ。 - 【請求項14】 請求項9記載の表面実装型半導体パッ
ケージにおいて、 前記ベース層表面のSn−Pb合金によるメッキ面は、
構成金属であるSnとPbとの基本組成比を90:10
にすることを特徴とする表面実装型半導体パッケージ。 - 【請求項15】 請求項11または12記載の表面実装
型半導体パッケージにおいて、 前記Sn−Pb合金からなるメッキ面およびソルダ層の
形成時には、Sn−Pb合金の表面硬度を増加させるた
めAgを添加することを特徴とする表面実装型半導体パ
ッケージ。 - 【請求項16】 内部配線された配線基板であるパッケ
ージ本体の形成とともにパッケージ本体の下面に内部配
線された外部接続用電極と電気的に接続されたベース層
を形成する工程と、 前記ベース層を形成したパッケージ本体に半導体チップ
を搭載しワイヤディングおよびモールディング処理した
後、パッケージ本体に形成したベース層にソルダ層を接
合させ2層バンプを形成する工程からなることを特徴と
する表面実装型半導体パッケージの製造方法。 - 【請求項17】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層を形成した後、前記ベース層と前記ソルダ
層とが接合する接着力を向上させるため前記ベース層の
表面にメッキ面を形成することを特徴とする表面実装型
半導体パッケージの製造方法。 - 【請求項18】 請求項17記載の表面実装型半導体パ
ッケージの製造方法において、 前記メッキ面は、Ni−Au合金からなることを特徴と
する表面実装型半導体パッケージの製造方法。 - 【請求項19】 請求項17記載の表面実装型半導体パ
ッケージの製造方法において、 前記メッキ面は、Sn−Pb合金からなることを特徴と
する表面実装型半導体パッケージの製造方法。 - 【請求項20】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層は、フォトエッチング工程により形成され
るメタル層であることを特徴とする表面実装型半導体パ
ッケージの製造方法。 - 【請求項21】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層は、フォトエッチング工程後に電解または
無電解の銅メッキにより形成されるメタル層であること
を特徴とする表面実装型半導体パッケージの製造方法。 - 【請求項22】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層の表面に接合される積層構造のソルダ層
は、スクリーン印刷工程によりメタルマスク上の半田ペ
ーストを前記ベース層上に転写させ形成することを特徴
とする表面実装型半導体パッケージの製造方法。 - 【請求項23】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ソルダ層は、リフロ(reflow)処理により前
記ソルダ層の先端をラウンド状に形成する熱処理工程を
行うことを特徴とする表面実装型半導体パッケージの製
造方法。 - 【請求項24】 請求項22記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層の表面にスクリーン印刷工程により接合さ
れる前記積層構造のソルダ層は、厚さを100〜500
μmに形成することを特徴とする表面実装型半導体パッ
ケージの製造方法。 - 【請求項25】 請求項16記載の表面実装型半導体パ
ッケージの製造方法において、 前記ベース層と前記ソルダ層とによりなる2層バンプ
は、高さを150μm以上に形成することを特徴とする
表面実装型半導体パッケージの製造方法。
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JP (1) | JP2986095B2 (ja) |
KR (1) | KR100239406B1 (ja) |
DE (1) | DE19743767B4 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101194842B1 (ko) | 2007-09-06 | 2012-10-25 | 삼성전자주식회사 | 반도체 패키지가 삽입된 인쇄회로기판 |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000072378A1 (de) * | 1999-05-20 | 2000-11-30 | Siemens Aktiengesellschaft | Substrat mit mindestens zwei metallisierten polymerhöckern für die lötverbindung mit einer verdrahtung |
US6077766A (en) * | 1999-06-25 | 2000-06-20 | International Business Machines Corporation | Variable thickness pads on a substrate surface |
JP3403677B2 (ja) * | 1999-09-06 | 2003-05-06 | マイクロ・テック株式会社 | 半田ボール形成方法 |
US6564449B1 (en) * | 2000-11-07 | 2003-05-20 | Advanced Semiconductor Engineering, Inc. | Method of making wire connection in semiconductor device |
CN2457740Y (zh) * | 2001-01-09 | 2001-10-31 | 台湾沛晶股份有限公司 | 集成电路晶片的构装 |
WO2002062588A1 (fr) * | 2001-02-02 | 2002-08-15 | Hitachi, Ltd | Dispositif électronique et procédé de fabrication |
US6889429B2 (en) * | 2001-03-26 | 2005-05-10 | Semiconductor Components Industries, L.L.C. | Method of making a lead-free integrated circuit package |
US20070045840A1 (en) * | 2005-09-01 | 2007-03-01 | Delphi Technologies, Inc. | Method of solder bumping a circuit component and circuit component formed thereby |
US8129742B2 (en) * | 2008-03-25 | 2012-03-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and plated through-hole |
US8269336B2 (en) * | 2008-03-25 | 2012-09-18 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and signal post |
US8203167B2 (en) * | 2008-03-25 | 2012-06-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and adhesive between base and terminal |
US8288792B2 (en) * | 2008-03-25 | 2012-10-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base/post heat spreader |
US20100052005A1 (en) * | 2008-03-25 | 2010-03-04 | Lin Charles W C | Semiconductor chip assembly with post/base heat spreader and conductive trace |
US8207553B2 (en) * | 2008-03-25 | 2012-06-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with base heat spreader and cavity in base |
US8531024B2 (en) * | 2008-03-25 | 2013-09-10 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace |
US8525214B2 (en) * | 2008-03-25 | 2013-09-03 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader with thermal via |
US8212279B2 (en) * | 2008-03-25 | 2012-07-03 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader, signal post and cavity |
US20110156090A1 (en) * | 2008-03-25 | 2011-06-30 | Lin Charles W C | Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts |
US8314438B2 (en) * | 2008-03-25 | 2012-11-20 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bump/base heat spreader and cavity in bump |
US20110163348A1 (en) * | 2008-03-25 | 2011-07-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bump/base heat spreader and inverted cavity in bump |
US8193556B2 (en) * | 2008-03-25 | 2012-06-05 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and cavity in post |
US20100072511A1 (en) * | 2008-03-25 | 2010-03-25 | Lin Charles W C | Semiconductor chip assembly with copper/aluminum post/base heat spreader |
US8324723B2 (en) | 2008-03-25 | 2012-12-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump |
US20100181594A1 (en) * | 2008-03-25 | 2010-07-22 | Lin Charles W C | Semiconductor chip assembly with post/base heat spreader and cavity over post |
US8354688B2 (en) | 2008-03-25 | 2013-01-15 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump |
US20110278638A1 (en) | 2008-03-25 | 2011-11-17 | Lin Charles W C | Semiconductor chip assembly with post/dielectric/post heat spreader |
US8329510B2 (en) * | 2008-03-25 | 2012-12-11 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a post/base heat spreader with an ESD protection layer |
US8067784B2 (en) | 2008-03-25 | 2011-11-29 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and substrate |
US8378372B2 (en) * | 2008-03-25 | 2013-02-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and horizontal signal routing |
US8232576B1 (en) | 2008-03-25 | 2012-07-31 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and ceramic block in post |
US8310043B2 (en) * | 2008-03-25 | 2012-11-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader with ESD protection layer |
US8148747B2 (en) * | 2008-03-25 | 2012-04-03 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base/cap heat spreader |
US8415703B2 (en) * | 2008-03-25 | 2013-04-09 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base/flange heat spreader and cavity in flange |
US20090284932A1 (en) * | 2008-03-25 | 2009-11-19 | Bridge Semiconductor Corporation | Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry |
US8324653B1 (en) | 2009-08-06 | 2012-12-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with ceramic/metal substrate |
WO2011100068A2 (en) * | 2010-02-12 | 2011-08-18 | Eigenlight Corporation | Hermetic package with leaded feedthroughs for in-line fiber optic devices and method of making |
JP2012049421A (ja) * | 2010-08-30 | 2012-03-08 | Keihin Corp | 電子部品の実装構造 |
RU2636034C1 (ru) * | 2016-05-25 | 2017-11-20 | Акционерное общество "Научно-производственное предприятие "Пульсар" | Способ пайки кристаллов дискретных полупроводниковых приборов к корпусу |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6235650A (ja) * | 1985-08-09 | 1987-02-16 | Mitsubishi Electric Corp | 半導体装置の電極構造 |
JPH02185036A (ja) * | 1989-01-12 | 1990-07-19 | Matsushita Electric Ind Co Ltd | 電気的接続接点 |
JPH02273929A (ja) * | 1989-04-14 | 1990-11-08 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH02276249A (ja) * | 1989-04-18 | 1990-11-13 | Seiko Epson Corp | 半導体回路バンプの製造方法 |
JPH0350736A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | 半導体チップのバンプ製造方法 |
JP2836027B2 (ja) * | 1989-12-18 | 1998-12-14 | カシオ計算機株式会社 | 半田バンプの形成方法 |
JPH03222334A (ja) * | 1990-01-26 | 1991-10-01 | Shimadzu Corp | はんだバンプ構造 |
JP2992067B2 (ja) * | 1990-09-18 | 1999-12-20 | シチズン時計株式会社 | バンプの形成方法 |
JPH05190552A (ja) * | 1992-01-17 | 1993-07-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH05219303A (ja) * | 1992-01-31 | 1993-08-27 | Rohm Co Ltd | イメージセンサ |
JPH06177136A (ja) * | 1992-10-09 | 1994-06-24 | Nippondenso Co Ltd | バンプ電極をもつ回路装置 |
JP3119739B2 (ja) * | 1992-11-06 | 2000-12-25 | 松下電器産業株式会社 | 半導体装置用電極の形成方法ならびに実装体 |
JPH06181193A (ja) * | 1992-12-15 | 1994-06-28 | Hitachi Ltd | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 |
JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
JPH06349988A (ja) * | 1993-06-04 | 1994-12-22 | Hitachi Ltd | Lsiの冷却装置 |
JPH0714942A (ja) * | 1993-06-15 | 1995-01-17 | Shinko Electric Ind Co Ltd | 半導体装置 |
JPH0778827A (ja) * | 1993-06-30 | 1995-03-20 | Fujitsu Ltd | 半導体チップ及びその製造方法並びに実装方法 |
US5442852A (en) * | 1993-10-26 | 1995-08-22 | Pacific Microelectronics Corporation | Method of fabricating solder ball array |
US5508561A (en) * | 1993-11-15 | 1996-04-16 | Nec Corporation | Apparatus for forming a double-bump structure used for flip-chip mounting |
KR950021293A (ko) * | 1993-12-03 | 1995-07-26 | 빈센트 비. 인그라시아 | 반도체 다이를 다이 패드에 부착하도록 산화물층을 이용한 회로 및 방법 |
JPH0846084A (ja) * | 1994-08-02 | 1996-02-16 | Shinko Electric Ind Co Ltd | 表面実装型半導体パッケージ及びその製造方法並びに半導体装置 |
JP2837355B2 (ja) * | 1994-09-09 | 1998-12-16 | 川崎製鉄株式会社 | 半導体icチップのパッケージ及びその製造方法並びにリード・フレーム |
DE19524739A1 (de) * | 1994-11-17 | 1996-05-23 | Fraunhofer Ges Forschung | Kernmetall-Lothöcker für die Flip-Chip-Technik |
US5714803A (en) * | 1995-07-28 | 1998-02-03 | Sgs-Thomson Microelectronics, Inc. | Low-profile removable ball-grid-array integrated circuit package |
US5736790A (en) * | 1995-09-21 | 1998-04-07 | Kabushiki Kaisha Toshiba | Semiconductor chip, package and semiconductor device |
-
1996
- 1996-12-27 KR KR1019960073492A patent/KR100239406B1/ko not_active IP Right Cessation
-
1997
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-
1998
- 1998-10-09 US US09/168,886 patent/US6162664A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101194842B1 (ko) | 2007-09-06 | 2012-10-25 | 삼성전자주식회사 | 반도체 패키지가 삽입된 인쇄회로기판 |
Also Published As
Publication number | Publication date |
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