KR19980054344A - 표면 실장형 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선하여 솔더 조인트(Solder Joint)의 접합 신뢰성 및 반도체 패키지의 실장 신뢰성을 동시에 향상시킬 수 있도록 한 것이다.
이를 위해, 본 발명은 반도체 칩(1)이 내장되며 내부 배선이 형성된 패키지 본체(2)와, 상기 패키지 본체(2) 저면에 부착된 외부접속 단자인 더블 레이어 범프(3)(Double Layer Bump)를 구비한 표면 실장형 반도체 패키지이다.
Description
본 발명은 표면 실장형 반도체 패키지 및 그 제조 방볍에 관한 것으로서, 더욱 상세하게는 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선에 관한 것이다.
도 1은 배선 기판으로 된 패키지 본체(2)의 이면에 구형의 솔더 볼(8)을 소정의 상태로 배열(Array)하여 리드(lead)대신으로 사용하는 종래의 일반적인 BGA 패키지를 나타낸 것으로서, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
한편, 상기 BGA 패키지 제작을 위한 패키지 공정은 개략 다음과 같은 순서로 진행된다.
먼저, 웨이퍼 상면에 집적회로를 형성하는 FAB(Fabrication)공정이 끝난 상태에서 웨이퍼에 형성된 반도체 칩(1)을 개별적으로 분리하기 위한 소잉(sawing)을 실시한다.
그 다음, 내부에 배선(11)이 형성된 배선 기판이 공정에 투입됨에 따라 배선기판 상면에 접착제(9)를 도포하여 절단된 반도체 칩(1)을 본딩시키게 되며, 칩 본딩이 끝난 후에는 반도체 칩(1)에 형성된 본딩패드(10)와 배선 기판상의 소정의 배선(11) 사이를 금속세선(12)을 이용하여 서로 전기적으로 연결시키는 와이어 본딩을 실시하게 된다.
그리고, 와이어 본딩이 완료된 후에는 반도체 칩(1)을 EMC(13)(Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 수행하게 되며, 몰딩이 완료된 다음에는 스크린 프린팅(Screen Printing)을 통해 배선 기판으로 제작된 패키지 본체(2) 저면에 일정 패턴의 솔더 페이스트를 전사하여 플럭스(Flux)를 코팅시키는 플럭스 코팅(Flux Coating) 공정을 수행하게 된다.
또한, 플럭스 코팅 공정이 끝난 다음에는 패키지 본체(2) 저면에 일정 패턴으로 코팅된 플럭스(14)에 솔더 볼(8)을 부착시킨 다음, 열처리 공정인 리플로우(Reflow)를 수행하여 솔더 볼(8)을 패키지 본체(2)에 견고히 고정시키게 된다.
그 후, 클리닝 및 마킹 공정을 거쳐 완제품인 BGA 패키지를 출하하게 된다.
이와 같은 BGA 패키지는 배선 기판으로 된 패키지 본체(2)와 실장 기판(도시는 생략함)과의 열팽창 계수가 일치하지 않을 경우 패키지 본체(2)에 악영향을 미치게 된다.
도 2 및 도 3은 패키지 본체(2)와 실장 기판과의 열팽창 계수가 일치하지 않을 경우 패키지 본체(2)에 미치는 악영향을 방지할 수 있도록 한 일본 특개평8-46084호에 기술된 BGA 패키지를 나타낸 것으로서 그 내용을 간략히 살펴보면 다음과 같다.
도 2 및 도 3에 나타낸 BGA 패키지는 크게 내부 배선이 형성된 패키지 본체(2)와, 해당 패키지 본체(2) 저면에 탄성체층(15)을 매개로 접합된 배선 패턴 필름(16)과, 외부 접속 단자 역할을 하는 솔더 볼(8)로 구성된다.
상기 배선 패턴 필름(16)은 다시 전기 절연성을 가진 베이스 필름(17)과 그 위에 형성되는 배선 패턴(18)으로 구성된다
또한, 상기 베이스 필름(17) 위에 형성된 배선 패턴(18)의 일단부에는 외부접속 단자인 솔더 볼(8)이 접합되고, 상기 배선 패턴(18)의 타단부는 상기 패키지 본체(2)에 형성된 내부 배선(11)이 전기적으로 접속된다.
이와 같이 구성된 BGA 패키지는 실장된 후 동작시, 패키지 본체(2)와 실장 기판과의 열팽창률의 차이를 탄성체층(15)이 흡수하여 솔더 조인트를 보호하게 된다.
여기서, 상기한 일본 특개평8-46084호에 실린 BGA 패키지의 패키지 공정은 배선 패턴 필름(16) 및 탄성체층(15) 부착 공정을 제외하고는 전술한 종래의 패키지 공정 순서를 따르게 된다.
그러나, 이와 같은 종래의 BGA 패키지는 패키지 공정 중에 솔더 볼(8)을 부착하는 공정이 필수적으로 수반되므로 인해 제조 공정 상에 여러가지 어려움을 겪게 되어 생산성을 저하시키는 결과를 초래하게 되는 단점이 있었다.
즉, 솔더 볼(8) 부착 공정이 수행되어야 함에 따라 고가의 솔더 볼(8) 부착 장비가 필수적으로 갖추어져 있어햐 하므로 설비비가 많이 소요되며 장비 투자 효율이 떨어짐은 물론, 패키지 본체(2)에 솔더링된 볼이 부착면으로부터 하나라도 떨어질 경우 재접합시키기가 곤란해 패키지 불량을 초래하게 되는 문제점이 있었다.
한편, 종래와 같이 배선 기판에 이미 제조된 솔더 볼(8)을 부착하는 방법으로는 솔더 볼(8)의 스탠드 오프(Stand Off)(도 2에 h로 표기)를 높이기가 어려워 솔더 조인트의 신뢰성 및 실장기판에의 패키지 실장 신뢰성을 더 이상 향상시키지 못하는 문제점이 있었다.
즉, 솔더 볼(8)의 스탠드 오프의 높이가 낮기 때문에 BGA 패키지를 실장 기판에 실장하여 패키지를 구동시, 패키지 본체(2)와 실장 기판과의 열팽창 계수가 일치하지 않을 경우, 솔더 볼(8)과 실장 기판과의 열팽창률 차이에 기인하여 접합부에 작용하는 전단응력에 의해 솔더 조인트가 쉽게 파손되므로써 패키지의 실장 수명을 단축시키는 결과를 초래하는 단점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 형성 방법을 개선하여 솔더 조인트(Solder Joint)의 접합 신뢰성 및 패키지의 실장 신뢰성을 동시에 향상시킬 수 있도록 한 표면 실장형 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해, 본 발명은 반도체 칩이 내장되며 내부 배선이 형성된 패키지 본체와, 상기 패키지 본체 저면에 부착된 외부접속 단자인 더블 레이어 범프(Double Layer Bump)를 구비한 표면 실장형 반도체 패키지이다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 패키지 본체를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판의 내부 배선과 전기적으로 연결되는 베이스 레이어를 형성하는 단계와, 패키지 공정시의 단위 공정인 칩 몰딩 공정이 끝난 후 상기 배선 기판상에 미리 형성된 베이스 레이어에 솔더 레이어를 접합시켜 외부접속 단자인 더블 레이어 범프를 형성하는 단계를 포함하는 표면 실장형 반도체 패키지 제조 방법이다.
도 1은 종래의 BGA 반도체 패키지 일예를 나타낸 종단면도
도 2는 종래 BGA 반도체 패키지의 다른 구조예를 나타낸 종단면도
도 3은 도 2의 A부 확대 상세도
도 4는 본 발명의 반도체 패키지를 나타낸 종단면도
도 5는 도 4의 B부를 나타낸 확대도
도 6은 도 4의 B부의 다른 실시예를 나타낸 종단면도
도 7은 도 4의 B부의 또 다른 실시예를 나타낸 종단면도
도 8은 본 발명 반도체 패키지의 다른 구조예를 나타낸 종단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:반도체 칩2:패키지 본체
3:더블 레이어 범프4:베이스 레이어
5:솔더 레이어6:도금면
7a:요부7b:철부
이하, 본 발명의 일 실시예를 첨부도면 도 4 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.
도 4는 본 발명의 반도체 패키지를 나타낸 종단면도이고, 도 5는 도 4의 B부를 나타낸 확대도이며, 도 6은 도 4의 B부의 다른 실시예를 나타낸 종단면도이고, 도 7은 도 4의 B부의 또 다른 실시예를 나타낸 종단면도이다.
본 발명의 반도체 패키지는 반도체 칩(1)이 내장되며 내부 배선이 형성된 패키지 본체(2)와, 상기 패키지 본체(2) 저면에 부착된 외부접속 단자인 더블 레이어 범프(3)(Double Layer Bump)를 구비하여 구성된다.
이때, 상기 더블 레이어 범프(3)는 도 5에 나타낸 바와 같이, 평판 형태를 이루는 베이스 레이어(4)(Base Layer)와, 상기 베이스 레이어(4) 표면에 접합되는 솔더 레이어(5)(Solder Layer)의 2층 구조로 이루어진다.
또한, 상기 패키지 본체(2)의 베이스 레이어(4)를 이루는 메탈층은 포토·에칭(Photo·Etching) 공정에 의해 두께가 45㎛ 이상이 되도록 형성되거나, 일차 포토·에칭 공정후 전해 또는 무전해 동(Cu)도금에 의해 두께가 45㎛ 이상이 되도록 형성되는데, 이는 더블 레이어 범프(3)의 스탠드 오프의 높이를 쉽게 높이기 위함이다.
그리고, 상기 Cu 박막으로 된 베이스 레이어(4) 표면에는 그 위에 부착되는 솔더 레이어(5)와의 접착력을 향상시키기 위한 Ni·Au 합금 또는 Sn·Pb 합금으로 이루어진 도금면(6)이 형성된다.
이때, 상기 베이스 레이어(4)를 구성하는 도금면(6)의 높이는 Ni·Au 합금을 도금할 경우에는 그 높이가 5∼40㎛룰 이루도록 형성되며, Sn·Pb 합금을 도금할 경우에는 그 높이는 10∼100㎛를 이루도록 형성된다.
그리고, 상기 베이스 레이어(4)에는 스크린 프린팅 작업에 의해 메탈 마스크에 입혀진 일정 패턴의 솔더 페이스트가 전사되어 두께가 100∼500㎛인 솔더 레이어(5)를 형성하게 된다.
따라서, 베이스 레이어(4) 및 솔더 레이어(5)로 이루어진 더블 레이어 범프(3)의 높이는 최소한 150㎛ 이상으로 형성된다.
한편, 상기 Sn·Pb 합금 도금면(6) 형성시 및 솔더 레이어(5) 형성시의 구성 금속인 Sn과 Pb의 기본 조성비는 90 : 10이며, 상기 Sn·Pb 합금 도금면(6) 및 솔더 레이어(5)에는 도금면(6) 및 솔더 레이어(5)의 표면 경도를 증가시키기 위하여 은(Ag)을 첨가할 수도 있다.
또한, 상기 베이스 레이어(4) 표면에는 도 6 및 도 7에 나타낸 바와 같이 솔더 레이어(5)와의 접촉면적이 증가되도록 요철부(7a),(7b)를 형성할 수도 있다.
이와 같이 구성된 본 발명의 작용은 다음과 같다.
본 발명 반도체 패키지의 더블 레이어 범프(3)는 패키지 공정과는 별도로 패키지 본체(2)를 이루는 배선 기판 제작시 이루어지는 베이스 레이어(4) 형성 과정 및, 패키지 공정의 단위 공정인 몰딩 공정후에 이루어지는 솔더 레이어(5) 형성 과정의 2단계 과정을 거쳐 패키지 본체(2) 저면에 형성된다.
먼저, 제 1 단계로서는 패키지 공정과는 별개인 배선 기판 제작시 그 두께의 총합이 50∼150㎛인 베이스 레이어(4) 및 도금면(6)을 형성하게 된다.
즉, 포토·에칭 공정을 이용하는 방법 혹은, 1차 포토·에칭 공정후 전해 또는 무전해 동(銅)도금을 하는 방법에 의해 우선적으로 최소한 45㎛ 이상의 두께를 갖는 베이스 메탈인 Cu 박막으로 된 베이스 레이어(4)를 형성한다.
이 상태에서, 차후 패키지 공정상의 스크린 프린팅 작업에 의해 형성되는 솔더 레이어(5)와의 계면 접착력 향상을 위하여 Ni·Au 합금 또는 Sn·Pb 합금으로 된 도금면(6)을 다시 베이스 레이어(4) 표면에 입히게 된다.
이 경우, Ni·Au 합금으로 된 도금면은 더블 레이어 범프(3)의 전체적인 높이를 고려하여 5∼40㎛의 두께를 갖도록 형성되며, Sn·Pb 합금으로 된 도금면은 10∼100㎛의 두께를 갖도록 형성됨이 바람직하다.
이와 같이 하여, 패키지 본체(2)를 이루게 되는 배선 기판상에 베이스 레이어(4)가 형성된 후에는 칩 본딩 공정, 와이어 본 딩 공정 및 몰딩 공정을 순차적으로 수행하게 된다.
그리고, 몰딩 공정이 완료되고 나면 더블 레이어 범프(3)를 형성하기 위한 제 2 단계 과정인 솔더 레이어(5) 형성 공정이 수행된다.
즉, 배선 기판 상에 반도체 칩(1)을 본딩하는 다시 본딩과 반도체 칩(1)의 본딩패드(10)와 배선 기판인 패키지 본체상의 배선(11) 사이를 금속세선(12)을 이용하여 전기적으로 연결시키는 와이어 본딩 및, 반도체 칩(1)을 EMC(3)(Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 순차적으로 실시한다.
한편, 몰딩이 끝난 후에는, 패키지 본체(2)를 뒤집은 패키지 본체(2) 저면에 솔더 페이스트가 일정 패턴으로 입혀진 메탈 마스크를 씌운 상태에서 스크린 프린팅을 하여 메탈 마스크측의 솔더 페이스트를 배선 기판 상에 형성된 베이스 레이어(4)의 도금면(6) 위로 전사시키므로써 평판 형태의 솔더 레이어(5)를 형성하게 된다.
이 때, 솔더 레이어(5)는 더블 레이어 범프(3)의 전체 높이를 고려하여 베이스 메탈 표면위에 입혀진 도금면(6) 위에 스크린 프린팅 작업을 통해 10∼500㎛의 두께로 형성된다.
한편, 상기 Sn·Pb 합금 도금면(6) 형성시 및 솔더 레이어(5) 형성시의 Sn : Pb 기본 조성비는 90 : 10 이며, 상기 Sn·Pb 합금 도금면(6) 및 솔더 레이어(5) 형성시 도금면(6) 및 솔더 레이어(5)에는 표면 경도를 증가시키기 위한 은(Ag)이 선택적으로 첨가된다.
또한, 상기 베이스 레이어(4) 표면에 도 6 및 도 7에 나타낸 바와 같이 요철부(7a),(7b)를 형성하여 솔더 레이어(5)와의 접촉면적을 늘릴 경우, 베이스 레이어(4)와 솔더 레이어(5)와의 계면 접착력을 증가시킬 수 있게 된다.
상기한 바와 같이 스크린 프린팅이 끝난 후에는 솔더 레이어(5)에 대한 열처리 작업인 리플로우가 행해지므로써 솔더 레이어(5) 선단부가 표면장력에 의해 라운드 형태로 되며, 이에 따라 2층 구조인 더블 레이어 범프(3)의 형성이 완료된다.
그리고 더블 레이어 범프(3)의 형성이 완료된 후에는 클리닝 및 마킹 공정을 거쳐 완제품인 반도체 패키지를 출하하게 된다.
즉, 본 발명은 패키지 본체(2)를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판 내부의 외부 접속용 전극과 전기적으로 연결되는 베이스 레이어(4)를 형성하는 단계와, 몰딩 공정 완료후 상기 배선 기판상에 미리 형성된 베이스 레이어(4)에 솔더 레이어(5)를 접합시키는 단계를 순차적으로 수행하여 더블 레이어 범프(3)를 형성하므로써 패키지 공정의 생산성을 향상시킴과 동시에 실장 기판에의 실장시 더블 레이어 범프(3)와 실장기판과의 접합 신뢰성을 향상시키기 위한 것이다.
한편, 도 8은 본 발명 반도체 패키지의 다른 구조예를 나타낸 종단면도로서, 배선 기판으로 된 패키지 본체(2) 상부면에 반도체 칩(1)이 부착된 상태에서 금속세선(12)을 이용하여 본딩패드(10)와 배선 기판 내의 배선(11)을 연결하는 와이어 본딩 및 패키지 본체(2) 상부면에 안착된 반도체 칩(1)을 EMC(13)로 실링하는 몰딩 공정을 수행하는 캐비티 업 타입(Cavity Up Type)의 LGA 패키지에 적용한 예를 도시한 것이다.
이상에서와 같이, 본 발명의 더블 레이어 범프(3)는 LGA 패키지와 BGA 패키지 등 그리드 어레이 타입의 모든 패키지에 손쉽게 적용시켜 각 패키지의 솔더 조인트 접합 신뢰성을 향상시키는 한편, 반도체 패키지의 실장 수명을 연장시킬 수 있음을 알 수 있다.
본 발명은 종래의 패키지 공정시 수반되어야 하는 복잡한 솔더 볼(8) 부착공정을 단순한 공정으로 대체하여 패키지 공정의 생산성을 향상시킬 수 있게 된다.
즉, 본 발명에서는 더블 레이어 범프(3)를 구성하는 베이스 레이어(4)가 배선 기판의 제작단계에서 미리 형성된 상태로 패키지 공정에 투입되므로 인해, 패키지 공정상에서는 단지 솔더 레이어(5)를 형성하기 위한 스크린 프린팅 작업 및 리플로우만 행해지면 되므로 패키지 공정의 생산성을 향상시킬 수 있게 된다.
또한, 종래 패키지 공정에서는 솔더 볼(8)을 배선 기판에 부착하기 위하여 고가의 솔더 볼 부착용 장비를 사용하는 반면, 본 발명에 따른 패키지 제조 공정에서는 저가의 스크린 프린팅 장비를 사용하면 되므로 장비 구입에 따른 비용을 절감함과 동시에 장비의 투자 효율을 높일 수 있게 된다.
한편, 더블 레이어 범프(3)를 형성시킨 본 발명의 패키지는 종래의 솔더 볼(8) 구조의 패키지에 비해 스탠드 오프의 높이가 2배 이상 높아 배선 기판에 실장 후, 솔더 조인트의 신뢰성 특성이 2배 이상(신뢰성을 구하는 실험식에 근거함) 향상될 뿐만 아니라, 베이스 레이어(4)에 요철부(7a),(7b)를 형성할 경우 실장 신뢰성 특성이 3배 이상 향상되는 효과를 가져오게 된다.
뿐만 아니라, 본 발명의 패키지는 배선 기판의 제작시, 랜드(Land) 형태의 외부접속 단자를 사용하는 종래의 LGA 패키지의 경우에 비해서도 배선 기판 제조 비용을 절감할 수 있고, 생산성을 향상시킬 수 있으며, 실장 기판에의 실장시 반도체 패키지의 실장 수명을 연장시킬 수 있게 된다.
이와, 같이, 본 발명은 표면 실장형 반도체 패키지인 BGA 패키지(Ball Grid Array Package) 및 LGA 패키지(Land Grid Array Package)의 솔더 구조 및 그 형성 방법을 개선하여 반도체 패키지의 솔더 조인트(Solder Joint) 신뢰성 특성 및 반도체 패키지의 실장 신뢰성 특성을 향상시킴과 동시에 반도체 패키지의 생산성을 향상시킬 수 있게 된다.
Claims (25)
- 반도체 칩이 내장되며 내부 배선이 형성된 패키지 본체와,상기 패키지 본체 저면에 부착된 더블 레이어 범프(Double Layer Bump)를 구비한 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 1 항에 있어서,상기 더블 레이어 범프가 판 모양을 이루는 메탈층인 베이스 레이어와,상기 베이스 레이어 표면에 접합되어 형성된 솔더 레이어로 구성됨을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항에 있어서,상기 베이스 레이어를 형성하는 메탈층이 Cu 박막임을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항 또는 제 3 항에 있어서,상기 패키지 본체의 베이스 레이어를 이루는 메탈층의 두께가 45㎛ 이상으로 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항에 있어서,상기 베이스 레이어 표면에는 솔더 레이어와의 접촉면적이 늘어나도록 하기 위한 요부(凹部)가 형성됨을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항에 있어서,상기 베이스 레이어 표면에는 솔더 레이어와의 접촉면적이 늘어나도록 하기 위한 철부(凸部)가 형성됨을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항에 있어서,상기 베이스 레이어 표면에 상기 베이스 레이어와 솔더 레이어와의 접착력을 향상시키기 위한 도금면이 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 7 항에 있어서,상기 도금면이 Ni·Au 합금으로 된 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 7 항에 있어서,상기 도금면이 Sn·Pb 합금 도금면으로 된 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 8 항에 있어서,상기 베이스 레이어 표면에 도포되는 Ni·Au 합금 도금면이 그 두께가 5∼40㎛를 이루도록 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 9 항에 있어서,상기 베이스 레이어 표면에 도포되는 Sn·Pb 합금 도금면이 그 두께가 10∼100㎛를 이루도록 형성되는 것을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 2 항에 있어서,상기 솔더 레이어가 Sn과 Pb 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 12 항에 있어서,상기 솔더 레이어를 이루는 Sn과 Pb의 기본 조성비가 90 : 10 임을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 9 항에 있어서,상기 Sn·Pb 합금 도금면 형성시 그 구성 금속인 Sn과 Pb의 기본 조성비가 90 : 10이 됨을 특징으로 하는 표면 실장형 반도체 패키지.
- 제 11항 또는 제 12 항에 있어서,상기 Sn·Pb 합금 도금면 및 솔더 레이어 형성시, Sn·Pb 합금에 표면 경도를 증가시키기 위한 Ag가 첨가됨을 특징으로 하는 표면 실장형 반도체 패키지.
- 패키지 본체를 이루는 배선 기판의 제작시 배선 기판 저면에 배선 기판 내부의 외부 접속용 전극과 전기적으로 연결되는 베이스 레이어를 형성하는 단계와,패키지 공정시의 단위 공정인 칩 몰딩 공정이 끝난 후 상기 배선 기판상에 미리 형성된 베이스 레이어에 솔더 레이어를 접합시켜 더블 레이어 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 베이스 레이어를 형성시킨 후, 베이스 레이어 표면에 상기 솔더 레이어와의 계면 접착력을 강화시키기 위해 도금면을 형성하는 단계가 더 포함됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 17 항에 있어서,상기 도금면이 Ni·Au 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 17 항에 있어서,상기 도금면이 Sn·Pb 합금으로 이루어짐을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 베이스 레이어의 베이스 메탈층이 포토·에칭 공정에 의해 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 베이스 레이어를 이루는 메탈층이 1차 포토·에칭 공정 후 전해 또는 무전해 동도금에 의해 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 베이스 레이어 표면에 접합되는 적층 구조의 솔더 레이어는 스크린 프린팅 작업에 의해 메탈 마스크 상의 솔더 페이스트가 베이스 레이어 위로 전사되어 형성됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 솔더 레이어를 열처리하여 솔더 레이어의 선단이 라운드되도록 리플로우(Reflow)시키는 단계가 추가적으로 포함되는 것을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 22 항에 있어서,상기 베이스 레이어 표면에 스크린 프린팅 작업에 의해 적층 구조로 접합되는 솔더 레이어의 두께가 100∼500㎛임을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
- 제 16 항에 있어서,상기 베이스 레이어 및 솔더 레이어가 접합되어 형성된 더블 레이어 범프의 높이가 최소한 150㎛ 이상이 됨을 특징으로 하는 표면 실장형 반도체 패키지 제조 방법.
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